TWI870935B - 半導體裝置封裝及其形成方法 - Google Patents

Abstract

根據本發明的一些實施例，一黏著層可形成於一半導體裝置封裝之一重佈結構中之一重佈層(RDL)之部分上方。上方形成該黏著層之該RDL之該等部分可定位於與該重佈層結構連接之一或多個TIV (through insulator layer via；貫穿絕緣體層通路)之「陰影」 (例如，在該一或多個TIV下方及/或上方以及在該一或多個TIV之周邊內之區域)中。該黏著層連同其上形成該RDL之該等部分之一晶種層一起囊封該一或多個TIV之該陰影中之該RDL之該等部分，此促進及/或增加該重佈結構之該RDL之該等部分與該等聚合物層之間之黏著性。

Description

半導體裝置封裝及其形成方法

本發明實施例係有關半導體裝置封裝及其形成方法。

可使用各種半導體裝置包裝技術將一或多個半導體晶粒併入一半導體裝置封裝中。在一些情況中，半導體晶粒可堆疊於一半導體裝置封裝中以達成半導體裝置封裝之一較小水平或橫向佔用面積及/或增加半導體裝置封裝之密度。可執行以將半導體晶粒堆疊於一半導體裝置封裝中之半導體裝置包裝技術可包含封裝疊層(PoP)、晶圓上覆晶片(CoW)、晶圓疊層(WoW)及/或基板上覆晶圓上覆晶片(CoWoS)等等。

本發明的一實施例係關於一種半導體裝置封裝，其包括：一重佈結構，其包括：一或多個介電層；及複數個金屬化層，其等包含於該一或多個介電層中；複數個互連結構，其等延伸於該重佈結構之一第一側下方，其中該複數個互連結構在該第一側處連接至該重佈結構之一第一金屬化層，其中在該複數個互連結構之一互連結構上方之一第二金屬化層之一部分被該第二金屬化層之該部分與該一或多個介電層之間之一黏著層圍繞，且其中該第二金屬化層之該部分在該重佈結構之與該第一側相對之一第二側處；及一半導體晶粒封裝，其在該重佈結構之該第一側下方。

本發明的一實施例係關於一種方法，其包括：在一載體基板上方形成一重佈結構之一第一聚合物層；在該第一聚合物層上方形成該重佈結構之一第一重佈層(RDL)；在該第一聚合物層上方及該第一RDL上形成一黏著層；從該第一RDL之第一部分移除該黏著層，其中該黏著層保留在該第一RDL之第二部分上；在該第一RDL上方形成該重佈結構之一或多個第二聚合物層及一或多個第二RDL；及在該重佈結構上形成複數個貫穿絕緣體通路(TIV)，其中該複數個TIV連接至該一或多個第二RDL之至少一者。

本發明的一實施例係關於一種半導體裝置封裝，其包括：一第一重佈結構；一第二重佈結構；一半導體晶粒封裝，其在該第一重佈結構與該第二重佈結構之間，與該第一重佈結構連接；及複數個貫穿絕緣體通路(TIV)，其等鄰近該半導體晶粒封裝之一或多側，其中該複數個TIV延伸於該第一重佈結構與該第二重佈結構之一第一側之間，其中藉由包含鈦(Ti)之一層圍繞在該複數個TIV上方之該第二重佈結構之與該第一側相對之一第二側上之該第二重佈結構之一重佈層(RDL)之部分。

以下揭露提供用於實施所提供之標的之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且非意欲限制。舉例而言，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不指示所論述之各項實施例及/或組態之間之一關係。

此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上面」、「上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語意欲涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且因此可同樣解釋本文中使用之空間相對描述詞。

一重佈結構(諸如一半導體裝置封裝之一背側重佈結構)可包含嵌入複數個聚合物層(PM)中之複數個重佈層(RDL)。在一些情況中，在一重佈結構中之一聚合物層與一RDL之間可能發生分層。舉例而言，歸因於由在形成重佈結構之後執行之一或多個半導體處理操作引起之熱膨脹，可能發生分層。舉例而言，一貫穿絕緣體層通路(through insulator layer via；TIV)之熱膨脹可由半導體裝置封裝之一球柵陣列(BGA)球安裝回銲操作中之高溫所致。TIV之熱膨脹可引起物理應力轉移至定位於TIV之「陰影」中之重佈結構中之RDL。如本文中使用之一TIV之陰影係指在TIV之周邊內之TIV上面及下方之區域。

轉移至TIV之陰影中之重佈結構之物理應力可能引起TIV下方之RDL與聚合物層之間之分層。分層可能導致重佈結構中之電氣短路及故障之風險增加。舉例而言，分層可在處於不同電位(例如，V _CC及接地)之兩個或更多個RDL之間傳播，此可能導致沿RDL之間之分層之電氣短路。此可能導致重佈結構中之故障，其等可引起半導體裝置封裝發生故障且可降低半導體裝置封裝良率。

本文中描述之一些實施方案提供可降低一重佈層結構中之破裂及分層之可能性之重佈層結構形成技術。如本文中描述，一黏著層可形成於一半導體裝置封裝之一重佈結構中之一RDL之部分上方。上方形成黏著層之RDL之部分可定位於與重佈層結構連接之一或多個TIV (例如，下方及/或上方)之陰影中。黏著層連同其上形成RDL之部分之一晶種層一起囊封一或多個TIV之陰影中之RDL之部分，此促進及/或增加重佈結構之RDL之部分與聚合物層之間之黏著性。

增加之黏著性降低原本可能歸因於一或多個TIV之熱膨脹而將物理應力傳送至RDL而發生之重佈結構之RDL與聚合物層之間之分層之可能性。此可降低重佈結構中之電氣短路之可能性，其可降低半導體裝置封裝中之故障之可能性且可增加半導體裝置封裝良率等等。

圖1係其中可實施本文中描述之系統及/或方法之一例示性環境100之一圖式。如圖1中展示，環境100可包含複數個半導體處理工具集105至150及一輸送工具集155。複數個半導體處理工具集105至150可包含一重佈層(RDL)工具集105、一平坦化工具集110、一連接工具集115、一自動化測試設備(ATE)工具集120、一單粒化工具集125、一晶粒附著工具集130、一囊封工具集135、一印刷電路板(PCB)工具集140、一表面安裝(SMT)工具集145及一成品工具集150。例示性環境100之半導體處理工具集105至150可包含於一或多個設施中，諸如一半導體潔淨或半潔淨室、一半導體鑄造廠、一半導體處理設施、一外包組裝及測試(OSAT)設施及/或一製造設施等等。

在一些實施方案中，半導體處理工具集105至150及藉由半導體處理工具集105至150執行之操作跨多個設施分佈。額外地或替代地，半導體處理工具集105至150之一或多者可跨多個設施細分。藉由半導體處理工具集105至150執行之操作之序列可基於半導體封裝之一類型或半導體封裝之一完成狀態而變化。

半導體處理工具集105至150之一或多者可執行用以組裝一半導體封裝之操作之一組合(例如，將一或多個IC晶粒附接至一基板，其中基板提供至一運算裝置之一外部連接能力等等)。額外地或替代地，半導體處理工具集105至150之一或多者可執行用以確保半導體封裝之一品質及/或一可靠性之操作之一組合(例如，在各個製造階段對一或多個IC晶粒及/或半導體封裝進行測試及分類)。

半導體封裝可對應於一種類型之半導體封裝。舉例而言，半導體封裝可對應於一覆晶(FC)類型之半導體封裝、一球柵陣列(BGA)類型之半導體封裝、一多晶片封裝(MCP)類型之半導體封裝，或一晶片級封裝(CSP)類型之半導體封裝。額外地或替代地，半導體封裝可對應於一塑膠無引線晶片載體(PLCC)類型之半導體封裝、一系統級封裝(SIP)類型之半導體封裝、一陶瓷無引線晶片載體(CLCC)類型之半導體封裝或一薄小輪廓封裝(TSOP)類型之半導體封裝等等。

RDL工具集105包含能夠在一半導體基板(例如，一半導體晶圓等等)上形成材料之一或多個層及圖案(例如，介電層、導電重佈層及/或垂直連接存取結構(通路)等等)之一或多個工具。RDL工具集105可包含一或多個光微影工具(例如，一光微影曝光工具、一光阻劑施配工具、一光阻劑顯影工具等等)之一組合、一或多個蝕刻工具(例如，一基於電漿之蝕刻工具、一乾式蝕刻工具或一濕式蝕刻工具等等)之一組合，及一或多個沉積工具(例如，一化學氣相沉積(CVD)工具、一物理氣相沉積(PVD)工具、一原子層沉積(ALD)工具或一鍍覆工具等等)。在一些實施方案中，例示性環境100包含作為RDL工具集105之部分之複數個類型之此等工具。

平坦化工具集110包含能夠拋光或平坦化半導體基板(例如，半導體晶圓)之各個層之一或多個工具。平坦化工具集110亦可包含能夠薄化半導體基板之工具。平坦化工具集110可包含一化學機械平坦化(CMP)工具或一磨薄工具等等。在一些實施方案中，例示性環境100包含作為平坦化工具集110之部分之複數個類型之此等工具。

連接工具集115包含能夠形成作為半導體封裝之部分之連接結構(例如，導電結構)之一或多個工具。藉由連接工具集115形成之連接結構可包含一導線、一螺柱、一支柱、一凸塊或一焊球等等。藉由連接工具集115形成之連接結構可包含諸如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料等等之材料。連接工具集115可包含一凸塊化工具、一導線接合工具或一鍍覆工具等等。在一些實施方案中，例示性環境100包含作為連接工具集115之部分之複數個類型之此等工具。

ATE工具集120包含能夠測試一或多個IC晶粒及/或半導體封裝(例如，囊封之後之一或多個IC晶粒)之一品質及一可靠性之一或多個工具。ATE工具集120可執行晶圓測試操作、已知良好晶粒(KGD)測試操作、半導體封裝測試操作或系統級(例如，填入有一或多個半導體封裝及/或一或多個IC晶粒之一電路板)測試操作等等。ATE工具集120可包含一參數測試儀工具、一速度測試儀工具及/或一預燒工具等等。額外地或替代地，ATE工具集120可包含一探針器工具、探針卡工具、測試介面工具、測試插座工具、一測試處理機工具、預燒板工具及/或一預燒板裝載器/卸載器工具等等。在一些實施方案中，例示性環境100包含作為ATE工具集120之部分之複數個類型之此等工具。

單粒化工具集125包含能夠從一載體單粒化(例如，分離、移除)一或多個IC晶粒或半導體封裝之一或多個工具。舉例而言，單粒化工具集125可包含從半導體基板切割一或多個IC晶粒之一切割工具、一鋸切工具或一雷射工具。額外地或替代地，單粒化工具集125可包含從一引線框切除半導體封裝之一修整形成工具。額外地或替代地，單粒化工具集125可包含從一有機基板材料之一條帶或一面板移除半導體封裝之一佈線器工具或一雷射工具等等。在一些實施方案中，例示性環境100包含作為單粒化工具集125之部分之複數個類型之此等工具。

晶粒附接工具集130包含能夠將一或多個IC晶粒附接至中介層、引線框及/或有機基板材料之條帶等等之一或多個工具。晶粒附接工具集130可包含一取置工具、一膠帶工具、一回銲工具(例如，一熔爐)、一焊接工具或環氧樹脂施配工具等等。在一些實施方案中，例示性環境100包含作為晶粒附接工具集130之部分之複數個類型之此等工具。

囊封工具集135包含能夠囊封一或多個IC晶粒(例如，附接至中介層、引線框或有機基板材料之條帶之一或多個IC晶粒)之一或多個工具。舉例而言，囊封工具集135可包含將一或多個IC晶粒囊封於一塑膠模塑料中之一成型工具。額外地或替代地，囊封工具集135可包含在一或多個IC晶粒與一下表面(例如，中介層或有機基板材料之條帶等等)之間施配環氧聚合物底膠材料的一施配工具。在一些實施方案中，例示性環境100包含作為囊封工具集135之部分之複數個類型之此等工具。

PCB工具集140包含能夠形成具有導電跡線之一或多個層之一PCB之一或多個工具。PCB工具集140可形成一種類型之PCB，諸如一單層PCB、一多層PCB或一高密度連接(HDI) PCB等等。在一些實施方案中，PCB工具集140使用一堆積膜材料及/或玻璃纖維增強環氧樹脂材料之一或多個層來形成中介層及/或基板。PCB工具集140可包含一層壓工具、一鍍覆工具、一照相雕刻工具、一雷射切割工具、一取置工具、一蝕刻工具、一施配工具、一接合工具及/或一固化工具(例如，一熔爐)等等。在一些實施方案中，例示性環境100包含作為PCB工具集140之部分之複數個類型之此等工具。

SMT工具集145包含能夠將半導體封裝安裝至一電路板(例如，一中央處理單元(CPU) PCB、一記憶體模組PCB、一汽車電路板及/或一顯示系統板等等)之一或多個工具。SMT工具集145可包含一模板印刷工具、一焊膏列印工具、一取置工具、一回銲工具(例如，一熔爐)及/或一檢測工具等等。在一些實施方案中，例示性環境100包含作為SMT工具集145之部分之複數個類型之此等工具。

成品工具集150包含能夠製備包含用於裝運至一客戶之半導體封裝之一最終產品之一或多個工具。成品工具集150可包含一捲帶工具、一取置工具、一載體托盤堆疊工具、一裝箱工具、一跌落測試工具、一轉盤式工具、一受控環境儲存工具及/或一密封工具等等。在一些實施方案中，例示性環境100包含作為成品工具集150之部分之複數個類型之此等工具。

輸送工具集155包含能夠在半導體處理工具105至150之間輸送在製品(WIP)之一或多個工具。輸送工具集155可經組態以容納一或多個輸送載體，諸如一晶圓輸送載體(例如，一晶圓匣或一前開口統一盒(FOUP)等等)、一晶粒載體輸送載體(例如，一膜框架等等)及/或一封裝輸送載體(例如，一聯合電子裝置工程(JEDEC)托盤或一載體帶盤等等)。輸送工具集155亦可經組態以在輸送載體中轉移及/或組合WIP。輸送工具集155可包含一取置工具、一傳送帶工具、一機器臂工具、一懸吊式輸送(OHT)工具、一自動化材料搬運系統(AMHS)工具及/或另一類型之工具。在一些實施方案中，例示性環境100包含作為輸送工具集155之部分之複數個類型之此等工具。

半導體處理工具集105至150之一或多者可執行本文中描述之一或多個操作。舉例而言，半導體處理工具集105至150之一或多者可執行結合圖6A至圖6J、圖7A至圖7I、圖8、圖9A至圖9E及/或圖10A至圖10F等等描述之一或多個操作。作為另一實例，半導體處理工具集105至150之一或多者可在一載體基板上方形成一重佈結構之一第一聚合物層；可在第一聚合物層上方形成重佈結構之一第一重佈層(RDL)；可在第一聚合物層上方及第一RDL上形成一黏著層；可從第一RDL之第一部分移除黏著層，其中黏著層保留在第一RDL之第二部分上；可在第一RDL上面形成重佈結構之一或多個第二聚合物層及一或多個第二RDL；且可在重佈結構上形成複數個貫穿絕緣體通路(TIV)，其中複數個TIV連接至一或多個第二RDL之至少一者。

作為另一實例，半導體處理工具集105至150之一或多者可在第一聚合物層上形成一晶種層；及/或可在晶種層上形成第一RDL，其中黏著層及晶種層囊封第一RDL之第二部分。作為另一實例，半導體處理工具集105至150之一或多者可在第一RDL之第二部分之至少一者之黏著層之一部分上形成另一晶種層；及/或可在第一RDL之第二部分之至少一者上方之晶種層上形成一通路結構。作為另一實例，半導體處理工具集105至150之一或多者可從第一RDL之第二部分之至少一者移除黏著層之一部分以暴露第一RDL之第二部分之至少一者之一部分；可在第一RDL黏著層之第二部分之至少一者之暴露部分上形成另一晶種層；及/或可在第一RDL之第二部分之至少一者上方之晶種層上形成一通路結構。作為另一實例，半導體處理工具集105至150之一或多者可在黏著層上形成一或多個聚合物層之一聚合物層，其中黏著層經組態以促進第一RDL之第二部分與聚合物層之間之黏著性。作為另一實例，半導體處理工具集105至150之一或多者可在形成重佈結構之一或多個第二聚合物層及一或多個第二RDL之前從第一聚合物層移除黏著層。

提供圖1中展示之工具集之數目及配置作為一或多個實例。實務上，相較於圖1中展示之工具集，可存在額外工具集、不同工具集或不同配置之工具集。此外，圖1中展示之兩個或更多個工具集可在一單個工具集內實施，或圖1中展示之一工具集可作為多個分佈式工具集實施。額外地或替代地，環境100之一或多個工具集可執行被描述為藉由環境100之另一工具集執行之一或多個功能。

圖2A至圖2C係本文中描述之一例示性半導體裝置封裝200之圖式。半導體裝置封裝200包含包括一或多個半導體晶粒封裝之一封裝半導體裝置。半導體裝置封裝200可被稱為一封裝層疊(PoP)半導體裝置封裝、一3D封裝、一2.5D封裝、一整合式扇出型(InFO)封裝及/或包含一或多個半導體晶粒封裝之另一類型之半導體裝置封裝。

圖2A繪示半導體裝置封裝200之一剖面圖。如圖2A中展示，半導體裝置封裝200可包含一半導體晶粒封裝202及一半導體晶粒封裝204。半導體晶粒封裝202及半導體晶粒封裝204可堆疊或垂直配置於半導體裝置封裝200中。特定言之，半導體晶粒封裝204可包含於半導體晶粒封裝202上方。

半導體晶粒封裝202可包含一或多個半導體晶粒，諸如一邏輯晶粒、一系統單晶片(SoC)晶粒、一記憶體晶粒、一輸入/輸出(I/O)晶粒及/或另一類型之半導體晶粒等等。半導體晶粒封裝204可包含一或多個半導體晶粒，諸如一記憶體晶粒、一高頻寬記憶體(HBM)晶粒、一靜態隨機存取記憶體(SRAM)晶粒、一動態隨機存取記憶體(DRAM)晶粒及/或另一類型之晶粒等等。半導體晶粒封裝202及204之各者可包含一或多個其他結構，諸如一基板、一中介層及/或連接結構以及本文中描述之其他實例。

半導體晶粒封裝202可包含於一重佈結構206上方及/或上。重佈結構206可被稱為一前側重佈結構。半導體晶粒封裝202可與重佈結構206電連接及/或附接至重佈結構206。另一重佈結構208可包含於半導體晶粒封裝202上面及/或上方。重佈結構208可被稱為一背側重佈結構。半導體晶粒封裝204可與重佈結構208電連接及/或附接至重佈結構208。

重佈結構206可包含放置於一或多個聚合物層212中之一或多個金屬化層210。半導體晶粒封裝202可與重佈結構206之一或多個金屬化層210電連接及/或附接至該一或多個金屬化層210。重佈結構206之一或多個金屬化層210可包含一或多個材料，諸如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料及/或鈀(Pd)材料等等。重佈結構206之一或多個金屬化層210可包含金屬線、通路、互連件及/或實現半導體晶粒封裝202及204上之I/O連接之扇出之另一類型之金屬化層。聚合物層212可包含聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)、氧化矽(SiO _x)、介電層及/或另一適合介電材料。

重佈結構208可包含放置於一或多個聚合物層214中之複數個金屬化層。半導體晶粒封裝202可與重佈結構208之一或多個金屬化層電連接及/或附接至該一或多個金屬化層。重佈結構208之一或多個金屬化層可包含一或多個材料，諸如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料及/或鈀(Pd)材料等等。聚合物層214可包含聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)、氧化矽(SiO _x)、介電層及/或另一適合介電材料。

重佈結構208之一或多個金屬化層可包含金屬線、通路、互連件及/或另一類型之金屬化層，其等實現半導體晶粒封裝204上之I/O連接之扇出且使訊號能夠透過重佈結構208在半導體晶粒封裝204與重佈結構206之間路由。如圖2A中展示，一或多個金屬化層可包含在重佈結構208之一第一側(例如，一頂側)處之一RDL 216 (例如，一最上RDL)、與RDL 216連接之通路結構218、在重佈結構208之與第一側相對之一第二側(例如，一底側)處且與通路結構218連接之一RDL 220 (例如，一最底RDL)及與RDL 220連接之通路結構222等等。RDL 216可被稱為一背側RDL1層，通路結構218可被稱為一背側PM2通路，RDL 220可被稱為一背側RDL2層，且通路結構222可被稱為一背側PM3通路。

RDL 220可與延伸穿過重佈結構206與重佈結構208之間之一囊封層226之複數個TIV 224電連接。RDL 220可透過通路結構222與TIV 224電連接。TIV 224可與重佈結構206之一金屬化層210電連接。TIV 224可延伸於重佈結構206與重佈結構208之間且可電連接重佈結構206及重佈結構208。TIV 224可定位成鄰近半導體晶粒封裝202之一或多側。TIV 224可使電訊號能夠在重佈結構206與重佈結構208之間，在半導體晶粒封裝202與半導體晶粒封裝204之間，及/或在半導體晶粒封裝204與半導體裝置封裝200外部之一裝置之間傳送等等。TIV 224可包含通路、支柱、互連件及/或另一類型之長形導電結構，其等包含一或多個導電材料，諸如一金(Au)材料、一銅(Cu)材料、一銀(Ag)材料、一鎳(Ni)材料、一錫(Sn)材料及/或一鈀(Pd)材料等等。

囊封層226可包含於重佈結構206上方及/或其上。囊封層226可圍繞及/或囊封半導體晶粒封裝202及TIV 224。囊封層226可包含一模塑料，諸如一聚合物、分散於一樹脂中之一或多個填料、一環氧基樹脂及/或另一類型之絕緣材料。

如上所述，在一些情況中，TIV 224可經歷熱膨脹，此可能起因於在半導體裝置封裝200之製造、測試及/或操作期間半導體裝置封裝200中之溫度升高。熱膨脹可導致物理應力被傳送至重佈結構208中之一或多個金屬化層。舉例而言，歸因於熱膨脹，TIV 224之大小可膨脹，此可導致TIV 224推動通路結構222及/或聚合物層214，藉此引起物理應力被傳送至通路結構222及/或聚合物層214。物理應力可傳播至重佈結構208之其他金屬化層，諸如RDL 216。此可導致RDL 216之一或多個部分從聚合物層214分層。

為降低RDL 216與聚合物層214之間分層之可能性，可在RDL 216之一或多個部分上在該一或多個部分與聚合物層214之間包含一黏著層228。黏著層228包含一或多個材料，其等促進及/或增加RDL 216之一或多個部分與聚合物層214之間之黏著性以抵抗及/或以其他方式降低RDL 216之一或多個部分與聚合物層214之間分層之可能性。黏著層228可包含鈦(Ti)及/或促進及/或增加RDL 216之一或多個部分與聚合物層214之間之黏著性之另一材料。在一些實施方案中，可選擇黏著層228之材料以達成一特定接點電阻效能及/或一特定薄膜電阻效能。

黏著層228可包含於RDL 216之一或多個部分之一或多側及/或一或多個表面上。舉例而言，黏著層228可包含於面向通路結構218及RDL 220之一底側或底表面上。作為另一實例，黏著層228可包含於面向RDL 216之鄰近部分之側表面上。在一些實施方案中，黏著層228包含於RDL 216之一或多個部分之全部側上，使得RDL 216之一或多個部分藉由黏著層228囊封及/或圍繞。

在一些實施方案中，黏著層228可包含於重佈結構208之其他金屬化層上，諸如通路結構218之一或多者、RDL 220之一或多個部分及/或通路結構222之一或多者。在一些實施方案中，黏著層228可包含於重佈結構206中之金屬化層210之一或多者上以抵抗及/或以其他方式降低金屬化層210之一或多者之一或多個部分與聚合物層212之間分層之可能性。

RDL 216可與連接器230電連接，連接器230將半導體晶粒封裝204與重佈結構208電連接。連接器230與半導體晶粒封裝204之底部連接結構232電連接。連接器230可包含焊球、銲料凸塊、受控塌縮晶片連接(C4)凸塊及/或微凸塊等等。底部連接結構232可包含一或多個材料，諸如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料及/或鈀(Pd)材料等等。

一背側增強層(BEL)膜234可包含於重佈結構208之第一側(例如，頂側)上方及/或上。BEL膜234可包含一非導電材料，該非導電材料為半導體裝置封裝200提供增加之結構剛性以降低半導體裝置封裝200中之翹曲之可能性。BEL膜234可延伸於連接器230上面以在運輸及/或其他半導體製程期間保護連接器230。一底膠材料236可包含於BEL膜234上方。可包含底膠材料236以填充半導體晶粒封裝204與BEL膜234之間之間隙。底膠材料236可為聚合物、分散於一樹脂中之一或多個填料、環氧基樹脂及/或另一類型之絕緣材料。

如圖2A中進一步展示，半導體裝置封裝200可包含一整合式被動裝置(IPD) 238，其連接至與半導體晶粒封裝202所附接至之重佈結構206之一側相對之重佈結構206之底側。IPD 238可包含一或多個電容器、一或多個電阻器、一或多個電感器及/或另一類型之一或多個被動組件。IPD 238可藉由電連接至重佈結構206之金屬化層210之接墊240及連接器242附接至重佈結構206之底側。可在重佈結構206與IPD 238之間提供一底膠材料244以填入接墊240與連接器242之間之間隙。

半導體裝置封裝200可包含藉由導電墊248附接至重佈結構206之底側之導電端子246。導電端子246可包含球柵陣列(BGA)球、平台柵格陣列(LGA)墊、接腳柵格陣列(PGA)接腳及/或另一類型之導電端子。導電端子246可使半導體裝置封裝200能夠安裝至一電路板、一插座(例如，一LGA插座)及/或另一類型之安裝結構。導電墊248可電連接至重佈結構206之金屬化層210。

圖2B繪示從半導體裝置封裝200省略半導體晶粒封裝204及底膠材料236之一實施方案。此實施方案可被稱為一「僅底部」半導體裝置封裝、一InFO底部(InFO-B)半導體裝置封裝及/或僅包含「底部」半導體晶粒封裝(例如，半導體晶粒封裝202)之另一類型之半導體裝置封裝。此為半導體裝置封裝200提供模組化及客製化，因為此實施方案使半導體晶粒封裝之類型能夠由半導體晶粒封裝204之一終端使用者或終端製造商選擇。在此實施方案中，黏著層228包含在定位於TIV 224上方之RDL 216之部分周圍以促進RDL 216之部分與聚合物層214之間之黏著性。

圖2C繪示包含半導體晶粒封裝202、重佈結構208、TIV 224及囊封層226之半導體裝置封裝200之一部分。如圖2C中展示，RDL 216之部分216a包含於TIV 224之「陰影」中。即，RDL 216之部分216a定位於TIV 224上面及上方使得部分216a與TIV 224垂直對準。因此，部分216a至少部分在TIV 224之周邊內。藉由黏著層228圍繞及/或囊封RDL 216之部分216a以降低原本可能起因於應力從TIV 224傳送至RDL 216之部分216a之RDL 216與聚合物層214之間之分層之可能性。

如圖2C中進一步展示，在一些實施方案中，可從定位於TIV 224之「陰影」外部之RDL 216之部分216b省略黏著層228。舉例而言，可從在半導體晶粒封裝202上方之RDL 216之部分216b省略黏著層228。因此，RDL 216之部分216a之一或多側(或全部側)可與重佈結構208之聚合物層214直接接觸。由於來自TIV 224之熱膨脹之應力將被傳送至部分216b之低可能性，故可從部分216b省略黏著層228。然而，在其他實施方案中，黏著層228亦可包含於RDL 216之部分216b上。

如上文指示，提供圖2A至圖2C作為一實例。其他實例可能不同於關於圖2A至圖2C描述之實例。

圖3係本文中描述之半導體裝置封裝200之一例示性實施方案300之一圖式。特定言之，例示性實施方案300包含圖2C中繪示之半導體裝置封裝200之一部分250之一實例。部分250包含重佈結構208之一部分、一TIV 224之一部分、囊封層226之一部分、一連接器230之一部分及BEL膜234之一部分。

如圖3中展示，TIV 224上面及上方之重佈結構208之部分可包含RDL 216、一通路結構218、RDL 220及一通路結構222。通路結構222可在TIV 224上面及上方，且與TIV 224連接。RDL 220可在通路結構222及TIV 224上面及上方，且與通路結構222連接(且透過通路結構222與TIV 224連接)。通路結構218可在RDL 220上面及上方，且與RDL 220連接。RDL 216可在通路結構218、RDL 220、通路結構222及TIV 224上面及上方。RDL 216可與通路結構218連接。連接器230可在RDL 216上面及上方且與RDL 216連接。

如圖3中進一步展示，黏著層228可包含於重佈結構208之RDL 216與聚合物層214之間之RDL 216之一或多側上。舉例而言，黏著層228可包含於RDL 216與聚合物層214之間及RDL 216與通路結構218之間之RDL 216之一底側上。作為另一實例，黏著層228可包含於RDL 216與聚合物層214之間之RDL 216之側壁上。

如圖3中進一步展示，一或多個晶種層可包含於重佈結構208中。舉例而言，一晶種層302可包含於RDL 216與聚合物層214之間及RDL 216與連接器230之間之RDL 216之一頂表面上。晶種層302可包含鈦(Ti)、銅(Cu)及/或RDL 216形成於其上之另一適合晶種材料。晶種層302可在形成RDL 216之前形成於聚合物層214上以促進RDL 216與聚合物層214之間之黏著性。因此，黏著層228及晶種層302之組合可被稱為完全圍繞及/或囊封RDL 216 (例如，在RDL 216之全部側上)之一黏著層。

作為另一實例，一晶種層304可包含於通路結構218上及RDL 220之頂表面上。晶種層304可包含鈦(Ti)、銅(Cu)及/或通路結構218及RDL 220形成於其上之另一適合晶種材料。晶種層304可在形成通路結構218及RDL 220之前形成於聚合物層214及黏著層228上(或直接形成於RDL 216上)以促進聚合物層214與通路結構218及RDL 220之間之黏著性。

如上文指示，提供圖3作為一實例。其他實例可能不同於關於圖3描述之實例。

圖4A至圖4C係本文中描述之半導體裝置封裝200之一例示性實施方案400之圖式。圖4A至圖4C繪示半導體裝置封裝200之一或多個部分之俯視圖。

如圖4A中展示，半導體裝置封裝200之TIV 224可經包含而鄰近半導體晶粒封裝202之一或多側。在一些實施方案中，TIV 224包含於半導體裝置封裝200之一TIV區402中。在一些實施方案中，TIV 224之群組或子集可包含於鄰近半導體晶粒封裝202之兩個或更多側之各自TIV區402中，如圖4A中之實例中展示。一TIV區402中之TIV 224可配置成一柵格圖案或另一圖案。

TIV 224疊加於圖4A中之通路結構222上，且通路結構222疊加於RDL 216上。如圖4A中展示，黏著層228包含於半導體裝置封裝200之TIV區402中之RDL 216上方及/或上。

圖4B繪示圖4A中展示之半導體裝置封裝200之一部分404中之一詳細俯視圖。如圖4B中展示，RDL 216可從TIV區402中之TIV 224橫向向外延伸。因此， TIV區402中之黏著層228圍繞從TIV區402中之TIV 224橫向向外延伸之RDL 216之部分。黏著層228可從任何TIV 224橫向向外延伸至少一距離D1，距離D1可包含於近似90微米至近似110微米之一範圍中以在從TIV 224橫向向外之一足夠區域中提供增強之黏著性以降低重佈結構208中分層之可能性。然而，範圍之其他值在本揭露之範疇內。

圖4C繪示圖4B中展示之半導體裝置封裝200之一部分406中之一詳細俯視圖。如圖4C中展示，黏著層228可包含於TIV區402中之通路結構218周圍之RDL 216上。如圖4C中進一步展示，RDL 216可從TIV區402中之通路結構222橫向向外延伸。因此， TIV區402中之黏著層228圍繞從TIV區402中之通路結構222橫向向外延伸之RDL 216之部分。黏著層228可從任何通路結構222橫向向外延伸至少一距離D2，距離D2可包含於近似5微米至近似10微米之一範圍中以在從通路結構222橫向向外之一足夠區域中提供增強之黏著性以降低重佈結構208中分層之可能性。然而，範圍之其他值在本揭露之範疇內。

如上文指示，提供圖4A至圖4C作為實例。其他實例可能不同於關於圖4A至圖4C描述之實例。

圖5係本文中描述之半導體晶粒封裝202之一例示性實施方案500之一圖式。半導體晶粒封裝202可包含一或多個半導體晶粒502。一或多個半導體晶粒502可包含一邏輯晶粒、一記憶體晶粒、一HBM晶粒、一I/O晶粒、一系統單晶片(SoC)晶粒、一DRAM IC晶粒、一SRAM IC晶粒、一中央處理單元(CPU)晶粒、一圖形處理單元(GPU)晶粒、一數位訊號處理(DSP)晶粒、一特定應用積體電路(ASIC)晶粒及/或另一類型之半導體晶粒。半導體晶粒502可包含於一基板、矽(Si)之一或多個層及/或另一材料之一或多個層中。

如圖5中展示，半導體晶粒502可附接至一連接結構504。連接結構504可包含一RDL結構、一互連結構及/或一中介層等等。半導體晶粒502可藉由複數個導電結構506附接至連接結構504。導電結構506可包含一螺柱、一支柱、一凸塊、一焊球、一微凸塊、一接點墊(或接點焊墊)、一凸塊下金屬化(UBM)結構及/或另一類型之導電結構等等。導電結構506可包含一或多個材料，諸如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料等等。在一些實施方案中，一或多個材料可為無鉛的(例如，無Pb)。

可藉由連接結構504之一鈍化層508圍繞導電結構506。金屬化層510可與導電結構506連接。金屬化層510可包含金屬線、溝槽、通路、支柱及/或另一類型之金屬化層。金屬化層510可包含一或多個材料，諸如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料等等。

可藉由一介電層512圍繞金屬化層510。介電層512可包含聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)、氧化矽(SiO _x)及/或另一適合介電材料。連接結構504可包含將電訊號重佈至半導體晶粒502及從半導體晶粒502重佈電訊號之額外金屬化層510及/或額外介電層512。連接器514可與金屬化層510電連接。連接器514可將金屬化層510與重佈結構206之金屬化層210電連接。

一絕緣體層516可包含於連接結構504上方使得連接結構504包含於絕緣體層516與半導體晶粒502之間。可包含絕緣體層516以填充連接器514與重佈結構206之間之間隙。絕緣體層516可包含聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)、氧化矽(SiO _x)及/或另一適合介電材料。一晶粒附著膜(DAF) 518可包含於半導體晶粒502之與連接結構504所附接至之側相對之一側上。可包含DAF 518以使半導體晶粒封裝202能夠安裝至一載體基板及/或一框架且隨後從其等移除以進行處理。DAF 518可包含環氧樹脂、苯酚樹脂、丙烯酸橡膠、二氧化矽填料及/或另一適合材料。

如上文指示，提供圖5作為一實例。其他實例可能不同於關於圖5描述之實例。

圖6A至圖6J係本文中描述之一例示性實施方案600之圖式。例示性實施方案600可包含在一晶圓602上形成包含一半導體晶粒封裝202a及一半導體晶粒封裝202b之複數個半導體晶粒封裝202之一實例。半導體晶粒封裝202a可鄰近、緊鄰晶圓602上之半導體晶粒封裝202b及/或與其並排。在一些實施方案中，可執行類似操作以形成一或多個半導體晶粒封裝204。

如圖6A中展示，可針對半導體晶粒封裝202a及半導體晶粒封裝202b形成半導體晶粒502。在一些實施方案中，半導體晶粒502可形成於晶圓602中及/或上。一或多個前段製程(FEOL)半導體處理工具、一或多個中段製程(MEOL)半導體處理工具及/或一或多個後段製程(BEOL)半導體處理工具可針對半導體晶粒封裝202a及半導體晶粒封裝202b形成半導體晶粒502。此等工具可包含光微影工具(例如，一曝光工具、一顯影工具及蝕刻工具)、沉積工具、鍍覆工具、接合工具及/或另一類型之半導體處理工具。

如圖6B中展示，可在半導體晶粒502上方及/或上形成導電結構506。特定言之，連接工具集115可在半導體晶粒502上方及/或上形成導電結構506。

形成導電結構506可包含複數個處理操作。一晶種層可形成於半導體晶粒502上方及/或上。在一些實施方案中，晶種層包含一金屬層，該金屬層可為一單層或包含由不同材料形成之複數個子層之一複合層。在一些實施方案中，晶種層包含鈦(Ti)層及在鈦層上方之銅(Cu)層。可使用(舉例而言) PVD (濺鍍)、電鍍、CVD及/或另一適合沉積技術來形成晶種層。

在形成晶種層之後，接著可形成一光阻劑並將其圖案化於晶種層上。可藉由旋塗或藉由執行另一適合沉積操作而形成光阻劑。光阻劑可暴露於光以進行圖案化。可執行圖案化以形成穿過光阻劑之開口以暴露晶種層。

接著，可在光阻劑之開口中及晶種層之暴露部分上形成一導電材料。可藉由鍍覆(諸如電鍍或無電式電鍍)或藉由執行另一適合沉積操作形成導電材料。在一些實施方案中，以一保形方式形成導電材料使得導電材料部分填充穿過光阻劑之開口。導電材料及晶種層之下層部分之組合可對應於導電結構506。

如圖6C中展示，可在半導體晶粒502上方及/或上以及導電結構506上方及/或上形成一鈍化層508。RDL工具集105可使用一沉積技術(諸如一CVD技術、一PVD技術及/或一ALD技術等等)來形成鈍化層508。

如圖6D中展示，開口604可經形成穿過鈍化層508以暴露導電結構506之頂表面。RDL工具集105可在鈍化層上形成一光阻劑，可在光阻劑中形成一圖案，且可使用光阻劑中之圖案來蝕刻穿過鈍化層508。

如圖6E中展示，可在導電結構506之頂部上形成連接結構504之金屬化層510。RDL工具集105可在導電結構506上方及/或上形成一晶種層。在一些實施方案中，晶種層包含一金屬層，該金屬層可為一單層或包含由不同材料形成之複數個子層之一複合層。在一些實施方案中，晶種層包含鈦(Ti)層及在鈦層上方之銅(Cu)層。可使用(舉例而言) PVD (濺鍍)、電鍍、CVD及/或另一適合沉積技術來形成晶種層。接著，RDL工具集105可將一導電材料沉積至晶種層上。可藉由鍍覆(諸如電鍍或無電式電鍍)、PVD、CVD及/或另一適合沉積技術形成導電材料。導電材料及晶種層之下層部分之組合可對應於金屬化層510。

如圖6F中展示，可在金屬化層510周圍形成連接結構504之介電層512。在一些實施方案中，RDL工具集105形成金屬化層510及介電層512之複數個交替層以形成連接結構504。RDL工具集105可使用一沉積技術(諸如一CVD技術、一PVD技術及/或一ALD技術等等)來沉積介電層512。

如圖6G中展示，可在連接結構504上方及/或上(例如，最上介電層512上方及/或上)形成一絕緣體層516。RDL工具集105可使用一沉積技術(諸如一CVD技術、一PVD技術、一ALD技術及/或一旋塗技術等等)來沉積絕緣體層516。

如圖6H中展示，開口606可形成於絕緣體層516及介電層512之一或多者中及/或穿過其等而至一金屬化層510。可透過開口606暴露金屬化層510之頂表面。在一些實施方案中，使用一光阻劑層中之一圖案來蝕刻絕緣體層516及介電層512之一或多者以形成開口606。在此等實施方案中，RDL工具集105在絕緣體層516上形成光阻劑層，將光阻劑層暴露至一輻射源以圖案化光阻劑層，顯影及移除光阻劑層之部分以暴露圖案，且基於圖案蝕刻絕緣體層516以在絕緣體層516及介電層512之一或多者中形成開口606。在一些實施方案中，蝕刻操作包含一電漿蝕刻操作、一濕式化學蝕刻操作及/或另一類型之蝕刻操作。在一些實施方案中，一光阻劑移除工具移除光阻劑層之剩餘部分(例如，使用一化學剝除劑、電漿灰化及/或另一技術)。在一些實施方案中，一光阻劑移除工具移除光阻劑層之剩餘部分(例如，使用一化學剝除劑、電漿灰化及/或另一技術)。

如圖6I中展示，在開口606中及金屬化層510之頂表面上方形成連接器514。在一些實施方案中，在形成連接器514之後可在一晶圓薄化製程中薄化半導體晶粒502之矽層，該晶圓薄化製程可包含一研磨操作、一平坦化操作及/或另一適合操作。

連接工具集115可形成連接器514。形成連接器514可包含複數個處理操作。一晶種層可形成於金屬化層510上方及/或上。在一些實施方案中，晶種層包含一金屬層，該金屬層可為一單層或包含由不同材料形成之複數個子層之一複合層。在一些實施方案中，晶種層包含一鈦(Ti)層及在鈦層上方之一銅(Cu)層。可使用(舉例而言) PVD (濺鍍)、電鍍、CVD及/或另一適合沉積技術來形成晶種層。

在形成晶種層之後，接著可形成一光阻劑並將其圖案化於晶種層上。可藉由旋塗或藉由執行另一適合沉積操作而形成光阻劑。光阻劑可暴露於光以進行圖案化。可執行圖案化以形成穿過光阻劑之開口以暴露晶種層。

接著，可在光阻劑之開口中及晶種層之暴露部分上形成一導電材料。可藉由鍍覆(諸如電鍍或無電式電鍍)或藉由執行另一適合沉積操作形成導電材料。在一些實施方案中，以一保形方式形成導電材料使得導電材料部分填充穿過光阻劑之開口。導電材料及下伏之晶種層部分之組合可對應於連接器514。

如圖6J中展示，可將晶圓602放置於切割或分割成包含半導體晶粒封裝202a及半導體晶粒封裝202b之個別半導體晶粒封裝之一框架608上。單粒化工具集125可執行一單粒化製程，其可包含將晶圓602切割或分割成個別半導體晶粒封裝之一或多個操作。舉例而言，單粒化工具集125可在晶圓602之半導體晶粒封裝之間之一切割道區中形成一或多個溝槽。單粒化工具集125可執行一雷射鑽孔操作及/或另一類型之操作以形成一或多個溝槽。接著，單粒化工具集125可透過一或多個溝槽形成穿過晶圓602之全厚度之一切割線610。單粒化工具集125可形成穿過晶圓602之全厚度之切割線610以將晶圓602分割或切割成包含半導體晶粒封裝202a及半導體晶粒封裝202b之個別半導體晶粒封裝202。在一些實施方案中，單粒化工具集125使用一片鋸或另一適合工具來切割穿過晶圓602。

如上文指示，提供圖6A至圖6J作為一實例。其他實例可能不同於關於圖6A至圖6J描述之實例。

圖7A至圖7I係本文中描述之一例示性實施方案700之圖式。特定言之，例示性實施方案700包含形成本文中描述之一半導體裝置封裝200之一重佈結構208 (例如，一背側重佈結構)之一實例。在一些實施方案中，可在結合圖6A至圖6J描述之一或多個操作之後執行結合圖7A至圖7I描述之操作。

轉向圖7A，可在一載體基板702上方及/或上執行結合例示性實施方案700描述之操作之一或多者。一或多個層可形成於一載體基板702上。載體基板702可包含一玻璃基板、矽基板及/或另一適合載體基板。一或多個層可包含形成於載體基板702上方及/或上之一光熱轉換(LTHC)釋放層及形成於LTHC釋放層上方及/或上之一黏著層。黏著層可經組態以將半導體裝置封裝200黏著至載體基板702以進行處理。LTHC釋放層可經組態以使半導體裝置封裝200能夠在處理之後從載體基板702移除或脫膠。

如圖7B中展示，可在載體基板702上方及/或上形成聚合物層214之一第一層(例如，一第一聚合物層)。RDL工具集105可藉由旋塗、層壓、CVD及/或藉由執行另一適合沉積而形成聚合物層214之第一層。

如圖7C中展示，可在聚合物層214之第一層上方及/或上形成一晶種層302。RDL工具集105可藉由CVD、PVD (濺鍍)、鍍覆(例如，電鍍、無電式電鍍)及/或另一適合沉積技術沉積晶種層302。

如圖7D中展示，可在晶種層302上方及/或上以及聚合物層214之第一層上方形成一RDL 216。RDL工具集105可在晶種層302上形成一光阻劑且可圖案化該光阻劑。光阻劑可藉由旋塗或另一適合沉積技術形成且可暴露至光以進行圖案化。圖案化形成穿過光阻劑之開口以透過光阻劑暴露晶種層302。接著，一導電材料可透過光阻劑之開口沉積且沉積至晶種層302之暴露部分上以形成RDL 216之部分216a及216b。可藉由鍍覆(諸如電鍍或無電式電鍍)、PVD、CVD及/或另一適合沉積技術形成導電材料。

如圖7E中展示，隨後可移除光阻劑及其上未形成導電材料之晶種層之部分。RDL工具集105可藉由一灰化或剝除製程(諸如使用氧電漿或另一適合化學品)移除光阻劑。一旦移除光阻劑，RDL工具集105便可(諸如藉由使用一蝕刻製程，諸如藉由濕式或乾式蝕刻)移除晶種層302之暴露部分。因此，保留RDL 216之部分216a及216b下方之晶種層302之部分。

如圖7F中展示，可在RDL 216之部分216a及216b上以及聚合物層214之第一層之暴露部分上形成一黏著層228。RDL工具集105可藉由CVD、PVD (濺鍍)、鍍覆(例如，電鍍、無電式電鍍)及/或另一適合沉積技術沉積黏著層228。在一些實施方案中，晶種層302及黏著層228包含相同材料或相同材料組合，諸如鈦(Ti)及/或另一適合導電材料。在一些實施方案中，晶種層302及黏著層228包含不同材料或一不同材料組合。

如圖7G及圖7H中展示，可從聚合物層214之第一層且從RDL 216之部分216b移除黏著層228之部分。黏著層228保留在TIV 224將形成在其上面之RDL 216之部分216a上(例如，在部分216a之頂表面及側壁上)。

如圖7G中展示，RDL工具集105可在黏著層228上形成一光阻劑704且可圖案化光阻劑704使得光阻劑704保留在RDL 216之部分216a (例如，黏著層228將保留在其上方之部分)上方之黏著層228上。光阻劑704可藉由旋塗或另一適合沉積技術形成且可暴露至光以進行圖案化。圖案化形成穿過光阻劑704之開口以透過光阻劑704暴露黏著層228。特定言之，透過光阻劑704中之開口暴露聚合物層214之第一層上之黏著層228之部分及RDL 216之部分216b上之黏著層228之部分。

如圖7H中展示，一旦圖案化光阻劑704，RDL工具集105便可(諸如藉由使用一蝕刻製程，諸如藉由濕式或乾式蝕刻)移除黏著層228之暴露部分。因此，光阻劑704之剩餘部分下方之黏著層228之部分保留在RDL 216之部分216a上。

如圖7I中展示，可在RDL 216之部分216a及216b上方形成聚合物層214之一或多個第二聚合物層及重佈結構208之一或多個第二RDL。黏著層228經組態以促進RDL 216之部分216a與聚合物層214之額外聚合物層之間之黏著性。RDL工具集105可在複數個處理操作中形成聚合物層214之一或多個第二聚合物層及重佈結構208之一或多個第二RDL。舉例而言，RDL工具集105可沉積聚合物層214之一第二聚合物層，可移除第二聚合物層之部分以在第二聚合物層中形成凹槽，且可在凹槽中形成通路結構218及一RDL 220。在一些實施方案中，RDL工具集105可在凹槽中形成一晶種層304，且接著可在凹槽中之晶種層304上形成通路結構218及RDL 220。晶種層302、晶種層304及/或黏著層228可包含相同材料或不同材料。RDL工具集105可繼續執行類似處理操作以形成通路結構222且建構重佈結構208，直至達成金屬化層之一足夠或所要配置。

如上文指示，提供圖7A至圖7I作為一實例。其他實例可能不同於關於圖7A至圖7I描述之實例。

圖8係本文中描述之半導體裝置封裝200之一例示性實施方案800之一圖式。特定言之，例示性實施方案800包含半導體裝置封裝200之一實例，其中晶種層304之一部分直接形成於RDL 216之一部分216a上而非形成於黏著層228之一部分上。在一些實施方案中，此可減小RDL 216之部分216a與相關聯通路結構218之間之接點電阻及/或可減小重佈結構208之厚度。

為形成圖8中展示之組態，RDL工具集105可從RDL 216之部分216a之至少一者移除黏著層228之一部分以暴露RDL 216之部分216a之一部分。RDL工具集105可直接在RDL 216之部分216a之暴露部分上形成晶種層304。RDL工具集105可在直接位於RDL 216之部分216a上之晶種層304上形成一通路結構218。

如上文指示，提供圖8作為一實例。其他實例可能不同於關於圖8描述之實例。

圖9A至圖9E係本文中描述之一例示性實施方案900之圖式。特定言之，例示性實施方案900包含形成本文中描述之一半導體裝置封裝200之一部分之一實例。在一些實施方案中，可在結合圖6A至圖6J及/或圖7A至圖7I描述之一或多個操作之後執行結合圖9A至圖9E描述之操作。

如圖9A中展示，可在重佈結構208上方及/或上形成半導體裝置封裝200之TIV 224。特定言之，可形成TIV 224使得TIV 224與重佈結構208之通路結構222實體上及/或電連接。因此，TIV 224可形成為透過通路結構222與RDL 220電連接。

連接工具集115可形成TIV 224。形成TIV 224可包含複數個處理操作。一晶種層可形成於通路結構222上方及/或上。在一些實施方案中，晶種層包含一金屬層，該金屬層可為一單層或包含由不同材料形成之複數個子層之一複合層。在一些實施方案中，晶種層包含鈦(Ti)層及在鈦層上方之銅(Cu)層。可使用(舉例而言) PVD (濺鍍)、電鍍、CVD及/或另一適合沉積技術來形成晶種層。

在形成晶種層之後，接著可形成一光阻劑並將其圖案化於晶種層上。可藉由旋塗或藉由執行另一適合沉積操作而形成光阻劑。光阻劑可暴露於光以進行圖案化。可執行光阻劑之圖案化以形成穿過光阻劑之開口以暴露晶種層。

接著，可在光阻劑之開口中及晶種層之暴露部分上形成一導電材料。可藉由鍍覆(諸如電鍍或無電式電鍍)或藉由執行另一適合沉積操作形成導電材料。在一些實施方案中，以一保形方式形成導電材料使得導電材料部分填充穿過光阻劑之開口。導電材料及晶種層之下層部分之組合可對應於TIV 224。

隨後可移除光阻劑及其上未形成導電材料之晶種層之部分。可在一灰化操作或一剝除操作中移除光阻劑。一旦移除光阻劑，便可藉由蝕刻製程(諸如藉由濕式或乾式蝕刻)移除晶種層之暴露部分，使得僅晶種層之剩餘部分位於TIV 224下方。

如圖9A中進一步展示，一半導體晶粒封裝202 (例如，半導體晶粒封裝202a、半導體晶粒封裝202b)可安裝於TIV 224之間之重佈結構208上。在一些實施方案中，晶粒附著工具集130可將半導體晶粒封裝202附著至聚合物層214，使得半導體晶粒封裝202之半導體晶粒502面向重佈結構208，且使得連接器514背離重佈結構208。

如圖9B中展示，可在重佈結構208上方形成囊封層226。囊封工具集135可將囊封層226之模塑料沉積於TIV 224周圍及半導體晶粒封裝202周圍，使得藉由囊封層226囊封及/或圍繞TIV 224及半導體晶粒封裝202。囊封工具集135可藉由壓縮成型、轉移成型或藉由另一適合技術沉積囊封層226。囊封層226之模塑料可以液體或半液體形式施用且接著隨後固化。

如圖9C中展示，平坦化工具集110可執行一平坦化操作以移除並平坦化形成於TIV 224之頂部上方及/或半導體晶粒封裝202之頂部上方之囊封層226之一上表面。平坦化操作可包含一CMP操作、一研磨操作、一蝕刻操作及/或另一適合製程。

如圖9D中展示，可在半導體晶粒封裝202上方及/或上、TIV 224上方及/或上以及囊封層226上方及/或上形成重佈結構206。RDL工具集105可藉由形成複數個聚合物層212及複數個聚合物層212中之複數個金屬化層210而形成重佈結構206。舉例而言，RDL工具集105可沉積一第一聚合物層212，可移除第一聚合物層212之部分以在第一聚合物層212中形成凹槽，且可在凹槽中形成一第一金屬化層210。RDL工具集105可繼續執行類似處理操作以建構重佈結構206，直至達成金屬化層210之一足夠或所要配置。RDL工具集105可在一最上金屬化層210上形成導電墊248。

如圖9E中展示，可在重佈結構206上方及/或上形成導電端子246。連接工具集115可在導電墊248上形成導電端子246。此外，一IPD 238可藉由接墊240及連接器242附接至重佈結構206，且可用一底膠材料244填入接墊240與連接器242之間之間隙。

如上文指示，提供圖9A至圖9E作為一實例。其他實例可能不同於關於圖9A至圖9E描述之實例。

圖10A至圖10F係本文中描述之一例示性實施方案1000之圖式。特定言之，例示性實施方案1000包含形成本文中描述之一半導體裝置封裝200之一部分之一實例。在一些實施方案中，可在結合圖6A至圖6J、圖7A至圖7I及/或圖9A至圖9E描述之一或多個操作之後執行結合圖10A至圖10F描述之操作。

如圖10A中展示，可將半導體裝置封裝200放置於一框架1002上。框架1002可被稱為一帶框或在處理期間支援半導體裝置封裝200之另一類型之框架。在一些實施方案中，複數個半導體裝置封裝200形成於載體基板702上且隨後放置於框架1002上以進行處理。在此等實施方案中，框架1002亦可在單粒化期間支援半導體裝置封裝200以在處理之後將半導體裝置封裝200切割成個別件。

如圖10B中展示，執行載體基板脫膠以將載體基板702從半導體裝置封裝200卸離(或「脫膠」)。可從重佈結構208之第一側(例如，頂側)移除載體基板702。單粒化工具集125可使用一或多個技術脫膠載體基板702，諸如將光(例如，雷射光或UV光)投射至載體基板702與半導體裝置封裝200之間之一LTHC釋放層上，使得LTHC釋放層在光之熱量下分解。此使載體基板702能夠從半導體裝置封裝200移除。在一些實施方案中，亦從半導體裝置封裝200移除一黏著層。在一些實施方案中，黏著層保留在半導體裝置封裝200上。

如圖10C中展示，RDL工具集105可將一BEL膜234附接至重佈結構208之第一側(例如，頂側)。RDL工具集105可將BEL膜234層壓至重佈結構208之第一側及/或可使用另一技術將BEL膜234附接至重佈結構208之第一側。

如圖10D中展示，單粒化工具集125可執行一雷射鑽孔操作及/或另一類型之操作以在BEL膜234中形成開口1004以透過開口1004暴露RDL 216之部分。在一些實施方案中，開口1004可經形成穿過黏著層228之一部分以透過開口1004暴露RDL 216之部分。

如圖10E中展示，連接器230可形成於開口1004中，使得連接器230附接至RDL 216。舉例而言，連接工具集115可在開口1004中形成連接器230。隨後可從框架1002移除半導體裝置封裝200。

如圖10F中展示，半導體晶粒封裝204可附接至重佈結構208，且一底膠材料236可施配於半導體晶粒封裝204下方及半導體晶粒封裝204與重佈結構208之間。替代地，省略結合圖10F繪示及描述之操作，且製備半導體裝置封裝200以在一後續製造商或終端使用者處完成。在終端使用者處，半導體裝置封裝200可附接至一PCB 1006，且一底膠1008可施配於半導體裝置封裝200周圍。

晶粒附著工具集130可藉由將半導體晶粒封裝204之底部連接結構232放置於連接器230上且執行一回銲操作以引起連接器230與底部連接結構232接合而將半導體晶粒封裝204附接至重佈結構208。在一些實施方案中，可將一焊膏放置於連接器230之頂部上以準備將半導體晶粒封裝204附接至連接器230。

囊封工具集135可在一毛細管流製程中沉積底膠材料236，其中使用毛細管效應將底膠材料236沉積於半導體晶粒封裝204與BEL膜234中間。替代地，可使用另一適合技術來沉積底膠材料236。

如上文指示，提供圖10A至圖10F作為一實例。其他實例可能不同於關於圖10A至圖10F描述之實例。

圖11係本文中描述之一裝置1100之例示性組件之一圖式。在一些實施方案中，半導體處理工具集105至150及/或輸送工具集155之一或多者可包含一或多個裝置1100及/或裝置1100之一或多個組件。如圖11中展示，裝置1100可包含一匯流排1110、一處理器1120、一記憶體1130、一輸入組件1140、一輸出組件1150及一通信組件1160。

匯流排1110可包含實現裝置1100之組件中之有線及/或無線通信之一或多個組件。匯流排1110可諸如經由操作耦合、通信耦合、電子耦合及/或電耦合將圖11之兩個或更多個組件耦合在一起。處理器1120可包含一中央處理單元、一圖形處理單元、一微處理器、一控制器、一微控制器、一數位訊號處理器、一場可程式化閘陣列、一特定應用積體電路及/或另一類型之處理組件。在硬體、韌體或硬體及軟體之一組合中實施處理器1120。在一些實施方案中，處理器1120可包含能夠經程式化以執行本文中在別處描述之一或多個操作或製程的一或多個處理器。

記憶體1130可包含揮發性及/或非揮發性記憶體。舉例而言，記憶體1130可包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、一硬碟機及/或另一類型之記憶體(例如，一快閃記憶體、一磁性記憶體及/或一光學記憶體)。記憶體1130可包含內部記憶體(例如，RAM、ROM或一硬碟機)及/或可抽換式記憶體(例如，可經由一通用串列匯流排連接移除)。記憶體1130可為一非暫時性電腦可讀媒體。記憶體1130儲存與裝置1100之操作有關之資訊、指令及/或軟體(例如，一或多個軟體應用程式)。在一些實施方案中，記憶體1130可包含諸如經由匯流排1110耦合至一或多個處理器(例如，處理器1120)之一或多個記憶體。

輸入組件1140使裝置1100能夠接收輸入，諸如使用者輸入及/或感測輸入。舉例而言，輸入組件1140可包含一觸控螢幕、一鍵盤、一小鍵盤、一滑鼠、一按鈕、一麥克風、一開關、一感測器、一全球定位系統感測器、一加速度計、一陀螺儀及/或一致動器。輸出組件1150使裝置1100能夠諸如經由一顯示器、一揚聲器及/或一發光二極體提供輸出。通信組件1160使裝置1100能夠經由一有線連接及/或一無線連接與其他裝置通信。舉例而言，通信組件1160可包含一接收器、一傳輸器、一收發器、一數據機、一網路介面卡及/或一天線。

裝置1100可執行本文中描述之一或多個操作或製程。舉例而言，一非暫時性電腦可讀媒體(例如，記憶體1130)可儲存供處理器1120執行之一指令集(例如，一或多個指令或程式碼)。處理器1120可執行指令集以執行本文中描述之一或多個操作或製程。在一些實施方案中，藉由一或多個處理器1120執行指令集引起一或多個處理器1120及/或裝置1100執行本文中描述之一或多個操作或製程。在一些實施方案中，硬接線電路系統代替指令或與指令組合使用以執行本文中描述之一或多個操作或製程。額外地或替代地，處理器1120可經組態以執行本文中描述之一或多個操作或製程。因此，本文中描述之實施方案不限於硬體電路系統及軟體之任何特定組合。

提供圖11中展示之組件之數目及配置作為一實例。相較於圖11中展示之組件，裝置1100可包含額外組件、較少組件、不同組件或不同配置組件。額外地或替代地，裝置1100之一組組件(例如，一或多個組件)可執行被描述為藉由裝置1100之另一組組件執行之一或多個功能。

圖12係與形成一半導體裝置封裝相關聯之一例示性製程1200之一流程圖。在一些實施方案中，藉由一或多個半導體處理工具集(例如，半導體處理工具集105至150之一或多者)執行圖12之一或多個製程方塊。額外地或替代地，可藉由裝置1100之一或多個組件(諸如處理器1120、記憶體1130、輸入組件1140、輸出組件1150及/或通信組件1160)執行圖12之一或多個製程方塊。

如圖12中展示，製程1200可包含在一載體基板上方形成一重佈結構之一第一聚合物層(方塊1210)。舉例而言，半導體處理工具集105至150之一或多者可在一載體基板702上方形成一重佈結構208之一第一聚合物層214，如上文描述。

如圖12中進一步展示，製程1200可包含在第一聚合物層上方形成重佈結構之一第一RDL (方塊1220)。舉例而言，半導體處理工具集105至150之一或多者可在第一聚合物層214上方形成重佈結構208之一第一RDL 216，如上文描述。

如圖12中進一步展示，製程1200可包含在第一聚合物層上方及在第一RDL上形成一黏著層(方塊1230)。舉例而言，半導體處理工具集105至150之一或多者可在第一聚合物層214上方及在第一RDL 216上形成一黏著層228，如上文描述。

如圖12中進一步展示，製程1200可包含從第一RDL之第一部分移除黏著層(方塊1240)。舉例而言，半導體處理工具集105至150之一或多者可從第一RDL 216之第一部分216b移除黏著層228，如上文描述。在一些實施方案中，黏著層228保留在第一RDL 216之第二部分216a上。

如圖12中進一步展示，製程1200可包含在第一RDL上面形成重佈結構之一或多個第二聚合物層及一或多個第二RDL (方塊1250)。舉例而言，半導體處理工具集105至150之一或多者可在第一RDL 216上面形成重佈結構208之一或多個第二聚合物層214及一或多個第二RDL 220，如上文描述。

如圖12中進一步展示，製程1200可包含在重佈結構上形成複數個TIV (方塊1260)。舉例而言，半導體處理工具集105至150之一或多者可在重佈結構208上形成複數個TIV 224，如上文描述。在一些實施方案中，複數個TIV 224連接至一或多個第二RDL 220之至少一者。

製程1200可包含額外實施方案，諸如下文及/或結合本文中在別處描述之一或多個其他製程描述之任何單個實施方案或實施方案之任何組合。

在一第一實施方案中，第一RDL 216之第二部分216a在複數個TIV 224下方。在一第二實施方案(單獨或與第一實施方案組合)中，製程1200包含在第一聚合物層214上形成一晶種層302，及在晶種層302上形成第一RDL 216，其中黏著層228及晶種層302囊封第一RDL 216之第二部分216a。在一第三實施方案(單獨或與第一及第二實施方案之一或多者組合)中，製程1200包含在第一RDL 216之第二部分216a之至少一者之黏著層228之一部分上形成另一晶種層304，及在第一RDL 216之第二部分216a之至少一者上方之晶種層304上形成一通路結構218。

在一第四實施方案(單獨或與第一至第三實施方案之一或多者組合)中，製程1200包含從第一RDL 216之第二部分216a之至少一者移除黏著層228之一部分以暴露第一RDL 216之第二部分216a之至少一者之一部分；在第一RDL之第二部分216a之至少一者之暴露部分上形成另一晶種層304；及在第一RDL 216之第二部分216a之至少一者上之晶種層304上形成一通路結構218。

在一第五實施方案(單獨或與第一至第四實施方案之一或多者組合)中，黏著層228包含鈦(Ti)。在一第六實施方案(單獨或與第一至第五實施方案之一或多者組合)中，形成一或多個第二聚合物層214包含在黏著層228上形成一或多個聚合物層214之一聚合物層214，其中黏著層228經組態以促進第一RDL 216之第二部分216a與聚合物層214之間之黏著性。在一第七實施方案(單獨或與第一至第六實施方案之一或多者組合)中，製程1200包含在形成重佈結構208之一或多個第二聚合物層214及一或多個第二RDL 220之前從第一聚合物層214移除黏著層228。

儘管圖12展示製程1200之例示性方塊，然在一些實施方案中，相較於圖12中描繪之方塊，製程1200包含額外方塊、較少方塊、不同方塊或不同配置方塊。額外地或替代地，可並行執行製程1200之兩個或更多個方塊。

以此方式，可在一半導體裝置封裝之一重佈結構中之一RDL之部分上方形成一黏著層。上方形成黏著層之RDL之部分可定位於與重佈層結構連接之一或多個TIV (例如，下方及/或上方)之陰影中。黏著層連同其上形成RDL之部分之一晶種層一起囊封一或多個TIV之陰影中之RDL之部分，此促進及/或增加重佈結構之RDL之部分與聚合物層之間之黏著性。增加之黏著性降低原本可能歸因於一或多個TIV之熱膨脹而將物理應力傳送至RDL而發生之重佈結構之RDL與聚合物層之間之分層之可能性。此可降低重佈結構中之電氣短路之可能性，其可降低半導體裝置封裝中之故障之可能性且可增加半導體裝置封裝良率等等。

如上文更詳細地描述，本文中描述之一些實施方案提供一種半導體裝置封裝。半導體裝置封裝包含一重佈結構，該重佈結構包含一或多個介電層及包含於該一或多個介電層中之複數個金屬化層。半導體裝置封裝包含延伸於重佈結構之一第一側下方之複數個互連結構，其中複數個互連結構在第一側處連接至重佈結構之一第一金屬化層，其中複數個互連結構之一互連結構上方之一第二金屬化層之一部分被第二金屬化層之部分與一或多個介電層之間之一黏著層圍繞，且其中第二金屬化層之部分在重佈結構之與第一側相對之一第二側處。半導體裝置封裝包含在重佈結構之第一側下方之一半導體晶粒封裝。

如上文更詳細地描述，本文中描述之一些實施方案提供一種方法。該方法包含在一載體基板上方形成一重佈結構之一第一聚合物層。該方法包含在第一聚合物層上方形成重佈結構之一第一RDL。該方法包含在第一聚合物層上方及第一RDL上形成一黏著層。該方法包含從第一RDL之第一部分移除黏著層，其中黏著層保留在第一RDL之第二部分上。該方法包含在第一RDL上面形成重佈結構之一或多個第二聚合物層及一或多個第二RDL。該方法包含在重佈結構上形成複數個TIV，其中複數個TIV連接至一或多個第二RDL之至少一者。

如上文更詳細地描述，本文中描述之一些實施方案提供一種半導體裝置封裝。半導體裝置封裝包含一第一重佈結構。半導體裝置封裝包含一第二重佈結構。半導體裝置封裝包含在第一重佈結構與第二重佈結構之間與第一重佈結構連接之一半導體晶粒封裝。半導體裝置封裝包含鄰近半導體晶粒封裝之一或多側之複數個TIV，其中複數個TIV延伸於第一重佈結構與第二重佈結構之一第一側之間。複數個TIV延伸於第一重佈結構與第二重佈結構之一第一側之間。藉由包含鈦(Ti)之一層圍繞在複數個TIV上方之第二重佈結構之與第一側相對之一第二側上之第二重佈結構之一重佈層(RDL)之部分。

前述內容概述數項實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行相同目的及/或達成本文中所介紹之實施例之相同優點。熟習此項技術者亦應認識到，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。

100:環境 105:重佈層(RDL)工具集 110:平坦化工具集 115:連接工具集 120:自動測試設備(ATE)工具集 125:單粒化工具集 130:晶粒附接工具集 135:囊封工具集 140:印刷電路板(PCB)工具集 145:表面安裝(SMT)工具集 150:成品工具集 155:輸送工具集 200:半導體裝置封裝 202:半導體晶粒封裝 202a:半導體晶粒封裝 202b:半導體晶粒封裝 204:半導體晶粒封裝 206:重佈結構 208:重佈結構 210:金屬化層 212:聚合物層 214:聚合物層 216:重佈層(RDL) 216a:部分 216b:部分 218:通路結構 220:重佈層(RDL) 222:通路結構 224:貫穿絕緣體層通路(TIV) 226:囊封層 228:黏著層 230:連接器 232:底部連接結構 234:背側增強層(BEL)膜 236:底膠材料 238:整合式被動裝置(IPD) 240:接墊 242:連接器 244:底膠材料 246:導電端子 248:導電墊 250:部分 300:實施方案 302:晶種層 304:晶種層 400:實施方案 402:貫穿絕緣體層通路(TIV)區 404:部分 406:部分 500:實施方案 502:半導體晶粒 504:連接結構 506:導電結構 508:鈍化層 510:金屬化層 512:介電層 514:連接器 516:絕緣體層 518:晶粒附著膜(DAF) 600:實施方案 602:晶圓 604:開口 606:開口 608:框架 610:切割線 700:實施方案 702:載體基板 704:光阻劑 800:實施方案 900:實施方案 1000:實施方案 1002:框架 1004:開口 1006:印刷電路板(PCB) 1008:底膠 1100:裝置 1110:匯流排 1120:處理器 1130:記憶體 1140:輸入組件 1150:輸出組件 1160:通信組件 1200:製程 1210:方塊 1220:方塊 1230:方塊 1240:方塊 1250:方塊 1260:方塊 D1:距離 D2:距離

當結合附圖閱讀時，從以下詳細描述最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述可任意增大或減小各種構件之尺寸。

圖1係可實施本文中描述之系統及/或方法之一例示性環境之一圖式。

圖2A至圖2C係本文中描述之一例示性半導體裝置封裝之圖式。

圖3係本文中描述之一半導體裝置封裝之一例示性實施方案之一圖式。

圖4A至圖4C係本文中描述之一半導體裝置封裝之一例示性實施方案之圖式。

圖5係本文中描述之一半導體晶粒封裝之一例示性實施方案之一圖式。

圖6A至圖6J係本文中描述之一例示性實施方案之圖式。

圖7A至圖7I係本文中描述之一例示性實施方案之圖式。

圖8係本文中描述之一半導體裝置封裝之一例示性實施方案之一圖式。

圖9A至圖9E係本文中描述之一例示性實施方案之圖式。

圖10A至圖10F係本文中描述之一例示性實施方案之圖式。

圖11係本文中描述之一裝置之例示性組件之一圖式。

圖12係與形成一半導體裝置封裝相關聯之一例示性製程之一流程圖。

200:半導體裝置封裝

202:半導體晶粒封裝

204:半導體晶粒封裝

206:重佈結構

208:重佈結構

210:金屬化層

212:聚合物層

214:聚合物層

216:重佈層(RDL)

218:通路結構

220:重佈層(RDL)

222:通路結構

224:貫穿絕緣體層通路(TIV)

226:囊封層

228:黏著層

230:連接器

232:底部連接結構

234:背側增強層(BEL)膜

236:底膠材料

238:整合式被動裝置(IPD)

242:連接器

246:導電端子

248:導電墊

1000:實施方案

1006:印刷電路板(PCB)

1008:底膠

Claims (10)

1. 一種半導體裝置封裝，其包括：一重佈結構，其包括：一或多個介電層；及複數個金屬化層，其等包含於該一或多個介電層中；複數個互連結構，其等延伸於該重佈結構之一第一側下方，其中該複數個互連結構在該第一側處連接至該重佈結構之一第一金屬化層，其中在該複數個互連結構之一互連結構上方之一第二金屬化層之一部分被該第二金屬化層之該部分與該一或多個介電層之間之一黏著層圍繞，且其中該第二金屬化層之該部分在該重佈結構之與該第一側相對之一第二側處；及一半導體晶粒封裝，其在該重佈結構之該第一側下方，其中該黏著層包含於該第二金屬化層之該部分與一通路結構之一晶種層之間；且其中該通路結構包含於該互連結構與該第二金屬化層之該部分之間。
2. 如請求項1之半導體裝置封裝，其中該第二金屬化層之該部分從該互連結構之一周邊橫向向外延伸，使得圍繞該第二金屬化層之該部分之該黏著層從該互連結構之該周邊橫向向外延伸。
3. 如請求項1之半導體裝置封裝，其中該複數個互連結構定位於該半導體裝置封裝之一貫穿絕緣體通路(TIV)區中；且其中該第二金屬化層之該部分包含於該半導體裝置之該TIV區中。
4. 如請求項1之半導體裝置封裝，其中在該半導體晶粒封裝上方之該第二金屬化層之另一部分之至少一側與該一或多個介電層直接接觸。
5. 一種封裝半導體裝置的方法，其包括：在一載體基板上方形成一重佈結構之一第一聚合物層；在該第一聚合物層上方形成該重佈結構之一第一重佈層(RDL)；在該第一聚合物層上方及該第一RDL上形成一黏著層；從該第一RDL之第一部分移除該黏著層，其中該黏著層保留在該第一RDL之第二部分上；在該第一RDL上方形成該重佈結構之一或多個第二聚合物層及一或多個第二RDL；及在該重佈結構上形成複數個貫穿絕緣體通路(TIV)，其中該複數個TIV連接至該一或多個第二RDL之至少一者。
6. 如請求項5之方法，其進一步包括：在該第一RDL之該等第二部分之至少一者之該黏著層之一部分上形成另一晶種層；及在該第一RDL之該等第二部分之該至少一者上方之該晶種層上形成 一通路結構。
7. 如請求項5之方法，其進一步包括：從該第一RDL之該等第二部分之至少一者移除該黏著層之一部分以暴露該第一RDL之該等第二部分之該至少一者之一部分；在該第一RDL之該等第二部分之該至少一者之該暴露部分上形成另一晶種層；及在該第一RDL之該等第二部分之該至少一者上之該晶種層上形成一通路結構。
8. 一種半導體裝置封裝，其包括：一第一重佈結構；一第二重佈結構；一半導體晶粒封裝，其在該第一重佈結構與該第二重佈結構之間，與該第一重佈結構連接；及複數個貫穿絕緣體通路(TIV)，其等鄰近該半導體晶粒封裝之一或多側，其中該複數個TIV延伸於該第一重佈結構與該第二重佈結構之一第一側之間，其中藉由包含鈦(Ti)之一層圍繞在該複數個TIV上方之該第二重佈結構之與該第一側相對之一第二側上之該第二重佈結構之一重佈層(RDL)之部分。
9. 如請求項8之半導體裝置封裝，其中藉由包含鈦之該層圍繞之該RDL之該等部分與部分延伸穿過該BEL膜之銲料凸塊連接。
10. 如請求項8之半導體裝置封裝，其中在該半導體晶粒封裝上方之該RDL之其他部分與該RDL之該等其他部分之至少一側上之該第二重佈結構之一聚合物層直接接觸。