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TW201803121A - 具有用於增強型通路狀態及關閉狀態效能的臨界電壓切換之以鐵電性材料為主的場效電晶體 - Google Patents

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TW201803121A
TW201803121A TW106105140A TW106105140A TW201803121A TW 201803121 A TW201803121 A TW 201803121A TW 106105140 A TW106105140 A TW 106105140A TW 106105140 A TW106105140 A TW 106105140A TW 201803121 A TW201803121 A TW 201803121A
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英特爾公司
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Abstract

本文中揭示用於具有用於增強型RF開關電晶體通路狀態及關閉狀態效能的臨界電壓(VT)切換之以鐵電性材料為主的場效電晶體(FET)之技術。使用可在兩種鐵電狀態之間切換之鐵電性材料閘極介電層使得能夠在電晶體關閉狀態期間實現較高VT (VT,hi)且在電晶體通路狀態期間實現較低VT (VT,lo)。因此，電晶體通路狀態電阻(Ron)可歸因於可獲得之相對較高閘極過激勵(Vg,on - VT,lo)而維持低的，同時歸因於高VT,hi - Vg,off值在電晶體關閉狀態中仍處理相對較高最大RF功率。因此，RF開關電晶體之Ron可經改良而不損害最大RF功率，及/或反之亦然，該最大RF功率可經改良而不損害Ron。鐵電層(例如，包括Hfx Zry O)可形成於電晶體閘極介電層與閘極電極之間以實現該等益處。

Description

具有用於增強型通路狀態及關閉狀態效能的臨界電壓切換之以鐵電性材料為主的場效電晶體
本揭示係有關於具有用於增強型通路狀態及關閉狀態效能的臨界電壓切換之以鐵電性材料為主的場效電晶體。
發明背景 在無線通信及功率管理領域中，多種組件可使用諸如電晶體之半導體器件來實施。例如，在射頻(RF)通訊中，RF前端為用於天線與數位基帶系統之間的電路之通用術語且RF前端可包括多個以電晶體為主之組件，諸如開關及放大器。半導體器件為開發諸如矽(Si)、鍺(Ge)及砷化鎵(GaAs)之半導體材料的電子特性之電子組件。場效電晶體(FET)為半導體器件，其包括三個終端：閘極、源極及汲極。FET使用由閘極施加之電場來控制通道之電導率，電荷載流子(例如，電子或電洞)自源極流動通過該通道至汲極。一些FET具有稱作主體或基體之第四終端，其可用於使電晶體偏壓。金屬氧化物-半導體FET (MOSFET)係用電晶體之閘極與主體之間的絕緣體組態，且MOSFET通常用於放大或切換電子信號。在一些情況下，MOSFET包括在閘極任一側上之側壁間隔件(或所謂的閘極間隔件)，其可幫助測定通道長度且可有助於例如替換閘極過程。
於本揭示的一個態樣中，係特地提出一種電晶體，其包含：一閘極堆疊，其包括一閘極介電層、一鐵電層及一閘極電極，其中該鐵電層係在該閘極介電層與該閘極電極之間，且其中該鐵電層包括鐵電性材料；與該閘極堆疊之兩側相鄰之間隔件；在該閘極堆疊下方之一通道區，其中該閘極介電層係在該通道區與該鐵電層之間；以及與該通道區相鄰之源極及汲極(S/D)區。
較佳實施例之詳細說明 射頻(RF)開關電晶體效能之特徵在於其通路狀態電阻(Ron)及可給定固定電源電壓來處理之最大RF功率。例如，RF開關電晶體之Ron可決定該開關之插入損失以及最終大小。Ron愈低，該RF開關可愈小，且因此更加為緊湊前端解決方案所需，諸如移動手持話機及RF基站中之彼等。固定負電源電壓及臨界電壓決定了可由RF開關提供之最大電壓擺動，且因此決定可由該RF開關處理之最大RF功率。移動手持話機中之開關典型地處理在天線處1-2 W之RF功率。以電晶體為主之RF開關所需的大峰值電壓藉由串聯堆疊電晶體來處理。例如，絕緣體上矽(SOI)組態需要10-14個電晶體串聯連接以處理該等大電壓擺動，該等大電壓擺動可例如在30 V下達到峰值。關於以電晶體為主之RF開關，可需要使需要串聯堆疊之電晶體的數目降至最低以便減少該電路之物理面積。關於具有既定電源電壓之場效電晶體(FET)，Ron及最大RF功率傳統地彼此折衷，以致改良一者會導致另一者之降級。因此，將需要改良電晶體之Ron而不損害最大RF功率損失，或反之亦然，將需要增加電晶體之最大RF功率而不損害Ron損失。
圖1A-D幫助進一步說明與傳統RF開關場效電晶體(FET)相關之上述缺點。圖1A說明針對具有0.75 V之臨界電壓(VT)的傳統FET之FET Is-Vg曲線圖110。注意Is代表電晶體源電流且Vg代表電晶體閘極電壓。亦注意包括正方形之曲線涉及Ron(歐姆-微米)且另一曲線涉及Is (安培/微米)，如由相應箭頭所指示。出於說明目的，用於此RF開關之電壓供應針對通路狀態Vg (Vg,on)固定於2.5 V下且針對關閉狀態Vg (Vg,off)固定於-0.5 V下。在此例示性情形中，在關閉狀態期間之最大RF擺動電壓具有峰間振幅2(VT - Vg,off) = 2(0.75 V - (-0.5 V)) = 2.5 V。該最大RF擺動電壓隨時間之相應說明120顯示於圖1B中。Ron由於大的Vg,on - VT值(其為2.5 V - 0.75 V = 1.75 V)而在此例示性情形中為相對良好或合適的。圖1C說明針對具有2 V之VT的傳統FET之第二FET Is-Vg曲線圖130。先前關於曲線圖110所述之其他相關參數同樣地適用於曲線圖130。在此例示性情形中，最大RF擺動電壓具有峰間振幅2(2 V - (-0.5 V)) = 5 V。該最大RF擺動電壓隨時間之相應說明140顯示於圖1D中。相應地，在關閉狀態中處理之最大RF功率由於VT之改變已自2.5 V增加至5 V。然而，Ron由於小的Vg,on - VT值2.5 V - 2 V = 0.5 V而降級。換言之，如與第一種情形(圖1A-B中所說明)相比，第二種情形(圖1C-D中所說明)中最大RF功率之增加/改良會導致增加/降級之Ron。亦可瞭解，相反地，如與第二種情形相比，第一種情形中Ron之降低/改良會導致降低/降級之最大RF功率。
因此，且根據本發明之一或多個實施例，提供用於具有用於增強型RF開關電晶體通路狀態及關閉狀態效能的臨界電壓切換之以鐵電性材料為主的場效電晶體(FET)之技術。鐵電性材料經表徵為具有自發電極化，該自發電極化可回應於外部電場之施加而逆轉。在一些實施例中，使用可在兩種鐵電狀態之間切換之鐵電性材料閘極介電層使得能夠在電晶體關閉狀態期間實現較高VT (VT,hi)且在電晶體通路狀態期間實現較低VT (VT,lo)。相應地，在該等實施例中，Ron可歸因於可獲得之高閘極過激勵(Vg,on - VT,lo)而在電晶體通路狀態期間維持相對較低，同時歸因於高VT,hi - Vg,off值在電晶體關閉狀態中仍處理相對較高最大RF功率。因此，在該等實施例中，RF開關電晶體之Ron可經改良而不損害最大RF功率，及/或反之亦然，該最大RF功率可經改良而不損害Ron。如根據本發明應顯而易知，鐵電層可在電晶體之閘極介電質與閘極電極之間形成以在電晶體關閉狀態期間實現VT,hi且在電晶體通路狀態期間實現VT,lo。在一些實施例中，該鐵電層可包括任何合適之鐵電性材料，諸如Hfx Zry O、PbZrO3 、PbTiO3 、PbZrx Ti1-x O3 、Bax Sr1-x TiO3 、SrBi2 Ta2 O9 、BiLa4 Ti3 O12 、BaMgF4 、Bi4 Ti3 O12 及Pb5 Ge3 O11 。在一些實施例中，該電晶體通道材料可包括任何合適之半導體材料。例如，在一些該等實施例中，該電晶體通道材料可包括氮化鎵(GaN)，因為GaN包括寬帶隙及針對RF開關電晶體之其他所需特性，諸如標度特性，其包括在規定的汲極崩潰電壓下之相對較低Ron。多種變化及組態將根據本發明顯而易知。
本文所提供之技術及結構的使用可使用工具偵測，諸如：電子顯微鏡法，包括掃描/透射電子顯微鏡法(SEM/TEM)、掃描透射電子顯微鏡法(STEM)及反射電子顯微鏡法(REM)；複合映射；x射線結晶學或繞射(XRD)；二次離子質譜法(SIMS)；飛行時間SIMS (ToF-SIMS)；原子探針成像或斷層攝影術；局部電極原子探針(LEAP)技術；3D斷層攝影術；或高解析度物理或化學分析，僅舉一些合適之例示性分析工具。詳言之，在一些實施例中，該等工具可指示具有如本文所述經組態之閘極堆疊結構的積體電路或電晶體器件。例如，在一些實施例中，該等結構可包括在閘極介電質與金屬閘極之間之鐵電層。此外，該鐵電層可藉由首先例如使用橫截面分析(例如，使用SEM、TEM或STEM通過電晶體)鑑別包括該層之結構且接著對結構層上之材料的組成執行分析(例如，使用複合映射)來鑑別以鑑別出該鐵電層展現鐵電特性及/或包括鐵電性材料，諸如一或多種本文所述之鐵電性材料。在一些實施例中，本文所述之技術及結構可用於以低增量成本產生附加高價值之RF功能，以及根據本發明將顯而易知之其他益處。在一些實施例中，本文所提供之以鐵電性材料為主之RF開關FET結構可例如藉由量測所實現之益處來偵測，諸如實現Ron之改良而不使可藉由該器件處理之最大RF功率降級，及/或可藉由該器件處理之最大RF功率改良而不使Ron降級。例如，在一些實施例中，本文所述之技術及結構可實現Ron之高達75%減少/改良而無可處理之最大RF功率的降級，如根據本發明將顯而易知。 架構及方法
圖2說明根據本發明之一些實施例可用於形成以鐵電性材料為主的電晶體之層之例示性堆疊，該以鐵電性材料為主的電晶體包括在閘極堆疊中之鐵電層。圖3說明根據本發明之一些實施例之例示性以鐵電性材料為主的電晶體，其包括在閘極堆疊中之鐵電層。如基於本發明應顯而易知，根據一些實施例，圖2中所示之層的例示性堆疊可用於形成圖3之例示性電晶體結構。如根據本發明亦應顯而易知，圖3之電晶體器件可用作RF開關電晶體或RF開關場效電晶體(FET)，其可用於移動器件RF及/或RF基站之RF前端的多個組件中。圖2中所示之堆疊中的層可使用任何合適技術形成，諸如一或多種沉積或生長方法。在一些實施例中，一或多個層之形成可使用金屬-有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、旋塗處理或如根據本發明應顯而易知之任何其他合適方法執行。圖3之結構主要在本文中在平面FET組態之背景下描繪及描述。然而，在一些實施例中，其他電晶體組態可受益於本文所述之技術。例如，該等技術可用於形成具有非平面組態之電晶體，諸如鰭狀或鰭式FET組態(例如，包括雙閘極或三閘極組態)或環繞閘極組態(例如，包括一或多個奈米線或奈米帶)。此外，在一些實施例中，該等技術可用於形成多種不同類型之電晶體，諸如MOSFET、穿隧FET (TFET)、高電子遷移率電晶體(HEMT)或其他合適電晶體架構，視最終用途或目標應用而定。此外，在一些實施例中，該等技術可用於形成積體電路，包括p通道及/或n通道電晶體器件，諸如p通道MOSFET (PMOS)、n通道MOSFET (NMOS)、p通道TFET (PTFET)、n通道TFET (NTFET)、p通道HEMT (PHEMT)及/或n通道HEMT (NHEMT)。此外，在一些實施例中，該等技術可用於有益於例如互補MOS (CMOS)或互補TFET (CTFET)器件中所包括之p通道及n通道電晶體中的任一者或兩者。在一些實施例中，該等技術可用於有益於變化標度之器件，諸如具有在微米範圍內或在奈米範圍內之臨界尺寸的電晶體器件(例如，在32、22、14、10、7或5 nm過程結點或超出該等過程結點處形成之電晶體)。
如圖2所示，在視情況選用之基體210上方形成基礎層230。如基於本發明應顯而易知，在此例示性實施例中，基礎層230將包括電晶體通道區(例如，圖3中所示之通道區235)。基體210為視情況選用的，因為在一些實施例中，基礎層230可為大塊晶圓，以致該基礎層不在另一材料基體上方或另一材料基體上形成，而是例如用作基體自身。然而，在圖2中所示之層的例示性堆疊中，基體210存在且基礎層230在基體210上方形成。在一些實施例中，基體210 (在存在時)可包括：大塊基體，其包括諸如矽(Si)、鍺(Ge)、SiGe或碳化矽(SiC)之IV族材料及/或III-V族材料及/或藍寶石及/或任何其他合適材料，視最終用途或目標應用而定；絕緣體上X (XOI)結構，其中X為前述材料之一(例如，IV族及/或III-V族及/或藍寶石)且絕緣體材料為氧化物材料或介電材料或一些其他電絕緣材料；或一些其他合適多層結構，其中頂層包括前述材料之一(例如，IV族及/或III-V族及/或藍寶石)。注意如本文所用之IV族材料包括至少一種IV族元素(例如，碳、矽、鍺、錫、鉛)，諸如Si、Ge、SiGe或SiC。注意如本文所用之III-V族材料包括至少一種III族元素(例如，鋁、鎵、銦、硼、鉈)及至少一種V族元素(例如，氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)及砷化銦鎵(InGaAs)。儘管基體210在此例示性實施例中出於說明簡便性顯示為具有類似於其他特徵之厚度T1 (垂直尺寸，或層之主軸尺寸的堆疊)，但在一些情況下，基體210可比其他層厚得多，諸如具有在50至950微米範圍內之厚度T1。在一些實施例中，基體210可用於抑或多種其他積體電路(IC)器件，諸如多種二極體(例如，發光二極體(LED)或雷射二極體)、多種電晶體(例如，MOSFET或TFET)、多種電容器(例如，MOSCAP)、多種微機電系統(MEMS)、多種奈米機電系統(NEMS)、多種感測器或任何其他合適半導體或IC器件，視最終用途或目標應用而定。因此，在一些實施例中，本文所述之電晶體結構可包括於系統單晶片(SoC)應用中，如根據本發明應顯而易知。
在一些實施例中，視情況選用之界面層220可存在於基礎層230與基體210之間，如根據本發明應顯而易知。例如，在其中基礎層230為III-V材料且形成於包括非III-V材料之基體210上(例如，Si、Ge、SiGe、SiC或藍寶石基體上)之一個例示性實施例中，視情況選用之界面層220可形成於III-V基礎層與基體之間以例如改良生長條件及/或防止III-V基礎層與非III-V基體材料反應。在該例示性實施例中，界面層220可視為成核層。此外，在該例示性實施例中，界面層220可包括III-V材料，諸如AlN或低溫GaN層(例如，在攝氏700至950度範圍內之溫度下磊晶生長)。在另一例示性實施例中，界面層220可包括呈如先前所述之XOI組態之絕緣材料，其中絕緣層夾於基礎層230與基體210之間以例如減少對基體之寄生電容。例如，在該例示性實施例中，絕緣體上矽(SOI)組態可使用矽基體及矽基礎層，其中電絕緣材料層在該等矽層之間，其中絕緣層可包括二氧化矽或藍寶石。在其中界面層220為絕緣層之一些該等實施例中，其可為例如埋入式氧化物(BOX)層。在一些實施例中，視情況選用之界面層220可具有包括多個材料層之多層結構。在一些實施例中，視情況選用之界面層220可或可不包括對該層之至少一部分中的一或多種材料之含量分級(例如，增加及/或降低)。此外，在一些該等實施例中，界面層220 (在存在時)可具有任何合適厚度，諸如在10 nm與2微米之間之厚度T2 (例如，200 nm至1微米)，或任何其他合適厚度，視最終用途或目標應用而定。注意基體210及界面層220出於說明簡便性未在圖3之結構中示出。然而，在一些實施例中，視情況選用之層210及220中一者或兩者可存在於圖3之結構中，即使其未示出。
在一些實施例中，基礎層230可包括任何合適材料，包括IV族材料(例如，Si、Ge、SiGe、SiC)及/或III-V族材料(例如，GaAs、InGaAs、GaN、InGaN)及/或任何其他合適材料，如根據本發明將顯而易知。在一些實施例中，III族元素-氮化物(III-N)材料可尤其適用於基礎層230，因為III-N材料具有高(或寬)帶隙及適用於例如RF開關電晶體之通道材料的其他所需特性。如本文中不同使用之III-N材料包括具有氮之一或多種III族材料(例如，鋁、鎵及/或銦)的化合物。相應地，如本文中不同使用之III-N材料包括但不限於GaN、InN、AlN、AlInN、AlGaN、InGaN及AlInGaN。在一些實施例中，基礎層230可具有包括多個材料層之多層結構。在一些實施例中，基礎層230可或可不包括對該層之至少一部分中的一或多種材料之含量分級(例如，增加及/或降低)。在一些實施例中，基礎層230可經形成以具有在50 nm與2微米之間之厚度T3 (例如，200至800 nm)或任何其他合適厚度，視最終用途或目標應用而定。在其中基體210不存在且基礎層230為大塊晶圓之實施例中，則基礎層230可實質上較厚，諸如厚度大於100微米。
在一些實施例中，視情況選用之極化電荷誘導層240可在例如基礎層230包括III-V材料之情況下存在。例如，在圖3之例示性結構中，極化電荷誘導層240存在，因為彼實施例中之基礎層230包括III-V材料。在一些該等實施例中，極化電荷誘導層可包括任何合適材料，諸如一或多種III-V材料，且更特定言之在一些實施例中包括例如一或多種III-N材料(例如，GaN、InN、AlN、AlInN、AlGaN、InGaN及/或AlInGaN)。在一些實施例中，極化電荷誘導層240 (在存在時)可包括鋁及銦，以致該層包括例如AlN、AlGaN、InAlN及InAlGaN中之至少一者。在一些實施例中，極化電荷誘導層240可增加電晶體通道區中之載流子遷移率及/或用於形成具有例如下伏III-V材料層之二維電子氣(2DEG)組態232。除非另外陳述，否則儘管2DEG組態包括電子載流子且二維電洞氣(2DHG)組態包括電洞載流子，術語2DEG將出於描述簡便性在本文中用於一般地指兩種載流子類型組態(電子及電洞載流子)。因此，在一些情況下，當電晶體呈通路狀態時(圖3之結構中所指示)，2DEG組態232可視為通道區之一部分，因為2DEG組態232 (連同區235)允許電荷載流子(例如，電子或電洞)自一源極/汲極(S/D)區流動至另一區，視最終用途或目標應用而定。在一些情況下，極化電荷誘導層240之厚度及/或組成可影響所形成之極化向量的幅度，及因此影響例如2DEG組態232中之電荷的量(及相應傳導率)。在一些實施例中，極化電荷誘導層240無需存在，諸如在其中基礎層材料(及因此，通道區材料)包括諸如Si、Ge、SiGe或SiC之IV族半導體材料的實施例中。在一些該等實施例中，基礎層230之通道區235可為p型或n型摻雜以例如幫助使得電荷載流子能夠在電晶體呈通路狀態時流動及/或幫助防止電荷載流子在電晶體呈關閉狀態時流動。在一些實施例中，極化電荷誘導層240 (在存在時)可具有包括多個材料層之多層結構。在一些實施例中，極化電荷誘導層240 (在存在時)可或可不包括對該層之至少一部分中的一或多種材料之含量分級(例如，增加及/或降低)。在一些實施例中，極化電荷誘導層240 (在存在時)可具有在0.1至100 nm之間之厚度T4 (例如，0.5至5 nm)或任何其他合適厚度，視最終用途或目標應用而定。
在一些實施例中，閘極介電層250可包括任何合適材料，諸如二氧化矽及/或高k介電材料，視最終用途或目標應用而定。如基於本發明可理解，高k介電材料包括介電常數k大於二氧化矽之介電常數的材料(例如，大於大約3.9之k值)。例示性高k閘極介電材料包括例如二氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。在一些實施例中，例如當使用高k材料時，可對閘極介電層250進行退火方法以改良其品質。在一些實施例中，閘極介電層250可具有包括多個材料層之多層結構。在一些實施例中，閘極介電層250可或可不包括對該層之至少一部分中的一或多種材料之含量分級(例如，增加及/或降低)。在一些實施例中，閘極介電層250可具有在0.1與40 nm之間之厚度T5 (例如，1至10 nm)或任何其他合適厚度，視最終用途或目標應用而定。
如本文中更詳細描述之鐵電層255允許圖3之電晶體結構的VT在電晶體通路狀態期間降低且在電晶體關閉狀態期間增加。在一些實施例中，鐵電層255可包括任何合適材料，諸如一或多種鐵電性材料。例示性鐵電性材料包括例如Hfx Zry O、PbZrO3 、PbTiO3 、PbZrx Ti1-x O3 、Bax Sr1-x TiO3 、SrBi2 Ta2 O9 、BiLa4 Ti3 O12 、BaMgF4 、Bi4 Ti3 O12 及Pb5 Ge3 O11 。其他合適鐵電性材料可包括Na0.5 Bi0.5 TiO3 、BaTi0.91 (Hf0.5 ,Zr0.5 )0.09 O3 (BTHZ-9)、PbScx Ta1-x O3 、LiNbO3 、KNbO3 、GeTe、KNaC4 H4 O6 ·4H2 O、KTiOPO4 、Na0.5 Bi0.5 TiO3 及鐵電性聚合物，諸如聚偏二氟乙烯(PVDF)。在一些實施例中，鐵電層255可使用ALD沉積，諸如在大規模整合之情況下。在一些實施例中，鐵電層255可具有包括多個材料層之多層結構。在一些實施例中，鐵電層255可或可不包括對該層之至少一部分中的一或多種材料之含量分級(例如，增加及/或降低)。在一些實施例中，鐵電層255可具有在1與100 nm之間之厚度T6 (例如，5至20 nm)或任何其他合適厚度，視根據本發明將顯而易知。
在一些實施例中，閘極電極260可包括任何合適材料，諸如多晶矽、氮化矽、碳化矽，及/或多種合適金屬材料，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。在一些實施例中，閘極電極260可具有包括多個材料層之多層結構。在一些實施例中，閘極電極260可或可不包括對該層之至少一部分中的一或多種材料之含量分級(例如，增加及/或降低)。在一些實施例中，閘極電極260可具有在50 nm與2微米之間之厚度T7 (例如，200至800 nm)或任何其他合適厚度，視最終用途或目標應用而定。在一些實施例中，一或多個額外材料層可形成於圖2之堆疊中。例如，在一些實施例中，一額外層可形成於極化電荷誘導層240 (在存在時)與閘極介電層250之間、閘極介電層250與鐵電層255之間及/或鐵電層255與閘極電極260之間以例如增加該等層之間的界面品質及/或改良該等層之間的電特性。該等額外層可包括例如一或多個功函數材料層。
在一些實施例中，源極及汲極(S/D)區270可使用任何合適技術形成，視最終用途或目標應用而定。如圖3之例示性結構中所示，S/D區270自極化電荷誘導層240生長(或再生長)，因為彼層可已提供相對高品質生長表面，尤其在S/D區270包括例如III-V材料之情況下。然而，任何合適技術均可已用於形成S/D區270。在一些實施例中，S/D區270可包括任何合適材料及任何合適摻雜方案，諸如基於S/D材料且視最終用途或目標應用而定使用適當技術及材料進行n型摻雜或p型摻雜。例如，在其中基礎層230包括Si且該電晶體器件經組態為PMOS器件之實施例中，S/D區270可均包括p型摻雜Si (例如，其中硼為p型摻雜劑)。在其中基礎層230包括Si且該電晶體器件經組態為NMOS器件之另一例示性實施例中，S/D區270可均包括n型摻雜Si (例如，其中磷為n型摻雜劑)。在其中基礎層230包括諸如InGaN或GaN之III-V材料的另一例示性實施例中，S/D區270可均包括n型摻雜InN或InGaN (例如，其中Si為n型摻雜劑)。在一些實施例中，S/D區270可具有包括多個材料層之多層結構。例如，在一些實施例中，鈍化材料可在初始S/D材料沉積之前沉積以有助於在S/D材料270與基礎層230材料之間的界面之品質。此外，在一些實施例中，接觸改良材料可形成於S/D區270頂部以有助於與例如S/D接觸面272 (描述於下文)接觸。在一些實施例中，S/D區270可包括對該等區之至少一部分中的一或多種材料之含量分級(例如，增加及/或降低)。
在一些實施例中，S/D接觸面272可使用任何合適技術形成，視最終用途或目標應用而定。在一些實施例中，S/D接觸面272可包括任何合適材料，諸如導電金屬或合金(例如，鋁、鎢、銀、鈦、鎳-鉑或鎳-鋁)。在一些實施例中，S/D接觸面272可包括降阻金屬及接觸插塞金屬，或僅接觸插塞，視最終用途或目標應用而定。例示性接觸降阻金屬可包括銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑或鎳鋁及/或其他該等降阻金屬或合金。該接觸插塞金屬可包括例如鋁、銀、鎳、鉑、鈦或鎢或其合金，不過任何適當導電接觸金屬或合金均可使用，視最終用途或目標應用而定。在一些實施例中，額外層可在必要時存在於S/D接觸區272中，諸如黏合層(例如，氮化鈦)及/或襯墊或障壁層(例如，氮化鉭)。在一些實施例中，S/D接觸面272之金屬化可例如使用合金化、矽化或鍺化方法(例如一般而言，接觸金屬之沉積、隨後退火)來進行。多種S/D組態將根據本發明顯而易知。
在一些實施例中，間隔件280可使用任何合適技術形成，視最終用途或目標應用而定。在一些實施例中，間隔件280 (亦稱作側壁間隔件或閘極間隔件)可包括任何合適材料，諸如電絕緣體、介電質、氧化物(例如，二氧化矽材料)及/或氮化物(例如，氮化矽材料)。在一些實施例中，間隔件280可在形成閘極堆疊(在此例示性實施例中，其包括閘極介電層250、鐵電層255和閘極電極260)之前或在形成閘極堆疊之後形成。在一些實施例中，間隔件280可用於幫助替換閘極處理，諸如替換金屬閘極(RMG)處理。在一些實施例中，間隔件280可在間隔件區中具有包括多個材料層之多層結構。例如，在一例示性實施例中，多個垂直層可存在於間隔件區280中，以致在閘極堆疊與S/D區及/或接觸面中之每一者之間存在多個電絕緣及/或介電材料層。另外，圖3中所示之結構可在S/D區之外部側上具有隔離材料，諸如在S/D接觸面之外部側上的淺溝槽隔離(STI)材料及層間介電(ILD)材料，其中該STI及ILD材料可包括任何合適材料，諸如列出適用於間隔件280材料之材料之一。如圖3之結構中亦可見，該閘極堆疊在通道區235上方且閘極長度經指示為Lg。在一些實施例中，閘極長度Lg可為50至150 nm (例如，小於100 nm)，或具有任何其他合適長度，視最終用途或目標應用而定。
圖2中之層的堆疊出於說明性目的而提供且雖然該堆疊在本文中用於幫助描述可存在於圖3之電晶體結構中的層，但在一些實施例中，該堆疊中之一或多個層在形成圖3之電晶體結構時最初可未形成。例如，在一些實施例中，閘極第一或可減閘極過程流可用於形成圖3之電晶體結構，其中S/D區270在形成電晶體閘極堆疊(在此例示性情形中，其包括閘極介電質250、鐵電層255及閘極電極260)之前形成。此外，在一些實施例中，該過程流可包括閘極最後及替換閘極過程，諸如RMG過程，其中形成假性閘極(例如，包括假性閘極氧化物及假性閘極電極，諸如假性多晶矽)，臨近該假性閘極之兩側形成間隔件280，且接著移除該假性閘極材料且用圖3之例示性結構中所示的閘極堆疊替換。與電晶體製造過程流是否包括閘極-第一流、閘極-最後流及/或替換閘極過程無關，任何該電晶體結構均可受益於在如本文所述之閘極堆疊中包括鐵電層255。此外，可執行額外處理以完成一或多種電晶體器件之形成，諸如執行後段製程互連。此外，任何合適技術均可用於形成圖3之電晶體結構，諸如使用本文所述之沉積技術(例如，MOCVD、MBE、CVD、ALD、PVD、旋塗處理)及/或任何其他合適材料沉積或生長技術、一或多種濕式及/或乾式蝕刻方法及/或任何其他合適材料移除技術、平面化及/或拋光技術、任何合適圖案化或平版印刷技術、植入或擴散或摻雜技術等中之一或多者，視最終用途或目標應用而定。因此，除非另外陳述，否則本文所述之技術不意欲限於任何特定電晶體製造方法。
圖4A-C說明根據本發明之一些實施例，類似於圖3之例示性結構但包括相對變化之例示性以鐵電性材料為主的電晶體結構。關於與圖4A-C中類似之圖3特徵的先前相關論述同樣適用於彼等特徵，諸如關於基礎層230、極化電荷誘導層240、S/D區270、S/D接觸面272、間隔件280等之先前相關論述。注意在圖4A-C之例示性結構中的相對改變(與圖3之結構相比)主要涉及一或多個閘極堆疊層(閘極介電層250、鐵電層255及閘極電極260)，如基於本發明應瞭解。因此，圖4A-C中之閘極堆疊層用如所示之各別A、B或C指示，諸如圖4A包括閘極介電層250A、鐵電層255A及閘極電極260A等。多種閘極堆疊組態將根據本發明顯而易知。
圖4A經提供以說明根據一些實施例與圖3之例示性以鐵電性材料為主的電晶體之閘極介電層及閘極電極層有關之結構變化。例如，如圖4A中可見，閘極介電層250A保形形成於極化電荷誘導層240及S/D區270上，以致閘極介電層250A之材料追蹤如所示之結構的形貌。在該例示性結構中，閘極介電層250A可已在S/D 270區形成之後且在S/D接觸面272形成之前毯覆沉積。因此，在一些實施例中，閘極介電層(或該層之材料)可存在於間隔件280下方。另外，出於說明性目的，圖4A之例示性結構包括具有不同於圖3中閘極電極260之形狀的形狀之閘極電極260A。注意鐵電層255A仍在閘極電極260A與閘極介電質250A之間。關於用於RF開關應用之實施例，該閘極堆疊可距兩個S/D區相同距離(例如，如圖3中之情形)；然而，本發明不意欲受限於此。在一些實施例中，該閘極堆疊可與每一個S/D區隔開至少5、10、15、20、25、50、75或100 nm或一些其他合適之最小距離，視最終用途或目標應用而定。注意該閘極堆疊與每一個S/D區之間的距離亦可影響2DEG組態232之長度，如基於本發明可瞭解。
圖4B-C經提供以說明根據一些實施例與圖3之例示性以鐵電性材料為主的電晶體之閘極溝槽工程改造有關之結構變化。例如，如在圖4B之例示性結構中可見，閘極介電層250B及鐵電層255B均形成於該閘極溝槽區(例如，間隔件280之間的區)之側壁上，且該兩個層250B及255B之材料保留在彼區之側壁上。換言之，在此例示性實施例中，閘極介電層250B及鐵電層255B在閘極電極260B與每一個間隔件280之間，以致閘極電極260B不再直接與間隔件280相鄰(或物理接觸)。然而，在此例示性實施例中，間隔件280仍與閘極電極260B之兩側相鄰，除了現存在如所示之介入層。如圖4C之例示性結構中所示，鐵電層255C不在該閘極溝槽區之側壁上，因為例如，該鐵電層材料255C可僅已形成於如所示之閘極溝槽區的底部上或該鐵電層材料可已形成於該閘極溝槽區之其他區域中但隨後在沉積閘極電極材料260C之前經移除(例如，使用濕式及/或乾式蝕刻處理)。換言之，在此例示性實施例中，閘極介電層250C (但非鐵電層255C)在閘極電極260C與每一個間隔件280之間，以致閘極電極260C不再直接與間隔件280相鄰(或物理接觸)。然而，在此例示性實施例中，間隔件280仍與閘極電極260C之兩側相鄰，除了現存在如所示之介入層。在一些實施例中，在該閘極溝槽區之側壁上不具有該鐵電層可為有利的(如圖3、4A及4C之例示性結構中的情形)，因為例如該鐵電層可有助於該閘極與各S/D區之間的寄生電容。
圖5A-B說明根據一些實施例，在圖4C之例示性結構中指示的A-A虛線正方形部分之放大視圖。如所示，該A-A虛線正方形部分包括閘極介電質250、鐵電層255及閘極電極260之閘極堆疊層。注意該三個層出於描述簡便性將統稱為250、255及260，但該A-A虛線正方形部分同樣分別適用於層250A-C、255A-C及260A-C，如基於本發明可瞭解。如可見，圖5A對應於呈電晶體通路狀態之閘極堆疊層，而圖5B對應於呈電晶體關閉狀態之閘極堆疊層。如基於本發明可瞭解，當該電晶體呈通路狀態時(圖5A中所示)，該鐵電層255呈第一鐵電狀態(用向下指向該閘極介電層250之箭頭指示)，由此實現相對較低臨界電壓(VT,lo)。此外，當該電晶體呈關閉狀態時(圖5B中所示)，該鐵電層255呈第二鐵電狀態(用向上指向該閘極電極260之箭頭指示)，由此實現相對較高臨界電壓(VT,hi)，其中VT,hi大於VT,lo。在一些實施例中，此鐵電狀態切換效應提供本文所述之益處。在一些實施例中，VT,hi及VT,lo之差異可為至少(VT,hi - VT,lo)：0.5、1、1.5、2、2.5、3、3.5、4、4.5或5 V或任何其他合適之最小值，如根據本發明應顯而易知。
儘管本文中參考圖2、3及4A-C描述之技術及結構主要涉及具有平面組態之以鐵電性材料為主的電晶體，該等技術可用於形成具有變化組態之電晶體。例如，在一些實施例中，該等技術可用於形成具有非平面組態之電晶體，諸如雙閘極組態、三閘極組態或環繞閘極(GAA)組態(例如，包括一或多個奈米線或奈米帶)。此外，該等技術可用於有益於多種不同電晶體類型，諸如金屬-氧化物-半導體場效電晶體(MOSFET)、穿隧FET (TFET)、高電子遷移率電晶體(HEMT)。此外，無論所用之電晶體摻雜方案如何，均可應用該等技術。例如，在MOSFET組態之情形中，通道區可以與相鄰S/D區相對之類型摻雜，如包括n型摻雜S/D材料及p型摻雜通道材料之n通道MOSFET (NMOS)組態，或包括p型摻雜S/D材料及n型摻雜通道材料之p通道MOSFET (PMOS)組態。在TFET組態之情形中，S/D區可以相對類型摻雜(其中一者為n型摻雜且另一者為p型摻雜)且通道材料可以最小程度摻雜或為未摻雜/固有的。此外，注意該等技術可用於有益於互補器件中所包括之n通道及p通道電晶體中之一或兩者，諸如互補MOS (CMOS)器件中所包括之NMOS及PMOS電晶體中之一或兩者。因此，除非另外陳述，否則本文所述之技術不意欲限於任何特定電晶體組態。多種變化及組態將根據本發明顯而易知。 鐵電層之益處
在一些實施例中，本文所述之以鐵電性材料為主的電晶體結構可用作RF開關電晶體。在該等實施例中，RF信號經輸入至該電晶體之汲極且輸出信號經過電晶體源極，且反之亦然。在其中電晶體通道層(或基礎層230)包括GaN之一例示性實施例中，該以鐵電性材料為主的GaN RF開關電晶體可與非以鐵電性材料為主的GaN RF開關電晶體(其中鐵電層不存在於閘極堆疊中)相比以顯示在如本文所述之閘極堆疊中包括鐵電層的益處。在其中針對電晶體通路狀態(Vg,on)之電壓供應或閘極電壓為2.5 V，在電晶體關閉狀態(VT,off)下之臨界電壓(VT)為2 V，在電晶體通路狀態下之VT表述為VT,on，該通路狀態下之電阻表述為Ron，且針對進行比較之例示性RF開關器件在堆疊中之電晶體數目為3之一例示性情形中，下表適用：
Figure TW201803121AD00001
如由上表比較可瞭解，該例示性情形說明在如本文所述之各RF開關電晶體之閘極堆疊中包括鐵電層(其他均相等)會導致Ron之大約75%減少。此外，實現Ron之75%減少而不會損害在電晶體關閉狀態期間能處理之最大RF功率，因為在此實例中之VT,off針對兩種例示性電晶體均為2 V。此外，藉由使用如本文所述之以鐵電性材料為主的RF開關電晶體所實現之Ron的標稱減少藉由用於RF開關器件之堆疊中所包括的電晶體之數目成比例地增加。此可能歸因於在電晶體通路狀態與關閉狀態之間出現於鐵電層中之鐵電切換(參考圖5A-B描述)，由此實現相對高於VT,on之VT,off，以致就該等以鐵電性材料為主的RF開關電晶體而言，VT,off = VT,hi且VT,on = VT,lo。本文所述之技術及結構的多種益處將根據本發明顯而易知。 例示性系統
圖6說明根據一些實施例，用積體電路結構或使用本文所揭示之技術形成的器件實施之計算系統1000。如可見，計算系統1000容納母板1002。母板1002可包括多種組件，包括但不限於處理器1004及至少一個通信晶片1006，其中每一者均可以物理方式及以電學方式耦合至母板1002，或以其他方式整合於其中。如應瞭解，母板1002可為例如任何印刷電路板，無論是主板、安裝於主板上之子板抑或系統1000之唯一板等。
視其應用而定，計算系統1000可包括一或多種可或可不以物理方式及以電學方式耦合至母板1002之其他組件。此等其他組件可包括但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸摸螢幕顯示器、觸摸螢幕控制器、電池組、聲頻編碼解碼器、功率放大器、全球定位系統(GPS)器件、羅盤、加速計、陀螺儀、揚聲器、攝影機及大量存儲器件(諸如硬磁碟驅動機、光碟(CD)、數位通用磁碟(DVD)等)。計算系統1000中所包括之任何組件均可包括一或多個積體電路結構或使用根據一例示性實施例所揭示之技術形成的器件。在一些實施例中，多種功能可整合至一或多個晶片中(例如，注意通信晶片1006可為處理器1004之一部分或以其他方式整合至處理器1004中)。
通信晶片1006使得能夠實現無線通信以使資料轉移至計算系統1000及自計算系統1000轉移。術語「無線」及其衍生詞可用於描述電路、器件、系統、方法、技術、通信通道等，其可經由使用調變電磁輻射使資料通過非固體介質通信。該術語不暗指締結之器件不含任何線，不過在一些實施例中其可能不含。通信晶片1006可實施多種無線標準或方案中之任一者，包括但不限於Wi-Fi (IEEE 802.11家庭)、WiMAX (IEEE 802.16家庭)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物以及可指定為3G、4G、5G及超出其之任何其他無線方案。計算系統1000可包括多個通信晶片1006。例如，第一通信晶片1006可致力於較短範圍無線通信，諸如Wi-Fi及藍牙，且第二通信晶片1006可致力於較長範圍無線通信，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。在一些實施例中，通信晶片1006可包括一或多個如本文中不同描述之RF開關電晶體。
計算系統1000之處理器1004包括封裝於處理器1004內之積體電路模。在一些實施例中，該處理器之積體電路模包括用如本文中不同描述之一或多種積體電路結構或使用所揭示之技術形成的器件實施之板上電路。術語「處理器」可指處理例如來自暫存器及/或記憶體之電子資料以將彼電子資料轉換為可存儲於暫存器及/或記憶體中的其他電子資料之任何器件或器件之任何部分。
通信晶片1006亦可包括封裝於通信晶片1006內之積體電路模。根據一些該等例示性實施例，該通信晶片之積體電路模包括如本文中不同描述之一或多種積體電路結構或使用所揭示之技術形成的器件。如根據本發明應瞭解，注意多標準無線能力可直接整合至處理器1004中(例如，在任何晶片1006之功能性均整合至處理器1004中而非具有各別通信晶片的情況下)。此外，注意處理器1004可為具有該無線能力之晶片組。簡言之，可使用任何數目之處理器1004及/或通信晶片1006。同樣，任一晶片或晶片組均可具有整合於其中之多種功能。
在多種實施中，計算器件1000可為膝上型電腦、隨身型易網機、筆記型電腦、智能手機、輸入板、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印刷機、掃描器、監測器、機上盒、娛樂控制單元、數位攝影機、可攜式音樂播放機、數位視訊記錄器或處理資料或使用如本文中不同描述之一或多種積體電路結構或使用所揭示之技術形成的器件之任何其他電子器件。 進一步例示性實施例
以下實例涉及進一步實施例，由該等實施例將顯而易知多種排列及組態。
實例1為一種電晶體，其包括：一閘極堆疊，其包括一閘極介電層、一鐵電層及一閘極電極，其中該鐵電層在該閘極介電層與該閘極電極之間，且其中該鐵電層包括鐵電性材料；與該閘極堆疊之兩側相鄰之間隔件；一在該閘極堆疊下方之通道區，其中該閘極介電層在該通道區與該鐵電層之間；及與該通道區相鄰之源極及汲極(S/D)區。
實例2包括實例1之標的物，其中該通道區包括III-V族半導體材料。
實例3包括實例1-2中任一者之標的物，其中該通道區包括鎵及氮。
實例4包括實例1-3中任一者之標的物，其進一步包括一在該通道區與該閘極介電層之間之極化電荷誘導層。
實例5包括實例4之標的物，其中該極化電荷誘導層包括鋁及氮。
實例6包括實例1-5中任一者之標的物，其中該等S/D區包括銦及氮。
實例7包括實例1-6中任一者之標的物，其中該等S/D區之材料為n型摻雜的。
實例8包括實例1-7中任一者之標的物，其中該鐵電性材料包括Hfx Zry O。
實例9包括實例1-8中任一者之標的物，其中該鐵電性材料包括PbZrO3 、PbTiO3 、PbZrx Ti1-x O3 、Bax Sr1-x TiO3 、SrBi2 Ta2 O9 、BiLa4 Ti3 O12 、BaMgF4 、Bi4 Ti3 O12 及Pb5 Ge3 O11 中之至少一者。
實例10包括實例1-9中任一者之標的物，其中該鐵電層具有5至20 nm之在該閘極介電層與該閘極電極之間的一厚度。
實例11包括實例1-10中任一者之標的物，其中該鐵電層在該閘極電極與該等間隔件中之每一者之間。
實例12包括實例1-10中任一者之標的物，其中該鐵電層不在該閘極電極與該等間隔件中之任一者之間。
實例13包括實例1-12中任一者之標的物，其中該閘極介電層在該等S/D區中之每一者的至少一部分上方。
實例14包括實例1-13中任一者之標的物，其中該電晶體具有一平面組態。
實例15包括實例1-13中任一者之標的物，其中該電晶體具有一非平面組態。
實例16為一種射頻(RF)開關器件，其包括實例1-15中任一者之標的物。
實例17為一種計算系統，其包括實例1-16中任一者之標的物。
實例18為一種射頻(RF)開關電晶體，其包括：一閘極堆疊，其包括一閘極介電層、一鐵電層及一閘極電極，其中該鐵電層在該閘極介電層與該閘極電極之間，且其中該鐵電層包括鐵電性材料；與該閘極堆疊之兩側相鄰之間隔件；一在該閘極堆疊下方之通道區，該通道區包括III-V族半導體材料，其中該閘極介電層在該通道區與該鐵電層之間；一在該通道區與該閘極堆疊之間之極化電荷誘導層；及與該通道區相鄰之源極及汲極(S/D)區。
實例19包括實例18之標的物，其中該通道區包括鎵及氮。
實例20包括實例18-19中任一者之標的物，其中該極化電荷誘導層包括鋁及氮。
實例21包括實例18-20中任一者之標的物，其中該等S/D區包括銦及氮。
實例22包括實例18-21中任一者之標的物，其中該等S/D區之材料為n型摻雜的。
實例23包括實例18-22中任一者之標的物，其中該鐵電性材料包括Hfx Zry O。
實例24包括實例18-23中任一者之標的物，其中該鐵電性材料包括PbZrO3 、PbTiO3 、PbZrx Ti1-x O3 、Bax Sr1-x TiO3 、SrBi2 Ta2 O9 、BiLa4 Ti3 O12 、BaMgF4 、Bi4 Ti3 O12 及Pb5 Ge3 O11 中之至少一者。
實例25包括實例18-24中任一者之標的物，其中該鐵電層具有5至20 nm之在該閘極介電層與該閘極電極之間的一厚度。
實例26包括實例18-25中任一者之標的物，其中該鐵電層在該閘極電極與該等間隔件中之每一者之間。
實例27包括實例18-25中任一者之標的物，其中該鐵電層不在該閘極電極與該等間隔件中之任一者之間。
實例28包括實例18-27中任一者之標的物，其中該閘極介電層在該等S/D區中之每一者的至少一部分上方。
實例29包括實例18-28中任一者之標的物，其中該電晶體具有一平面組態。
實例30包括實例18-28中任一者之標的物，其中該電晶體具有一非平面組態。
實例31為一種計算系統，其包括實例18-30中任一者之標的物。
實例32為一種形成一電晶體之方法，該方法包括：在一通道區上方形成一閘極介電層；在該閘極介電層上方形成一鐵電層，該鐵電層包括鐵電性材料，其中該閘極介電層在該通道區與該鐵電層之間；在該鐵電層上方形成一閘極電極，其中該鐵電層在該閘極電極與該閘極介電層之間；與該閘極堆疊之兩側相鄰形成間隔件；及與該通道區相鄰形成源極及汲極(S/D)區。
實例33包括實例32之標的物，其中形成該鐵電層包括使用一原子層沉積(ALD)方法沉積該鐵電性材料。
實例34包括實例32-33中任一者之標的物，其中該通道區包括III-V族半導體材料。
實例35包括實例32-34中任一者之標的物，其中該通道區包括鎵及氮。
實例36包括實例32-35中任一者之標的物，其進一步包括在該通道區與該閘極介電層之間形成一極化電荷誘導層。
實例37包括實例36之標的物，其中該極化電荷誘導層包括鋁及氮。
實例38包括實例32-37中任一者之標的物，其中該等S/D區包括銦及氮。
實例39包括實例32-38中任一者之標的物，其中該等S/D區之材料為n型摻雜的。
實例40包括實例32-39中任一者之標的物，其中該鐵電性材料包括Hfx Zry O。
實例41包括實例32-40中任一者之標的物，其中該鐵電性材料包括PbZrO3 、PbTiO3 、PbZrx Ti1-x O3 、Bax Sr1-x TiO3 、SrBi2 Ta2 O9 、BiLa4 Ti3 O12 、BaMgF4 、Bi4 Ti3 O12 及Pb5 Ge3 O11 中之至少一者。
實例42包括實例32-41中任一者之標的物，其中該鐵電層具有5至20 nm之在該閘極介電層與該閘極電極之間的一厚度。
實例43包括實例32-42中任一者之標的物，其中該鐵電層在該閘極電極與該等間隔件中之每一者之間。
實例44包括實例32-42中任一者之標的物，其中該鐵電層不在該閘極電極與該等間隔件中之任一者之間。
實例45包括實例32-44中任一者之標的物，其中該閘極介電層在該等S/D區中之每一者的至少一部分上方。
實例46包括實例32-45中任一者之標的物，其中該電晶體為一射頻(RF)開關電晶體。
例示性實施例之前述描述已出於說明及描述目的而呈遞。其不意欲為詳盡的或使本發明限於所揭示之精確形式。根據本發明，多種修改及變化為可能的。預期本發明之範疇不受此詳細描述限制，而是受其隨附申請專利範圍限制。主張此申請案之優先權之未來申請的申請案可以不同方式主張所揭示之標的物，且一般而言可包括如本文中不同揭示或以其他方式證明之一或多種限制的任何集合。
110‧‧‧FET Is-Vg曲線圖
120‧‧‧該最大RF擺動電壓隨時間之相應說明
130‧‧‧第二FET Is-Vg曲線圖
140‧‧‧該最大RF擺動電壓隨時間之相應說明
210‧‧‧(視情況選用之)基體
220‧‧‧(視情況選用之)界面層
230‧‧‧基礎層
232‧‧‧2DEG
235‧‧‧通道區
240‧‧‧(視情況選用之)極化電荷誘導層
250、250A、250B、250C‧‧‧閘極介電層/閘極介電質
255、255A、255B、255C‧‧‧鐵電層
260、260A、260B、260C‧‧‧閘極電極
270‧‧‧S/D區
272‧‧‧S/D接觸面
280‧‧‧間隔件
1000‧‧‧計算系統
1002‧‧‧母板
1004‧‧‧處理器
1006‧‧‧通信晶片
圖1A-D幫助說明在RF開關電晶體通路狀態電阻(Ron)與可給定固定電源電壓來處理之最大RF功率之間的折衷，以致一者之改良傳統地導致另一者之降級。
圖2說明根據本發明之一些實施例可用於形成以鐵電性材料為主的電晶體之層之例示性堆疊，該以鐵電性材料為主的電晶體包括在閘極堆疊中之鐵電層。
圖3說明根據本發明之一些實施例之例示性以鐵電性材料為主的電晶體，其包括在閘極堆疊中之鐵電層。注意所示結構為沿與閘極正交之方向取得的橫截面視圖。
圖4A-C說明根據本發明之一些實施例，類似於圖3之例示性結構但包括相對變化之例示性以鐵電性材料為主的電晶體結構。
圖5A-B說明根據本發明之一些實施例，在圖4C之例示性結構中指示的A-A虛線正方形部分之放大視圖。圖5A對應於在電晶體通路狀態下之以鐵電性材料為主的電晶體閘極堆疊層，而圖5B對應於在電晶體關閉狀態下之以鐵電性材料為主的電晶體閘極堆疊層。
圖6說明根據本發明之一些實施例，用積體電路結構或使用本文所揭示之技術形成的器件實施之計算系統。
本發明實施例之此等及其他特徵將藉由閱讀以下具體實施方式連同本文所述之圖更佳地理解。在圖中，多個圖中所說明之各同一或幾乎同一組件可由同樣數字表示。出於清楚目的，並非每一個組件均可標記於每一個圖中。此外，如應瞭解，該等圖未必按規定比例繪製或意欲限制所述實施例至所示之特定組態。例如，已知製造製程之真實世界限制，雖然一些圖一般指示直線、直角及平滑表面，但所揭示之技術的實際實施可具有不完美直線及直角，且一些特徵可具有表面形貌或在其他方面為非平滑的。簡言之，僅僅提供該等圖以顯示例示性結構。
230‧‧‧基礎層
232‧‧‧2DEG
235‧‧‧通道區
240‧‧‧(視情況選用之)極化電荷誘導層
250‧‧‧閘極介電質
255‧‧‧鐵電層
260‧‧‧閘極電極
270‧‧‧S/D區
272‧‧‧S/D接觸面
280‧‧‧間隔件

Claims (25)

  1. 一種電晶體，其包含： 一閘極堆疊，其包括一閘極介電層、一鐵電層及一閘極電極，其中該鐵電層係在該閘極介電層與該閘極電極之間，且其中該鐵電層包括鐵電性材料； 與該閘極堆疊之兩側相鄰之間隔件； 在該閘極堆疊下方之一通道區，其中該閘極介電層係在該通道區與該鐵電層之間；以及 與該通道區相鄰之源極及汲極(S/D)區。
  2. 如請求項1之電晶體，其中該通道區包括III-V族半導體材料。
  3. 如請求項1之電晶體，其中該通道區包括鎵及氮。
  4. 如請求項1之電晶體，其進一步包含在該通道區與該閘極介電層之間的一極化電荷誘導層。
  5. 如請求項4之電晶體，其中該極化電荷誘導層包括鋁及氮。
  6. 如請求項1之電晶體，其中該等S/D區包括銦及氮。
  7. 如請求項1之電晶體，其中該等S/D區之材料為n型摻雜者。
  8. 如請求項1之電晶體，其中該鐵電性材料包括Hfx Zry O。
  9. 如請求項1之電晶體，其中該鐵電性材料包括PbZrO3 、PbTiO3 、PbZrx Ti1-x O3 、Bax Sr1-x TiO3 、SrBi2 Ta2 O9 、BiLa4 Ti3 O12 、BaMgF4 、Bi4 Ti3 O12 及Pb5 Ge3 O11 中之至少一者。
  10. 如請求項1之電晶體，其中該鐵電層在該閘極介電層與該閘極電極之間具有5至20 nm的一厚度。
  11. 如請求項1之電晶體，其中該鐵電層係在該閘極電極與該等間隔件中的各者之間。
  12. 如請求項1之電晶體，其中該鐵電層係不在該閘極電極與該等間隔件中的任一者之間。
  13. 如請求項1之電晶體，其中該閘極介電層係在該等S/D區中之各者的至少一部分上方。
  14. 如請求項1之電晶體，其中該電晶體具有一平面組態。
  15. 如請求項1之電晶體，其中該電晶體具有一非平面組態。
  16. 一種射頻(RF)開關器件，其包含如請求項1至15中任一項之電晶體。
  17. 一種計算系統，其包含如請求項1至15中任一項之電晶體。
  18. 一種射頻(RF)開關電晶體，其包含： 一閘極堆疊，其包括一閘極介電層、一鐵電層及一閘極電極，其中該鐵電層係在該閘極介電層與該閘極電極之間，且其中該鐵電層包括鐵電性材料； 與該閘極堆疊之兩側相鄰之間隔件； 在該閘極堆疊下方之一通道區，該通道區包括III-V族半導體材料，其中該閘極介電層係在該通道區與該鐵電層之間； 在該通道區與該閘極堆疊之間的一極化電荷誘導層；以及 與該通道區相鄰之源極及汲極(S/D)區。
  19. 如請求項18之電晶體，其中該通道區包括鎵及氮。
  20. 如請求項18之電晶體，其中該極化電荷誘導層包括鋁及氮。
  21. 如請求項18之電晶體，其中該鐵電性材料包括Hfx Zry O。
  22. 如請求項18至21中任一項之電晶體，其中該鐵電層在該閘極介電層與該閘極電極之間具有5至20 nm的一厚度。
  23. 一種形成一電晶體之方法，該方法包含： 在一通道區上方形成一閘極介電層； 在該閘極介電層上方形成一鐵電層，該鐵電層包括鐵電性材料，其中該閘極介電層係在該通道區與該鐵電層之間； 在該鐵電層上方形成一閘極電極，其中該鐵電層係在該閘極電極與該閘極介電層之間； 與該閘極堆疊之兩側相鄰形成間隔件；以及 與該通道區相鄰形成源極及汲極(S/D)區。
  24. 如請求項23之方法，其中形成該鐵電層包括使用一原子層沉積(ALD)方法沉積該鐵電性材料。
  25. 如請求項23或24之方法，其進一步包含在該通道區與該閘極介電層之間形成一極化電荷誘導層。
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