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TW201803110A - 半導體裝置以及半導體裝置的製造方法 - Google Patents

半導體裝置以及半導體裝置的製造方法 Download PDF

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TW201803110A
TW201803110A TW106108248A TW106108248A TW201803110A TW 201803110 A TW201803110 A TW 201803110A TW 106108248 A TW106108248 A TW 106108248A TW 106108248 A TW106108248 A TW 106108248A TW 201803110 A TW201803110 A TW 201803110A
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精工半導體有限公司
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Abstract

本發明是一種半導體裝置，形成有抵達至閘極氧化膜下以覆蓋汲極擴散層（107）的電場緩和用的第2導電型低濃度擴散層（101），所述半導體裝置的特徵在於：在所述電場緩和用的第2導電型低濃度擴散層（101）中配置第2導電型中濃度擴散層（102），然後，儘可能地抑制熱處理，藉此將高濃度且構造的不均少的第2導電型高濃度擴散層（103）配置於所述第2導電型中濃度擴散層之中。

Description

半導體裝置以及半導體裝置的製造方法
本發明是有關於一種半導體裝置，特別是有關於一種高耐壓規格的半導體裝置的構造。
在高耐壓的半導體裝置中，近年來面積縮小推進，實際使用電壓與耐壓的餘裕（margin）減少。特別是如以閘極經常斷開（off）的方式配置的截止電晶體（off transistor）般的靜電放電（electro-static discharge，ESD）保護元件的耐壓需要設定成高於最大工作電壓且低於內部元件的耐壓，但是隨著餘裕的減少，實現所需的耐壓變得困難。
又，為了保證可靠性，ESD保護元件亦需要具備高ESD耐受性，即，即使電阻低而流入大量電流亦不會破壞。為了獲得高ESD耐受性，增大成為電晶體的通道寬度的W長度是可容易採取的對策之一，但是存在面積增大，從而成為成本上升的主要因素的方面。
圖9表示如上所述的改善對策的一例。在本例中，為了使由P型基板100及汲極的低濃度擴散層101構成的確定耐壓的汲極側的P/N接合的附近的雜質濃度變稀，且使汲極擴散層107附近的雜質濃度變濃，藉由在電晶體的汲極擴散層107的周圍設置第2導電型中濃度擴散層102，而配置雙重擴散區域，來設法達成高耐壓且低導通電阻（例如，參照專利文獻1）。
通常，若將高濃度的擴散層配置於通道附近，則在通道端的電場會增大而耐壓下降，因此為了使耐壓提高，需要與通道相離地配置高濃度的擴散層。其是由於將電晶體的源極與汲極加以連結的L方向上的長度增大，故而結果使得面積增大。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-266473號公報
[發明所欲解決的問題] 當使用作為改善對策的一例而舉出的具有雙重擴散層的電晶體作為截止電晶體時，需要調整擴散層的構造以達到所需的耐壓範圍。對耐壓造成影響的是通道與高濃度的擴散層的距離、或自高濃度的擴散層的通道方向上的端部至觸頭（contact）的距離，但對於擴散層的構造或製程的小變化，耐壓會靈敏地發生變化，故而難以製作出具有餘裕而可保護內部元件的ESD保護元件。
因此，本發明的課題在於提供一種不增加通道寬度而具有充分的耐壓及ESD耐受性的半導體裝置。 [解決問題的手段]
為了解決所述問題，本發明是以如下方式構成半導體裝置。
設為如下的半導體裝置，形成有第1導電型半導體基板、隔著閘極氧化膜設置於所述基板上的閘極電極、設置於所述閘極電極的兩側的所述基板上的第2導電型的源極擴散層及汲極擴散層、以及抵達至所述閘極氧化膜下以覆蓋所述汲極擴散層的電場緩和用的第2導電型低濃度擴散層，所述半導體裝置的特徵在於：將第2導電型中濃度擴散層配置於所述電場緩和用的第2導電型低濃度擴散層之中，然後，儘可能地抑制熱處理，藉此將高濃度且構造的不均少的第2導電型高濃度擴散層配置於所述第2導電型中濃度擴散層之中。 [發明的效果]
藉由使用所述方法，可自通道向汲極擴散層分階段地設定濃度梯度，故而與現有技術相比可使通道附近的雜質濃度變稀，且使汲極擴散層附近的雜質濃度變濃。因此，可使通道附近的電場緩和而使耐壓提高，降低汲極擴散層附近的電阻而獲得高ESD耐受性。
又，雜質濃度高的區域集中於汲極擴散層附近而可形成富餘的耐壓，因此可縮短電場緩和層的L長方向上的長度。並且，伴隨著汲極附近的低電阻化，可形成富餘的ESD耐受性，因此可縮短先前需要增大的電晶體的通道寬度即W方向上的長度。由此，可縮小電晶體的面積。
此外，電場緩和用的第2導電型高濃度擴散層由於熱處理少，故而可抑制由擴散引起的構造的不均，從而可設計出耐壓具有餘裕的截止電晶體。
以下，藉由實施例，利用圖式，對用以實施發明的形態進行說明。
[實施例1]
圖1是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的示意剖面圖。
第1實施例的N型MOS電晶體包括：第1導電型半導體基板100、隔著閘極氧化膜（未圖示）配置於半導體基板100上的閘極電極105、配置於閘極電極105的兩側的半導體基板上的第2導電型的源極擴散層106及隔著矽局部氧化（local oxidation of silicon，LOCOS）氧化膜104而配置的汲極擴散層107、配置成抵達至閘極氧化膜下以覆蓋汲極擴散層107的電場緩和用的第2導電型低濃度擴散層101、配置於第2導電型低濃度擴散層101之中的電場緩和用的第2導電型中濃度擴散層102、以及配置於第2導電型中濃度擴散層102之中的電場緩和用的第2導電型高濃度擴散層103。源極擴散層106及汲極擴散層107是雜質高濃度地擴散而成的區域，通常用作連接配線的區域。
圖中所使用的N--、N-、N±、N＋及P--、P-、P±、P＋的符號表示經擴散的雜質的相對濃度的大小。即，N型的雜質的濃度是按N--、N-、N±、N＋的順序升高，P型的雜質的濃度是按P--、P-、P±、P＋的順序升高。
藉由設為所述構造，可自通道向汲極擴散層分階段地設定濃度梯度，故而與現有技術相比可使通道附近的雜質濃度變稀，且使汲極擴散層附近的雜質濃度變濃。因此，可使通道附近的電場緩和而使耐壓提高，降低汲極擴散層附近的電阻而實現高ESD耐受性。
又，雜質濃度高的區域集中於汲極擴散層附近而可形成富餘的耐壓，因此可縮短電場緩和層的L長方向上的長度。並且，伴隨著汲極附近的低電阻化，可形成富餘的ESD耐受性，因此可縮短先前需要增大的電晶體的通道寬度即W方向上的長度。由此，可縮小電晶體的面積。
其次，對作為第1實施例的N型MOS電晶體的製造方法進行說明。圖5（a）至圖8是表示作為第1實施例的N型MOS電晶體的製造步驟的示意剖面圖。
首先，如圖5（a）所示，將例如形成於P型半導體基板100上的抗蝕劑膜108作為遮罩（mask）離子植入N型雜質而形成N型區域101A。
接著，去除抗蝕劑膜108之後，如圖5（b）所示以N型區域101A的內側開口的方式安裝抗蝕劑膜108，將其作為遮罩離子植入N型雜質而形成N型區域102A。
接著，去除抗蝕劑膜108之後，藉由使N型區域101A與N型區域102A擴散，而如圖6（a）所示形成N型低濃度擴散層101及N型中濃度擴散層102。
接著，如圖6（b）所示，以N型中濃度擴散層102的內側開口的方式安裝抗蝕劑膜108，將其作為遮罩離子植入N型雜質而形成N型高濃度擴散層103。亦用作阱（well）的N型低濃度擴散層101、N型中濃度擴散層102經大範圍地擴散而濃度亦變稀。與此相對，N型高濃度擴散層103由於不施加用於阱的擴散的高溫、長時間的熱處理，故而可減少由熱處理引起的不均，從而形成高濃度的擴散層。MOS電晶體的耐壓因所述N型高濃度擴散層103與通道的距離以及自N型高濃度擴散層103的端部至位於汲極擴散層107的觸頭的距離而大幅變化，故而配置構造的不均少的N型高濃度擴散層103在製造與內部元件的耐壓餘裕少的截止電晶體時特別有效。
接著，去除抗蝕劑膜108之後，在源極、汲極擴散層及成為通道的部分形成抗氧化膜即氮化膜之後使基板表面氧化，藉此如圖7（a）所示形成LOCOS氧化膜104。
接著，形成閘極氧化膜（未圖示）之後，如圖7（b）所示以重疊（overlap）於成為通道的部分及與通道相接的LOCOS氧化膜104的方式形成閘極電極105。
接著，如圖8所示，利用LOCOS氧化膜104及閘極電極105作為遮罩而形成源極擴散層106、汲極擴散層107。
以下，雖然省略了所圖示的說明，但在閘極電極105、源極擴散層106、汲極擴散層107上通過層間絕緣膜而形成觸頭，並形成金屬配線、鈍化（passivation）膜，藉此使半導體裝置製作完成。
如由以上所述的製造步驟可知，電場緩和用的第2導電型高濃度擴散層由於熱處理少，故而可抑制由擴散引起的構造的不均，從而可設計出耐壓具有餘裕的截止電晶體。
[實施例2]
圖2是表示作為本發明的半導體裝置的第2實施例的P型MOS電晶體的示意剖面圖。藉由使實施例1的基板與被擴散的雜質的極性反轉而製造P型MOS電晶體。
P型MOS電晶體包括：第2導電型半導體基板200、隔著閘極氧化膜（未圖示）配置於半導體基板200上的閘極電極105、配置於閘極電極105的兩側的半導體基板上的第1導電型的源極擴散層206及隔著LOCOS氧化膜104而配置的汲極擴散層207、配置成抵達至閘極氧化膜下以覆蓋汲極擴散層207的電場緩和用的第1導電型低濃度擴散層201、配置於第1導電型低濃度擴散層201之中的電場緩和用的第1導電型中濃度擴散層202、以及配置於第1導電型中濃度擴散層202之中的電場緩和用的第1導電型高濃度擴散層203。
[實施例3]
圖3是表示作為本發明的半導體裝置的第3實施例的N型MOS電晶體的示意剖面圖。藉由在源極擴散層側亦形成實施例1的位於汲極擴散層側的電場緩和用的第2導電型低濃度擴散層101、配置於第2導電型低濃度擴散層101之中的電場緩和用的第2導電型中濃度擴散層102、配置於第2導電型中濃度擴散層102之中的電場緩和用的第2導電型高濃度擴散層103及LOCOS氧化膜104，而製作N型MOS電晶體。
若使用所述製作方法，可獲得如下的半導體裝置，其雖然元件面積增加，但是即便使源極與汲極的電位反轉，亦與實施例1同樣地運轉。
[實施例4]
圖4是表示作為本發明的半導體裝置的第4實施例的N型MOS電晶體的示意剖面圖。
第4實施例的N型MOS電晶體包括：第1導電型半導體基板100、隔著閘極氧化膜（未圖示）配置於基板100上的閘極電極105、配置於閘極電極105的兩側的基板上的第2導電型的源極擴散層106及隔著LOCOS氧化膜104而配置的汲極擴散層107、與汲極擴散層107相接觸且抵達至閘極氧化膜下的電場緩和用的第2導電型低濃度擴散層301、自汲極擴散層107與通道之間以覆蓋汲極擴散層107的方式而配置的第2導電型中濃度擴散層102、以及配置於第2導電型中濃度擴散層102之中的第2導電型高濃度擴散層103。
所述第2導電型低濃度擴散層301是藉由如下方式而製造：將在LOCOS氧化膜104形成時作為抗氧化膜而配置於源極、汲極區域及通道的氮化膜作為遮罩，使雜質僅進入至LOCOS氧化膜104的下方。
在所述製造方法中在形成低濃度擴散層時是使用氮化膜作為遮罩，故而可削減在實施例1中使用的形成第2導電型低濃度擴散層101時所需要的遮罩。
100‧‧‧P型半導體基板
101‧‧‧第2導電型低濃度擴散層
101A‧‧‧擴散前的第2導電型低濃度擴散層
102‧‧‧第2導電型中濃度擴散層
102A‧‧‧擴散前的第2導電型中濃度擴散層
103‧‧‧第2導電型高濃度擴散層
104‧‧‧LOCOS氧化膜
105‧‧‧閘極電極
106‧‧‧源極擴散層
107‧‧‧汲極擴散層
108‧‧‧抗蝕劑膜
200‧‧‧N型半導體基板（Nsub）
201‧‧‧第1導電型低濃度擴散層
202‧‧‧第1導電型中濃度擴散層
203‧‧‧第1導電型高濃度擴散層
206‧‧‧第1導電型的源極擴散層
207‧‧‧汲極擴散層
301‧‧‧僅形成於LOCOS氧化膜下的第2導電型低濃度擴散層
圖1是表示作為本發明的半導體裝置的第1實施例的N型金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體的示意剖面圖。 圖2是表示作為本發明的半導體裝置的第2實施例的P型MOS電晶體的示意剖面圖。 圖3是表示作為本發明的半導體裝置的第3實施例的N型MOS電晶體的示意剖面圖。 圖4是表示作為本發明的半導體裝置的第4實施例的N型MOS電晶體的示意剖面圖。 圖5（a）是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的製造過程的示意剖面圖。圖5（b）是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的繼圖5（a）之後的製造過程的示意剖面圖。 圖6（a）是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的繼圖5（b）之後的製造過程的示意剖面圖。圖6（b）是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的繼圖6（a）之後的製造過程的示意剖面圖。 圖7（a）是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的繼圖6（b）之後的製造過程的示意剖面圖。圖7（b）是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的繼圖7（a）之後的製造過程的示意剖面圖。 圖8是表示作為本發明的半導體裝置的第1實施例的N型MOS電晶體的繼圖7（b）之後製造過程的示意剖面圖。 圖9是表示藉由現有的方法而製造的N型MOS電晶體的示例的示意剖面圖。
100‧‧‧P型半導體基板
101‧‧‧第2導電型低濃度擴散層
102‧‧‧第2導電型中濃度擴散層
103‧‧‧第2導電型高濃度擴散層
104‧‧‧LOCOS氧化膜
105‧‧‧閘極電極
106‧‧‧源極擴散層
107‧‧‧汲極擴散層

Claims (6)

  1. 一種半導體裝置，包括： 第1導電型的半導體基板； 閘極電極，隔著閘極氧化膜設置於所述半導體基板上； 第2導電型的源極擴散層及汲極擴散層，設置於所述閘極電極的兩側的所述半導體基板上； 電場緩和用的第2導電型低濃度擴散層，以覆蓋所述汲極擴散層的方式而配置，且抵達至所述閘極氧化膜下； 第2導電型中濃度擴散層，配置於所述電場緩和用的第2導電型低濃度擴散層之中；以及 第2導電型高濃度擴散層，配置於所述第2導電型中濃度擴散層之中。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第2導電型高濃度擴散區域是與所述第2導電型低濃度擴散區域及所述第2導電型中濃度擴散區域相比，濃度更高且不均更少的擴散區域。
  3. 如申請專利範圍第1項或第2項所述的半導體裝置，其更包括： 電場緩和用的第2個第2導電型低濃度擴散層，以覆蓋所述源極擴散層的方式而配置，且抵達至所述閘極氧化膜下； 第2個第2導電型中濃度擴散層，配置於所述電場緩和用的第2個第2導電型低濃度擴散層之中；以及 第2個第2導電型高濃度擴散層，配置於所述第2個第2導電型中濃度擴散層之中。
  4. 一種半導體裝置，包括： 第1導電型半導體基板； 閘極電極，隔著閘極氧化膜設置於所述基板上； 第2導電型的源極擴散層及汲極擴散層，所述第2導電型的源極擴散層設置於所述閘極電極的兩側的所述基板上，所述汲極擴散層隔著LOCOS氧化膜而設置； 電場緩和用的第2導電型低濃度擴散層，與所述汲極擴散層相接觸，且抵達至所述閘極氧化膜下； 第2導電型中濃度擴散層，自所述汲極擴散層與通道之間以覆蓋所述汲極擴散層的方式而配置；以及 第2導電型高濃度擴散層，配置於所述第2導電型中濃度擴散層之中。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述電場緩和用的第2導電型低濃度擴散層僅配置在所述LOCOS氧化膜下。
  6. 一種半導體裝置的製造方法，所述半導體裝置包括：第1導電型的半導體基板；閘極電極，隔著閘極氧化膜設置於所述半導體基板上；第2導電型的源極擴散層及汲極擴散層，設置於所述閘極電極的兩側的所述半導體基板上；電場緩和用的第2導電型低濃度擴散層，以覆蓋所述汲極擴散層的方式而配置，且抵達至所述閘極氧化膜下；第2導電型中濃度擴散層，配置於所述電場緩和用的第2導電型低濃度擴散層之中；以及第2導電型高濃度擴散層，配置於所述第2導電型中濃度擴散層之中；所述半導體裝置的製造方法的特徵在於包括如下步驟： 形成所述第2導電型低濃度擴散層及所述第2導電型中濃度擴散層；以及 形成所述第2導電型高濃度擴散層；並且 將形成所述第2導電型高濃度擴散層的步驟設置在形成所述第2導電型低濃度擴散層及所述第2導電型中濃度擴散層的步驟之後。
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