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TWI392083B - 半導體裝置 - Google Patents

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TWI392083B
TWI392083B TW097145317A TW97145317A TWI392083B TW I392083 B TWI392083 B TW I392083B TW 097145317 A TW097145317 A TW 097145317A TW 97145317 A TW97145317 A TW 97145317A TW I392083 B TWI392083 B TW I392083B
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mosfets
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Takayuki Hiraoka
Kuniaki Utsumi
Tsutomu Kojima
Kenji Honda
Original Assignee
Toshiba Kk
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description

半導體裝置
本發明是有關於一種半導體裝置，且特別是有關於一種用於防止靜電浪湧(surge)等的電流流入半導體積體電路裝置內之金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor)(MOSFET)型的靜電放電(Electro Static Discharge)(ESD)保護元件。
在習知技術中，開發有一種用於搭載ESD保護元件的半導體積體電路裝置。ESD保護元件是為了防止靜電浪湧等的電流流入半導體積體電路裝置內而設置。其中，作為MOSFET型的ESD保護元件，有一種藉由在汲極區域及源極區域設置矽化物未形成部分(非矽化物區域)，從而提高ESD放電能力的ESD保護元件(參照例如Jpn.Pat.Appln.KOKAI、Publication No.2006-339444)。亦即，形成非矽化物區域之部位的擴散層在矽化物部分的電流未集中，所以，作為ESD保護元件的破壞耐壓提高。
另外，在ESD保護元件中，有時在非矽化物區域利用與閘極下部的擴散層相同接合深度的擴散層。然而，當在作為ESD保護元件的低電源電壓(Low Voltage，以下稱為LV)用電晶體中利用該方法時，因為擴散層的接合深度變淺，所以有時在非矽化物區域會產生接合洩漏(leak)。另外，在上述文獻中，藉由在作為ESD保護元件的高電源電壓(High Voltage，以下稱為HV)用電晶體的非矽化物 區域中，利用與LV用電晶體的閘極下部的擴散層相同接合深度的擴散層，而對非矽化物區域的電阻值進行調整。
但是，在上述文獻中，由於是在LV用電晶體的非矽化物區域形成與HV用電晶體管的閘極下部的擴散層相同接合深度之擴散層，所以並未言及接合洩漏對策的情況。
本發明依據第1觀點而提出一種半導體裝置，至少包括：第1、第2金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor)(MOSFET)，其分別與第1電源電壓及較前述第1電源電壓低的第2電源電壓相對應；非矽化物區域，其設置在前述第1、第2MOSFET的各汲極部，不形成矽化物；而且，前述第1MOSFET包括：第1擴散層，其形成在源極．汲極部上；第2擴散層，其形成在閘極部下，且較前述第1擴散層淺；第3擴散層，其形成在前述非矽化物區域上，且與前述第2擴散層為相同的深度；而且，前述第2 MOSFET包括：第4擴散層，其形成在源極．汲極部上；第5擴散層，其形成在閘極部下，且較前述第4擴散層淺；第6擴散層，其形成在前述非矽化物區域上，且較前述第4擴散層淺，較前述第5擴散層深。
本發明依據第2觀點而提出一種半導體裝置，包括：多個與第1電源電壓對應的第1金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor)(MOSFET)，其分別具有第1擴散層、第2擴散層和第3 擴散層，其中，第1擴散層具有在汲極部上不形成矽化物的非矽化物區域，且第1擴散層形成在源極．汲極部上，第2擴散層形成在閘極部下且較前述第1擴散層淺，第3擴散層形成在前述非矽化物區域上且與前述第2擴散層為相同的深度；多個與較前述第1電源電壓低的第2電源電壓相對應的第2 MOSFET，其分別具有第4擴散層、第5擴散層和第6擴散層，其中，第4擴散層具有在汲極部上不形成矽化物的非矽化物區域，且第4擴散層形成在源極．汲極部上，第5擴散層形成在閘極部下且較前述第4擴散層淺，第6擴散層形成在前述非矽化物區域上且較前述第4擴散層淺，較前述第5擴散層深。
本發明依據第3觀點而提出一種半導體裝置，包括：多個金氧半場效晶體管(Metal Oxide Semiconductor Field Effect Transistor)(MOSFET)，其分別與多個不同的電源電壓相對應；非矽化物區域，其設置在前述多個MOSFET的各汲極部上，不形成矽化物；而且，在前述多個MOSFET的前述非矽化物區域上，分別形成有與前述多個MOSFET中的對應於最高電源電壓之MOSFET的LDD擴散層相同深度的擴散層電阻區域。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
 〔第1實施形態〕
圖1A和圖1B所示為依據本發明的第1實施形態之半 導體裝置的構成例。本實施形態是以應用於具有nMOSFET構造的ESD保護元件之情況作為例子來說明。另外，圖1A表示取出半導體積體電路裝置所搭載的多個ESD保護元件中的、與第1電源電壓相對應之高電源電壓(HV)用的ESD保護元件的1個，圖1B表示取出與較第1電源電壓低的第2電源電壓相對應之低電源電壓(LV)用的ESD保護元件的1個。
在圖1A的剖面圖中，HV用的ESD保護元件11A的Pwell區域(或矽等的p型半導體基板)11a的表面部上設置有多個元件分離區域(STI(Shallow Trench Isolation))12a、13a、14a。在元件分離區域12a、13a的相互間對應之Pwell區域11a的表面部上，設置有基板接觸用的P+區域21a。
在元件分離區域13a、14a的相互間對應之Pwell區域11a的表面部上，有選擇地設置第1~第3高濃度的N+擴散層(第1擴散層)22a、23a和24a。第1個N+擴散層22a形成源極區域，第2、第3個N+擴散層23a、24a分別形成汲極區域。在P+區域21a及第1~第3個N+擴散層22a、23a、24a的表面部上，分別設置矽化物層31a、32a、33a和34a。
在第1、第2個N+擴散層22a、23a的相互間對應之Pwell區域11a上，通過閘極絕緣膜41a而設置閘極電極(聚矽閘極)42a。在閘極絕緣膜41a及閘極電極42a的側壁部分上，分別設置閘極側壁絕緣膜43a。在閘極電極42a的 正下方(閘極下部)，亦即，在第1、第2個N+擴散層22a、23a的相互間對應之Pwell區域11a的表面部上，設置形成通道區域的P--擴散層25a。在P--擴散層25a的表面部的與第1個N+擴散層22a鄰接之部位上，設置用於形成擴展區域的源極側輕摻雜汲極(Lightly Doped Drain)(LDD)擴散層(形成第2擴散層的N-層)26a。在P--擴散層25a的表面部的與第2個N+擴散層23a鄰接之部位上，設置用於形成擴展區域的汲極側LDD擴散層(形成第2擴散層的N-層)27a。LDD擴散層26a、27a與第1~第3個N+擴散層22a、23a、24a相比，雜質的接合深度淺，其深度是依據第1電源電壓而進行控制。
在第2、第3個N+擴散層23a、24a的相互間對應之Pwell區域11a上，設置用於形成矽化物未形成部分(非矽化物區域)的矽化物方塊51a。在矽化物方塊51a的正下方，亦即，在第2、第3個N+擴散層23a、24a的相互間對應之Pwell區域11a的表面部上，設置P--擴散層28a及形成鎮流(ballast)電阻的擴散層電阻區域(形成第3擴散層的N-層)29a。P--擴散層28a具有與P--擴散層25a相同的雜質濃度(分佈)及相同的接合深度而形成。擴散層電阻區域29a具有與LDD擴散層26a、27a相同的雜質濃度及相同的接合深度而形成。亦即，作為HV用的ESD保護元件11A的擴散層電阻區域29a，利用與閘極電極42a的正下方的LDD擴散層26a、27a相同的擴散層，也就是利用藉由與周邊的其它具有深接合的第2、第3個 N+擴散層23a、24a相連接，從而可以足夠的深度包含矽化物層33a、34a，形成接合洩漏不成為問題之擴散層。
另外，圖中所示的52a、53a、54a是與矽化物層31a、32a、34a分別連接的接觸部。
另一方面，在圖1B的剖面中，於LV用的ESD保護元件11B之Pwell區域(或矽等的P型半導體基板)11b的表面部上，設置多個元件分離區域(STI)12b、13b、14b。在元件分離區域12b、13b的相互間對應之Pwell區域11b的表面部上，設置基板接觸用的P+區域21b。
在元件分離區域13b、14b的相互間對應之Pwell區域11b的表面部上，有選擇地設置第1~第3高濃度的N+擴散層(第4擴散層)22b、23b、24b。第1個N+擴散層22b形成源極區域，第2、第3個N+擴散層23b、24b分別形成汲極區域。在P+區域21b及第1~第3個N+擴散層22b、23b、24b的表面部上，分別設置矽化物層31b、32b、33b和34b。
在第1、第2個N+擴散層22b、23b的相互間對應之Pwell區域11b上，通過閘極絕緣膜41b而設置閘極電極(聚矽閘極)42b。在閘極絕緣膜41b及閘極電極42b的側壁部分上，分別設置閘極側壁絕緣膜43b。在閘極電極42b的正下方(閘極下部)，亦即，在第1、第2個N+擴散層22b、23b的相互間對應之Pwell區域11b的表面部上，設置形成通道區域的P--擴散層25b。在P--擴散層25b的表面部的與第1個N+擴散層22b鄰接之部位上， 設置用於形成擴展區域的源極側LDD擴散層(形成第5擴散層的N-層)26b。在P--擴散層25b的表面部的與第2個N+擴散層23b鄰接之部位上，設置用於形成擴展區域的汲極側LDD擴散層(形成第5擴散層的N-層)27b。LDD擴散層26b、27b與上述LDD擴散層26a、27a相比，雜質的接合深度淺，其深度是依據第2電源電壓而控制。
在第2、第3個N+擴散層23b、24b的相互間對應之Pwell區域11b上，設置用於形成非矽化物區域的矽化物方塊51b。在矽化物方塊51b的正下方，亦即，在第2、第3個N+擴散層23b、24b的相互間對應之Pwell區域11b的表面部上，設置P--擴散層(第7擴散層)28b及形成鎮流電阻的擴散層電阻區域(形成第6擴散層的N-層)29b。P--擴散層28b具有與P--擴散層25b相同的雜質濃度及相同的接合深度而形成。擴散層電阻區域29b具有與上述擴散層電阻區域29a相同的雜質濃度及相同的接合深度而形成。亦即，作為LV用的ESD保護元件11B的擴散層電阻區域29b，利用與閘極電極42b的正下方的LDD擴散層26b、27b不同、但與HV用的ESD保護元件11A之閘極電極42a的正下方的LDD擴散層26a、27a相同的擴散層。該擴散層電阻區域29b藉由與LDD擴散層26a、27a及擴散層電阻區域29a相同的過程，利用相同的光罩而同時形成。藉此，可只利用現有的MOSFET形成程序(通常的電晶體形成過程)，而容易地實現小面積且不 會形成接合洩漏的要因之擴散層電阻區域29b。
另外，圖中所示的52b、53b、54b是與矽化物層31b、32b、34b分別連接的接觸部。
圖2所示為P--擴散層和擴散層電阻區域的濃度的關係。當LV用的ESD保護元件11B的鎮流電阻採用HV用的ESD保護元件11A的LDD構造(HV LDD)時，與採用LV用的ESD保護元件11B的LDD構造(LV LDD)之情況相比，情況較佳。這是因為，由本圖例可知，藉由採用HV用的ESD保護元件11A的P--擴散層25a和LDD擴散層26a、27a之間的那樣緩和且深的接合，可減輕LV用的ESD保護元件11B之非矽化物區域上的接合洩漏。這樣，藉由在LV用的ESD保護元件11B的非矽化物區域上，形成由擴散層電阻區域29b所構成的HV LDD構造的鎮流電阻，可提高ESD放電能力。
順便說一下，作為電晶體的閘極下部之擴散層的接合深度，為了抑制短通道效果，而大致設定為閘極長的1/4左右。例如，在LV用電晶體的閘極長為90nm世代的電晶體技術水平下，假定輸出入(I/O)部的HV用電晶體的閘極長為400nm左右，則LV用電晶體的閘極下部之擴散層的接合深度為20nm~25nm，HV用電晶體的閘極下部之擴散層的接合深度為100nm左右。
以下，參照圖3~圖8A和圖8B，對具有上述構成的nMOSFET構造之ESD保護元件(11A、11B)的製造方法，簡單地進行說明。
首先，利用既存的MOSFET形成程序，例如圖3所示，在Pwell區域11a、11b的表面部上，分別形成多個元件分離區域12a、13a、14a及12b、13b、14b。接著，在Pwell區域11a、11b的表面部上，分別形成基板接觸用的P+區域21a、21b及P--擴散層25a、25b。繼而，在Pwell區域11a、11b上分別加工閘極絕緣膜41a、41b及閘極電極42a、42b。另外，各圖中的61為離子注入時的光罩的簡易化表示。
接著，例如圖4所示，在LV用的ESD保護元件11B上，對閘極電極42b自整合地形成LDD擴散層26b、27b。
接著，例如圖5所示，在HV用的ESD保護元件11A上，對閘極電極42a自整合地形成LDD擴散層26a、27a。
此時，例如圖6所示，在LV用的ESD保護元件11B上，於矽化物51b的形成預定區域，利用光罩61而形成與HV用的ESD保護元件11A的LDD擴散層26a、27a具有相同的接合深度之擴散層電阻區域29b，其中，光罩61具有考慮了光罩對合偏離及擴散層擴展等因素之寬度的開口部。
接著，例如圖7A和圖7B所示，利用現有的MOSFET形成程序，形成HV用的ESD保護元件11A的閘極側壁絕緣膜43a及矽化方塊51a，且形成LV用的ESD保護元件11B的閘極側壁絕緣膜43b及矽化方塊51b。
接著，例如圖8A和圖8B所示，利用現有的MOSFET形成程序，在HV用的ESD保護元件11A的源極．汲極區 域以高濃度來形成深的N+擴散層22a、23a、24a，且在LV用的ESD保護元件11B的源極．汲極區域以高濃度來形成深的N+擴散層22b、23b、24b。
此時，利用矽化物方塊51a、51b，以阻止向矽化物方塊正下方以高濃度來形成深的擴散層。
然後，進行矽化物層31a、32a、33a、34a及31b、32b、33b、34b和接觸部52a、53a、54a及52b、53b、54b的形成，並實現圖1A和圖1B所示之構成的HV用的ESD保護元件11A及LV用的ESD保護元件11B。
如上所述，在LV用的ESD保護元件11B的汲極部(非矽化物區域)採用HV用的ESD保護元件11A的LDD構造(HV LDD)。亦即，在LV用的ESD保護元件11B的矽化物方塊51b的正下方，形成與HV用的ESD保護元件11A的LDD擴散層26a、27a相同接合深度之擴散層電阻區域29b。藉此，可使LV用的ESD保護元件11B形成小面積且接合洩漏不形成問題的構造。因此，現有的MOSFET形成程序中的追加過程已不需要，而實現使ESD放電能力提高之與低電源電壓相對應的MOSFET型的ESD保護元件。
〔第2實施形態〕
圖9A和圖9B所示為依據本發明的第2實施形態之半導體裝置的構成例。本實施形態是以應用於具有nMOSFET構造的ESD保護元件之情況作為例子來說明。另外，圖9A表示取出半導體積體電路裝置所搭載的多個 ESD保護元件中的、與第1電源電壓相對應之高電源電壓(HV)用的ESD保護元件的1個，圖9B表示取出與較第1電源電壓還低的第2電源電壓相對應之低電源電壓(LV)用的ESD保護元件的1個。而且，對與第1實施形態(參照圖1A和圖1B)相同的部分付以相同的符號，並省略詳細的說明。
在本實施形態的情況下，是在作為汲極部的矽化物方塊51a、51b的正下方，形成作為鎮流電阻的擴散層電阻區域(N-層)29a、29b和用於pMOSFET(未圖示)形成的N--擴散層(第8擴散層)71a、71b。亦即，HV用的ESD保護元件11A’例如圖9A所示採用這樣的構成，即，形成pMOSFET的通道區域用的N--擴散層71a以作為矽化物方塊51a的正下方的擴散層，並在其上面重疊著藉由與LDD擴散層26a、27a相同的過程並利用相同的光罩而同時形成之擴散層電阻區域29a。
另一方面，LV用的ESD保護元件11B’例如圖9B所示採用這樣的構成，即，形成pMOSFET的通道區域用的N--擴散層71b以作為矽化物方塊51b的正下方的擴散層，並在其上面重疊著藉由與HV用的ESD保護元件11A’的LDD擴散層26a、27a及擴散層電阻區域29a相同的過程，並利用相同的光罩而同時形成之擴散層電阻區域29b。
另外，N--擴散層71a、71b是在形成未圖示的pMOSFET的通道區域時，藉由相同的過程並利用相同的光罩而同時形成。
這樣，利用本實施形態也是只藉由現有的MOSFET形成程序，不會產生接合洩漏且形成小面積並具有規定的電阻值之擴散層電阻區域，能夠使ESD放電能力提高。
特別是在採用第2實施形態的構成的情況下，可不顯著降低擴散層電阻而在矽化物方塊的正下方形成深的接合。因此，可容易地實現能夠使擴散層的接合耐性進一步提高等這些ESD保護能力更加優良之MOSFET型的ESD保護元件。
另外，在上述的各實施形態中，都是以應用於具有nMOSFET構造的ESD保護元件的情況作為例子來說明，但並不限定於此。同樣也可應用於例如具有pMOSFET構造的ESD保護元件。
而且，並不限定於具有與HV用及LV用的這2種電源電壓相對應的LDD構造之MOSFET型的ESD保護元件。也可為例如具有與3種以上的電源電壓相對應的LDD構造之MOSFET型的ESD保護元件。在這種情況下，只要將與最高電源電壓相對應的ESD保護元件的LDD擴散層，形成為較該ESD保護元件的電源電壓還低之另外的ESD保護元件的汲極部(矽化物方塊的正下方)的擴散層即可。
而且，作為在矽化物方塊51b的正下方所形成的擴散層電阻區域29b，只要是為較第2個N+擴散層23b的接合深度還淺，且較LDD擴散層26b、27b的接合深度還深之擴散層電阻區域即可。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11A、11B、11A’、11B’‧‧‧ESD保護元件
11a、11b‧‧‧Pwell區域
12a、13a、14a、12b、13b、14b‧‧‧元件分離區域
21a、21b‧‧‧P+區域
22a、23a、24a、22b、23b、24b‧‧‧N+擴散層
25a、25b‧‧‧P--擴散層
26a、26b‧‧‧源極側LDD擴散層
27a、27b‧‧‧汲極側LDD擴散層
28a、28b‧‧‧P--擴散層
29a、29b‧‧‧擴散層電阻區域
31a、32a、33a、34a、31b、32b、33b、34b‧‧‧矽化物層
41a、41b‧‧‧閘極絕緣膜
42a、42b‧‧‧閘極電極
43a、43b‧‧‧閘極側壁絕緣膜
51a、51b‧‧‧矽化物方塊
52a、53a、54a、52b、53b、54b‧‧‧接觸部
61‧‧‧光罩
71a、71b‧‧‧N--擴散層
圖1A和圖1B分別表示依據本發明的第1實施形態之半導體裝置(MOSFET型的ESD保護元件)的構成例的剖面圖。
圖2所示為依據第1實施形態的ESD保護元件之P--擴散層和擴散層電阻區域的濃度關係的說明圖。
圖3所示為依據第1實施形態的ESD保護元件之製造方法的剖面說明圖。
圖4所示為依據第1實施形態的ESD保護元件之製造方法的剖面說明圖。
圖5所示為依據第1實施形態的ESD保護元件之製造方法的剖面說明圖。
圖6所示為依據第1實施形態的ESD保護元件之製造方法的剖面說明圖。
圖7A和圖7B分別表示依據第1實施形態的ESD保護元件之製造方法的剖面說明圖。
圖8A和圖8B分別表示依據第1實施形態的ESD保護元件之製造方法的剖面說明圖。
圖9A和圖9B分別表示依據本發明的第2實施形態的半導體裝置(MOSFET型的ESD保護元件)之構成例的剖 面圖。
11A、11B‧‧‧ESD保護元件
11a、11b‧‧‧Pwell區域
12a、13a、14a、12b、13b、14b‧‧‧元件分離區域
21a、21b‧‧‧P+區域
22a、23a、24a、22b、23b、24b‧‧‧N+擴散層
25a、25b‧‧‧P--擴散層
26a、26b‧‧‧源極側LDD擴散層
27a、27b‧‧‧汲極側LDD擴散層
28a、28b‧‧‧P--擴散層
29a、29b‧‧‧擴散層電阻區域
31a、32a、33a、34a、31b、32b、33b、34b‧‧‧矽化物層
41a、41b‧‧‧閘極絕緣膜
42a、42b‧‧‧閘極電極
43a、43b‧‧‧閘極側壁絕緣膜
51a、51b‧‧‧矽化物方塊
52a、53a、54a、52b、53b、54b‧‧‧接觸部

Claims (20)

  1. 一種半導體裝置，至少包括：第1、第2金氧半場效電晶體(MOSFET)，分別與第1電源電壓及較前述第1電源電壓還低的第2電源電壓相對應；以及非矽化物區域，設置在前述第1、第2 MOSFET的各汲極部，不形成矽化物；前述第1 MOSFET包括：第1擴散層，形成在源極．汲極部上；第2擴散層，形成在閘極部下且較前述第1擴散層淺；以及第3擴散層，形成在前述非矽化物區域上且與前述第2擴散層為相同的深度；前述第2 MOSFET包括：第4擴散層，形成在源極．汲極部上；第5擴散層，形成在閘極部下且較前述第4擴散層淺；以及第6擴散層，形成在前述非矽化物區域上且較前述第4擴散層淺，較前述第5擴散層深。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，前述第4擴散層與前述第1擴散層為相同深度，前述第5擴散層較前述第2擴散層淺。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，前述第6擴散層是與前述第2擴散層及前述第3擴散層為相同深度。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，在前述第2 MOSFET的前述非矽化物區域上，還形成有與前述第6擴散層的導電型不同之第7擴散層。
  5. 如申請專利範圍第4項所述的半導體裝置，其中， 前述第7擴散層較前述第6擴散層深。
  6. 如申請專利範圍第1項所述的半導體裝置，其中，在前述第2 MOSFET的前述非矽化物區域上，還形成有導電型不同的MOSFET形成用的、與前述第6擴散層的導電型不同之第8擴散層。
  7. 如申請專利範圍第6項所述的半導體裝置，其中，前述第8擴散層較前述第6擴散層深。
  8. 如申請專利範圍第1項所述的半導體裝置，其中，前述第3擴散層及前述第6擴散層分別作為鎮流電阻而發揮機能。
  9. 一種半導體裝置，包括：多個與第1電源電壓對應的第1金氧半場效晶體管(MOSFET)，前述多個第1 MOSFET分別具有：第1擴散層，具有在汲極部上不形成矽化物的非矽化物區域，且形成在源極．汲極部上；第2擴散層，形成在閘極部下且較前述第1擴散層淺；以及第3擴散層，形成在前述非矽化物區域上且與前述第2擴散層為相同的深度；多個與較前述第1電源電壓還低的第2電源電壓相對應的第2 MOSFET，前述多個第2 MOSFET分別具有：第4擴散層，具有在汲極部上不形成矽化物的非矽化物區域，且形成在源極．汲極部上；第5擴散層，形成在閘極部下且較前述第4擴散層淺；以及第6擴散層，形成在前述非矽化物區域上 且較前述第4擴散層淺，較前述第5擴散層深。
  10. 如申請專利範圍第9項所述的半導體裝置，其中，前述第4擴散層與前述第1擴散層為相同深度，前述第5擴散層較前述第2擴散層淺。
  11. 如申請專利範圍第9項所述的半導體裝置，其中，前述第6擴散層是與前述第2擴散層及前述第3擴散層為相同深度。
  12. 如申請專利範圍第9項所述的半導體裝置，其中，在前述多個第2 MOSFET的前述非矽化物區域上，還形成有與前述第6擴散層的導電型不同之第7擴散層。
  13. 如申請專利範圍第12項所述的半導體裝置，其中，前述第7擴散層較前述第6擴散層深。
  14. 如申請專利範圍第9項所述的半導體裝置，其中，在前述多個第2 MOSFET的前述非矽化物區域上，還形成有導電型不同的MOSFET形成用的、與前述第6擴散層的導電型相同之第8擴散層。
  15. 如申請專利範圍第14項所述的半導體裝置，其中，前述第8擴散層較前述第6擴散層深。
  16. 如申請專利範圍第9項所述的半導體裝置，其中，前述第3擴散層及前述第6擴散層分別作為鎮流電阻而發揮機能。
  17. 一種半導體裝置，包括：多個金氧半場效電晶體(MOSFET)，分別與多個不同的電源電壓相對應；以及非矽化物區域，設置在前述多個 MOSFET的各汲極部上，不形成矽化物；在前述多個MOSFET的前述非矽化物區域上，分別形成有與前述多個MOSFET中的對應於最高電源電壓之MOSFET的LDD擴散層相同深度的擴散層電阻區域。
  18. 如申請專利範圍第17項所述的半導體裝置，其中，前述擴散層電阻區域較除了與前述最高電源電壓相對應的MOSFET以外之MOSFET的LDD擴散層深。
  19. 如申請專利範圍第17項所述的半導體裝置，其中，在前述多個MOSFET的前述非矽化物區域上，還形成有較前述擴散層電阻區域深，且與前述LDD擴散層的導電型不同之擴散層或與前述LDD擴散層的導電型相同之擴散層。
  20. 如申請專利範圍第17項所述的半導體裝置，其中，前述擴散層電阻區域作為鎮流電阻而發揮機能。
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