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TW201803114A - 半導體結構的製造方法 - Google Patents

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TW201803114A
TW201803114A TW105127542A TW105127542A TW201803114A TW 201803114 A TW201803114 A TW 201803114A TW 105127542 A TW105127542 A TW 105127542A TW 105127542 A TW105127542 A TW 105127542A TW 201803114 A TW201803114 A TW 201803114A
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fin
doped
drain
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皮爾 柯林 珍
迪亞茲 卡羅司
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

半導體結構及降低接觸電阻的方法係在藉由導入設在介於二相鄰材料層間的重摻雜接觸層，以保持整合入製造流程的成本效益。可透過固相磊晶再成長方法來形成重摻雜接觸層。可藉由調整摻雜濃度及重摻雜接觸層的接觸面積配置，來調控接觸電阻。

Description

半導體結構的製造方法
本揭露是有關於一種半導體結構的製造方法，特別是有關於降低接觸電阻之半導體結構的製造方法。
在半導體結構及生產製程的許多開發有助於減小尺寸及增加積體電路效能。半導體結構的最新發展是為一種電晶體結構，即鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)的引進。FinFET一般具有的優點為例如較大的通道控制、減小的短通道效應及較小的次臨限漏電流(subthreshold leakage currents)。
積體電路一般包含除了電晶體以外的電子零件，例如：二極體、電容及電阻，上述皆可與FinFET結合，以形成一電路。
本揭露之一態樣為提供一種半導體結構的製造方法，其包含形成鰭片在基材上，及形成閘極結構在鰭片上，閘極結構具有第一側壁及相對的第二側壁。此方法更包含形成第一側壁間隙壁鄰近於第一側壁，及形成第一源/汲 極鄰近於第一側壁間隙壁。摻雜非晶態材料層係形成在閘極結構、第一側壁間隙壁及第一源/汲極上。此方法更包含使摻雜非晶態材料層之一部分結晶化，以形成結晶材料區，其中摻雜非晶態材料層之部分是在第一源/汲極上。
本揭露之另一態樣為提供一種半導體結構，包含在基材上的鰭片及在鰭片上的閘極結構。配置閘極結構為具有第一側壁及相對的第二側壁、鄰近於第一側壁的第一側壁間隙壁，及鄰近於第一側壁間隙壁的第一源/汲極。配置摻雜結晶材料層在第一源/汲極上。
本揭露之又一態樣為提供一種半導體結構，包含在基材上的鰭片，鰭片具有上表面及一對相對的側表面，及在鰭片上的閘極結構，閘極結構具有第一側壁。結構更包含鄰近於第一側壁的第一側壁間隙壁，及在鰭片內且鄰近於第一側壁間隙壁的凹陷。凹陷配置為具有下表面及側壁。結構亦包含第一源/汲極，其中第一源/汲極一部分係設置在凹陷內，及在第一源/汲極上且直接在凹陷側壁之一部分上的摻雜結晶材料層。
100‧‧‧半導體結構
102‧‧‧基材
104‧‧‧鰭片
106‧‧‧隔離結構
108‧‧‧閘極結構
110S/110D‧‧‧源/汲極區
110S’/110D’‧‧‧摻雜源/汲極區
111‧‧‧間隙壁層
112‧‧‧通道區
113‧‧‧輕摻雜汲極區
114‧‧‧鰭片上表面
115‧‧‧閘極介電層
116‧‧‧偏移間隙壁
117‧‧‧閘極電極層
118‧‧‧隔離結構上表面
120‧‧‧硬式罩幕
125‧‧‧主間隙壁
127‧‧‧凹陷
127t‧‧‧凹陷下表面
131‧‧‧切線
140‧‧‧汲極區上表面
142‧‧‧非晶態層
142’‧‧‧重摻雜磊晶層
144‧‧‧接觸層
146‧‧‧鰭片側壁部分
150‧‧‧電晶體區
500‧‧‧方法
502‧‧‧形成鰭片在半導體基材上
504‧‧‧形成閘極堆疊
506‧‧‧形成側壁間隙壁
508‧‧‧進行輕摻雜汲極離子佈植
510‧‧‧蝕刻鰭片之一部分，以形成源/汲極區
512‧‧‧成長源/汲極區內的磊晶材料
514‧‧‧蝕刻源/汲極區內的磊晶材料
516‧‧‧形成重摻雜磊晶層
518‧‧‧形成矽化物接觸層
L‧‧‧閘極長度
LS‧‧‧長度
W‧‧‧寛度
HG‧‧‧閘極高度
HF‧‧‧鰭片高度
HL‧‧‧深度
HR‧‧‧高度
根據以下詳細說明並配合附圖閱讀最能理解本揭露的態樣。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1A]係例示半導體裝置結構的等角視圖；[圖1B]係繪示例示電晶體區域的上視圖；[圖2A]至[圖2E]係繪示根據本揭露在一系列製程操作後部分製作之FinFET的剖視圖；[圖3A]至[圖3B]係繪示根據本揭露在形成重摻雜結晶層在源/汲極區上的一系列製程操作後部分製作之FinFET的剖視圖；[圖4A]至[圖4B]係繪示根據本揭露在形成重摻雜結晶層在例示電晶體區的源/汲極區及鰭片側壁上的一系列製程操作後部分製作之FinFET的剖視圖；以及[圖5]係繪示根據本揭露之例示方法的流程圖。
以下揭露提供許多不同實施例或例示，以實施所提供之發明標的的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種例示中會重複元件符號及/或字母。此重複的目的是為了簡化和明確，並不表示所討論的各種實施例及/或配置之間有任何關係。
再者，空間相對性用語，例如「下方 (beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
在此所使用的縮寫「FET」是代表場效電晶體。一種常用的FET型式為金屬氧化物場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。一般而言，MOSFET是建置在例如半導體矽晶圓之基材的平坦表面之內及之上的平面結構。但半導體製造的最新發展則是垂直結構的利用。
「FinFET」代表形成在鰭片之上的FET，其中鰭片是相對於矽晶圓之平坦表面的垂直方向。
「S/D」代表源極及/或汲極接面形成FET之四個末端中的二個。
用語「磊晶層」在此代表單一結晶材料的層或結構。同樣地，用語「磊晶成長」在此代表單一結晶材料的層或結構。磊晶成長材料可為摻雜的或未摻雜的。
用語「標稱(Nominal)」代表在產品或製程的設計階段，設定的成分或製程操作之特徵或參數的預設或目標數值在上述數值的範圍內及/或低於預設數值。數值範圍一般是由於製造製程或容許量的些微變化。
「垂直」在此是表示名義上垂直於基材的表面。
根據本揭露的各種實施例提供與習知製程及半導體結構相較之下降低的接觸電阻。尤其，降低接觸電阻可藉由使低接觸電阻層併入至半導體裝置內的磊晶材料及矽化物接觸材料之間，其中半導體裝置可例如為FET、水平環繞式閘極(horizontal gate-all-around，HGAA)結構及氧化層上通道(channel-on-oxide，COO)結構。在FinFET結構中，舉例而言，重摻雜低接觸電阻層可插入源/汲區之磊晶部分及矽化物接觸部分之間。降低的接觸電阻可提供增加的能量密度，進而提供較佳的電晶體效能。藉由適當地調整成長及摻雜參數，可在具有少量擴散至底層半導體結構的低接觸電阻層內達到極高的摻雜等級。
在描述關於FinFET源/汲極的實施例之前，提出一種FinFET的例示製作流程。圖1A至圖2E提供半導體裝置的各種視圖，其中包含FinFET製作的各個階段。在此提供的製作流程僅為例示，且可進行未呈現在這些圖式中的許多其他步驟。
圖1A繪示半導體結構100的等角視圖。半導體結構100包含FinFET。半導體結構100包含基材102、複數個鰭片104、複數個隔離結構106及閘極結構108，其中閘極結構108設置在每個鰭片104之側壁及上表面之上。鰭片104及隔離結構106分別具有上表面114及118。閘極結構108包含閘極介電結構115及閘極電極結構117。在另一些實施例中，可包含一或多個附加層或結構在閘極結構108 內。圖1A繪示硬式罩幕120設置在閘極電極層117之上表面上。硬式罩幕120是用來對閘極結構108進行圖案化，例如：藉由蝕刻。在一些實施例中，硬式罩幕120是由介電材料(例如氮化矽)製成。圖1A所示之等角視圖是在閘極介電層及閘極電極層的圖案化製程(例如：蝕刻)之後形成閘極結構108。圖1A僅繪示一個閘極結構108。本領域中具有通常知識者應理解典型的積體電路包含複數個類似的閘極結構。
圖1A所示之複數個鰭片104其中之一者包含一對源/汲極端。為了易於描述，此對源/汲極端之第一者當作是源極區110S，而此對源/汲極端之第二者則當作汲極區110D，其中源/汲極端形成在鰭片104之內、之上及/或周圍。鰭片104的通道區112位於閘極結構108之下。如圖1A所示，閘極結構108具有閘極長度L及閘極寬度(2xHF+W)。在一些實施例中，閘極長度L的範圍為10nm至30nm。在一些其他實施例中，閘極長度L的範圍為3nm至10nm。在一些實施例中，鰭片寬度W的範圍為6nm至12nm。在一些其他實施例中，鰭片寬度W的範圍為4nm至6nm。在一些實施例中，閘極結構108的閘極高度HG，由鰭片上表面114至閘極結構108的頂部所量測出的範圍為50nm至80nm。在一些實施例中，鰭片104的鰭片高度HF，由隔離結構上表面118至鰭片上表面114所量測出的範圍為25nm至35nm。
基材102可為矽基材。另外，基材102包含其他半導體元素，例如鍺；包含碳化矽、砷化鎵、磷化鎵、磷化 銦、砷化銦及/或銻化銦的半導體化合物；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的半導體合金，或上述之任意組合。在一實施例中，基材102是絕緣體上覆矽(Silicon on Insulator，SOI)。在其他實施例中，基材102為磊晶材料。
隔離結構106是由介電材料製成，且可由氧化矽、旋塗玻璃、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電材料及/或其他合適的絕緣材料。隔離結構106可為淺溝渠隔離(shallow trench isolation，STI)結構。在一實施例中，隔離結構為STI結構且是藉蝕刻基材102內的溝渠所形成。然後，溝渠以絕緣材料填充，接著進行化學機械研磨(chemical mechanical polish，CMP)及回蝕。可利用其他隔離結構106及/或鰭片的製造技術。隔離結構106可包含多層結構，例如，具有一或多層襯層。
鰭片104為形成一或多個電晶體的主動區域。鰭片104可包含矽或其他半導體元素，例如鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的半導體化合物；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的半導體合金，或上述之任意組合。鰭片104可利用包含光微影及蝕刻製程的合適製程製造。光微影製程包含形成光阻層在基材上(例如：在矽層上)、使光阻曝光成圖案、進行後曝光烘烤製程及對光阻進行顯影，以形成包含光阻的罩幕元件。罩幕元件可用來保護 基材的區域，而蝕刻製程使隔離結構106形成凹陷，留下突出的鰭片。利用反應性離子蝕刻(reactive ion etch，RIE)及/或其他合適製程蝕刻凹陷。許多可形成鰭片104在基材102上的其他方法皆適用。根據一些實施例，鰭片104包含磊晶材料。
閘極結構108包含閘極介電層115、閘極電極層117、間隙壁層111及/或一或多個附加層。為了易於描述，圖1A並未繪示間隙壁層111。在一實施例中，閘極結構108利用多晶矽做為閘極電極層117。同樣如圖1A所示，硬式罩幕120設置在閘極電極層117之上表面。利用硬式罩幕120使閘極結構圖案化，例如：藉由蝕刻。在一些實施例中，硬式罩幕120由介電材料(例如：氮化矽)製成。
雖然圖1A的等角視圖顯示閘極結構108利用多晶矽做為閘極電極層117，具有通常知識者應理解閘極結構108可為犠牲閘極結構，例如是在用來形成金屬閘極結構的取代閘極製程中所形成。可進行取代閘極製程和許多其他步驟，且未繪示在圖式中。金屬閘極結構包含阻障層、閘極介電層、功函數層、填充金屬層及/或其他適合為金屬閘極結構的材料。在其他實施例中，金屬閘極結構更包含覆蓋層、蝕刻中止層及/或其他合適的材料。
可包含在金屬閘極結構內的例示p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合適的p型功函數材料，或上述任意之組合。可包含在金屬閘極結構內的例示n型功函數金屬包括 Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或上述任意之組合。功函數係與功函數層的組成材料相關聯，因此選擇第一功函數層的材料以調控其功函數，以達到形成在各別區域中之裝置內預設的閥值電壓Vt。功函數層可藉化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沉積(atomic layer deposition，ALD)及/或其他合適的製程進行。填充金屬包含鋁、鎢或銅及/或其他合適的材料。形成填充金屬可藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、電鍍及/或其他合適的製程。填充金屬可沉積在功函數金屬層之上，藉以填充溝渠或開口的剩餘部分，其中溝渠或開口的剩餘部分係藉由移除犠牲閘極結構而形成。
上述之半導體裝置結構100包含鰭片104及閘極結構108。半導體裝置結構100需要額外的製程並利用結構100，以形成電晶體的各種特徵，例如輕摻雜汲極(lightly-doped-drain，LDD)區及摻雜源/汲極結構。藉摻雜形成LDD區在鰭片104內，且「LDD」是用來描述輕摻雜區設置在電晶體的通道區及電晶體的源/汲區之至少一者間。離子佈植已做為許多技術節點的摻雜製程。根據本揭露的實施例，並不限於用離子佈植做LDD區的摻雜製程。
圖1B繪示電晶體區150的上視圖，其中電晶體區150是以圖1A的鰭片104其中之一者形成，並使電晶體區 150之表面與隔離結構106之上表面118同高。電晶體區150包含源/汲極區110S及110D。電晶體區150也包含通道區112，如圖1A所示，通道區112為鰭片104的部分且由閘極結構108圍繞其中的三側。通道區112設在閘極結構108之下且具寬度(鰭片寬度)W。由於生產製程條件及裝置設計，通道區112的長度與閘極長度L有些微不同。為了易於描述，通道區112的長度可視為閘極長度L。電晶體區150也包含閘極介電層115及閘極電極層117。圖1B亦顯示間隙壁111形成在閘極結構108上。形成LDD區113在鰭片104之上表面和側壁。圖1B所示之LDD區113具有寛度W及長度LS。圖1B亦以虛線呈現其他閘極結構108。上述之其他閘極結構108為類似且平行於閘極結構108，且未繪示於圖1A。
請參閱圖2A至圖2E，其繪示根據本揭露的不同實施例之FinFET在製程各階段的透視圖及剖面圖。
圖2A係繪示沿著圖1A的切線131觀之之形成在鰭片104上的二相鄰閘極結構108。閘極結構108之每一者包含閘極電極117及閘極介電材料115。硬式罩幕120設置在閘極電極117上。在一些實施例中，利用硬式罩幕120定義閘極電極117的圖案化。硬式罩幕120包含任何合適的材料，包括但不限於氮化矽、氮氧化矽、碳化矽、碳氧化矽、旋塗式玻璃(spin-on glass，SOG)、低介電常數層或氧化矽。上述氧化矽可包含但不限於以四乙氧基矽烷(tetraethoxysilane，TEOS)做為來源氣體的CVD所形 成、電漿增強CVD所形成的氧化物(plasma enhanced CVD oxide，PE-oxide)、高長寬比製程(high-aspect-ratio-process，HARP)所形成的氧化物。圖2A亦標示直接在閘極結構108下的通道區112。虛線118指出隔離區106的表面高度。
圖2B繪示偏移間隙壁(Offset Spacer)116，其係用來暴露出通道區之一部分(例如：LDD區113)至LDD離子佈植，並同時阻擋來自緊靠著閘極電極結構117之側壁的通道區之一部分的離子佈植。以回蝕技術形成偏移間隙壁116。舉例而言，為了形成偏移間隙壁116，首先，沉積毯覆偏移間隙壁層在基材上，基材包含具有硬式罩幕層120在結構上的閘極結構108。接著，利用回蝕製程移除毯覆偏移間隙壁層，以暴露出離子佈植的通道區之部分。剩餘的毯覆偏移間隙壁層形成至少在閘極電極結構117及硬式罩幕層120之側壁上的偏移間隙壁116。偏移間隙壁116是由介電材料組成，例如氧化矽、氮氧化矽或氮化矽。在一些實施例中，沉積製程為PECVD製程。亦可使用其他應用性的沉積製程。在一些實施例中，偏移間隙壁116的厚度為2nm至4nm。偏移間隙壁116提供與通道區112相距一偏移距離(即偏移間隙壁116的厚度)，並避免摻質植入至通道區112中。
然後，利用合適的製程形成LDD區113在介於相鄰的偏移間隙壁116間的鰭片結構內。舉例而言，進行離子佈植製程，以形成LDD區113，且可利用任何合適的摻雜物質。雖然LDD區113所示僅為接近鰭片104的上表面， LDD區113事實上可接近鰭片104的上表面及側壁。可垂直進行LDD的佈植，或向鰭片104的側壁傾斜。由於佈植製程，LDD區113可延伸至低於鰭片104之表面的深度。舉例而言，如圖2B所示，LDD區113可延伸至低於鰭片104之上表面的深度HL。本領域中具有通常知識者應理解LDD區也可從鰭片104之側壁表面延伸至鰭片104內。基材102可同時具有p型及n型裝置。可包含其他製程，如微影圖案化製程，以保護p型裝置區使免於n型裝置之摻雜離子的汙染。形成及摻雜p型裝置所包含的製程順序應為本領域中具有通常知識者所熟知，則不在本揭露中多做贅述。
在佈植摻質離子後，進行熱退火以趨入(drive in)並活化摻質。熱退火可利用快速加熱製程(rapid thermal processing，RTP)退火、尖波退火(spike anneal)、毫秒退火或雷射退火。尖波退火在峰尖退火溫度操作數秒。毫秒退火在峰尖退火溫度操作數毫秒，而雷射退火在峰尖退火溫度操作數奈秒至微秒。
圖2C係繪示沿著圖1A的切線131觀之之形成在電晶體區150上的主間隙壁125。主間隙壁125覆蓋偏移間隙壁116，亦覆蓋閘極結構108之上表面(未繪示於圖2C)。主間隙壁125的厚度為5nm至10nm，且此厚度足以在後續鰭片的蝕刻製程中保護閘極結構108及偏移間隙壁116。利用回蝕技術形成主間隙壁125。舉例而言，欲形成主間隙壁125，首先，沉積毯覆主間隙壁層在基材上，其中基材包含具有硬式罩幕層120在結構上的閘極結構108。接 著，利用回蝕製程移除毯覆主間隙壁層之部分，以形成開口，並為了後續鰭片蝕刻製程而暴露LDD區113之部分。剩餘的毯覆主間隙壁層形成主間隙壁125。主間隙壁125是由介電材料組成，例如氮氧化矽(SiON)、氮化矽(SiN)或碳摻雜氮化矽(SiCN)。SiCN相較於SiN或SiON，對蝕刻劑(例如磷酸及氫氟酸)之蝕刻速率相對低。在一些實施例中，沉積製程為PECVD。亦可使用其他應用性沉積製程。在一些實施例中，偏移間隙壁116之每一者的寬度為5nm至10nm。進行材料移除製程(例如：RIE製程及/或其他合適的製程，以移除主間隙壁125，主間隙壁125係形成在硬式罩幕層120上，也在基材102之表面的其他部分上。總之，偏移間隙壁116及主間隙壁125當作間隙壁111。
圖2D係繪示沿著圖1A的切線131觀之之形成在介於相鄰閘極結構108之鰭片內的凹陷127。使用RIE製程及/或其他合適的製程來蝕刻鰭片104暴露的部分。可在壓力1mTorr至1000mTorr、功率50W至1000W、偏壓20V至500V、溫度40℃至60℃下並利用溴化氫(HBr)及/或氯氣(Cl2)為蝕刻氣體時進行所示的鰭片蝕刻製程。同樣地，可調整用於所示之蝕刻製程的偏壓，以容許較好的蝕刻方向控制，以達到所要之凹陷127的輪廓。在一些實施例中，形成底部為有角度的或圓形的凹陷127。凹陷127具有下表面127t。如圖2D所示，下表面127t係在隔離結構106之平坦上表面118之上。在另一實施例中，下表面127t係在隔離結構106之平坦上表面118之下。間隙壁111及硬式罩 幕120做為硬式罩幕，以使凹陷127自動對準對面的間隙壁111形成的開口。測量從下表面127t至隔離結構上表面118的高度HR可由製造商調整。形成底部為有角度的或圓形的凹陷127。
圖2E係繪示在凹陷127形成後，在凹陷內成長磊晶材料，以分別形成磊晶摻雜源/汲極區110D’及110S’。為了易於描述，第一對摻雜磊晶源/汲極端可作為源極區110S’及第二對摻雜源/汲極端可作為汲極區110D’。在一些實施例中，在摻雜源/汲極區110D’及110S’內的摻質在退火時擴散至LDD區113。圖2E繪示在凹陷127內成長磊晶材料，以形成摻雜汲極區110D’，而為了易於描述，摻雜源極區110S’未繪示於圖2E中。形成每一摻雜源/汲極區110D’及110S’之至少部分在凹陷127內，因此，凹陷127亦自動對準由相對的間隙壁111所定義的開口。
在一些實施例中，磊晶材料填充凹陷127，以形成摻雜源/汲極區110D’及110S’，其中磊晶材料為矽基材料。在一些實施例中，藉磊晶沉積/部分蝕刻製程形成磊晶成長的矽基材料，其中磊晶沉積/部分蝕刻製程重複至少一次。此重複的磊晶沉積/部分蝕刻製程亦稱為循環沉積-沉積-蝕刻(cyclic deposition-deposition-etch，CDDE)製程。沉積製程在凹陷127內形成矽基材料的薄磊晶層，及非晶態矽基材料在非結晶表面上。蝕刻(或部分蝕刻)製程移除非晶態矽基材料及凹陷127內的部分矽基材料。由於此製程，沉積矽基材料在每個凹陷127內，以分別形成磊晶源/ 汲極區110D’及110S’。
關於摻雜源/汲極區110D’及110S’的形成，在矽基材料沉積時或之後亦可併入原位(in-situ)摻雜製程。舉例而言，在形成n型電晶體的源/汲極區時可使用n型摻雜前驅物，例如：膦(phosphine；PH3)及/或其他n型摻雜前驅物。藉由原位摻雜製程，可理想地控制矽基材料的摻質濃度。在一些實施例中，矽基材料可為以磷摻雜的n型摻雜矽層(Si：P)。在一些實施例中，矽基材料可為以磷及碳摻雜的n型摻雜矽層(Si：CP)。碳可阻止磷從矽基材料中向外擴散。在一些實施例中，矽基材料可為以砷摻雜的n型摻雜矽層。也可包含其他種類的摻質。在一些實施例中，磷摻質濃度為7x1020atoms/cm3至3x1021atoms/cm3。在一些實施例中，碳摻質濃度為0.1%至5%(原子百分比)。在一些實施例中，矽基材料可為以硼摻雜的p型摻雜矽層。也可利用其他用來形成p型摻雜矽層的摻質，例如鎵或銦。本領域中具有通常知識者應理解以一種摻雜型式(如n型)說明的實施例一般可應用於使用相反的摻雜型式(如p型)。在另一些實施例中，p型摻雜矽鍺層可磊晶成長，以形成源/汲極區。
在一些實施例中，矽基材料可藉CVD形成，例如低壓CVD(low pressure CVD，LPCVD)、原子層CVD(atomic layer CVD，ALCVD)、超高真空CVD(ultrahigh vacuum CVD，UHVCVD)、PECVD、遙控電漿CVD(remote plasma CVD，RPCVD)、任一合適的CVD；原子束磊晶製程；任一合適的磊晶製程；或上 述之任意組合。
在一些實施例中，蝕刻製程可利用蝕刻氣體，包含氯化氫(HCl)、氯氣(Cl2)、其他合適的蝕刻氣體及/或上述任意組合之至少一者。蝕刻製程可移除在非結晶表面上的非晶態矽基材料，其移除速度較磊晶矽基材料的移除速度高。因此，在CDDE循環後，維持僅磊晶薄膜在基材表面上。重複數次磊晶沉積/部分蝕刻製程直至達到所要的厚度。
請參閱圖3A及圖3B，所示為形成具有低接觸電阻之源/汲極接觸結構之製造操作中的各種例示結構。
在圖3A中，根據圖1A繪示的切線131，移除摻雜汲極區110D’之上部分，以形成汲極區上表面140。為了易於描述，摻雜源極區110S’未繪示於圖3A或圖3B。汲極區上表面140為平行於鰭片上表面114的平坦表面。汲極區上表面140可另外包含非平行於鰭片上表面114的側壁部分，此側壁部分未繪示於圖3A或3B。舉例而言，汲極區上表面114包含垂直於鰭片上表面114的部分。可利用包含光微影及蝕刻製程的合適製程移除汲極區110D’之上部分。光微影製程包含形成光阻層(光阻)在基材(例如：FinFET結構)上、對光阻進行曝光以形成圖案、進行後曝光烘烤製程及對光阻進行顯影，以形成包含光阻的罩幕元件。接著，利用罩幕元件以保護基材的區域，而以蝕刻製程移除摻雜源/汲極區110D’及110S’的至少一部分。蝕刻製程可為RIE及/或其他合適的製程。許多其他蝕刻源/汲極區110D’及110S’的方法皆適合。如圖3A所示，汲極區上表面140係在鰭片上 表面114之上。在其他實施例中，汲極區上表面140係在鰭片上表面114之下。
在不同例示實施例中，藉由如沉積或成長製程的製造流程，形成非晶態層142在摻雜汲極區110D’上。非晶態層142包含半導體材料或半導體合金材料，且特別地，可為非晶態鍺層、非晶態矽層、非晶態矽鍺層或其他非晶態半導體或半導體合金層。雖然圖3A的具體例繪示非晶態層142形成在摻雜汲極區110D’上，在另一些實施例中，非晶態層142形成在基材102的其他區域上。在一些實施例中，可藉CVD(例如：LPCVD、ALCVD、UHVCVD、PECVD、RPCVD、任何合適的CVD)、任何合適的沉積製程或上述之任意組合而形成半導體材料。可藉沉積製程控制非晶態層142的厚度。
在非晶態層142上進行離子佈植，離子佈植並可利用任何適合的摻雜物。原位摻雜製程也可併入非晶態層142的沉積製程中。舉例而言，在形成n型FET的n型源/汲極區時可使用n型摻雜前驅物，例如膦及/或其他n型摻雜前驅物。藉由原位摻雜製程，可理想地控制並得到矽基材料的摻質濃度。舉例而言，非晶態層142可為以磷摻雜的n型重摻雜矽層(Si：P)。在一些實施例中，非晶態層142可為以砷摻雜的n型摻雜矽層。亦可包含形成n型摻雜矽層的其他摻質種類。在一些實施例中，磷摻質的濃度為5x1020atoms/cm3至7x1021atoms/cm3。非晶態層142也可為p型重摻雜矽層。舉例而言，非晶態層142以硼重摻雜。亦可包 含形成p型摻雜矽層的其他摻質種類，例如鎵或銦。
圖3B係繪示在非晶態層142的至少一部分上進行結晶製程後之圖3A的結構。在例示實施例中，結晶製程係利用磊晶摻雜汲極區110D’的結晶半導體結構為結晶基板，來將非晶態層142轉化成結晶層。
一種非晶態半導體材料層的例示結晶方法為固相磊晶(solid-phase epitaxial，SPE)再成長製程。SPE再成長製程包含退火製程，並利用晶種層的結晶半導體結構為結晶基板，以使非晶態半導體層結晶。SPE再成長可從介於晶種層與非晶態層的界面開始，並繼續進行至非晶態層的全部厚度。SPE再成長可使全部的非晶態層成為單晶半導體層。在此例示實施例中，退火製程可使SPE再成長在非晶態層142中發生，其係從非晶態層142與汲極區上表面140的界面開始。SPE再成長可利用磊晶摻雜汲極區110D’的結晶半導體結構做為結晶非晶態層142的結晶晶種層。結果是，SPE再成長使非晶態層142結晶。在一些實施例中，非晶態層142被摻雜有雜質，以促使或加速SPE再成長。在其他實施例中，可進行多次退火及結晶製程以達到所要的結果。
在一些實施例中，退火製程利用夠低的溫度以防止破壞結構或形成在結構內的裝置。在一例示中，非晶態層142包含非晶態鍺層，而磊晶摻雜汲極區110D’包含結晶鍺區，且SPE再成長的退火溫度為400℃至600℃。在其他例示中，非晶態層142包含非晶態矽層，而磊晶摻雜汲極區110D’包含結晶矽區，且SPE再成長的退火溫度為低於600 ℃。在其他例示中，非晶態層142包含非晶態SiGe層，且SPE再成長的退火溫度為500至550℃。由於SPE再成長，非晶態層142轉化成重摻雜磊晶層142’。
因為SPE再成長使重摻雜磊晶層142’呈現晶種層的晶體方向，重摻雜磊晶層142’可為各種不同晶體方向。如上所述，非晶態層142可由各種半導體材料及半導體合金材料組成。舉例而言，摻雜磊晶源極區110D’可由結晶矽組成，且可為各種不同晶體方向，例如(100)、(110)或(111)的晶體方向。再成長使非晶態層142呈現摻雜源極區110D’的晶體方向。
SPE再成長亦容許非晶態層142及摻雜源極區110D’為不同材料。舉例而言，可利用矽鍺摻雜磊晶汲極區110D’，以使包含非晶態矽或非晶態鍺材料其中之一者的非晶態層142結晶。尤其，當利用矽鍺摻雜磊晶汲極區110D’做為晶種層，使非晶態矽層或非晶態鍺層結晶，將使製得的結晶矽層或結晶鍺層發生應力或應變。舉例而言，利用矽鍺做為晶種層所形成之矽的重摻雜磊晶層142’會受到抗拉應力(tensile stress)，其中抗拉應力增加重摻雜磊晶層142’的電子遷移率。在另一例示中，利用矽鍺做為晶種層所形成之鍺的重摻雜磊晶層142’會受到抗壓應力(compressive stress)，其中抗壓應力增加重摻雜磊晶層142’的電洞遷移率。可選擇晶種層及非晶態層材料的各種其他組合，以使所獲得的重摻雜磊晶層142’具有一定程度的應力或應變。
因為不與結晶晶種層接觸，形成在除了摻雜源/ 汲極區110S’及110D’之基材區域上的非晶態層142之部分維持非晶態SPE再成長。接著，藉由蝕刻製程選擇性地移除剩餘的非晶態材料，其中蝕刻製程可例如為RIE製程、化學蝕刻製程(如HNO3：HF稀溶液)及/或其他合適的製程。非晶態材料的蝕刻遠較結晶材料快，因此，可獲得足夠的蝕刻選擇性，以選擇性移除剩餘的非晶態材料。取決於半導體結構的裝置設計及特殊需求，重摻雜磊晶層142’的厚度可為1nm至7nm。
接著，形成接觸層144在源/汲極區110S’及110D’的重摻雜磊晶層142’上。接觸層144可藉由自對準金屬矽化物(self-aligned silicide，salicide)製程而形成。自對準金屬矽化物製程涉及例如過渡金屬的沉積，以藉由如CVD的適合製程來形成薄材料層。自對準金屬矽化物製程涉及熱應用，以容許過渡金屬與主動區(源/汲極)中被暴露出的材料燒結，例如重摻雜磊晶層142’，以形成低電阻過渡金屬矽化物。典型的過渡金屬包含鎳、鈷、鎢、鉭、鈦、鉑、鉺、鈀或上述任意之組合。接觸層144包含矽化物材料，例如鎳矽化物(NiSi、NiSi2)、鎳-鉑矽化物(NiPtSi)、鎳-鉑-鍺矽化物(NiPtGeSi)、鎳-鍺矽化物(NiGeSi)、鐿矽化物(YbSi)、鉑矽化物(PtSi)、鉺矽化物(ErSi)、鈷矽化物(CoSi2)、鈦矽化物(TiSi2)、鉭矽化物(TaSi2)、其他合適的導體材料及/或上述任意之組合。藉化學蝕刻移除任何剩餘的過渡金屬，僅留下矽化物接觸窗在主動區。於後續製程步驟中，形成源/汲極接觸栓塞(未繪示)在矽化物材料上。 在一些實施例中，接觸栓塞包含鎢。在另一些實施例中，接觸栓塞包含其他金屬或金屬合金，例如鋁、銅、氮化鈦(TiN)或其他類似物。可利用適當的沉積及蝕刻方法形成接觸栓塞。
重摻雜磊晶層142’可至少藉由增加源/汲極區內帶電載子的穿隧效應而降低接觸電阻。根據本揭露，可藉適當調整重摻雜磊晶層142’的參數，而達到所要的接觸電阻值。在一些實施例中，可至少藉調整重摻雜磊晶層142’的摻雜等級，以降低接觸電阻，舉例而言，較高的摻雜等級會導致較低的接觸電阻。在一些實施例中，藉由擴大接觸面積以降低接觸電阻，其中接觸面積係介於電晶體區150的源/汲極區及重摻雜磊晶層142’之間。在一些實施例中，可藉增加重摻雜磊晶層142’的厚度，以降低接觸電阻。
後續製程可進一步形成各種接觸窗/介層窗/線及多層內連線特徵(例如：金屬層及內層介電層)在基材102上，其配置為連接各種特徵或結構。此些附加的特徵可提供至裝置的電性內連接。舉例而言，多層內連接包含介層窗及水平內連線，例如金屬線。從不同導體材料形成各種內連線特徵，其中導體材料包含但不限於銅及鎢。在一些實施例中，利用金屬鑲嵌及/或雙金屬鑲嵌製程以形成導電多層內連線結構。
根據本揭露，半導體結構內的重摻雜接觸層的優勢為，相較於其他接觸結構，可降低接觸電阻。根據本揭露，重摻雜接觸層的另一優勢為接觸層的n型及p型摻雜可 達到極高的摻雜等級，且最小化至底層材料的擴散。重摻雜接觸層也在半導體結構內留下最小的痕跡，因為層厚度可藉SPE製程準確地控制，且可減少至僅為數奈米。由於重摻雜接觸窗自動對準至源/汲極區，佈局設計規則沒有變化。再者，用以將介於源/汲極區及矽化物接觸層間之重摻雜接觸層併入至n通道FinFET源/汲極結構的佈局設計規則，係與針對p通道FinFET源/汲極結構的佈局設計規則相同。
請參閱圖4A及圖4B，其係繪示形成具有低接觸電阻的源/汲極接觸結構之製程操作中的各種例示結構。
在圖4A中，類似於上述參閱圖3A所述之製程，移除摻雜汲極區110D’的上部分，以形成汲極區上表面140。為了易於描述，摻雜源極區110S’未繪示於圖4A或圖4B。汲極區上表面140可為與鰭片上表面114平行的平坦表面。汲極區上表面140可另外包含側壁部分。舉例而言，汲極區上表面140包含垂直於鰭片上表面114的部分。可利用包含光微影及蝕刻製程的合適製程移除汲極區110D’的上部分。然而，如圖4A所示，蝕刻汲極區上表面140至低於鰭片上表面114的高度，且因為蝕刻製程而暴露出鰭片104的鰭片側壁部分146。再者，可至少透過調整蝕刻參數及條件而達成所要之汲極區上表面140與鰭片上表面114間的高度差以及所要之鰭片側壁部分146的暴露量。
類似上述參閱圖3A的製程，藉沉積或成長製程形成非晶態層142在摻雜汲極區110D’上，且可進一步藉由離子佈植製程摻雜非晶態層142。非晶態層142包含半導體 材料或半導體合金材料，例如但不限於非晶態鍺層、非晶態矽層、非晶態矽鍺層或其他非晶態半導體或半導體合金層。圖4A繪示非晶態層142設置在汲極區上表面140上。且由於也暴露出鰭片側壁部分146，非晶態層142也沉積在鰭片側壁部分146上。類似於參閱圖3A所描述的製程，也可形成非晶態層142在基材102的其他區域上。
在圖4B中，類似上述參閱圖3B的製程，利用磊晶摻雜汲極區110D’的結晶半導體結構做為結晶基板，以藉由退火製程使非晶態層142形成結晶。若鰭片104包含結晶半導體材料，與鰭片側壁部分146接觸之非晶態層142的部分也可利用鰭片側壁部分146的結晶半導體結構做為結晶基板而結晶。退火可使非晶態層142發生SPE再成長，可由非晶態層142及汲極區上表面140的界面開始，亦可由非晶態層142及鰭片側壁部分146的界面開始。SPE再成長利用磊晶摻雜汲極區110D’及鰭片側壁部分146的結晶半導體結構做為使非晶態層142結晶的晶體方向基板。因此，SPE再成長使非晶態層142根據汲極區110D’及鰭片側壁部分146的晶體方向形成結晶。在一些實施例中，雜質摻雜非晶態層142，以增益或加速SPE再成長。在其他實施例中，進行多次退火及結晶製程，以達到所要的結果。在不同實施例中，退火製程利用夠低的溫度，以防止對結構或形成在結構內的裝置造成破壞。由於SPE再成長，非晶態層142轉變為重摻雜磊晶層142’。
如上所述，SPE再成長提供重摻雜磊晶層142’ 呈現汲極區110D’及鰭片側壁部分146的晶體方向。SPE再成長容許非晶態層142及摻雜源極區110D’為不同材料。形成在除了源/汲極區110S’及110D’之基材區域上的非晶態層142之部分在SPE再成長時維持為非晶態，因為此部分不與晶體方向基板接觸。接著，透過蝕刻製程選擇性移除未結晶的非晶態材料。
然後，形成接觸層144在源/汲極區110S’及110D’的重摻雜磊晶層142’上。藉自對準金屬矽化物製程形成接觸層144。舉例而言，藉由如CVD的合適製程沉積過渡金屬以形成薄層，並運用熱燒結過渡金屬與主動區(源/汲極)暴露的材料，例如重摻雜磊晶層142’，以形成低電阻過渡金屬矽化物。可藉化學蝕刻移除剩餘的過渡金屬，僅留下矽化物接觸窗在主動區內。在後續製程步驟中可進一步形成源/汲極接觸栓塞(未繪示)在矽化物材料上。在一些實施例中，接觸栓塞包含鎢。在另一些實施例中，接觸栓塞包含其他金屬或金屬合金，例如鋁、銅或其類似物。可利用適當的沉積及蝕刻方法形成接觸栓塞。
暴露出鰭片側壁部分146的優勢為介於重摻雜磊晶層142’及穿過鰭片側壁部分146的電晶體區150的額外接觸面積會降低接觸電阻。根據本揭露，重摻雜接觸層的另一優勢為，n型及p型摻雜皆可在重摻雜磊晶層內達成極高的摻雜等級，並最小化至底層材料的擴散。再者，用以將介於源/汲極區及矽化物接觸層間之重摻雜接觸層併入至n通道FinFET源/汲極結構的佈局設計規則，係與針對p通道 FinFET源/汲極結構的佈局設計規則相同。
圖5係繪示形成具有較低接觸電阻的源/汲極結構之方法500的流程圖，其中較低之接觸電阻是與習知使用的源/汲極結構比較。可在方法500的各個步驟之間進行其他製程步驟，僅是為了明確而省略這些步驟。
方法500由半導體基材開始。舉例而言，半導體基材為主體矽晶圓。其他實施例中可使用其他半導體材料。方法500包含步驟502，圖案化半導體基材，以形成鰭片。鰭片呈垂直，即，鰭片實質上垂直於基材的表面，且鰭片可為矩形或梯形。在一些實施例中，鰭片具有圓角，其上表面及側壁相交。利用各種如反應性離子蝕刻或感應耦合電漿(inductively coupled plasma)蝕刻的乾式蝕刻技術，以形成鰭片。
方法500繼續進行步驟504，形成閘極堆疊在鰭片上，閘極堆疊具有第一側壁及第二側壁。形成閘極堆疊的步驟包含形成閘極介電材料在鰭片上，然後形成閘極電極在閘極介電材料之上。閘極介電材料的例示包含，但不限於，二氧化矽、氮化矽及高介電常數介電材料中的一或多者。閘極電極包含各種金屬及金屬合金層的堆疊，或多晶矽。
方法500繼續進行步驟506，形成鄰近於第一側壁的第一側壁間隙壁，及鄰近於第二側壁的第二側壁間隙壁。典型地同時以回蝕毯覆層形成第一及第二側壁間隙壁。在另一些實施例中，第一及第二側壁間隙壁是以二或多層材料所形成。
方法500繼續進行步驟508，在基材102上進行LDD離子佈植，以摻雜LDD區113。在鰭片結構內之相對的間隙壁間形成LDD區113。進行離子佈植，以形成LDD區113，且可使用任何合適的摻雜物。在佈植摻雜離子後，進行熱退火以趨入並活化摻質。
方法500繼續進行步驟510，蝕刻鰭片暴露的部分。鰭片暴露的部分為未被閘極堆疊或間隙壁覆蓋的部分。因為閘極堆疊及間隙壁係做為罩幕材料，以保護在其下方的鰭片，避免被蝕刻。持續蝕刻至鰭片被蝕刻的部分凹陷至低於隔壁的隔離材料。也可在鰭片被蝕刻的部分凹陷至低於隔壁的隔離材料前停止蝕刻製程。此暴露的凹陷界面做為後續材料磊晶成長的成核位置。
方法500繼續進行步驟512，磊晶成長材料在凹陷界面上，以形成源/汲極區。磊晶成長的材料可為矽基材料，且可藉磊晶沉積/部分蝕刻製程而形成。製程形成磊晶源/汲極區110S’及110D’在凹陷127內。摻雜製程也可包含原位進行或在沉積矽基材料後進行。摻雜磊晶源/汲極區亦可由相對的間隙壁111所定義的開口做自動對準。
方法500繼續進行步驟514，蝕刻源/汲極區內的矽基材料。移除摻雜汲極區110D’的上部分，以形成汲極區上表面140。為了易於描述，摻雜源極區110S’未繪示於圖式中。汲極區上表面140可為與鰭片上表面114平行的平坦表面。汲極區上表面140可為任何合適的形狀配置，且可另外包含不與鰭片上表面114平行的側壁部分。利用包含光 微影及蝕刻製程的合適製程移除汲極區110D’的上表面。根據一些實施例，汲極區上表面140在鰭片上表面114之上。根據另一些實施例，汲極區上表面140在鰭片上表面114之下。
方法500繼續進行步驟516，形成重摻雜磊晶接觸材料在源/汲極區內。首先，藉沉積或成長製程形成非晶態層142實質在摻雜源/汲極區110S’及110D’上。非晶態層142包含半導體材料或半導體合金材料。亦可形成非晶態層142實質在基材102的其他區域上。可藉沉積製程準確地控制非晶態層142的厚度。
離子佈植製程可原位進行或在沉積非晶態層142後進行，且可利用任何合適的摻雜物。n型及p型電晶體皆可利用適合的摻雜步驟製造。相較於結晶矽基材料的最大摻雜濃度，非晶態矽基材料的摻雜濃度可調整至較高水平，以提供降低接觸電阻的優勢。
接著使用結晶製程以使非晶態層142形成結晶，其中結晶製程係利用磊晶摻雜汲極區110D’及/或鰭片側壁部分146的結晶半導體結構做為結晶基板。使非晶態半導體材料層結晶的例示方法為SPE再成長。退火製程可使SPE再成長在非晶態層142中發生，從非晶態層142與汲極區上表面140的界面開始，及/或非晶態層142與鰭片側壁部分146的界面開始。由於SPE再成長，非晶態層142轉化成重摻雜磊晶層142’。
SPE再成長也可使重摻雜磊晶層142’呈現晶種 層的晶體方向，且可藉此使重摻雜磊晶層142’具有各種不同晶體方向。SPE再成長也容許非晶態層及摻雜源極區110D’為不同材料。
藉由蝕刻製程選擇性地移除未結晶的非晶態材料。重摻雜磊晶層142’的厚度可為1nm至10nm。
方法500繼續進行步驟518，形成接觸層在源/汲極區內，以提供電的連接。在此例示實施例中，接觸層為低電阻金屬矽化物。
相較於其他接觸結構，加入介於源/汲極區及矽化物接觸層間的重摻雜接觸層，以提供降低接觸電阻的優勢。根據本揭露，重摻雜接觸層的其他優勢為n型及p型摻雜皆可達成在接觸層內極高的摻雜等級，並最小化至底層材料的擴散。薄的重摻雜接觸層也可在半導體結構內留下最小的痕跡。因為重摻雜接觸自動對準到源/汲極區，佈局設計規則需要不發生變化。再者，用以將介於源/汲極區及矽化物接觸層間之重摻雜接觸層併入至n通道FinFET源/汲極結構的佈局設計規則，係與針對p通道FinFET源/汲極結構的佈局設計規則相同。
在一實施例中，具有降低的接觸電阻之半導體結構的形成方法包含形成鰭片在基材上，及形成閘極結構在鰭片上，閘極結構具有第一側壁及相對的第二側壁。此方法更包含形成第一側壁間隙壁鄰近於第一側壁，及形成第一源/汲極區鄰近於第一側壁間隙壁。介電層係形成在閘極結構、第一側壁間隙壁及第一源/汲極區上。接觸窗開口係形 成在穿過介電層，以使第一源/汲極區之部分被暴露出。形成摻雜非晶態材料層在閘極結構、第一側壁間隙壁及第一源/汲極的暴露部分上。此方法更包含使摻雜非晶態材料層之一部分結晶，以形成結晶材料區。
在另一實施例中，半導體結構包含在基材上的鰭片及在鰭片上的閘極結構。配置閘極結構為具有第一側壁及相對的第二側壁、鄰近於第一側壁的第一側壁間隙壁，及鄰近於第一側壁間隙壁的第一源/汲極。半導體結構更包含在閘極結構、第一側壁間隙壁及第一源/汲極上的介電層。形成配置穿過介電層的接觸窗開口，使第一源/汲極之部分暴露，且配置摻雜結晶材料層在第一源/汲極暴露之部分上。
在又一實施例中，結構包含在基材上的鰭片，鰭片具有上表面及一對相對的側表面，及在鰭片上的閘極結構，閘極結構具有第一側壁。結構更包含鄰近於第一側壁的第一側壁間隙壁，及在鰭片內且鄰近於第一側壁間隙壁的凹陷。凹陷配置為具有下表面及側壁。結構也包含第一源/汲極，第一源/汲極的部分設置在凹陷內，及在第一源/汲極上且直接在凹陷側壁之一部分上的摻雜結晶材料層。
須理解的是，「實施方式」部分，而非「發明內容」及「摘要」部分，是用以解釋申請專利範圍。「發明內容」及「摘要」部分列舉一或多個但並非全部本揭露中發明人思忖的例示實施例，因此，不應以任何方式用來限制本揭露及其附加的申請專利範圍。
上述摘要了許多實施例的特徵，以使本揭露所 屬技術領域中具有通常知識者較易理解本揭露的態樣。本揭露所屬技術領域中具有通常知識者應理解的是，在本揭露的基礎上，可設計或修飾其他製程及結構，以達到與這些實施例中相同的目的及/或實現相同的優點。本領域具有通常知識者也應了解，上述均等的架構並未脫離本揭露的精神及範圍，且在不脫離本揭露的精神及範圍下，可做出各種改變、替換及取代。
500‧‧‧方法
502‧‧‧形成鰭片在半導體基材上
504‧‧‧形成閘極堆疊
506‧‧‧形成側壁間隙壁
508‧‧‧進行輕摻雜汲極離子佈植
510‧‧‧蝕刻鰭片之一部分，以形成源/汲極區
512‧‧‧成長源/汲極區內的磊晶材料
514‧‧‧蝕刻源/汲極區內的磊晶材料
516‧‧‧形成重摻雜磊晶層
518‧‧‧形成矽化物接觸層

Claims (1)

  1. 一種半導體結構的製造方法，包含形成一鰭片在一基材上；形成一閘極結構在該鰭片上，該閘極結構具有一第一側壁及相對的一第二側壁；形成一第一側壁間隙壁鄰近於該第一側壁；形成一第一源/汲極鄰近於該第一側壁間隙壁；形成一摻雜非晶態材料層在該閘極結構上、該第一側壁間隙壁和該第一源/汲極之上；以及使該摻雜非晶態材料層之一部分結晶化，以形成一結晶材料區；其中該摻雜非晶態材料層之該部分是在該第一源/汲極上。
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