[go: up one dir, main page]

TW201803027A - 用以在高性能積體電路中整合鍺化物的方法 - Google Patents

用以在高性能積體電路中整合鍺化物的方法 Download PDF

Info

Publication number
TW201803027A
TW201803027A TW106110245A TW106110245A TW201803027A TW 201803027 A TW201803027 A TW 201803027A TW 106110245 A TW106110245 A TW 106110245A TW 106110245 A TW106110245 A TW 106110245A TW 201803027 A TW201803027 A TW 201803027A
Authority
TW
Taiwan
Prior art keywords
nmosfet
pmosfet
integrated circuit
fabricating
substrate
Prior art date
Application number
TW106110245A
Other languages
English (en)
Inventor
保羅 雷蒙 貝瑟
托爾斯滕 立爾
Original Assignee
蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 蘭姆研究公司 filed Critical 蘭姆研究公司
Publication of TW201803027A publication Critical patent/TW201803027A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D64/0111—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/014—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10P14/3211—
    • H10P76/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一種用以製作積體電路的方法，包含（a）提供一基板，該基板包括n型金屬氧化物半導體場效電晶體（NMOSFET）及p型金屬氧化物半導體場效電晶體（PMOSFET），其中NMOSFET及PMOSFET的通道區域包括鍺；（b）沉積並圖案化遮罩層，以遮蓋PMOSFET的通道區域，但不遮蓋NMOSFET的通道區域；（c）使基板的曝露表面鈍化；（d）移除遮罩層；及（e）在NMOSFET及PMOSFET上皆沉積金屬接觸層。

Description

用以在高性能積體電路中整合鍺化物的方法
本揭露內容涉及基板處理方法，尤其有關用以在高性能積體電路中整合鍺的方法。
於此所提供的先前技術描述之目的是為了概括呈現本揭露內容之背景。在此先前技術章節中所述之範圍內，本案列名之發明人的成果，以及在申請時不適格作為先前技術之實施態樣敘述，皆不明示或不暗示地被承認其為相對於本揭露內容之先前技術。
P通道金屬氧化物半導體場效電晶體（PMOSFET，P-channel metal oxide semiconductor field effect transistor）及N通道MOSFET（NMOSFET）係用於許多高性能積體電路中。對於進一步改善性能而言，降低接觸電阻是很重要的。雖然鎳矽化物（NiSi）提供良好的接觸電阻，但NiSi包括了Si，其係中間能隙功函數材料（0.65 eV）（類似鈷（Co）及鈦（Ti））且傾向於形成NiSi2 管狀物，因而使性能受到限制。
金屬絕緣體矽（MIS，metal insulator silicon）結構亦被用以降低接觸電阻。然而，於後續處理期間，絕緣體（通常為二氧化鈦（TiO2 ）或二氧化矽（SiO2 ））並不維持穩定。
用以降低接觸電阻之另一方法為使用Ti金屬與Si直接接觸。Ti金屬係利用物理氣相沉積（PVD，physical vapor deposition）來沉積並需要利用化學氣相沉積（CVD，chemical vapor deposition）所沉積之鈦氮化物（TiN）覆蓋層。隨著接觸尺寸縮小，TiN覆蓋層消耗大量的接觸填料且具有高電阻。製造者依靠昂貴的整合技術以回蝕高電阻的TiN覆蓋層並用較低電阻的金屬來填充接觸孔及/或金屬閘極。接面電阻及接觸材料電阻兩者皆需降低。
在雙矽化物整合（dual silicide integration）中，為NMOSFET及PMOSFET提供低接觸電阻涉及使用不同的材料。正在積極研究雙矽化物整合以降低矽化物與矽之間的電阻。在此整合中，矽化物的功函數被調整成到達能帶邊緣。候選者為：PMOSFET ＞ 0.8 eV（使用銥（Ir）鉑（Pt）或鋨（Os））及NMOSFET ＜ 0.3 eV（使用鉺（Er）、鐿（Yb）、鏑（Dy）或釓（Gd））。
已提出具有更高載子遷移率的其他通道材料來取代矽（Si）。舉例而言，鍺（Ge）具有比Si更高的電子及電洞遷移率。Ge是IV族元素（如同Si）且相容於當前的製造設備。
已證明Ge PMOSFET具有良好性能。然而，Ge NMOSFET由於高寄生電阻而具有較差的驅動電流。於金屬/Ge接面處的金屬費米能階（Fermi level）係釘紮至接近Ge價帶，這導致n型Ge的高位障及高接觸電阻（Rs）。需要降低Rs以改善Ge NMOSFET性能及實現Ge裝置。
一種用以製作積體電路的方法，包含下列步驟：（a）提供一基板，該基板包括n型金屬氧化物半導體場效電晶體（NMOSFET）及p型金屬氧化物半導體場效電晶體（PMOSFET），其中NMOSFET及PMOSFET的通道區域包括鍺；（b）沉積並圖案化遮罩層，以遮蓋PMOSFET的通道區域，但不遮蓋NMOSFET的通道區域；（c）使基板的曝露表面鈍化；（d）移除遮罩層；及（e）在NMOSFET及PMOSFET上皆沉積由單一金屬材料所製成的金屬接觸層。
關於其他特徵，於步驟（d）之後且在步驟（e）之前，在NMOSFET及PMOSFET的通道區域上沉積氧化物膜。使基板鈍化的步驟包含：將離子植入至NMOSFET的通道區域，該離子係選擇自由硫離子及硒離子所組成之群組。使基板鈍化的步驟包含：執行基板處理，其使用選擇自由銨硫化物（(NH4 )2 S）及硫醇基自組單分子層（SAM，self-assembled monolayer）所組成之群組。使基板鈍化的步驟包含：執行基板處理，其使用選擇自由液化之硒氯化物、硒氧氟化物及硒氧氯化物所組成之群組的液體。使基板鈍化的步驟包含：使基板曝露至選擇自由氫硫化物（H2 S）及氫硒化物（H2 Se）所組成之群組的電漿氣體化學物質。
關於其他特徵，PMOSFET及NMOSFET包括FINFET。PMOSFET及NMOSFET包括環繞式閘極（GAA，gate all around）電晶體。通道區域包括應變鍺。通道區域包括具有鍺濃度大於或等於85%的矽鍺。
一種用以製作積體電路的方法，包含下列步驟：（a） 提供一基板，該基板包括n型金屬氧化物半導體場效電晶體（NMOSFET）及p型金屬氧化物半導體場效電晶體（PMOSFET），其中NMOSFET及PMOSFET的通道區域係由鍺所製成；（b）在NMOSFET及PMOSFET的通道區域上方皆沉積由單一金屬材料所製成的金屬接觸層；（c）在金屬接觸層上沉積並圖案化遮罩層，以遮蓋PMOSFET的通道區域，但不遮蓋NMOSFET的通道區域；及（d）使NMOSFET的通道區域鈍化，但不使PMOSFET的通道區域鈍化。
關於其他特徵，該方法包括移除遮罩層。在步驟（a）之後且在步驟（b）之前，於NMOSFET及PMOSFET的通道區域上沉積氧化物膜。使NMOSFET的通道區域鈍化的步驟包含：透過金屬層而將離子植入至NMOSFET的通道區域，離子係選擇自由硫離子及硒離子所組成之群組。PMOSFET及NMOSFET包括FINFET。PMOSFET及NMOSFET包括環繞式閘極（GAA）電晶體。
關於其他特徵，通道區域包括應變鍺。通道區域包括具有鍺濃度大於或等於85%的矽鍺。
本揭露內容的更多應用領域將從實施方式章節、申請專利範圍及圖式而變得更易瞭解。以下實施方式及特定範例僅欲作為說明之目的，而不欲使其限制本揭露內容的範圍。
如以上所述般，可在Si上實現雙矽化物。矽化物的功函數（費米能階）係藉由接觸材料而釘紮並調整至到達能帶邊緣。候選者為：PMOSFET ＞ 0.8 eV = Ir、Pt、Os，及NMOSFET ＜ 0.3 eV = Er、Yb、Dy、Gd。如圖1所示，以上情況對於Si而言作用良好，如T. Nishimura、K. Kita、及A. Toriumi在Applied Physics Letter, 91, 123123 (2007)之中所述。然而，在使用Ge之基板的情況下，所有與Ge接觸的金屬落在由於費米能階釘紮所造成之能隙內的窄小範圍內。
現在參考圖2，對於Ge而言，電子位障高度並不因金屬功函數的改變而受到明顯調整，並且維持在約0.58V，如A. Dimoulas、P. Tsipas、及A. Sotiropoulos在Applied Physics Letter 89, 252110 (2006)之中所述。
現在參考圖3，若可使N型Ge鈍化但不使P型Ge鈍化，則單一金屬材料可產生二種功函數（見圖3中的畫圈區域）。如Thathachary等人在Applied Physics Letter 96, 152108中所述。這會產生二個位障高度：一個針對N及一個針對P（使用單一接觸金屬）。在一些範例中，接觸金屬包括鋁（Al）、鋯（Zr）、鎢（W）或鉭（Ta），但亦可使用其他材料。可使用硫（S）或硒（Se）將N型Ge鈍化，如以下所述。
雖然以下將藉由圖4A-7中的先STI整合（STI-first integration）方式來敘述本揭露內容，但亦可使用後STI（STI-last）方式。現在參考圖4A-4I，其顯示根據本揭露內容之高性能積體電路中整合鍺化物的範例。在圖4A中，其顯示包括矽層50之基板40。沉積並圖案化遮罩膜層52，以遮蓋矽層50的選擇部分。在圖4B中，其顯示於矽層50中蝕刻溝渠54之後的基板40。將膜沉積在溝渠54之中，以產生淺溝渠隔離（STI）區域56。舉例而言，膜可包括例如二氧化矽（SiO2 ）的氧化物，但亦可使用其他材料。
在圖4C中，其顯示於STI區域56之間蝕刻矽層50以產生溝渠60之後的基板40。在圖4D中，其顯示於溝渠60的下部沉積第一膜62之後的基板40。在一些範例中，第一膜62包括鬆弛矽鍺（Si1-x Gex ）膜。溝渠60的上部未被第一膜62填滿。
在圖4E中，其顯示於溝渠60的上部沉積第二膜64之後的基板40。在一些範例中，第二膜64包括應變鍺（Ge）膜。在其他範例中，第二膜包括具有Ge濃度大於或等於85%的SiGe。在圖4F中，其顯示於回蝕STI區域56而使第二膜64露出之後的基板40。
在圖4G中，其顯示於PMOSFET（但非NMOSFET）的第二膜64上方沉積並圖案化遮罩膜層70之後的基板40。雖然圖4G中的範例顯示二個PMOSFET 72排列在二個NMOSFET 74旁邊，但亦可使用其他排列。遮罩膜層70係選擇以於後續選擇性鈍化期間保護PMOSFET的第二膜64，如以下所述。
在圖4H中，其顯示於NMOSFET的第二膜64之鈍化75期間的基板40。在一些範例中，鈍化處理包括使用硫離子植入、使用硫醇基自組單分子層（SAM）的處理、使用銨硫化物(NH4 )2 S的處理、或使用氫硫化物（H2 S）電漿的處理。在一些範例中，使用氫硫化物（H2 S）電漿的處理係利用遠端電漿或感應耦合電漿（ICP，inductively coupled plasma）來執行。當使用硫醇基SAM時，碳膜可能留在表面上。可利用電漿來移除碳膜或在金屬沉積期間來處理碳膜。一些金屬可吸收碳而不會造成問題。
在一些範例中，鈍化處理包括使用根據SemiCon San Francisco (July 2015)中之「Plasma Implant Update」所述製程的硫離子植入，藉此以參照的方式將該文獻全部併入。在其他範例中，可使用氫硒化物（H2 Se）電漿、Se離子植入或曝露至例如Se2 Cl2 （為液相鈍化而液化）的Se基鹽、硒氧氟化物、及硒氧氯化物來執行鈍化。在一些範例中，使用H2 Se電漿的處理係利用遠端電漿或感應耦合電漿（ICP）來執行。
在一些範例中，使用(NH4 )2 S的硫化處理包括在預定溫度下於40%水性銨硫化物(NH4 )2 S溶液中處理基板達預定期間。在一些範例中，預定溫度介於20°C與95°C之間。在其他範例中，預定溫度介於60°C至80°C之間（例如70°C）。就僅作為例子而言，預定期間可為4至6分鐘（例如5分鐘）。在預定期間之後，清洗基板。就僅作為例子而言，可使用去離子（DI，deionized）水或異丙醇（IPA，isopropyl alcohol）來清洗基板。在清洗之後，可將基板吹乾。在一些範例中，使用分子氮（N2 ）將基板吹乾。關於進一步的細節，請見Thathachary等人在Applied Physics Letter 96, 152108 (2010)中的文獻，藉此以參照的方式將該文獻全部併入。
在圖4I中，其顯示於移除遮罩膜層70並在PMOSFET 72及NMOSFET 74及STI區域56的第二膜64上方沉積金屬層76之後的基板40。在一些範例中，在金屬層76之前，可先沉積薄氧化物膜77。在一些範例中，氧化物膜77包括SiO2 ，但亦可使用其他膜材料。可在後續步驟期間將金屬層76圖案化。
現在參考圖5，其顯示製作圖4A-4I之基板的方法100。在步驟104，在基板上沉積並圖案化遮罩層。在未受遮蓋區域中之矽層內蝕刻溝渠。在步驟108，移除遮罩層及在溝渠內沉積STI膜。在步驟110，蝕刻矽層以在STI區域之間產生溝渠。在步驟112，在溝渠的下部沉積第一膜。就僅作為例子而言，第一膜可包括鬆弛矽鍺（Si1-x Gex ），但亦可使用其他類型的膜。
在步驟116，在溝渠的上部沉積第二膜（例如具有Ge濃度大於或等於85%的應變鍺或SiGe）。在步驟118，回蝕STI膜以使應變鍺或SiGe露出。在步驟122，遮蓋PMOSFET的第二膜部分。NMOSFET的第二膜部分保持未受遮蓋。在步驟124，使NMOSFET的第二膜鈍化。在步驟126，將遮罩層剝除。在一些範例中，於步驟128沉積薄氧化物膜層（如SiO2 ）。在步驟130，沉積並圖案化金屬層。在一些範例中，金屬包括鋁（Al）、鋯（Zr）、鎢（W）或鉭（Ta），但亦可使用其他材料。
現在參考圖6A-6B，可用另一方式執行NMOSFET上方之第二膜的鈍化。在圖6A中，其顯示於基板40上沉積金屬層82之後且於使NMOSFET的第二膜鈍化之前的圖4F之基板40。在一些範例中，金屬層82包括鋁（Al）、鋯（Zr）、鎢（W）或鉭（Ta），但亦可使用其他材料。在圖3B中，在PMOSFET（但非NMOSFET）上方的金屬層82上沉積並圖案化遮罩層84。NMOSFET的第二膜之鈍化75係透過金屬層82來執行。
在一些範例中，經由具有足夠高的能量以穿透金屬層82之離子植入來執行透過金屬層82之鈍化。所使用之能量將取決於金屬層82的厚度。在一些範例中，在離子植入之後執行回火，以驅使S或Se離子穿透金屬層82。在一些範例中，在低於或等於600℃的溫度下執行回火。
現在參考圖7，其顯示製作圖6A-6B之基板的方法148。在圖5的步驟118之後，該方法接續步驟150並在基板上沉積金屬層。在一些範例中，金屬包括鋁（Al）、鋯（Zr）、鎢（W）或鉭（Ta），但亦可使用其他材料。在步驟154，在基板上沉積並圖案化遮罩層，以阻擋PMOSFET（但非NMOSFET）的第二膜之鈍化。在步驟158，透過金屬層使NMOSFET的第二膜鈍化。在步驟160，將遮罩剝除。
現在參考圖8-10，類似技術可運用在環繞式閘極（GAA）電晶體210。在圖8-9中，GAA電晶體210分別包括源極及汲極區域214及220。閘極區域224係形成在源極區域214與區域220之間的通道區域230周圍。可使用鍺（Ge）奈米線或SiGe奈米線（其中Ge濃度大於或等於85%）來形成通道區域230。部分電晶體可為PMOSFET 240且部分電晶體可為NMOSFET 242。在圖10中，通道區域230被氧化物層232及閘極區域224圍繞。
在沉積對應於閘極區域224的金屬閘極層之前，如以上所述般使對應於NMOSFET電晶體242之通道區域230的Ge或SiGe奈米線鈍化。在以類似圖4A-5中的方式沉積金屬閘極層之前，先遮蓋對應於PMOSFET 240之通道區域230。在一些範例中，金屬閘極層包括鋁（Al）、鋯（Zr）、鎢（W）或鉭（Ta），但亦可使用其他材料。選擇性地，在以類似圖6A-7中的方式沉積金屬閘極層之後，可執行遮蓋步驟。
先前描述在本質上僅作為說明性，而絕非意欲限制本揭露內容、其應用、或用途。本揭露內容之廣泛教示可以各種形式實施。因此，雖然本揭露內容包括特定範例，但由於當研究圖式、說明書、及以下申請專利範圍時，其他修改將變得輕易瞭解，故本揭露內容之真實範疇不應如此受限。應瞭解，在不改變本揭露內容之原理的情形下，可用不同順序（或同時）執行該方法之中的一或更多步驟。此外，雖然各個實施方式在以上敘述為具有某些特徵，但關於本揭露內容之任何實施方式所述之該些特徵其中任何一或更多者可在任何其他實施方式中實施、及/或與其特徵組合（即使並未明確描述該組合）。換言之，所述實施方式並不相互排斥，且一或更多實施方式彼此的置換仍保持在本揭露內容之範圍內。
使用包括「連接」、「嚙合」、「耦合」、「鄰近」、「在…旁」、「在…之上」、「上方」、「下方」、及「設置」之各種用語來描述元件之間（例如：模組、電路元件、半導體層等等之間）的空間與功能上的關係。除非明確地敘述為「直接」的情形下，否則當在上述揭露內容之中敘述第一與第二元件之間的關係時，此關係可為在第一與第二元件之間不存在其他中介元件的直接關係，但亦可為在第一與第二元件之間存在一或更多中介元件（空間上或功能上）的間接關係。如本文所使用般，詞組「A、B、及C其中至少一者」應理解為表示使用非互斥邏輯OR之邏輯（A OR B OR C），而不應理解為表示「A之至少一者、B之至少一者、及C之至少一者」。
40‧‧‧基板
50‧‧‧矽層
52‧‧‧遮罩膜層
54‧‧‧溝渠
56‧‧‧STI區域
60‧‧‧溝渠
62‧‧‧第一膜
64‧‧‧第二膜
70‧‧‧遮罩膜層
72‧‧‧PMOSFET
74‧‧‧NMOSFET
75‧‧‧鈍化
76‧‧‧金屬層
77‧‧‧氧化物膜
82‧‧‧金屬層
84‧‧‧遮罩層
100‧‧‧方法
104～130‧‧‧步驟
148‧‧‧方法
150～160‧‧‧步驟
210‧‧‧GAA電晶體
214‧‧‧源極區域
220‧‧‧汲極區域
224‧‧‧閘極區域
230‧‧‧通道區域
232‧‧‧氧化物層
240‧‧‧PMOSFET
242‧‧‧NMOSFET
從實施方式及隨附圖式將更能充分瞭解本揭露內容，其中：
圖1係說明關於雙矽化物整合之金屬費米能階的圖表；
圖2係說明電子位障高度作為金屬功函數之函數的圖表；
圖3係說明理想Schottky極限及費米能階釘紮（Fermi level pinning）的圖表；
圖4A係根據本揭露內容之示範基板的側面橫剖面圖，基板包括矽層及遮罩膜層；
圖4B係根據本揭露內容之示範基板的側面橫剖面圖，其係於蝕刻溝渠及沉積膜以形成淺溝渠隔離（STI，shallow trench isolation）區域之後；
圖4C係根據本揭露內容之示範基板的側面橫剖面圖，其係於蝕刻STI區域之間的矽以產生溝渠之後；
圖4D係根據本揭露內容之示範基板的側面橫剖面圖，其係於STI區域之間的溝渠下部沉積第一膜之後；
圖4E係根據本揭露內容之示範基板的側面橫剖面圖，其係於STI區域之間的溝渠上部沉積第二膜之後；
圖4F係根據本揭露內容之示範基板的側面橫剖面圖，其係於回蝕STI區域以露出第二膜之後；
圖4G係根據本揭露內容之示範基板的側面橫剖面圖，其係於PMOSFET的第二膜上方沉積遮罩膜層之後；
圖4H係根據本揭露內容之示範基板的側面橫剖面圖，其係於NMOSFET的第二膜之鈍化期間；
圖4I係根據本揭露內容之示範基板的側面橫剖面圖，其係於移除遮罩膜層並沉積金屬層之後；
圖5係根據本揭露內容之流程圖，其顯示用以製作圖4A-4I之基板之示範方法的步驟；
圖6A係根據本揭露內容之圖4F之示範基板的側面橫剖面圖，其係於基板上沉積金屬層之後；
圖6B係根據本揭露內容之圖6A之示範基板的側面橫剖面圖，其包括形成在PMOSFET上方之金屬層上的遮罩及透過金屬層進行NMOSFET的通道鈍化；
圖7係根據本揭露內容之流程圖，其顯示用以製作圖6A-6B之基板之示範方法的步驟；及
圖8-10係根據本揭露內容之環繞式閘極電晶體之範例的立體圖。
在這些圖式中，參考符號可能再次使用以識別類似及/或相同元件。
100‧‧‧方法
104~130‧‧‧步驟

Claims (18)

  1. 一種用以製作積體電路的方法，包含下列步驟： （a）提供一基板，該基板包括n型金屬氧化物半導體場效電晶體（NMOSFET，n-type metal oxide semiconductor field effect transistor）及p型金屬氧化物半導體場效電晶體（PMOSFET，p-type metal oxide semiconductor field effect transistor），其中該NMOSFET及該PMOSFET的通道區域包括鍺； （b） 沉積並圖案化遮罩層，以遮蓋該PMOSFET的該通道區域，但不遮蓋該NMOSFET的該通道區域； （c） 使該基板的曝露表面鈍化； （d）移除該遮罩層；及 （e）在該NMOSFET及該PMOSFET上皆沉積金屬接觸層。
  2. 如申請專利範圍第1項之用以製作積體電路的方法，在步驟（d）之後且在步驟（e）之前更包含：在該NMOSFET及該PMOSFET的該些通道區域上沉積氧化物膜。
  3. 如申請專利範圍第1項之用以製作積體電路的方法，其中使該基板鈍化的步驟包含：將離子植入至該NMOSFET的該通道區域，該離子係選擇自由硫離子及硒離子所組成之群組。
  4. 如申請專利範圍第1項之用以製作積體電路的方法，其中使該基板鈍化的步驟包含：執行基板處理，其使用選擇自由銨硫化物（(NH4 )2 S）及硫醇基自組單分子層（SAM，self-assembled monolayer）所組成之群組。
  5. 如申請專利範圍第1項之用以製作積體電路的方法，其中使該基板鈍化的步驟包含：執行基板處理，其使用選擇自由液化之硒氯化物、硒氧氟化物及硒氧氯化物所組成之群組的液體。
  6. 如申請專利範圍第1項之用以製作積體電路的方法，其中使該基板鈍化的步驟包含：使該基板曝露至選擇自由氫硫化物（H2 S）及氫硒化物（H2 Se）所組成之群組的電漿氣體化學物質。
  7. 如申請專利範圍第1項之用以製作積體電路的方法，其中該PMOSFET及該NMOSFET包括FINFET。
  8. 如申請專利範圍第1項之用以製作積體電路的方法，其中該PMOSFET及該NMOSFET包括環繞式閘極（GAA，gate all around）電晶體。
  9. 如申請專利範圍第1項之用以製作積體電路的方法，其中該些通道區域包括應變鍺。
  10. 如申請專利範圍第1項之用以製作積體電路的方法，其中該些通道區域包括具有鍺濃度大於或等於85%的矽鍺（SiGe）。
  11. 一種用以製作積體電路的方法，包含下列步驟： （a） 提供一基板，該基板包括n型金屬氧化物半導體場效電晶體（NMOSFET，n-type metal oxide semiconductor field effect transistor）及p型金屬氧化物半導體場效電晶體（PMOSFET，p-type metal oxide semiconductor field effect transistor），其中該NMOSFET及該PMOSFET的通道區域係由鍺所製成； （b）在該NMOSFET及該PMOSFET的該些通道區域上方皆沉積由單一金屬材料所製成的金屬接觸層； （c）在該金屬接觸層上沉積並圖案化遮罩層，以遮蓋該PMOSFET的該通道區域，但不遮蓋該NMOSFET的該通道區域；及 （d）使該NMOSFET的該通道區域鈍化，但不使該PMOSFET的該通道區域鈍化。
  12. 如申請專利範圍第11項之用以製作積體電路的方法，更包含移除該遮罩層。
  13. 如申請專利範圍第11項之用以製作積體電路的方法，在步驟（a）之後且在步驟（b）之前更包含：在該NMOSFET及該PMOSFET的該些通道區域上沉積氧化物膜。
  14. 如申請專利範圍第11項之用以製作積體電路的方法，其中使該NMOSFET的通道區域鈍化的步驟包含：透過該金屬層而將離子植入至該NMOSFET的該通道區域，該離子係選擇自由硫離子及硒離子所組成之群組。
  15. 如申請專利範圍第11項之用以製作積體電路的方法，其中該PMOSFET及該NMOSFET包括FINFET。
  16. 如申請專利範圍第11項之用以製作積體電路的方法，其中該PMOSFET及該NMOSFET包括環繞式閘極（GAA，gate all around）電晶體。
  17. 如申請專利範圍第11項之用以製作積體電路的方法，其中該些通道區域包括應變鍺。
  18. 如申請專利範圍第11項之用以製作積體電路的方法，其中該些通道區域包括具有鍺濃度大於或等於85%的矽鍺（SiGe）。
TW106110245A 2016-04-01 2017-03-28 用以在高性能積體電路中整合鍺化物的方法 TW201803027A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/088,498 2016-04-01
US15/088,498 US9553031B1 (en) 2016-04-01 2016-04-01 Method for integrating germanides in high performance integrated circuits

Publications (1)

Publication Number Publication Date
TW201803027A true TW201803027A (zh) 2018-01-16

Family

ID=57795185

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106110245A TW201803027A (zh) 2016-04-01 2017-03-28 用以在高性能積體電路中整合鍺化物的方法

Country Status (4)

Country Link
US (1) US9553031B1 (zh)
KR (1) KR102277189B1 (zh)
CN (1) CN107452683A (zh)
TW (1) TW201803027A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI832351B (zh) * 2021-07-30 2024-02-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735576A (zh) * 2017-04-25 2018-11-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109994368B (zh) * 2017-12-29 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11222964B2 (en) 2019-07-08 2022-01-11 Tokyo Electron Limited Multiple planes of transistors with different transistor architectures to enhance 3D logic and memory circuits
US11362096B2 (en) * 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
DE102020110792B4 (de) 2019-12-27 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP4940682B2 (ja) * 2005-09-09 2012-05-30 富士通セミコンダクター株式会社 電界効果トランジスタおよびその製造方法
JP2007220755A (ja) * 2006-02-14 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
US8580624B2 (en) * 2011-11-01 2013-11-12 International Business Machines Corporation Nanowire FET and finFET hybrid technology
KR101655622B1 (ko) * 2013-12-20 2016-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 웰 도핑을 위한 메커니즘을 포함하는 반도체 디바이스 구조물 및 그 제조방법
KR102219678B1 (ko) * 2014-08-12 2021-02-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI832351B (zh) * 2021-07-30 2024-02-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US12446269B2 (en) 2021-07-30 2025-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanosheets on silicon-on-insulator substrate

Also Published As

Publication number Publication date
KR20170113171A (ko) 2017-10-12
CN107452683A (zh) 2017-12-08
KR102277189B1 (ko) 2021-07-14
US9553031B1 (en) 2017-01-24

Similar Documents

Publication Publication Date Title
TWI406394B (zh) 具有用以隔離裝置之虛設結構的積體電路
CN103378136B (zh) 用于具有高k金属栅极的NFET的结构和方法
TWI585980B (zh) 用於非平面電晶體之鎢閘極技術（二）
TW201803027A (zh) 用以在高性能積體電路中整合鍺化物的方法
JP2020074389A (ja) ホウ素ドープゲルマニウムの濃度が高いトランジスタ
US20050139928A1 (en) Methods for integrating replacement metal gate structures
CN107134455A (zh) 具有变化阈值电压的半导体装置及其制造方法
KR101682775B1 (ko) 직렬 연결 트랜지스터 구조물 및 이의 제조 방법
TW201034126A (en) Dual high-k oxides with SiGe channel
TWI540681B (zh) 簡化的閘極優先高介電常數金屬閘極製造流程
WO2012087660A2 (en) Semiconductor device contacts
US20110195556A1 (en) Power mosfet with a gate structure of different material
JP5669752B2 (ja) チャネル半導体合金を備えたトランジスタにおける堆積不均一性の低減によるスレッショルド電圧ばらつきの低減
US9478468B1 (en) Dual metal contact scheme for CMOS devices
US9646823B2 (en) Semiconductor dielectric interface and gate stack
TWI581319B (zh) 半導體裝置及製造方法
TW201939752A (zh) 半導體結構
CN103594349B (zh) 形成具有栅极电极的替换栅极结构的方法
US9390913B2 (en) Semiconductor dielectric interface and gate stack
JP2006518547A (ja) 半導体装置の製造方法とそのような方法により得られる半導体装置
US20160049370A1 (en) Methods of forming mis contact structures for semiconductor devices by selective deposition of insulating material and the resulting devices
US7915695B2 (en) Semiconductor device comprising gate electrode
TWI682502B (zh) 半導體裝置之形成方法
TWI854525B (zh) 半導體裝置、其製造方法及在金屬閘極結構的上方形成連續的金屬蓋的方法
US12532499B2 (en) Semiconductor device and manufacturing method thereof