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TW201939752A - 半導體結構 - Google Patents

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TW201939752A
TW201939752A TW107126757A TW107126757A TW201939752A TW 201939752 A TW201939752 A TW 201939752A TW 107126757 A TW107126757 A TW 107126757A TW 107126757 A TW107126757 A TW 107126757A TW 201939752 A TW201939752 A TW 201939752A
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TW
Taiwan
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metal layer
layer
semiconductor
source
semiconducting
Prior art date
Application number
TW107126757A
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English (en)
Inventor
楊哲維
林浩雄
Original Assignee
台灣積體電路製造股份有限公司
國立臺灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 台灣積體電路製造股份有限公司, 國立臺灣大學 filed Critical 台灣積體電路製造股份有限公司
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Abstract

本揭示敘述半導體裝置例如電晶體，其包括位於基板上方、作為通道區之薄的半導金屬層。此薄的半導金屬層具有能隙開口並表現出半導體性質。所述的半導體裝置包括源極/汲極區，此源極/汲極區包括較厚的半導金屬層，位於作為通道區之薄的半導金屬層上方。此較厚的半導金屬層表現出金屬性質。用於源極/汲極區的半導金屬包括相同於或相似於通道區的半導金屬的半導金屬材料。

Description

半導體結構
本揭示係關於半導體結構的製造。在一些實施方式中，本揭示係關於形成包括半導金屬特徵的半導體電晶體的製程。
互補式金屬氧化物半導體(Complementary metal oxide semiconductor,CMOS)電晶體是積體電路的一些組成部分。互補式金屬氧化物半導體電晶體一般上包括半導體基板、位於半導體基板之上或之內的通道層、位於通道層之上的閘極氧化物層及閘極堆疊、以及位於半導體基板的表面中的源極和汲極擴散區域。閘極堆疊和互補式金屬氧化物半導體電晶體的源極及汲極擴散區中具有電接觸(electrical contact)。在互補式金屬氧化物半導體的製程中，高介電係數介電材料作為柵極絕緣層，而且也在互補式金屬氧化物半導體裝置中使用金屬閘極。
半導體材料的低電阻接觸(low resistance contacts)對半導體裝置的性能和可靠性而言非常重要。隨著互補式金屬氧化物半導體電晶體尺寸的減小，傳統的矽基板被一些半導體材料例如砷化鎵銦(InGaAs)所取代。因 此，在金屬-半導體結構的設計和製造上，在金屬-半導體接面(junction)例如介於金屬接觸(metal contact)及源極/汲極區的半導體材料之間提供低電阻接觸(low resistance contacts)是重要的一個目標。
本揭示提供一種半導體結構。此半導體結構包含基板、通道區及源極/汲極結構。通道區至少部份地位於基板上方，並包括由半導金屬材料所製成的第一半導金屬層及第二半導金屬層。第一半導金屬層具有半導體性質。源極/汲極結構位於基板上方並相鄰於通道區。第二半導金屬層係由與第一半導金屬層相同的半導金屬材料所製成，並具有金屬性質。
100‧‧‧晶圓
120‧‧‧基板
130‧‧‧第一半導金屬層
140‧‧‧高介電係數介電層
150‧‧‧界面層
210‧‧‧凸起的介電質區(高介電係數閘極介電層、高介電係數介電層、閘極介電層)
220‧‧‧上表面
230‧‧‧凹部區
240‧‧‧表面
310‧‧‧第二半導金屬層
320‧‧‧上表面
410‧‧‧第一部分(閘極電極)
420‧‧‧第二部分(源極/汲極區)
430‧‧‧第一半導金屬層130的第一部分
440‧‧‧第一半導金屬層130的第二部分(通道區)
500‧‧‧電晶體裝置
510‧‧‧閘極結構
520‧‧‧源極/汲極結構
550‧‧‧底表面
560‧‧‧表面
600‧‧‧電晶體
610‧‧‧閘極電極
710‧‧‧淺溝渠隔離區
720‧‧‧空白區
810‧‧‧電晶體
812‧‧‧閘
814‧‧‧源極/汲極區
820‧‧‧第一區域
830‧‧‧第二區域
840‧‧‧覆蓋層
900‧‧‧製程
910‧‧‧操作
920‧‧‧操作
930‧‧‧操作
940‧‧‧操作
950‧‧‧操作
960‧‧‧操作
500A‧‧‧電晶體裝置
500B‧‧‧電晶體裝置
500C‧‧‧電晶體裝置
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T2'‧‧‧厚度
T3‧‧‧第三厚度
T4‧‧‧第四厚度
自以下詳細描述結合附圖閱讀時可以最佳地理解本揭示的態樣。除非內文中另有指示，否則圖式中相同的參考標號表示類似的元件或動作。圖式中各元件的尺寸和相對位置不一定按比例繪製。實際上，為了論述的清楚性，各特徵之尺寸可任意地增加或縮減。
第1圖至第4圖根據本揭示的一些實施方式，示例性繪示在各種製造階段中，半導體結構的橫截面圖。
第5A圖至第5C圖根據本揭示的一些實施方式，繪示示例性的裝置。
第6圖根據本揭示的一些實施方式，繪示另一個示例性的裝置。
第7圖根據本揭示的一些實施方式，繪示示例性的裝置的系統。
第8A圖及第8B圖根據本揭示的一些實施方式，繪示另一個示例性的裝置的系統。
第9圖根據本揭示的一些實施方式，繪示示例性的製造步驟的順序。
在此根據一些實施方式所敘述的技術中，在製程中利用半導金屬材料(semimetal materials)的性質，以獲得具有均勻接觸(homogenous contacts)的半導體結構。舉例而言，電晶體的接觸(contact)和源極/汲極區具有相同的半導金屬材料，而且/或且電晶體的源極/汲極區和通道層具有相同的半導金屬材料。
在此所敘述的各種實施方式是根據觀察半導金屬材料特徵所表現出的金屬性質，例如大尺度下所表現出的與金屬相似的導電性，以及小尺度下所表現出的半導體性質，例如能隙開口(bandgap opening)。根據一些實施方式，於此所敘述的一個示例性的半導體結構包括作為通道層、並由半導金屬材料，例如鉍(Bi)所製成的一薄層，以及作為源極/汲極區並且較厚的、含有半導金屬，例如相同的鉍材料的區域。較薄的半導金屬通道層表現出半導體性質。 較厚的半導金屬源極/汲極區表現出金屬性質，例如導電性。半導體結構如電晶體亦包括高介電係數(high-k)金屬閘極，高介電係數金屬閘極位於通道層上方，並且包括高介電係數介電層及閘極電極。高介電係數介電層位於通道層上方，而閘極電極位於高介電係數介電層上方。可藉由使用和源極/汲極區相同的半導金屬材料，通過和源極/汲極區相同的層來製作閘極電極。或可藉由使用不同的導電材料例如金屬或金屬化合物來製作閘極電極，以形成為一個獨立的層。
在此所敘述的技術亦包括製造半導體結構的示例性方法。舉例而言，此半導體結構可以是電晶體，此電晶體具有位於不同區域之間的電接觸(electrical contacts)。舉例而言，不同區域例如材料相同的通道層及源極/汲極區，材料例如具有相同的半導金屬材料。舉例而言，在一實施方式中，形成薄的半導金屬層(即第一半導金屬層)於基板上方。第一半導金屬層(first semimetal layer)薄於第一閾值，以使得第一半導金屬層表現出半導體性質，例如可藉由使用電場或閘控(gating)來控制電導率。舉例而言，當第一半導金屬層為鉍時，第一半導金屬層的厚度係小於10nm。形成高介電係數介電層於第一半導金屬層上方，並對高介電係數介電層進行圖案化，以形成凸起的介電質區。形成第二半導金屬層(第二半導金屬層)於第一半導金屬層上方。對第二半導金屬層進行圖案化，以形成源極/汲極區。此源極/汲極區相鄰於凸起的介電質區。源極/汲 極區具有大於第二閾值的厚度(或高度)。舉例而言，當源極/汲極區為鉍時，源極/汲極區的厚度相等於或大於10nm，以使得半導金屬源極/汲極區表現出金屬性質，即具有適用於半導體裝置或半導體結構的金屬材料電子性質，例如電導率不等於零。在一實施例中，當第二半導金屬層及第一半導金屬層包括相同的半導金屬材料，且第二半導金屬層及位於源極/汲極區下方的第一半導金屬層的總和表現出大於第二閾值的厚度，則第二半導金屬層及位於源極/汲極區下方的第一半導金屬層一起表現出金屬性質，例如導電性。因此，在一實施例中，第二半導金屬層的厚度並沒有大於第二閾值(對於鉍而言為10nm，舉例而言)，而第一半導金屬層及第二半導金屬層(即源極/汲極區)的厚度總和大於第二閾值(對於鉍而言為10nm，舉例而言)。
當源極/汲極區本身表現出金屬性質，且源極/汲極區及通道層包括相同的半導金屬材料(例如鉍)時，可將金屬(例如源極/汲極區)-半導體(例如通道層)接面控制為合適的低接觸電阻(contact resistance)值。此外，在此所敘述的接面的製造過程的實施方式是簡單且符合成本效益的。
在一些實施方式中，也可以藉由對第二半導金屬層進行圖案化，以製造閘極電極。亦即在一些實施方式中，第二半導金屬層可形成於凸起的介電質區上方，而且第二半導金屬層的厚度可大於第二閾值(對於鉍而言為10nm，舉例而言)。在這些實施方式中，在對第二半導金屬進 行圖案化後，第二半導金屬層的第一部分維持位於凸起的介電質區的上方，並被介電質區從薄的鉍通道層隔開。第一部分配置為閘極電極。第二半導金屬層的第二部分配置為源極/汲極區，且第二部分係和第一部分彼此分離。
本揭示在此提供許多不同實施方式或實施例，用於實現本揭示的不同特徵。以下敘述部件、數值、操作、材料、配置或其類似的具體實施例，以簡化本揭示。這些當然僅為實施例，並且不是意欲作為限制。亦考量了其他部件、數值、操作、材料、配置或其類似。舉例而言，在隨後的敘述中，第一特徵在第二特徵上方或在第二特徵上的形成，可包括第一特徵及第二特徵形成為直接接觸的實施方式，亦可包括有另一特徵可形成在第一特徵及第二特徵之間，以使得第一特徵及第二特徵可不直接接觸的實施方式。另外，本揭示在各實施例中可重複參考標號及/或字母。此重複是為了簡化及清楚之目的，且本身不指示所論述各實施方式及/或配置之間的關係。
此外，本文中可使用空間性相對用詞，例如「下方(beneath)」、「低於(below)」、「下(lower)」、「之上(above)」、「上(upper)」及其類似用語，係利於敘述圖式中一個元件或特徵與另一個元件或特徵的關係。這些空間性相對用詞本意上涵蓋除了圖中所繪示的位向之外，也涵蓋使用或操作中之裝置的不同位向。設備也可被轉換成其他位向(旋轉90度或其他位向)，因此本文中使用的空間性相對描述以應做類似的解釋。
在以下的敘述中闡述某些具體細節，以提供對本揭示的各種實施方式的透徹理解。然而，本領域技術人員可理解的是，可以在沒有這些具體細節的情況下實施本揭示。在其他的情形中，為了避免不必要地模糊本揭示的實施方式的敘述，因此並沒有詳細描述與電子元件和製造技術相關之眾所周知的結構。
除非上下文另有說明，否則在整個說明書和申請專利範圍中，術語「包含(comprise)」及其變化，例如「包含(comprises)」和「包含(comprising)」應理解為開放式的用語，即「包括但不限於」。
在本文中所使用的第一、第二與第三之詞彙僅為了區分動作或結構的多個例子，不必然表示順序。
在說明書全文中，對「一實施方式(one embodiment)」或「一實施方式(an embodiment)」表示至少一種實施方式中，結合了此實施方式所敘述的特定特徵、結構或特性。因此，「在一實施方式中(in one embodiment)」或「在一實施方式中(in an embodiment)」並不一定指的是相同的實施方式。另外在一或多個實施方式中，可以以任何合適的方式結合特定的特徵、結構或特徵。
於本文中，除非內文中對於冠詞有所特別限定，否則「一」與「該」可泛指單一個或多個。應注意的是，除非內文中另有指示，否則術語「或」一般上包括「及/或」。
以下的敘述以電晶體作為本文適用的半導體結構的一個實施例；然而本文並不限於僅適用於電晶體。下文 亦適用於非電晶體的其他類型半導體結構，例如在具有半導體性質的特徵以及具有導電性(例如金屬性質)的特徵之間提供低電阻接觸(low resistance contacts)的接面。
第9圖繪示一示例性的製造電晶體的製程900。此電晶體包括由半導金屬材料所製成的通道層及源極/汲極區。參照第9圖及第1圖，在示例性的操作910中，提供晶圓100。晶圓100包括基板120。基板120包括具有晶體結構的矽基板及/或其它的元素半導體，例如鍺。或者地或另外地，基板120包括化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、砷化銦(indium arsenide)、砷化銦鎵(indium gallium arsenide,InGaAs)及/或磷化銦(indium phosphide)。此外基板120亦包括絕緣層上覆矽(silicon-on-insulator,SOI)結構。基板120亦可為其他合適的基板，均包括於本揭示中且非限制性的。基板120可包括磊晶層(epitaxial layer)及/或可受到應變處理(strained)以提高性能。基板120亦可包括取決於設計要求的各種摻雜配置例如p型基板及/或n型基板，以及各種摻雜區域例如p型阱及/或n型阱。
在示例性的操作920中，形成具有第一厚度T1的第一半導金屬層130於基板120上方。第一半導金屬層130係由合適的半導金屬材料所形成，包括但不限於鉍(Bi)、灰錫(α-Sn)、石墨、砷(As)、銻(Sb)及其他合適的半導金屬。其他合適的半導金屬材料(或具有半導金屬性質的材料)可包括二維(單層)材料，例如砷烯(arsenene)、銻 烯(antimonene)、磷烯(phosphorene)、石墨烯(graphene)、錫烯(stanine)或鍺烯(germanene)。在一實施例中，第一半導金屬層130是鉍(Bi)層。可使用各種合適的方法來沉積第一半導金屬層130，包括但不限於熱沉積製程(thermal deposition process)例如化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、遠程氧氣清除(remote oxygen scavenging)、分子束沉積(molecular beam deposition)、電漿製程例如物理氣相沉積(physical vapor deposition,PVD)及離子化物理氣相沉積(ionized PVD)、電鍍或其他合適的製程。
在一實施例中，第一半導金屬層130的第一厚度T1低於第一閾值，低至使得第一半導金屬層130表現出半導體性質。在使用鉍(Bi)的實施例中，第一厚度T1係小於10nm。亦即第一鉍層(第一半導金屬層)130係薄於10nm，並表現出半導體性質。由於半導金屬材料的電子態(electronic state)可隨著環境溫度而變化，因此可根據第一半導金屬層130中所使用的半導金屬材料以及依照環境溫度來確定第一閾值。舉例而言，在一些實施例中，第一半導金屬層130的第一厚度T1係小於2nm，以在室溫(即約20℃)下表現出半導體性質。此外，第一閾值可以大於10nm或可以小於10nm，依照所使用的半導金屬而定。在一實施方式中，第一厚度T1在約1.5nm至約9.5nm的第一範圍內。
或者地或另外地，可以在第一半導金屬層130 上進行各種製程，以引人、提高以及/或者調整半導金屬層130的半導體性質。舉例而言，可對第一半導金屬層130進行圖案化、應變處理(straining)及/或表面摻雜，以使第一半導金屬層130表現出半導體性質，並表現類似於半導體材料。
如在此所提及的，材料的半導體性質或材料的狀態表示對於材料或材料的狀態而言，其費米能階(Fermi level,EF)位於已填滿的價帶(valence band)和空的導帶(conduction band)之間的間隙(gap)，意即具有能隙(bandgap)，且能隙大於零並小於4電子伏特(eV)。正常狀態下的半導金屬材料並不包括能隙。在此所使用的術語「能隙開口(bandgap opening)」是指在能隙存在於半導金屬材料的電子態，使得半導金屬材料表現出半導體性質的半導金屬材料的某個狀態。如在此所敘述的，可以通過圖案化、應變處理(straining)及/或表面摻雜，以及其他合適的方法中的一或多個方法使第一半導金屬層130的第一厚度T1小於第一閾值，來達到由半導金屬材料所製成的第一半導金屬層130的能隙開口(bandgap opening)。
在示例性的操作930中，形成高介電係數(high dielectric constant)介電層140於第一半導金屬層130上方。在一些實施方式中，高介電係數介電材料係選自氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、其組合及/或其他合適的材料中的一或多個。高介電係數介 電材料包括介電常數值大於熱氧化矽的介電常數值(大約為3.9)。在某些應用中，可包括介電常數值大於6的介電材料。根據設計要求，可使用介電常數值等於或大於7的介電材料。
可以通過原子層沉積(atomic layer deposition,ALD)或其他合適的技術形成高介電係數介電層140。在一實施例中，高介電係數介電層140的厚度為大約10埃(angstrom,Å)至大約30埃或其他合適的厚度，取決於設計和製程要求或變化。
在一些實施方式中，可選地，可使用任何合適的製程來形成含有熱氧化物(thermal oxide)或化學氧化(chemical oxide)的界面層150，例如BiOx或BiNy。界面層150的厚度為大約5埃至大約10埃，並不大於10埃，且可形成於第一半導金屬層130及高介電係數介電層140之間。
在示例性的操作940中，亦參照第2圖，對高介電係數介電層140進行圖案化，以形成凸起的介電質區210。可使用任何合適的圖案化方法來形成凸起的介電質區210，且均包括於本揭示中。舉例而言，可執行微影及蝕刻製程對高介電係數介電層140進行圖案化，以形成凸起的介電質區210。
舉例而言，可形成由光阻材料所製成的遮罩層於高介電係數介電層140上，並進行圖案化，使得高介電係數介電層140的一些部分是被遮罩並重疊於將要被製成之凸起的介電質區210上方。接著，可通過蝕刻來移除高介電 係數介電層140的沒有被遮罩的部分(及其相關的界面層150，若有的話)。合適的蝕刻技術包括一般蝕刻技術或選擇性蝕刻技術。在一實施例中，可藉由控制一般蝕刻技術的時間，以至少蝕刻至第一半導金屬層130的上表面220。可使用乾蝕刻例如電漿蝕刻或反應性離子蝕刻，及/或濕蝕刻的蝕刻劑或其他合適的技術。在蝕刻後，藉由例如剝離(stripping)或其他合適的技術來移除圖案化的遮罩層。舉例而言，可藉由含有H2SO4、H2O2的溶液及/或NH4OH或其他合適的剝離材料或溶劑來剝離遮罩層。
在一些實施例中，可藉由多個階段及使用多個不同的蝕刻技術來進行蝕刻，例如各向異性電漿蝕刻及各向同性電漿蝕刻的組合。舉例而言，可先使用遮罩層及第一階段蝕刻對高介電係數介電層140進行圖案化，當中並沒有蝕刻至第一半導金屬層130的上表面220。接著進行第二階段蝕刻，以形成凸起的介電質區210，並移除高介電係數介電層140的其他部分，以至少蝕刻至第一半導金屬層130的上表面220。
在另一實施例中，通過控制蝕刻以將至少一部分的第一半導金屬層130也移除掉，以形成介於凸起的介電質區210之間的凹部區230(recess region)。亦即凹部區230的表面240係低於第一半導金屬層130的上表面220，如第2A圖所示。在第2A圖中，為了簡單起見，省略了界面層150。
參照示例性的操作950及第3圖，第二半導金屬 層310係形成於第一半導金屬層130上方，並具有第二厚度T2。在一實施例中，如第3圖中所示，第二半導金屬層310亦係形成於的凸起的介電質區210上方，並具有第二厚度T2’。第二厚度T2可以完全等於厚度T2’，或者第二厚度T2可以不完全等於厚度T2’。第二半導金屬層310的上表面320可以是水平或可以不是水平的，取決於第二半導金屬層310的沉積製程及/或相鄰的凸起的介電質區210之間的間距(pitch)而定。此外可根據設計需求來執行化學平坦化製程(chemical mechanical planarization,CMP)，以平坦化第二半導金屬層310的上表面320。
第3圖繪示了第二半導金屬層310。第二半導金屬層310的交叉影線圖樣與第一半導金屬層130不相同，然而不一定表示第二半導金屬層310和第一半導金屬層130的半導金屬材料不相同。不同的圖樣表示的是縱使第二半導金屬層310和第一半導金屬層130可包括相同的半導金屬材料，但第二半導金屬層310係形成為不同於第一半導金屬層130的層，且可具有不同的導電性質。
此外在一些實施例中，第二半導金屬層310係形成於第一半導金屬層130上方，但沒有位於凸起的介電質區210上方。舉例而言，可執行化學平坦化製程以使得第二半導金屬層310和凸起的介電質區210齊平。
第二半導金屬層310係由合適的半導金屬材料形成，包括但不限於鉍(Bi)、灰錫(α-Sn)、石墨、砷(As)及銻(Sb)。在一實施例中，第二半導金屬層310包括與第一 半導金屬層130相同的半導金屬材料，例如鉍(Bi)。可以使用各種合適的方法來沉積第二半導金屬層310，包括但不限於，熱沉積製程(thermal deposition process)，例如化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、遠程氧氣清除(remote oxygen scavenging)、分子束沉積(molecular beam deposition)、電漿製程例如物理氣相沉積(physical vapor deposition,PVD)、離子化物理氣相沉積(ionized PVD)、電鍍或其他合適的製程。
在一實施例中，第二半導金屬層310的第二厚度T2及厚度T2’係大於第二閾值，使得第二半導金屬層310表現出金屬性質。舉例而言，對於鉍(Bi)而言，第二厚度T2及厚度T2’大於或等於10nm。在一實施方式中，由鉍所製成的第二半導金屬層310的第二厚度T2及厚度T2’在大約10nm至大約100nm的範圍內。由於半導金屬材料的電子態可隨著環境溫度而變化，因此可根據第一半導金屬層130中所使用的半導金屬材料及環境溫度來確定第二閾值。
如在此所提及的，材料的金屬性質或材料的狀態表示對於材料或材料的狀態而言，其費米能階(Fermi level,EF)位於導帶(conduction band)或價帶(valence band)的至少一者之內，意即不具有能隙。在一實施例中，第二半導金屬層310包括與第一半導金屬層130相同的半導金屬材料。在此情形下，第二厚度T2可小於第二閾值(對於鉍而言為10nm，舉例而言)，第一半導金屬層130的第一厚 度T1及第二半導金屬層310的第二厚度T2的總和係大於第二閾值(對於鉍而言為10nm，舉例而言)。
參照示例性的操作960及第4圖，對第二半導金屬層310進行圖案化，以形成第一部分410及第二部分420。第一部分410位於凸起的介電質區210上方，而第二部分420至少部份地接觸第一半導金屬層130。可以使用任何合適的技術來圖案化第二半導金屬層310，並且都包括在本揭示中。舉例而言，可使用微影及蝕刻製程來圖案化第二半導金屬層310。可使用各種臨場(in situ)微影技術，例如可使用光阻的電子束圖案化及紫外光微影，而且也可使用多個階段之各種組合的蝕刻技術。
第一部分410具有第三厚度T3，而第二部分402具有第四厚度T4。第三厚度T3及第四厚度T4可以分別相等於或不相等於第二厚度T2’及厚度T2，取決於圖案化製程。在一實施例中，第三厚度T3及第四厚度T4均大於第二閾值，使得第一部分410及第二部分420均表現出金屬性質，例如具有導電性。
在另一實施例中，在第二半導金屬層310具有與第一半導金屬層130相同的半導金屬材料的情形下，第一半導金屬層130的第一部分430(以虛線示出)係直接位於第二部分420的下方，並表現出與相對應之第二部分420相同的電子性質，且被視為在第二部分420整體結構中。在一實施例中，第二部分420的第四厚度T4及第一半導金屬層130的第一部分430的第一厚度T1的總和係大於第二閾值，使得 第二部分420及第一半導金屬層130的第一部分430一起形成一個表現出金屬性質的結構。在示例性的實施方式中，在第一半導金屬層130及第二半導金屬層310包括鉍的情形下，第二部分420的第四厚度T4及第一半導金屬層130的第一部分430的第一厚度T1的總和係在約10nm至約100nm的範圍內。
中介(intervening)的凸起的介電質區210使得第一部分410和第一半導金屬層130是分隔的。第一部分410和第二部分420亦是分隔的。在第4圖顯示的實施例中，第二部分420和凸起的介電質區210是分隔的，但這不是限制性的。在其他的實施例中，如在此所敘述的，第二部分420可接觸凸起的介電質區210，及/或部份地重疊於凸起的介電質區210。
在一實施例中，具有金屬性質的第一部分410可配置為閘極電極。具有高介電係數之凸起的介電質區210可配置為位於閘極電極410(第一部分410)下方的閘極介電層(gate dielectric)。第二部分420可單獨配置為源極/汲極區，或第二部分420和第一半導金屬層130的第一部分430可一起配置為源極/汲極區，並表現出金屬性質。位於閘極介電層210(凸起的介電質區210)下方的第一半導金屬層130的第二部分440可配置為電晶體裝置的通道層440。
亦即，一開始所形成並具有能隙開口的第一半導金屬層130具有半導體性質，並作用為及/或表現為半導體。藉由將第二半導金屬層310的第二部分420形成於第一 半導金屬層130的第一部分430的頂部上，可改變第一半導金屬層130的第一部分430的電子性質。具體而言，在第一半導金屬層130的第一部分430及第二半導金屬層310的第二部分420是由相同的半導金屬材料例如鉍所製成的情形中，第一半導金屬層130的第一部分430併入第二半導金屬層310的第二部分420中，並一起表現出金屬的電子性質。因此，只有第一半導金屬層130的第二部分440(通道層440)作為半導體，並配置作為介於兩個源極/汲極區420(第二部分420)之間的通道層。在第二半導金屬層310的第二部分420(源極/汲極區420)及第一半導金屬層130的第一部分430是由不同的半導金屬材料所製成的情形中，第一半導金屬層130的第一部分430並沒有併入第二半導金屬層310的第二部分420(源極/汲極區420)中，並仍然具有半導體性質。所以第一半導金屬層130的第一部分430的至少一部份可和第一半導金屬層130的第二部分440(通道層440)一起配置作為介於兩個源極/汲極區420(第二部分420)之間的通道層。此外可選擇性地摻雜或以電場處理第一半導金屬層130的第一部分430以作為埋於底下的(buried)源極/汲極區。
在一實施方式中，在第一半導金屬層130及第二半導金屬層310是不同的半導金屬材料的情形下，可在沉積第二半導金屬層310之前，藉由圖案化方式移除第一半導金屬層130的第一部分430，以使得第二半導金屬層310的第二部分420(源極/汲極區420)向下延伸至超出第一半導 金屬層130的第二部分440(通道層440)的上表面220。
第5A圖至第5C圖所繪示之示例性的半導體結構各包括一個電晶體裝置。參照第5A圖至第5C圖，電晶體裝置500(電晶體裝置500A、電晶體裝置500B及電晶體裝置500C)各包括基板120、通道區440(第一半導金屬層130的第二部分440)、閘極結構510以及源極/汲極結構520。通道區440(第一半導金屬層130的第二部分440)由第一半導金屬層130所形成，並位於基板120上方，而閘極結構510位於第一半導金屬層130的第二部分440(通道層440)上方。閘極結構510包括閘極電極410(第一部分410)及高介電係數閘極介電層210(閘極介電層210、凸起的介電質區210)。閘極電極410(第一部分410)係由第二半導金屬層310所製成，而高介電係數閘極介電層210(閘極介電層210、凸起的介電質區210)係中介於閘極電極410(第一部分410)及第一半導金屬層130的第二部分440(通道層440)之間。源極/汲極結構520直接接觸第一半導金屬層130的第二部分440(通道層440)。在第5C圖的實施例中，在低於第一半導金屬層130的第二部分440(通道層440)的上表面220的某個位置(spot)，源極/汲極結構520接觸第一半導金屬層130的第二部分440(通道層440)。
在一實施例中，位於通道層440(第一半導金屬層130的第二部分440)下的基板120的一部分可配置為半導體通道。因此電晶體裝置500可包括部份地位於基板120上方並部份地位於基板120之內的通道區。
如第5A圖中所示，在一實施例中，閘極結構510的頂部基本上係和源極/汲極結構520的頂部位於相同的高度，例如共平面。
如第5B圖中所示，在另一實施例中，閘極結構510的頂部高於源極/汲極結構520的頂部。
如第5A圖及第5C圖中所示，源極/汲極結構520和高介電係數介電層210(高介電係數閘極介電層210、閘極介電層210、凸起的介電質區210)部份地重疊，而高介電係數介電層210(高介電係數閘極介電層210、閘極介電層210、凸起的介電質區210)係位於第一半導金屬層130上方。具體地，在一實施例中，如第5C圖中所示，源極/汲極結構520和閘極結構510的高介電係數介電層210(高介電係數閘極介電層210、閘極介電層210、凸起的介電質區210)係部份地重疊。
在一實施例中，如第5A圖及第5B圖中所示，閘極電極410(第一部分410)、源極/汲極結構520及第一半導金屬層130的第二部分440(通道層440)包括相同的半導金屬材料。在此實施例中，源極/汲極結構520包括第二半導金屬層310的第二部分420(源極/汲極區420)以及第一半導金屬130的第一部分430，第一半導金屬130的第一部分430係位於第二部分420(源極/汲極區420)下方。源極/汲極結構520向下延伸至第一半導金屬層130的底表面550。
在一實施例中，如第5C圖中所示，閘極電極 410(第一部分410)及源極/汲極結構520各包括由第二半導金屬材料所製成的第二半導金屬層310。第二半導金屬材料係不同於第一半導金屬層130的第一半導金屬材料。源極/汲極結構520向下延伸至第一半導金屬層130的表面560，表面560係位於底表面550之上。
在一實施例中，閘極電極410(第一部分410)及源極/汲極結構520的高度或厚度係大於第二閾值(對於鉍而言為10nm，舉例而言)，使得閘極電極410(第一部分410)及源極/汲極結構520表現出金屬性質，例如具有導電性。第一半導金屬層130的通道區440(第一半導金屬層130的第二部分440)的厚度係小於第一閾值(對於鉍而言為10nm，舉例而言)，使得通道區440(第一半導金屬層130的第二部分440)表現出半導體性質。
在另一實施例中，如第6圖中所示，可以使用半導金屬材料以外的其他導電材料來形成電晶體600的閘極電極610。舉例而言，對第二半導金屬層310進行圖案化，以形成源極/汲極結構520。在形成源極/汲極結構520之前或之後，可形成閘極電極610。舉例而言，閘極電極610包括金屬或金屬化合物。閘極電極610的合適的金屬材料包括釕、鈀、鉑、鈷、鎳及/或導電性金屬氧化物及其他合適的P-型金屬材料，可包括鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、鋁化物(aluminide)及/或導電性金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦和碳化鋁)、及其他合適的N-型金屬材料。在一些實施例中，閘極電極610包括功函數層，此 功函數層被調整為具有適當的功函數，以增強場效電晶體裝置的性能。舉例而言，合適的n型功函數金屬包括Ta、TiAl、TiAlN、TaCN、其他n型功函數金屬或其一組合。而合適的p型功函數金屬材料包括TiN、TaN、其他p型功函數金屬或其組合。在一些實施例中，形成導電層例如鋁層在功函數層上方，使得閘極電極610包括設置於閘極介電層210(高介電係數介電層210、高介電係數閘極介電層210、凸起的介電質區210)上方的功函數層，以及設置於功函數層上方且位於閘極覆蓋(gate cap)(為簡化起見，並未繪示)下方的導電層。
在基板120中可以有各種隔離區(為簡化起見，並未繪示)，例如淺溝渠隔離區(shallow trench isolation,STI)，以彼此隔離一或多個裝置或邏輯功能區(logic function area)。淺溝渠隔離區包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、摻氟矽酸鹽玻璃(fluoride-doped silicate glass,FSG)及/或低介電常數(low-K)介電材料，或其他合適的材料。根據在此所敘述的一些實施方式，可使用其他隔離方法及/或特徵替代淺溝渠隔離區，或除了使用淺溝渠隔離區之外，尚可同時使用其他隔離方法及/或特徵。
此外在一些實施方式中，可形成導電性接觸電極(contact electrode)於源極/汲極結構520上方。舉例而言，導電性接觸電極係以金屬材料製成。
第7圖繪示互補式金屬氧化物半導體(CMOS) 配置，其中使用了第5A圖至第5C圖及第6圖所示的電晶體。如第7圖中所示，兩個裝置(電晶體裝置)500耦合為互補式金屬氧化物半導體，且這兩個裝置(電晶體裝置)500被基板120中的淺溝渠隔離區710和第一半導金屬層130中的空白區720(void region)所隔離。裝置(電晶體裝置)500的通道區440(第一半導金屬層130的第二部分440)可配置為N型或P型，取決於施加至源極結構(S)的電壓值(VDD/VCC)。此外亦可使用其他方法例如摻雜、應變處理(straining)及/或圖案化，從而對第7圖中的通道區440(第一半導金屬層130的第二部分440)作出不同的配置，例如N型或P型。第7圖繪示的示例性實施例中，源極區(S)或汲極區(D)中的第一半導金屬層130及第二半導金屬層310的第二部分420(源極/汲極區420)是由相同的半導金屬材料所製成，而第一半導金屬層130之直接接觸源極區(S)或汲極區(D)的部分成為個別的源極/汲極區的一部份，並具有金屬性質。裝置(電晶體裝置)500的其他實施方式也適用於第7圖的配置中，例如第5A圖至第5C圖及第6圖所示的。在一實施例中，如第8A圖至第8B圖所示，不同類型的電晶體810可以形成在基板120的第一區域(first area)820上，而基板120的第二區域830被覆蓋層840所覆蓋。為了非限制性說明的目的，電晶體810係繪示為PNP型電晶體，而基板120係繪示為P型基板。如第8A圖及第8B圖中所示，電晶體810包括位於基板120上方的閘812(gate)，而源極/汲極區814係至少部份地位於基板120內。
根據第8A圖及第8B圖中所示的實施例，移除覆蓋層840，並按照第1圖至第4圖所示的製程來製造如第5A圖至第5C圖及第6圖中所示的電晶體裝置500，作為示例性實施例。
前述內容概述若干實施例或實例之特徵，以使得熟習此項技術者可較佳理解本揭示之態樣。熟習此項技術者應理解，他們可容易地使用本揭示作為基礎，以設計或修改用於執行本文所介紹之實施方式相同目的及/或達成相同優點的其他製程及結構。熟習此項技術者應同時認識到，這些的等效構造並不偏離本揭示之精神及範疇，且其可在不偏離本揭示之精神及範疇之情況下，於本文中進行各種變化、替換及變更。
一般上，在以下的申請專利範圍中所使用的術語不應被解釋為將申請專利範圍侷限於說明書和申請專利範圍中揭示的具體實施方式，而是應被解釋為包括所有可能的實施方式以及相等於申請專利範圍的全部範疇。因此申請專利範圍並非僅限於本揭示。
根據在此所敘述的一些實施方式，半導體結構例如電晶體，包括位於基板上方的一個薄的半導金屬層作為通道區，例如小於10nm的鉍(Bi)，其具有能隙開口並表現出半導體性質。源極/汲極區包括較厚的半導金屬層，例如大於10nm的鉍(Bi)。較厚的半導金屬層位於薄的半導金屬層上方並表現出金屬性質。源極/汲極區包括和通道區相同或相似的半導金屬材料，有效地改善了寄生於(parasitic) 電晶體的金屬半導體接面的接觸電阻(contact resistance)問題。此示例性的製造過程也相對簡單和具有成本效益。
可以通過以下的實施方式的說明進一步理解本揭示：在一實施方式中，方法包括形成具有第一厚度的第一半導金屬層於基板上。形成具有高介電常數的介電層於第一半導金屬層上方。對介電層進行圖案化以形成介電質區。形成具有第二厚度的第二半導金屬層於第一半導金屬層及介電質區上方。對第二半導金屬層進行圖案化以形成第一部分及第二部分，第一部分及第二部分彼此分隔。第一部分位於介電質區上方，且被介電質區從第一半導金屬層分隔。
在一實施方式中，第一半導金屬層及第二半導金屬層包括相同的半導金屬材料。
在一實施方式中，第二厚度係大於第一厚度。
在一實施方式中，第二半導金屬層的第二部分接觸第一半導金屬層。
在一實施方式中，第一半導金屬層及第二半導金屬層包括鉍。第一厚度係位於第一範圍內以使得第一半導金屬層具有半導體性質，第一範圍為約1.5nm至約9.5nm。第二厚度係位於第二範圍內以使得第二半導金屬層具有金屬性質，第二範圍為約10nm至約100nm。
在另一實施方式中，方法包括形成具有第一厚度的第一半導金屬層於基板上。形成具有高介電常數的介電層於第一半導金屬層上方。對介電層進行圖案化以形成介電 質區。形成具有第二厚度的第二半導金屬層於第一半導金屬層上方。藉由對第二半導金屬層進行圖案化來形成源極/汲極結構。源極/汲極結構相鄰於介電質區。
在一實施方式中，方法包括形成第一層於基板上，第一層係由半導金屬材料所製成，並具有第一厚度；形成具有高介電常數的介電層，介電層係位於半導金屬材料的第一層上方；通過對介電層進行圖案化來形成介電質區；形成第二層於第一半導金屬層上方，第二層係由半導金屬材料所製成，並具有第二厚度；以及通過對第二半導金屬層進行圖案化來形成源極/汲極結構，源極/汲極結構相鄰於介電質區。
在一實施方式中，其中半導金屬材料為鉍。第一厚度位於第一範圍內以使得第一半導金屬層具有半導體性質，第一範圍為約1.5nm至約9.5nm。第一厚度及第二厚度的總和係位於第二範圍內，以使得源極/汲極結構具有金屬性質，第二範圍為約10nm至約100nm。
一實施方式中，裝置包括基板、通道區、閘極結構以及源極/汲極結構。通道區位於基板上方，並由第一半導金屬層所製成。閘極結構位於第一半導金屬層上方，而源極/汲極結構位於基板上方。閘極結構包括由第二半導金屬層製成的閘極電極，以及位於第一半導金屬層及第二半導金屬層之間的高介電係數介電層。源極/汲極結構包括半導金屬材料。
在一實施方式中，裝置包括第一裝置，第一裝 置包括：基板、通道區、源極/汲極結構以及閘極結構。閘極結構位於第一半導金屬層上方，並包括由第三半導金屬層所製成的閘極電極，以及位於第一半導金屬層和第三半導金屬層之間的高介電係數介電層。
在一實施方式中，閘極結構的頂部大致上高於源極/汲極結構的頂部。
在一實施方式中，閘極結構的頂部和源極/汲極結構的頂部大致上等高。
在一實施方式中，源極/汲極結構和由高介電係數介電層所製成的閘極結構係部份重疊。
在一實施方式中，裝置進一步包括第二裝置，第二裝置包括閘極結構及源極/汲極區，閘極結構係位於基板上方，而源極/汲極區係至少部份地位於基板內。
在一實施方式中，源極/汲極結構直接接觸通道區。
在一實施方式中，在低於通道區的上表面，源極/汲極結構係直接接觸通道區。
在一實施方式中，裝置進一步包括位於第一半導金屬層上方的高介電係數介電層，源極/汲極結構和高介電係數介電層係部份重疊。
在一實施方式中，半導金屬材料是鉍、砷烯、砷、銻烯、銻、灰錫、磷烯、石墨烯、石墨、錫烯或鍺烯中的一個或多個。
在一實施方式中，源極/汲極結構向下延伸至 第一半導金屬層的底表面。
在一實施方式中，第一半導金屬層係薄於第二半導金屬層。
在一實施方式中，第一半導金屬層及第二半導金屬層為鉍。
在進一步的裝置的實施方式中，半導體結構包括基板、通道區及源極/汲極結構。通道區至少部份地位於基板上方，並包括半導金屬層，而半導金屬層包括半導體能隙。源極/汲極結構位於基板上方並相鄰於通道區。源極/汲極結構具有金屬性質，並包括和半導金屬層相同的半導金屬。

Claims (1)

  1. 一種半導體結構，包含：一基板；一通道區，該通道區至少部份地位於該基板上方，並包括由一半導金屬材料所製成的一第一半導金屬層，該第一半導金屬層具有一半導體性質；以及一源極/汲極結構，該源極/汲極結構位於該基板上方並相鄰於該通道區，並包括一第二半導金屬層，該第二半導金屬層係由與該第一半導金屬層相同的一半導金屬材料所製成，並具有一金屬性質。
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