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TW201801073A - 半導體記憶裝置 - Google Patents

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TW201801073A
TW201801073A TW105124481A TW105124481A TW201801073A TW 201801073 A TW201801073 A TW 201801073A TW 105124481 A TW105124481 A TW 105124481A TW 105124481 A TW105124481 A TW 105124481A TW 201801073 A TW201801073 A TW 201801073A
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TW
Taiwan
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node
voltage
transistor
sense amplifier
data
Prior art date
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TW105124481A
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English (en)
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TWI699779B (zh
Inventor
鎌田義彦
出口陽子
児玉択洋
小林司
酒向万里生
柳平康輔
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201801073A publication Critical patent/TW201801073A/zh
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Publication of TWI699779B publication Critical patent/TWI699779B/zh

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Abstract

本發明之實施形態提供一種可提高可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置包括第1記憶體單元MT、連接於第1記憶體單元之第1位元線BL、及連接於第1位元線BL之第1感測放大器SAU。第1感測放大器SAU包含：第1節點SEN，其根據第1記憶體單元MT之資料向第1位元線BL傳輸電荷；第1電容元件27，其連接於第1節點SEN；及第1靜態鎖存電路SCU，其連接於第1節點SEN，且保持第1節點之資料。

Description

半導體記憶裝置 [相關申請]
本申請享有以日本專利申請案2016-120976號(申請日：2016年6月17日)為基礎申請之優先權。本申請案藉由參照該基礎申請而包含基礎申請之全部內容。
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，反及)型快閃記憶體。
本發明之實施形態提供一種可提高可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置包括第1記憶體單元、連接於第1記憶體單元之第1位元線、及連接於第1位元線之第1感測放大器。第1感測放大器包含：第1節點，根據第1記憶體單元之資料向第1位元線傳輸電荷；第1電容元件，連接於第1節點；及第1靜態鎖存電路，連接於第1節點，保持第1節點之資料。
1‧‧‧NAND型快閃記憶體
2‧‧‧控制電路
3‧‧‧電壓產生電路
4‧‧‧列解碼器
5‧‧‧感測放大器
6‧‧‧資料鎖存器
7‧‧‧記憶體單元陣列
8‧‧‧NAND串
10~26、30~35、40~47、50~57、60~67、70~77、80~87、90~92、200~204‧‧‧電晶體
27~29、94‧‧‧電容元件
100‧‧‧半導體基板
101‧‧‧n型阱
102‧‧‧p型阱
111、112、113、118、121、124、132_cs、132_sen、134_cs、134_sen、136_db、136_sa、136_sen、142‧‧‧配線層
114‧‧‧半導體層
115、117、130、131‧‧‧絕緣層
116‧‧‧電荷累積層
118‧‧‧金屬配線層
119‧‧‧n+型擴散層
120、123、133_cs、133_sen、135_sen、140、141‧‧‧接觸插塞
121‧‧‧金屬配線層
122‧‧‧p+型擴散層
A、B、C、D、E、Er、F、G‧‧‧位準
ADL、BDL、CDL、SDL、TDL‧‧‧鎖存電路
BL‧‧‧位元線
BL0~BL(N-1)‧‧‧位元線
BLC‧‧‧信號
BLK‧‧‧塊
BLK0‧‧‧塊
BLK1‧‧‧塊
BLK2‧‧‧塊
BLQ‧‧‧信號
BLS‧‧‧信號
BLX‧‧‧信號
CLKBD‧‧‧節點
CLKCS‧‧‧節點
CLKDB‧‧‧節點
CLKDBk‧‧‧節點
CLKSA‧‧‧節點
CPWELL‧‧‧阱配線
D1‧‧‧第1方向
D2‧‧‧第2方向
D3‧‧‧第3方向
DBUS‧‧‧匯流排
DBUS(K)‧‧‧匯流排
DSC‧‧‧DBUS開關電路
DSEN0‧‧‧資料
DSEN1‧‧‧資料
DSW‧‧‧信號
GRS‧‧‧信號
HSL‧‧‧信號
HSL0‧‧‧信號
HSL1‧‧‧信號
HSLn‧‧‧信號
INV_S‧‧‧節點
IO‧‧‧資料線
IO<0>~IO<7>‧‧‧資料線
IREFC‧‧‧信號
IREFC0‧‧‧信號
L2L‧‧‧信號
L2Ln‧‧‧信號
LAT_S‧‧‧節點
LBUS‧‧‧匯流排
LBUS0‧‧‧匯流排
LBUS1‧‧‧匯流排
LCC‧‧‧連接電路
LLS‧‧‧信號
LLS1‧‧‧信號
LLS0‧‧‧信號
LPC‧‧‧信號
LPC0‧‧‧信號
LPC1‧‧‧信號
LSL‧‧‧信號
LSL0‧‧‧信號
LSL1‧‧‧信號
MT‧‧‧記憶體單元電晶體
MT0~MT7‧‧‧記憶體單元電晶體
NLO‧‧‧信號
NRI0‧‧‧信號
NRI1‧‧‧信號
NVHLB‧‧‧節點
NVSA‧‧‧節點
NWSA‧‧‧節點
NXN0‧‧‧節點
NXN1‧‧‧節點
PCC‧‧‧LBUS預充電電路
PXP0‧‧‧節點
PXP1‧‧‧節點
SA‧‧‧讀出電路
SAU‧‧‧感測放大器單元
SAU0~SAU(N-1)‧‧‧感測放大器單元
SCOM‧‧‧節點
SCU‧‧‧第1靜態鎖存電路
SCU‧‧‧掃描單元
SDI‧‧‧信號
SDI0‧‧‧信號
SDO‧‧‧信號
SDO0‧‧‧信號
SEN‧‧‧第1節點
SEN0‧‧‧節點
SEN1‧‧‧節點
SEN(1)‧‧‧節點
SEN(1-1)‧‧‧節點
SEN(1-2)‧‧‧節點
SEN(2)‧‧‧節點
SGD0~SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGS0~SGS3‧‧‧選擇閘極線
SL‧‧‧源極線
SLI‧‧‧信號
SLL‧‧‧信號
SRCGND‧‧‧節點
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STBn‧‧‧信號
STBn1‧‧‧信號
STBn0‧‧‧信號
STI‧‧‧信號
STL‧‧‧信號
SU‧‧‧串單元
SU0~SU3‧‧‧串單元
t1~t30‧‧‧時刻
TLL‧‧‧信號
TTL‧‧‧信號
VBL‧‧‧電壓
VBST‧‧‧電壓
VCB‧‧‧電壓
VCELSRC‧‧‧電壓
VCGRV‧‧‧電壓
VCGRV1‧‧‧電壓
VCGRV2‧‧‧電壓
VDDSA‧‧‧電壓
VDDSASEN‧‧‧電壓
VfyA‧‧‧電壓
VfyB‧‧‧電壓
VfyC‧‧‧電壓
VfyD‧‧‧電壓
VfyE‧‧‧電壓
VfyF‧‧‧電壓
VH‧‧‧電壓
VL‧‧‧電壓
VLSA‧‧‧電壓
VNW1‧‧‧電壓
VNW2‧‧‧電壓
VPASS‧‧‧電壓
VPGM‧‧‧電壓
VPQW‧‧‧電壓
VREAD‧‧‧電壓
VQPW‧‧‧電壓
VSD1‧‧‧電壓
VSD2‧‧‧電壓
VSS‧‧‧電壓
VSSSA‧‧‧電壓
Vtsg‧‧‧臨限值電壓
Vt25‧‧‧臨限值電壓
Vt32‧‧‧臨限值電壓
WL‧‧‧字元線
WL0~WL7‧‧‧字元線
XDL‧‧‧鎖存電路
XDL0~XDL(N-1)‧‧‧鎖存電路
XXL‧‧‧信號
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係第1實施形態之半導體記憶裝置所具備之記憶體單元陣列之電路圖。
圖3係第1實施形態之半導體記憶裝置所具備之記憶體單元陣列 之剖視圖。
圖4係第1實施形態之半導體記憶裝置所具備之感測放大器及資料鎖存器之方塊圖。
圖5係第1實施形態之半導體記憶裝置所具備之感測放大器單元之電路圖。
圖6係表示第1實施形態之半導體記憶裝置所具備之感測放大器單元之一部分之俯視圖。
圖7係沿著圖6之I-I線之剖視圖。
圖8係沿著圖6之II-II線之剖視圖。
圖9係第1實施形態之半導體記憶裝置所具備之記憶體單元陣列及感測放大器單元中所包含之電容元件之剖視圖。
圖10(a)及(b)係第1實施形態之半導體記憶裝置所具備之記憶體單元電晶體之臨限值分佈圖。
圖11係表示第1實施形態之半導體記憶裝置之寫入動作之流程圖。
圖12係表示第1實施形態之半導體記憶裝置之編程中各配線之電位之時序圖。
圖13係表示第1實施形態之半導體記憶裝置之驗證中感測放大器之各配線之電位之時序圖。
圖14係表示第1實施形態之半導體記憶裝置之驗證中感測放大器之各配線之電位之時序圖。
圖15係第2實施形態之半導體記憶裝置所具備之感測放大器單元之電路圖。
圖16係表示第2實施形態之半導體記憶裝置之驗證中感測放大器之各配線之電位之時序圖。
圖17係表示第2實施形態之半導體記憶裝置之驗證中感測放大器 之各配線之電位之時序圖。
圖18係第3實施形態之半導體記憶裝置所具備之感測放大器及資料鎖存器之方塊圖。
圖19係第3實施形態之半導體記憶裝置所具備之感測放大器之方塊圖。
圖20係第3實施形態之半導體記憶裝置所具備之感測放大器單元及連接電路之電路圖。
圖21係表示於第3實施形態之半導體記憶裝置所具備之感測放大器中將節點SEN之保持資料反轉時感測放大器之各配線之電位之時序圖。
圖22係表示第3實施形態之半導體記憶裝置之驗證中感測放大器之各配線之電位之時序圖。
圖23係表示第3實施形態之半導體記憶裝置之驗證中感測放大器之各配線之電位之時序圖。
圖24係第4實施形態之半導體記憶裝置所具備之感測放大器單元及連接電路之電路圖。
以下，參照附圖對實施形態進行說明。於該說明時，遍及全部附圖，對共通之部分標註共通之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下作為半導體記憶裝置，列舉將記憶體單元電晶體三維配置於半導體基板上而形成之三維積層型NAND型快閃記憶體為例而進行說明。
1.1關於構成
1.1.1關於半導體記憶裝置之整體構成
首先，使用圖1對半導體記憶裝置之整體構成進行說明。如圖示 般，NAND型快閃記憶體1包含控制電路2、電壓產生電路3、列解碼器4、感測放大器5、資料鎖存器6、及記憶體單元陣列7。
記憶體單元陣列7具備複數個塊BLK(BLK0、BLK1、BLK2、...)，上述塊包含與列及行相對應之非揮發性之記憶體單元電晶體。各個塊BLK例如包含4個串單元SU(SU0~SU3)。而且各個串單元SU包含複數個NAND串8。記憶體單元陣列7內之塊數及塊內之串單元數任意。關於記憶體單元陣列7之詳細情形將於下文敍述。
列解碼器4對列位址進列解碼，並基於該解碼結果，而選擇任一塊BLK，進而選擇任一串單元SU。然後，將所需之電壓輸出至塊BLK。列位址例如係由控制NAND型快閃記憶體1之外部控制器所提供。
感測放大器5於資料之讀出動作時，感測自記憶體單元陣列7讀出之資料。然後，將讀出資料輸出至控制器。於資料之寫入動作時，將自外部控制器接收到之寫入資料傳輸至記憶體單元陣列7。
資料鎖存器6於資料之讀出時，暫時保持藉由感測放大器5而感測到之資料，並將上述資料經由未圖示之輸入輸出電路而傳輸至外部控制器或主機機器。而且於資料之寫入時，暫時保持經由輸入輸出電路而自外部控制器或主機機器輸入之寫入資料，並將上述資料傳輸至感測放大器5。
控制電路2控制NAND型快閃記憶體1整體之動作。
電壓產生電路3根據控制電路2之控制，而產生資料之寫入、讀出、及刪除所需之電壓，並將該產生之電壓施加至列解碼器4及感測放大器5等。列解碼器4及感測放大器5將自電壓產生電路3供給之電壓施加至記憶體單元電晶體。
1.1.2關於塊BLK之構成
其次，使用圖2對上述塊BLK之構成進行說明。如上所述，塊 BLK例如包含4個串單元SU，且各個串單元SU包含複數個NAND串8。
如圖示般，NAND串8各自包含例如8個記憶體單元電晶體MT(MT0~MT7)、以及選擇電晶體ST1及ST2。記憶體單元電晶體MT具備控制閘極及電荷累積層，非揮發性地保持資料。而且記憶體單元電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0~SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3。與此相對地串單元SU0~SU3各自之選擇電晶體ST2之閘極例如共通連接於選擇閘極線SGS。當然，亦可為每個串單元SU逐一連接於不同之選擇閘極線SGS0~SGS3。又，位於同一塊BLK內之記憶體單元電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。
又，位於串單元SU內之各NAND串8之選擇電晶體ST1之汲極分別連接於不同之位元線BL(BL0~BL(N-1)，其中N為2以上之自然數)。又，位元線BL於複數個塊BLK間將位於各串單元SU內之1個NAND串8共通連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。
即，串單元SU係連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串8之集合體。又，塊BLK係字元線WL共通之複數個串單元SU之集合體。又，記憶體單元陣列7係位元線BL共通之複數個塊BLK之集合體。
資料之寫入及讀出係針對任一塊BLK中之連接於任一字元線WL之記憶體單元電晶體MT而統括地進行。將其單位稱為「頁」。
圖3係塊BLK之一部分區域之剖視圖。如圖示般，於半導體基板100之表面區域設置有n型阱區域101，於n型阱區域101之表面區域設 置有p型阱區域102。又，於p型阱區域102上，形成有複數個NAND串8。即，於p型阱區域102上，依次積層有作為選擇閘極線SGS而發揮功能之例如4層配線層111、作為字元線WL0~WL7而發揮功能之8層配線層112、及作為選擇閘極線SGD而發揮功能之例如4層配線層113。於積層形成之配線層間，形成有未圖示之絕緣膜。
又，形成有貫通該等配線層113、112、及111而到達p型阱區域102之柱狀之導電體114。於導電體114之側面，依次形成有閘極絕緣膜115、電荷累積層(絕緣膜或導電膜)116、及塊絕緣膜117，由該等形成記憶體單元電晶體MT、以及選擇電晶體ST1及ST2。導電體114作為NAND串8之電流路徑而發揮功能，成為形成各電晶體之通道之區域。而且導電體114之上端連接於作為位元線BL而發揮功能之金屬配線層118。
於p型阱區域102之表面區域內，形成有n+型雜質擴散層119。於擴散層119上形成有接觸插塞120，接觸插塞120連接於作為源極線SL而發揮功能之金屬配線層121。進而，於p型阱區域102之表面區域內，形成有p+型雜質擴散層122。於擴散層122上形成有接觸插塞123，接觸插塞123連接於作為阱配線CPWELL而發揮功能之金屬配線層124。阱配線CPWELL係用以經由p型阱區域102而對導電體114施加電位之配線。
以上之構成於記載有圖3之紙面之縱深方向上排列有數個，由於縱深方向上排列之複數個NAND串8之集合形成串單元SU。
再者，資料之刪除可以塊BLK單位、或小於塊BLK之單位而進行。關於刪除方法，例如於2011年9月18日提出申請之名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE(非揮發性半導體記憶裝置)”之美國專利申請13/235,389號中有所記載。又，於2010年1月27日提出申請之名為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE(非揮發性半導體記憶裝置)”之美國專利申請12/694,690號中有所記載。進而，於2012年5月30日提出申請之名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF(非揮發性半導體記憶裝置及其資料刪除方法)”之美國專利申請13/483,610號中所有記載。該等專利申請之整體藉由參照而於本申請之說明書中被引用。
進而，記憶體單元陣列7之構成亦可為其他構成。即，關於記憶體單元陣列7之構成，例如，於2009年3月19日提出申請之名為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之美國專利申請12/407,403號中有所記載。又，於2009年3月18日提出申請之名為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之美國專利申請12/406,524號、2010年3月25日提出申請之名為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之美國專利申請12/679,991號、及2009年3月23日提出申請之名為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之美國專利申請12/532,030號中有所記載。該等專利申請之整體藉由參照而於本申請之說明書中被引用。
1.1.3關於感測放大器及資料鎖存器之構成
其次，使用圖4對感測放大器5及資料鎖存器6之構成進行說明。
如圖示般，感測放大器5包含複數個感測放大器單元SAU(SAU0~SAU(N-1))。又，資料鎖存器6包含複數個鎖存電路XDL(XDL0~XDL(N-1))。
感測放大器單元SAU例如係針對每條位元線BL逐一設置。例如8 個感測放大器單元SAU共通連接於1個匯流排DBUS(K)(K為0以上之自然數，且K<(N-1))。以下，於不限定匯流排DBUS(K)之情形時，簡略記述為匯流排DBUS。再者，連接於1個匯流排DBUS之感測放大器單元SAU之個數任意。
鎖存電路XDL係針對每個感測放大器單元SAU逐一設置，例如，連接於8條資料線IO<x>(x為0~7之任意整數。IO<0>~IO<7>)中之任一條。再者，資料線IO之條數任意。鎖存電路XDL暫時保持與對應之位元線BL相關之資料。更具體而言，自外部控制器接收到之資料經由資料線IO而儲存至鎖存電路XDL，然後，經由匯流排DBUS而傳輸至對應之感測放大器單元SAU。反過來亦相同。
8個感測放大器單元SAU、及與該等分別對應之8個鎖存電路XDL共通連接於1個匯流排DBUS。更具體而言，8個感測放大器單元SAU0~SAU7、及與該等分別對應之8個鎖存電路XDL0~XDL7共通連接於1個匯流排DBUS0。又，鎖存電路XDL0~XDL7分別連接於資料線IO<0>~資料線IO<7>。
1.1.4關於感測放大器單元之構成
其次，使用圖5對感測放大器單元SAU之構成進行說明。於以下之說明中，將電晶體之源極或汲極中之一者稱為「電流路徑之一端」，將源極或汲極中之另一者成為「電流路徑之另一端」。
如圖5所示，感測放大器單元SAU包含讀出電路SA、掃描單元SCU、5個鎖存電路(SDL、ADL、BDL、CDL、及TDL)、LBUS預充電電路PCC、及DBUS開關電路DSC。
讀出電路SA根據編程資料而對位元線BL施加電壓。即，讀出電路SA係直接控制位元線BL之模組。又，於讀出動作時，讀出電路SA控制自下述節點SEN向位元線BL傳輸電荷時之節點SEN與位元線BL之連接。
讀出電路SA包含高耐壓n通道MOS(Metal Oxide Semiconductor，金氧半導體)電晶體(或稱為「NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半導體)電晶體」)10、低耐壓n通道MOS電晶體11~16、及低耐壓p通道MOS電晶體(或稱為「PMOS(P-Channel Metal Oxide Semiconductor，P通道金氧半導體)電晶體」)17。
關於電晶體10，向閘極輸入信號BLS，電流路徑之一端連接於對應之位元線BL，電流路徑之另一端連接於電晶體11之電流路徑之一端。
關於電晶體11，向閘極輸入信號BLC，電流路徑之另一端連接於節點SCOM。電晶體11作為將對應之位元線BL箝位於與信號BLC對應之電位之箝位電晶體而發揮功能。
關於電晶體12，向閘極輸入信號NLO，電流路徑之一端連接於節點SCOM，對電流路徑之另一端施加電壓VLSA(例如接地電壓VSS)。
關於電晶體13，向閘極輸入信號BLX，電流路徑之一端連接於節點SCOM，電流路徑之另一端連接於電晶體14之電流路徑之一端及電晶體17之電流路徑之一端。
關於電晶體14，向閘極輸入信號GRS，電流路徑之另一端連接於電晶體15之電流路徑之一端。
關於電晶體15，閘極連接於節點INV_S，電流路徑之另一端連接於節點SRCGND。對節點SRCGND施加例如接地電壓VSS。
關於電晶體17，閘極連接於節點INV_S，對電流路徑之另一端(源極)施加電源電壓VDDSA。
關於電晶體16，向閘極輸入信號XXL，電流路徑之一端連接於節點SCOM，電流路徑之另一端連接於節點SEN。控制電路2使用電晶體16，對感測記憶體單元電晶體MT之資料之期間(以下，稱為「感測期間」)進行控制。節點SEN作為感測節點而發揮功能，上述感測節點 係用以於資料之讀出時(或驗證時)，感測成為對象之記憶體單元電晶體MT之資料。更具體而言，於讀出時，根據成為對象之記憶體單元電晶體MT之導通/斷開狀態，而將充電至節點SEN(及電容元件27~29)之電荷傳輸至位元線BL。藉由感測這時之節點SEN之電壓而將資料讀出。
掃描單元SCU感測讀出至位元線BL之資料，並將所感測到之類比位準之電壓之信號轉換為“L”位準或“H”位準之邏輯資料(數位信號)(以下，稱為「數位化(digitize)」)。掃描單元SCU作為可保持“L”位準或“H”位準之邏輯資料及其反轉資料之鎖存電路(以下，稱為「靜態鎖存電路」)而發揮功能。以下，將鎖存電路之保持資料被決定為“L”位準或“H”位準中任一邏輯位準稱為「邏輯位準確定」或「邏輯資料確定」。又，掃描單元SCU係使用鎖存電路SDL、ADL、BDL、CDL、及TDL所保持之資料進行邏輯運算之模組。
掃描單元SCU包含低耐壓n通道MOS電晶體18~22、低耐壓p通道MOS電晶體23~26、及電容元件27~29。
關於電晶體18，閘極連接於節點SEN，電流路徑之一端連接於節點CLKSA，電流路徑之另一端連接於電晶體20之電流路徑之一端。
關於電晶體20，向閘極輸入信號LLS，電流路徑之另一端連接於匯流排LBUS。
關於電晶體19，閘極連接於匯流排LBUS，對電流路徑之一端施加電壓VSSSA，電流路徑之另一端連接於電晶體21之電流路徑之一端。
關於電晶體21，向閘極輸入信號LSL，電流路徑之另一端連接於節點SEN。
關於電晶體22，向閘極輸入信號BLQ，電流路徑之一端連接於節點SEN，電流路徑之另一端連接於匯流排LBUS。電晶體22於使節點 SEN與匯流排LBUS電連接時，成為導通狀態。
關於電晶體23，向閘極輸入信號STBn，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於電晶體25之電流路徑之一端(汲極)。又，電晶體23之背閘極連接於節點NWSA。
關於電晶體25，閘極連接於節點SEN，電流路徑之另一端(源極)連接於節點NVSA。電晶體25經由節點NVSA而被施加例如電壓VDDSA。又，電晶體25之背閘極連接於節點NWSA。於本實施形態中，電晶體25作為感測節點SEN之電壓之感測電晶體而發揮功能。又，於感測節點SEN時，控制電路2控制節點NWSA之電壓，而修正電晶體25之臨限值電壓之差異。若控制節點NWSA之電壓，則可藉由基板偏壓效應而改變電晶體25之臨限值電壓。例如，若使節點NWSA之電壓高於電壓VDDSA(電晶體25之源極之電壓)，則電晶體25之臨限值電壓下降。再者，亦可使用電晶體18作為感測電晶體。
關於電晶體24，向閘極輸入信號HSLn，電流路徑之一端連接於節點SEN，電流路徑之另一端連接於電晶體26之電流路徑之一端(汲極)。又，電晶體24之背閘極連接於節點NWSA。於本實施形態中，於節點SEN之電壓高於電壓VDDSA之情形時，對節點NWSA施加較節點SEN之電壓高之電壓。
關於電晶體26，閘極連接於匯流排LBUS，電流路徑之另一端(源極)連接於節點NVSA。
電容元件27例如為節點SEN與節點CLKSA之間之配線間電容。電容元件28例如為節點SEN與節點CLKBD之間之配線間電容。電容元件29例如為連接於節點SEN之接觸插塞與連接於節點CLKCS之接觸插塞之間所產生之寄生電容(以下，稱為「插塞間電容」)。即，電容元件27~29表示相對於節點SEN之寄生電容。再者，連接於節點SEN之電容元件之數量並不限定於3個。又，亦可不使用配線間電容或插塞 間電容，而是與各節點或接觸插塞分開而分別設置具有上部電極及下部電極之電容元件。
於掃描單元SCU中，由電晶體18及25構成第1反相器，由電晶體19及電晶體26構成第2反相器。又，第1反相器之輸入及第2反相器之輸出連接於節點SEN，第1反相器之輸出及第2反相器之輸入連接於匯流排LBUS。從而，於電晶體20、21、23、24為導通狀態之情形時，掃描單元SCU作為由匯流排LBUS保持節點SEN所保持之資料之反轉資料之鎖存電路而發揮功能。
鎖存電路SDL、ADL、BDL、CDL、及TDL暫時保持資料。於資料之寫入動作中，感測放大器單元SAU根據鎖存電路SDL之保持資料，而控制位元線BL。其他鎖存電路ADL、BDL、CDL、及TDL例如被用於各個記憶體單元電晶體保持2位元以上之資料之多值動作中。再者，鎖存電路之個數可任意設定，例如根據記憶體單元電晶體MT所能保持之資料量(位元數)而設定。
鎖存電路SDL具備低耐壓n通道MOS電晶體40~43及低耐壓之p通道MOS電晶體44~47。
關於電晶體40，向閘極輸入信號STL，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於節點LAT_S。
關於電晶體41，向閘極輸入信號STI，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於節點INV_S。
關於電晶體42，閘極連接於節點INV_S，電流路徑之一端(源極)接地，電流路徑之另一端(汲極)連接於節點LAT_S。
關於電晶體43，閘極連接於節點LAT_S，電流路徑之一端(源極)接地，電流路徑之另一端(汲極)連接於節點INV_S。
關於電晶體44，閘極連接於節點INV_S，電流路徑之一端連接於節點LAT_S。
關於電晶體45，閘極連接於節點LAT_S，電流路徑之一端連接於節點INV_S。
關於電晶體46，向閘極輸入信號SLL，電流路徑之一端(汲極)連接於電晶體44之電流路徑之另一端，對電流路徑之另一端(源極)施加電源電壓VDDSA。
關於電晶體47，向閘極輸入信號SLI，電流路徑之一端(汲極)連接於電晶體45之電流路徑之另一端，對電流路徑之另一端(源極)施加電源電壓VDDSA。
於鎖存電路SDL中，由電晶體42、44構成第1反相器，由電晶體43、45構成第2反相器。又，第1反相器之輸出及第2反相器之輸入(節點LAT_S)經由資料傳輸用之電晶體40而連接於匯流排LBUS，第1反相器之輸入及第2反相器之輸出(節點INV_S)經由資料傳輸用之電晶體41而連接於匯流排LBUS。鎖存電路SDL將資料保持於節點LAT_S，並將上述資料之反轉資料保持於節點INV_S。即，鎖存電路SDL係靜態鎖存電路。
鎖存電路ADL、BDL、CDL、TDL具有與鎖存電路SDL相同之構成，因此省略詳細之說明，但各電晶體之參照編號及信號名稱如圖5般與鎖存電路SDL之各電晶體之參照編號及信號名稱區別而於以下進行說明。鎖存電路SDL之電晶體40~47分別相當於鎖存電路ADL之電晶體50~57、鎖存電路BDL之電晶體60~67、鎖存電路CDL之電晶體70~77、及鎖存電路TDL之電晶體80~87。而且於各感測放大器單元SAU中，讀出電路SA、掃描單元SCU、以及5個鎖存電路SDL、ADL、BDL、CDL、TDL係以可相互收發資料之方式藉由匯流排LBUS而連接。
LBUS預充電電路PCC對匯流排LBUS預充電。LBUS預充電電路PCC例如包含低耐壓n通道MOS電晶體30。關於電晶體30，向閘極輸 入信號LPC，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於節點NVHLB。電晶體30經由節點NVHLB而被施加例如電壓VDDSA或電壓VSS。
DBUS開關電路DSC將匯流排LBUS與匯流排DBUS連接。DBUS開關電路DSC例如包含低耐壓n通道MOS電晶體31。關於電晶體31，向閘極輸入信號DSW，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於匯流排DBUS。
再者，上述構成之感測放大器單元SAU中之各種信號例如係由控制電路2所提供。
1.1.4關於電容元件之構成
其次，使用圖6~圖9詳細地對電容元件27~29之構成進行說明。再者，於圖6中絕緣膜被省略。
如圖6所示，於n型阱區域101及元件分離區域之上方，沿著與半導體基板平行之第1方向D1，作為節點CLKDB而發揮功能之配線層136_db、作為節點SEN而發揮功能之配線層136_sen、及作為節點CLKSA而發揮功能之配線層136_sa設置於相同之層。配線層136_db與配線層136_sen之間之配線間電容相當於電容元件27，配線層136_sen與配線層136_sa之間之配線間電容相當於電容元件28。
於元件分離區域之上方，沿著與半導體基板平行且與第1方向D1垂直之第2方向D2，設置有作為節點CLKCS而發揮功能之配線層134_cs、及作為節點SEN而發揮功能之配線層134_sen。配線層134_cs及配線層134_sen設置於與配線層136_db、136_sen、及136_sa不同之層。配線層136_sen及配線層134_sen係藉由接觸插塞135_sen而連接。
於元件分離區域之上方，沿著第2方向D2，於與配線層134_cs及配線層134_sen不同之層，設置有作為節點CLKCS而發揮功能之配線層132_cs及作為節點SEN而發揮功能之配線層132_sen。配線層134_cs 及配線層132_cs係藉由接觸插塞133_cs而連接。又，配線層134_sen及配線層132_sen係藉由接觸插塞133_sen而連接。接觸插塞133_cs與接觸插塞133_sen之間之插塞間電容相當於電容元件27。再者，接觸插塞133_cs及接觸插塞133_sen之個數任意。再者，配線層133_cs及132_sen、以及接觸插塞133_cs及133_sen可於與半導體基板垂直之第3方向D3上，設置於配線層136_db、136_sen、及136_sa之下層或上層。
其次，對各配線層及接觸插塞之剖面構成進行說明。圖7係沿著圖6之I-I線之剖視圖，且係沿著第2方向D2將配線層134_sen切斷之剖視圖。圖8係沿著圖6之II-II線之剖視圖，且係沿著第1方向D1將接觸插塞133_cs及接觸插塞133_sen切斷之剖視圖。圖9係接觸插塞133_cs及133_sen、以及記憶體單元陣列7之剖視圖。更具體而言，圖9之例子表示與圖8同樣地沿著第1方向D1切斷之觸插塞133_cs及133_sen、以及沿著字元線WL所延伸之方向切斷之記憶體單元陣列7之剖視圖。再者，於圖9之例子中，為了使說明簡化，而省略配線層111、112、及113之一部分。於圖9中，僅對與圖3及圖8不同之點進行說明。
首先，如圖7所示，於半導體基板100上，設置有作為元件分離區域而發揮功能之絕緣層130。於絕緣層130之上方，隔著絕緣層131而設置有配線層132_sen。以與配線層132_sen之上表面相接之方式設置有接觸插塞133_sen，以與接觸插塞133_sen之上表面相接之方式設置有配線層134_sen。又，以與配線層134_sen之上表面相接之方式設置有接觸插塞135_sen，以與接觸插塞135_sen之上表面相接之方式設置有於第1方向D1上延伸之配線層136_sen。又，於第1方向D1上延伸之配線層136_db及136_sa以與配線層136_sen之兩側分別相鄰之方式設置於與配線層136_sen相同之層。
其次，如圖8所示，於絕緣層130(淺溝隔離(Shallow Trench Isolation，STI))之上方，相互相鄰而設置有於第2方向上延伸之配線層132_cs及132_sen。以與配線層132_cs及132_sen之上表面分別相接之方式，分別設置有接觸插塞133_cs及133_sen。又，以與接觸插塞133_cs及133_sen之上表面相接之方式，設置有沿第2方向D2延伸之配線層134_cs及134_sen。
其次，如圖9所示，於半導體基板100上方積層有複數個配線層111、112、及113。而且以覆蓋配線層111、112、及113之方式設置有絕緣層131。再者，絕緣層131亦可為積層膜。與圖3同樣地，以貫通配線層111、112、及113之方式，設置有包含導電體114、閘極絕緣膜115、電荷累積層116、及塊絕緣膜117之柱即NAND串8，且於其上表面連接有作為位元線BL而發揮功能之配線層118。進而於配線層118之上表面，設置有用以與未圖示之上方之配線層連接之接觸插塞140。
配線層111、112、及113沿著第1方向D1而延伸，且配線層111、112、及113之一端係呈階梯狀而引出。又，配線層111、112、及113之一端分別經由接觸插塞141，而分別連接於設置於與配線層118相同之層之配線層142。
於絕緣層130之上方，正如圖8中所說明般，設置有配線層132_cs及132_sen。配線層132_cs及132_sen例如設置於與設置於記憶體單元陣列7之周邊之電晶體之閘極配線層相同之層。又，例如，配線層134_cs及134_sen設置於與配線層118及142相同之層。於這種配置中，接觸插塞133_cs及133_sen之高度與NAND串8幾乎相同。根據記憶體單元陣列之構造(NAND串8之高度)，存在接觸插塞133_cs及133_sen之高度為數微米(μm)之情形。於這種情形時，存在接觸插塞133_cs及133_sen之插塞間電容較之配線層132_cs與132_sen之間之配 線間電容、或配線層134_cs與134_sen之間之配線間電容，電容較大之情形。
1.2關於記憶體單元電晶體之臨限值分佈
其次，使用圖10對本實施形態之記憶體單元電晶體MT可取用之臨限值分佈進行說明。以下，於本實施形態中，對記憶體單元電晶體MT可保持8值(3位元)之資料之情形進行說明，但可保持之資料並不限定於8值。
如圖示般，各個記憶體單元電晶體MT之臨限值電壓係取用包含於離散性之例如8個分佈中之任一者之值。將該8個分佈按照臨限值由低到高之順序分別稱為“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準。
如圖10(b)所示，“Er”位準例如相當於資料之刪除狀態。而且“Er”位準中所含之臨限值電壓未滿電壓VfyA，且具有正值或負值。
“A”~“G”位準相當於向電荷累積層注入有電荷且寫入有資料之狀態，各分佈中所含之臨限值電壓例如具有正值。“A”位準中所含之臨限值電壓為電壓VfyA以上且未滿電壓VfyB(其中，VfyB>VfyA)。“B”位準中所含之臨限值電壓為電壓VfyB以上且未滿電壓VfyC(其中，VfyC>VfyB)。“C”位準中所含之臨限值電壓為電壓VfyC以上且未滿電壓VfyD(其中，VfyD>VfyC)。“D”位準中所含之臨限值電壓為電壓VfyD以上且未滿電壓VfyE(其中，VfyE>VfyD)。“E”位準中所含之臨限值電壓為電壓VfyE以上且未滿電壓VfyF(其中，VfyF>VfyE)。“F”位準中所含之臨限值電壓為電壓VfyF以上且未滿電壓VfyG(其中，VfyG>VfyF)。又，“G”位準中所含之臨限值電壓為電壓VfyG以上且未滿電壓VREAD及VPASS(其中，VREAD>VfyG)。再者，電壓VREAD及VPASS分別為於資料之讀出 動作時及寫入動作時施加至非選擇字元線WL，而使記憶體單元電晶體MT成為導通狀態之電壓。
如上所述，各記憶體單元電晶體MT藉由具有8個臨限值分佈中之任一者，可取用8種狀態。藉由將該等狀態按照2進制計數法而分配給“000”~“111”，各記憶體單元電晶體MT可保持3位元之資料。有時將該3位元資料之各位元分別稱為上位位元、中位位元、及下位位元。
如圖10(a)所示，於本實施形態中，關於相對於“Er”~“G”位準之資料之分配，“Er”位準之資料設定為“111”，“A”位準之資料設定為“110”，“B”位準之資料設定為“100”，“C”位準之資料設定為“000”，“D”位準之資料設定為“010”，“E”位準之資料設定為“011”，“F”位準之資料設定為“001”，“G”位準之資料設定為“101”。再者，相對於各位準之資料之分配可任意設定。
再者，於圖10中以8個位準離散性地分佈之情形為例進行了說明，但此係例如於剛剛寫入資料之後之理想狀態。因此，自現實上而言有可能發生相鄰之位準重合之情形。例如有於資料之寫入後，由於干擾等而導致“Er”位準之上端與“A”位準之下端重合之情形。於這種情形時，例如使用ECC(Error Checking and Correcting，錯誤檢查與糾正)技術等來訂正資料。
1.2關於寫入動作
其次，簡單地對資料之寫入動作進行說明。寫入動作大體包含編程及驗證。以下，將編程與驗證之組合稱為編程循環。藉由反覆執行編程循環，而使記憶體單元電晶體MT之臨限值電壓上升至目標位準。
編程係指藉由將電子注入至電荷累積層而使記憶體單元電晶體 MT之臨限值電壓上升(或藉由禁止注入而維持臨限值電壓)之動作。例如，於編程時，於鎖存電路SDL保持“0”資料之情形時，成為對象之記憶體單元電晶體MT之臨限值電壓上升，於鎖存電路SDL保持“1”資料之情形時，成為對象之記憶體單元電晶體MT之臨限值電壓得以維持(禁止(inhibit)寫入)。以下，將與“0”資料對應之編程稱為“0”編程，將與“1”資料對應之編程稱為“1”編程。
於本實施形態中，於“0”編程中，根據作為目標之驗證位準(例如與“A”位準對應之電壓VfyA)與記憶體單元電晶體MT之臨限值電壓之差，而應用臨限值電壓之變動量相對較大之第1編程條件、或較之第1編程條件臨限值電壓之變動量小之第2編程條件中之任一者。例如，於記憶體單元電晶體MT之臨限值電壓遠比驗證位準低，且於第1次編程中未達到作為目標之驗證位準之情形時，應用臨限值電壓之變動量相對較大之第1編程條件。又，於記憶體單元電晶體MT之臨限值電壓相對較接近於作為目標之驗證位準，且若應用第1編程條件則臨限值電壓會大大超過驗證位準之情形時，應用第2編程條件。
更具體而言，於第1編程條件與第2編程條件中，位元線BL之電壓不同。例如，對與第1編程條件對應之位元線BL施加電壓VSS。又，將施加至與第2編程條件對應之位元線BL之電壓設定為VQPW，將施加至與“1”編程對應之位元線BL之電壓設定為VBL。如此，則電壓VSS、電壓VQPW、及電壓VBL為VBL>VQPW>VSS之關係。
再者，於本實施形態中係對於“0”編程中應用第1及第2編程條件之情形進行說明，但並不限定於此。例如，與“0”編程對應之編程條件亦可為1個，亦可設置3個以上編程條件。
以下，於“0”編程中，將應用第1編程條件之位元線記作BL(“0”)，將應用第2編程條件之位元線記作BL(“QPW”)。又，將與“1”編程對應之位元線記作BL(“1”)。
驗證係於編程後讀出資料，並對記憶體單元電晶體MT之臨限值電壓是否達到作為目標之目標位準進行判定之動作。以下，將記憶體單元電晶體MT之臨限值電壓達到目標位準之情形稱為「驗證通過」，將未達到目標位準之情形稱為「驗證失敗」。
於本實施形態中，於編程後，執行目標位準不同之第1及第2驗證。於第1驗證中，設定低於驗證位準之電壓(以下，設定為「電壓VL」)作為目標位準，於第2驗證中，例如設定與驗證位準相同之電壓(以下，設定為「電壓VH」)作為目標位準。於第1驗證失敗之情形時(臨限值電壓<VL)，於接下來之編程中，應用第1編程條件。於第1驗證通過但第2驗證失敗之情形時(VL≦臨限值電壓<VH)，於接下來之編程中，應用第2編程條件。於第2驗證通過之情形時(VH≦臨限值電壓)，於以後之編程中，禁止寫入。
於第1驗證與第2驗證中，感測位元線BL之電壓(即，成為對象之記憶體單元電晶體MT之狀態)之期間、即，使信號XXL為“H”位準而將節點SEN之電荷傳輸至位元線BL之期間不同。以下，將第1驗證中之感測動作稱為「第1感測(1st sense)」，將該感測期間稱為「第1感測期間」。又，將第2驗證中之感測動作稱為「第2感測(2nd sense)”，將該感測期間稱為「第2感測期間」。
節點SEN之電壓下降之速度會根據記憶體單元電晶體MT之臨限值電壓與驗證位準之電位差而有所不同。例如，於臨限值電壓未滿電壓VL(第1驗證位準)之情形時，成為對象之記憶體單元電晶體MT成為強烈之導通狀態。於該情形時，節點SEN之電壓急遽地下降。又，於臨限值電壓為電壓VL以上且未滿電壓VH(第2驗證位準)之情形時，記憶體單元電晶體MT成為微弱之導通狀態。於該情形時，節點SEN之電位相對較慢地下降。因此，藉由使第1感測期間與第2感測期間成為不同之期間，可判別出具有電壓VL以上且未滿電壓VH之臨限值電壓 之記憶體單元電晶體MT。
更具體而言，使第1感測期間較第2感測期間短。由於第1感測期間比第2感測期間短，故成為強烈之導通狀態之記憶體單元電晶體MT、即具有未滿電壓VL之臨限值電壓之記憶體單元電晶體MT被判定為第1驗證失敗，具有電壓VL以上之臨限值電壓之記憶體單元電晶體MT被判定為第1驗證通過。另一方面，由於第2感測期間較第1感測期間長，故與成為微弱之導通狀態之記憶體單元電晶體MT對應之節點SEN之電壓亦充分地下降。因此，具有未滿電壓VH(第2驗證位準)之臨限值電壓之記憶體單元電晶體MT被判定為第2驗證失敗，具有電壓VH以上之臨限值電壓之記憶體單元電晶體MT被判定為第2驗證通過。
再者，關於驗證，例如於2011年3月21日提出申請之名為“THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELLS(記憶體單元之臨限值檢測方法及驗證方法)”之美國專利申請13/052,148號中有所記載。該專利申請之整體藉由參照而於本申請之說明書中被引用。
1.2.1關於寫入動作之整體流程
首先，使用圖11對寫入動作之整體流程進行說明。再者，於本實施形態中，為了使說明簡化，而對於第1次編程循環中執行與1個驗證位準對應之驗證動作之情形進行說明，但於記憶體單元電晶體MT保持多值(2位元以上)之資料之情形時，亦可於第1次編程循環中執行與複數個驗證位準對應之驗證動作。
如圖示般，控制電路2接收自外部控制器接收到之編程資料(步驟S10)。例如，於自外部控制器接收到之編程資料為3位元之資料之情形時，上位位元、中位位元、及下位位元之各資料分別儲存於鎖存電路ADL、BDL、及CDL中。又，儲存於鎖存電路ADL、BDL、及CDL 中之資料根據寫入位準(“A”~“G”位準)而被施以邏輯運算，其結果儲存於鎖存電路SDL中。更具體而言，例如，於進行“A”位準之寫入之情形時，進行鎖存電路ADL、BDL、及CDL之資料之與運算，於與“Er”位準對應之鎖存電路SDL中儲存“1”資料(“H”位準)，於與“A”~“G”位準對應之鎖存電路SDL中儲存“0”資料(“L”位準)。
其次，感測放大器5根據鎖存電路SDL所保持之資料，而對位元線BL充電(以下，稱為「BL預充電」)。於第1次編程中，不應用第2編程條件，因此對應於“0”資料即“0”編程而對位元線BL(“0”)施加電壓VSS，對應於“1”資料即“1”編程而對位元線BL(“1”)施加電壓VBL(步驟S11)。
其次，列解碼器4對選擇字元線WL施加電壓VPGM，而向成為對象之記憶體單元電晶體MT寫入資料(步驟S12)。更具體而言，列解碼器4於選擇塊BLK中，選擇任一字元線WL，並對選擇字元線WL施加電壓VPGM，對其他非選擇字元線WL施加電壓VPASS。電壓VPGM係用以將電子注入至電荷累積層之高電壓。電壓VPASS係不管記憶體單元電晶體MT之臨限值電壓如何均使記憶體單元電晶體MT成為導通狀態之電壓。電壓VPGM與電壓VPASS為VPGM>VPASS之關係。由此，向成為對象之記憶體單元電晶體MT寫入“1”或“0”資料。
其次，控制電路2執行第1驗證(步驟S13)。於第1驗證中，進行與作為臨限值電壓之目標位準之電壓VL對應之第1感測。然後，根據第1驗證之結果，而更新例如鎖存電路TDL之資料。
其次，控制電路2執行第2驗證(步驟S14)。於第2驗證中，進行與作為臨限值電壓之目標位準之電壓VH對應之第2感測。然後，根據第2驗證之結果，而更新例如鎖存電路SDL之資料。
其次，控制電路2進行驗證判定(步驟S15)。更具體而言，於第2 驗證之失敗位元數未滿預先設定之規定數之情形時，判定驗證通過(步驟S15_是)，而使寫入動作結束。
另一方面，於失敗位元數為規定數以上之情形時，判定驗證失敗(步驟S15_否)。然後，控制電路2於編程次數達到預先設定之規定次數之情形時(步驟S16_是)，結束寫入動作，並將寫入動作未正常結束之意旨通知給外部機器。
又，於編程次數未達到規定次數之情形時(步驟S16_否)，控制電路2移行到下一個編程循環。
更具體而言，感測放大器5首先於根據第2驗證之結果而更新鎖存電路SDL之資料之後，對位元線BL(“1”)施加電壓VBL，對位元線(“QPW”)及位元線BL(“0”)施加電壓VSS(步驟S17)。其次，感測放大器5於根據第1驗證之結果(鎖存電路TDL之資料)而更新鎖存電路SDL之資料之後，根據鎖存電路SDL之資料而對位元線BL(“QPW”)施加電壓VQPW(步驟S18)。這時，位元線BL(“1”)成為浮動狀態，因此不被施加電壓VQPW。而且對位元線BL(“0”)施加電壓VSS。
其次，回到步驟S12，列解碼器4對選擇字元線WL施加電壓VPGM，而執行接下來之編程。
1.2.2關於編程中各配線之電壓
其次，使用圖12對編程中各配線之電壓進行說明。
圖12表示編程動作中各配線之電位變化。如圖示般，首先，感測放大器5根據鎖存電路SDL之資料，而進行各位元線BL之預充電。更具體而言，於感測放大器單元SAU內，於鎖存電路SDL中保持有“1”資料(“H”位準之資料)之情形時，節點INV_S成為“L”位準，因此電晶體17成為導通狀態。於該狀態下，信號BLS及BLX成為“H”位準，電晶體10及13成為導通狀態。又，若使信號BLC成為 “H”位準，且對電晶體11之閘極施加電壓“VBL+Vt11”(Vt11為電晶體11之臨限值電壓)，則對位元線BL施加電壓VBL。即，對位元線BL(“1”)施加電壓VBL。另一方面，於鎖存電路SDL保持有“0”資料(“L”位準之資料)之情形時，節點INV_S成為“H”位準，因此電晶體15成為導通狀態。於對節點SRCGND施加電壓VSS之情形時，向對應之位元線BL施加電壓VSS。即，對位元線BL(“0”)及位元線BL(“QPW”)施加電壓VSS。
又，列解碼器4選擇任一塊BLK，進而選擇任一串單元SU。又，對所選擇之串單元SU之選擇閘極線SGD施加電壓VSD1。若將選擇電晶體ST1之臨限值電壓設定為Vtsg，則電壓VSD1係“VBL+Vtsg”以上之電壓，且係使選擇電晶體ST1成為導通狀態之電壓。另一方面，藉由對選擇閘極線SGS施加電壓VSS，而使選擇電晶體ST2成為斷開狀態。
進而，列解碼器4對選擇塊BLK中之非選擇串單元SU及非選擇塊BLK中之非選擇串單元SU之選擇閘極線SGD及SGS施加電壓VSS，而使選擇電晶體ST1及ST2成為斷開狀態。
而且對源極線SL例如經由源極線驅動器(未圖示)而施加電壓VCELSRC(>VSS)。
然後，列解碼器4對選擇塊BLK中之選擇串單元SU之選擇閘極線SGD施加電壓VSD2。電壓VSD2係低於電壓VSD1及電壓VBL之電壓，且係使被施加電壓VSS之選擇電晶體ST1導通而使被施加電壓VBL之選擇電晶體ST1斷開之電壓。由此，與位元線BL(“1”)對應之NAND串8之通道成為浮動狀態。又，感測放大器5於感測放大器單元SAU內之電晶體11中，使信號BLC之“H”位準之電壓為“VQPW+Vt11”。電壓VSD2與電壓VPQW為VSD2>VPQW之關係。由此，於與被施加電壓VBL之位元線BL(“1”)對應之感測放大器單元SAU 中，電晶體11成為斷開狀態，位元線BL(“1”)成為浮動狀態。
其次，感測放大器5例如根據鎖存電路TDL之資料而更新鎖存電路SDL之資料。結果，於與位元線BL(“QPW”)對應之感測放大器單元SAU中，鎖存電路SDL之資料自“0”資料更新為“1”資料。從而，感測放大器5對位元線(“QPW”)施加電壓VQPW。
其次，列解碼器4於選擇塊BLK中選擇任一字元線WL，而對選擇字元線施加電壓VPGM，對其他非選擇字元線WL施加電壓VPASS。
於與位元線BL(“0”)對應之NAND串8中，選擇電晶體ST1成為導通狀態。又，連接於選擇字元線WL之記憶體單元電晶體MT之通道電位成為VSS。由此，控制閘極與通道之間之電位差變大，結果，電子注入至電荷累積層，記憶體單元電晶體MT之臨限值電壓上升。
於與位元線BL(“1”)對應之NAND串8中，選擇電晶體ST1成為斷開狀態。因此，連接於選擇字元線WL之記憶體單元電晶體MT之通道電性浮動，藉由與字元線WL等之電容耦合，通道電位上升。由此，控制閘極與通道之間之電位差變小，結果，電子未注入至電荷累積層，記憶體單元電晶體MT之臨限值電壓得以維持(臨限值電壓未變動到臨限值分佈位準向更高之分佈躍遷之程度)。
於與位元線BL(“QPW”)對應之NAND串8中，選擇電晶體ST1成為導通狀態。又，連接於選擇字元線WL之記憶體單元電晶體MT之通道電位成為VQPW(>VSS)。由此，控制閘極與通道之間之電位差變得較通道電位為VSS之情形時小。結果，注入至電荷累積層之電子量變得較與位元線BL(“0”)對應之記憶體單元電晶體MT少，記憶體單元電晶體MT之臨限值電壓之變動量亦變小。
1.2.3關於驗證中感測放大器單元之各配線之電壓
其次，使用圖13及圖14對驗證中感測放大器單元SAU內之各配線之電壓進行說明。圖13及圖14之例子表示實施第1及第2驗證時之連續 之時序圖。於圖13之時刻t1~t16之間執行第1驗證，於圖14之時刻t16~t30之間執行第2驗證。
於本例中表示之情形為：於第1驗證中，進行成為對象之所有位元線BL之預充電，於第2驗證中，僅對第1驗證失敗之位元線BL實施預充電。再者，於本實施形態中係對第1驗證之第1感測期間較第2驗證之第2感測期間短之情形進行說明，但並不限定於此。例如，亦可使第1及第2驗證之感測期間相同，且使第1及第2驗證中之讀出電壓VCGRV不同。電壓VCGRV係於驗證中施加至選擇字元線WL之電壓，且係根據驗證位準而設定之電壓。電壓VCGRV與電壓VREAD為VCGRV<VREAD之關係。例如列解碼器4亦可於第1驗證中對選擇字元線WL施加電壓VCGRV1(=VL)，於第2驗證中對選擇字元線WL施加電壓VCGRV2(=VH)。
首先，對第1驗證進行說明。如圖13所示，於時刻t1，控制電路2使信號BLC及BLX為“H”位準。信號BLX之“H”位準之電壓值高於信號BLC之“H”位準之電壓值“VBL+Vt11”。於電晶體17及電晶體10為導通狀態之情形時，向對應之位元線BL施加藉由電晶體11(信號BLC)而被箝位之電壓VBL。位元線BL之預充電係於時刻t1~t6之間進行。
電壓產生電路3藉由控制電路2之控制，而對節點NWSA施加電壓VDDSA。進而，電壓產生電路3對節點NVSA施加電壓VDDSA，對節點NVHLB施加電壓VSS。進而，電壓產生電路3對節點CLKSA、CLKDB、CLKCS施加電壓VSS。
於時刻t2，控制電路2使信號LPC為“H”位準而使電晶體30成為導通狀態。由此，匯流排LBUS經由節點NVHLB而被施加電壓VSS，成為“L”位準。又，控制電路2使信號LSL為“H”位準，使信號HSLn為“L”位準，而使電晶體21及24成為導通狀態。由於匯流排 LBUS係“L”位準，故電晶體26成為導通狀態，節點SEN經由節點NVSA而被施加電壓VDDSA。
於電晶體21及24成為導通狀態之後，於時刻t2~t3之間，控制電路2使信號LLS為“H”位準而使電晶體20成為導通狀態。由於對節點SEN施加了電壓VDDSA，故電晶體18成為導通狀態。由此，匯流排LBUS電連接於節點CLKSA，且被施加電壓VSS。即，由掃描單元SCU內之電晶體18、19、25、及26構成之鎖存電路成為節點SEN保持“H”位準之資料且匯流排LBUS保持“L”位準之資料之狀態。
於時刻t3，控制電路2使信號STBn為“L”位準而使電晶體23成為導通狀態。由於電晶體20、21、23、24成為導通狀態，故藉由掃描單元SCU而確定節點SEN之保持資料之邏輯位準。
又，電壓產生電路3對節點NWSA施加高於電壓VDDSA之電壓VNW1。電壓VNW1係高於下述節點SEN之電壓VBST之電壓。
於電晶體23成為導通狀態之後，於時刻t3~t4之間，控制電路2使信號LPC為“L”位準而使電晶體30成為斷開狀態。由於不再自LBUS預充電電路PCC向匯流排LBUS施加電壓VSS，故匯流排LBUS藉由掃描單元SCU而確定保持資料之邏輯位準。即由於節點SEN保持“H”位準之資料，故匯流排LBUS保持作為節點SEN之保持資料之反轉資料之“L”位準之資料。
於時刻t4，控制電路2使信號LSL為“L”位準，使信號HSLn為“H”位準，而使電晶體21及24成為斷開狀態。於節點SEN，成為浮動狀態，不管匯流排LBUS之保持資料如何，均維持“H”位準之資料(電壓VDDSA)。
於電晶體21及24成為斷開狀態之後，於時刻t4~t5之間，控制電路2使信號STBn為“H”位準，使信號LLS為“L”位準，而使電晶體20及23成為斷開狀態。匯流排LBUS成為浮動狀態，而維持“L”位準 之資料。即，於時刻t2~t5之間，節點SEN被充電電壓VDDSA，而成為浮動狀態(以下，稱為「設置」)。
於時刻t5，電壓產生電路3對節點CLKSA、節點CLKDB、及節點CLKCS施加電壓VDDSA(以下，稱為「時鐘上升」)。結果，電容元件27~29被充電，節點SEN之電壓由於電容耦合之影響而上升至電壓VBST。電壓VBST係隨著時鐘上升而上升之節點SEN之電壓，且係高於電壓VDDSA之電壓。
於時刻t6~t7之間，控制電路2執行第1感測。具體而言，於時刻t6~t7之間，控制電路2使信號XXL為“H”位準而使電晶體16成為導通狀態。信號XXL之“H”位準之電壓值高於信號BLX之“H”位準之電壓值。於該狀態下，於成為驗證對象之記憶體單元電晶體MT之臨限值電壓為第1驗證位準以上之情形時，記憶體單元電晶體MT成為斷開狀態(以下，稱為「斷開單元(off-cell)」)，電流幾乎不自對應之位元線BL向源極線SL流動。由此，充電至節點SEN及電容元件27~29之電荷幾乎不被釋放，節點SEN之電壓值幾乎不變。另一方面，於成為驗證對象之記憶體單元電晶體MT之臨限值電壓未滿第1驗證位準之情形時，記憶體單元電晶體MT成為導通狀態(以下，稱為「導通單元(on-cell)」)，電流自對應之位元線BL向源極線SL流動。由於信號XXL之“H”位準之電壓值高於信號BLX之“H”位準之電壓值，故充電至節點SEN及電容元件27~29之電荷被釋放。即，節點SEN之電壓下降。
於時刻t8，電壓產生電路3對節點CLKSA、節點CLKDB、及節點CLKCS施加電壓VSS(以下，稱為「時鐘下降」)。結果，由於電容耦合之影響，節點SEN之電壓下降。
若將感測電晶體25之臨限值電壓設定為Vt25，則電晶體25之節點SEN之判定電壓成為“VDDSA-Vt25”。具體而言，與斷開單元 對應之節點SEN之電壓成為“VDDSA-Vt25”以上且VDDSA以下。又，與導通單元對應之節點SEN之電壓成為VSS以上且未滿“VDDSA-Vt25”。
於時刻t9，電壓產生電路3對節點NWSA施加電壓VNW2。電壓VNW2係為了抑制感測電晶體25之臨限值電壓之差異而施加之電壓，每個晶片(NAND型快閃記憶體1)之最佳值不同。電壓VNW1、電壓VNW2、及電壓VDDSA為VNW1>VNW2>VDDSA之關係。於該狀態下，控制電路2首先使信號STBn為“L”位準，而使電晶體23成為導通狀態。由於與斷開單元對應之電晶體25係斷開狀態，故匯流排LBUS維持“L”位準。由於與導通單元對應之電晶體25係導通狀態，故對匯流排LBUS施加電壓VDDSA(“H”位準)。
於時刻t9~t10之間，控制電路2亦可使信號LLS為“H”位準而使電晶體20成為導通狀態。例如，有浮動狀態之匯流排LBUS之電壓(VSS)由於相鄰之配線之影響(電容耦合)而上升，從而無法維持“L”位準(電壓VSS)之可能性。於這種情形時，藉由使電晶體20導通，而再次確定匯流排LBUS之保持資料之“L”位準。再者，控制電路2亦可不使信號LLS為“H”。
於時刻t10，控制電路2使信號HSLn為“L”位準而使電晶體24成為導通狀態。於匯流排LBUS之保持資料為“L”位準之情形時，即為斷開單元之情形時，電晶體26成為導通狀態，因此節點SEN(圖13之(1))被施加電壓VDDSA，而成為“H”位準。即，於與斷開單元對應之節點SEN(1)，保持資料之邏輯位準被確定為“H”位準。
於時刻t11，控制電路2使信號LSL為“H”位準而使電晶體21成為導通狀態。於匯流排LBUS之保持資料為“H”位準之情形時，即為導通單元之情形時，電晶體19成為導通狀態，因此節點SEN(圖13之(2))被施加電壓VSS，而成為“L”位準。由此，於與導通單元對應 之節點SEN(2)，保持資料之邏輯位準被確定為“L”位準。
於時刻t12，控制電路2使信號LLS為“H”位準而使電晶體20成為導通狀態。由此，電晶體20、21、23、24成為導通狀態，因此藉由掃描單元SCU而確定節點SEN之保持資料之邏輯位準。即，於時刻t9~t13之間，執行節點SEN之數位化。
於時刻t13，若數位化完成，則電壓產生電路3對節點NWSA施加電壓VDDSA。又，控制電路2根據第1驗證之結果而更新鎖存電路TDL，因此於鎖存電路TDL中，使信號TLL為“H”位準而使電晶體86成為斷開狀態。
於時刻t14，控制電路2使信號TTL為“H”狀態而使電晶體80成為導通狀態。於與保持“H”位準之資料之節點SEN(1)對應之感測放大器單元SAU中，匯流排LBUS保持“L”位準之資料，因此鎖存電路TDL之節點LAT_T亦保持“L”位準之資料。另一方面，於與保持“L”位準之資料之節點SEN(2)對應之感測放大器單元SAU中，匯流排LBUS保持“H”位準之資料，因此鎖存電路TDL之節點LAT_T亦保持“H”位準之資料。
於時刻t15，控制電路2使信號TTL為“L”位準而使電晶體80成為斷開狀態，使信號TLL為“H”位準而使電晶體86成為導通狀態。由此鎖存電路TDL之邏輯資料確定，從而第1驗證結束。
其次，對第2驗證進行說明。與第1驗證不同之點係於第2驗證中，節點SEN之邏輯位準於第1驗證結束時確定，因此省略節點SEN之設置。又，於本例中係根據第2驗證之結果而更新鎖存電路SDL。於以下之說明中，僅對與第1驗證不同之點進行說明。
如圖14所示，於時刻t16，電壓產生電路3對節點NWSA施加高於電壓VDDSA之電壓VNW1。
時刻t17~t26之動作與時刻t4~13之動作大致相同。於時刻t19~ t20之間，執行第2感測，於時刻t22~t26之間，執行數位化。與第1驗證不同，於第2驗證中並不執行節點SEN之設置。因此，於與第1驗證中成為導通單元之記憶體單元電晶體MT對應之節點SEN(2)，以保持資料為“L”位準之狀態(節點SEN之電壓值為VSS之狀態)執行第2感測。第2驗證之結果為，與於第1及第2驗證中成為斷開單元之記憶體單元電晶體MT對應之節點SEN(1-1)保持“H”位準之資料。與第1驗證中成為斷開單元且第2驗證中成為導通單元之記憶體單元電晶體MT對應之節點SEN(1-2)和與第1驗證中成為導通單元之記憶體單元電晶體MT對應之節點SEN(2)相同，保持“L”位準之資料。
於時刻t26，電壓產生電路3對節點NWSA施加電壓VDDSA。又，控制電路2根據第2驗證之結果而更新鎖存電路SDL，因此於鎖存電路SDL中，使信號SLL為“H”位準而使電晶體46成為斷開狀態。
於時刻t27，控制電路2使信號STL為“H”狀態而使電晶體40成為導通狀態。於與保持“H”位準之資料之節點SEN(1-1)對應之感測放大器單元SAU中，匯流排LBUS保持“L”位準之資料，因此鎖存電路SDL之節點LAT_S亦保持“L”位準之資料。於與保持“L”位準之資料之節點SEN(1-2)及(2)對應之感測放大器單元SAU中，匯流排LBUS保持“H”位準之資料，因此鎖存電路SDL之節點LAT_S亦保持“H”位準之資料。
於時刻t28，控制電路2使信號STL為“L”位準而使電晶體40成為斷開狀態，使信號SLL為“H”位準而使電晶體46成為導通狀態。由此鎖存電路SDL之邏輯資料確定，從而第2驗證結束。
於時刻t29~30之間，進行恢復處理，從而驗證動作結束。
再者，於圖13及圖14之例子中係以相同間隔圖示時刻t1~t30，但各時刻間之時間間隔亦可互不相同。例如，亦可為進行位元線BL之預充電之時刻t1~t6之間之時間較長。又，第1感測之期間(時刻t6 ~t7之間)較第2感測之期間(時刻t19~t20)短。
1.3關於本實施形態之效果
若為本實施形態之構成，則可提高半導體記憶裝置之可靠性。以下，對本效果進行說明。
於資料之讀出(或驗證)中，讀出至感測放大器單元之節點SEN之資料(類比資料)於儲存於鎖存電路中時被確定(數位化)“H”/“L”位準之邏輯位準。從而，於保持資料之鎖存電路為複數個情形時，若構成鎖存電路之電晶體之臨限值電壓有所差異，則根據儲存資料之鎖存電路，存在“H”/“L”位準之判定不同之情形。
又，存在如下情形：於感測節點SEN之電壓之感測電晶體之臨限值電壓由於製造差異或動作溫度之影響，而於每個晶片(半導體記憶裝置)中有所差異之情形時，會發生感測之誤判定。
與此相對地，於本實施形態之構成中，掃描單元SCU形成為靜態鎖存電路。由此，讀出至節點SEN之資料於掃描單元SCU內被數位化，因此可抑制儲存資料之鎖存電路所導致之“H”/“L”位準之判定之差異。從而，可提高半導體記憶裝置之可靠性。
進而於本實施形態之構成中，可控制感測電晶體之基板偏壓。更具體而言，可控制於閘極連接有節點SEN之p通道MOS電晶體25之基板偏壓。由此，可抑制感測電晶體之臨限值電壓之差異，從而抑制感測之誤判定。從而，可提高半導體記憶裝置之可靠性。
進而，可控制p通道MOS電晶體24之基板偏壓。以下對本效果進行說明。例如關於電晶體24，節點SEN連接於p+型雜質擴散層(源極或汲極)，節點NWSA連接於n型阱(背閘極)。因此，若節點SEN之電壓變得較節點NWSA高，則自節點SEN向節點NWSA產生順向偏壓，從而流通有電流。與此相對地，於本實施形態之構成中，例如，於藉由時鐘上升而對節點SEN施加高於電壓VDDSA之電壓之情形時，可使 電晶體24之基板偏壓(節點NWSA)高於節點SEN之電壓。由此，可抑制於電晶體24中自源極(或汲極)向基板(背閘極側)施加順向偏壓，因此可抑制電流向基板流動。即，可抑制電流自節點SEN向基板流動。從而，可提高半導體記憶裝置之可靠性。
進而，例如於連續進行第1及第2驗證之情形時，於第1驗證中之數位化結束後，保持“H”位準之資料之節點SEN之電壓變成電壓VDDSA，因此無需再次進行節點SEN之設置(再充電)。因此可縮短寫入動作之處理時間，故可提高半導體記憶裝置之處理能力。
進而，於第2驗證中，並不對於第1驗證中失敗之位元線BL進行預充電，因此可降低半導體記憶裝置之消耗電力。
進而，由於掃描單元SCU形成為靜態鎖存電路，故可自掃描單元SCU向匯流排LBUS施加電源電壓(驅動匯流排LBUS)。由此，LBUS預充電電路PCC只要可對匯流排LBUS施加接地電壓VSS即可，無需對匯流排LBUS施加電源電壓VDDSA。因此，無需使信號LPC之“H”位準之電壓為高於電源電壓VDDSA之電壓，從而可使電壓產生電路簡化。
進而，由於節點SEN連接於n通道MOS電晶體18之閘極及p通道MOS電晶體25之閘極，故可將電晶體18或電晶體25中之任一者作為感測電晶體而使用。
進而，於節點SEN連接有複數個電容元件27~29。由此，可增大節點SEN之寄生電容。又，可選擇性地使分別連接於該等電容元件27~29之節點SEN、節點CLKBD、及節點CLKCS時鐘上升從而使節點SEN之電壓上升。
進而，電容元件27~29係配線間電容或插塞間電容。因此，無需追加電容元件，從而可抑制半導體記憶裝置之晶片面積之增加。
2.第2實施形態
其次，對第2實施形態進行說明。於第2實施形態中，對為了抑制感測電晶體之臨限值電壓之差異而控制節點NVSA之電壓之方法進行說明。以下，僅對與第1實施形態不同之點進行說明。
2.1關於感測放大器單元之構成
首先，使用圖15對感測放大器單元SAU之構成進行說明。以下，僅對與第1實施形態之圖5不同之點進行說明。
如圖15所示，於本實施形態之感測放大器單元SAU中，第1實施形態之圖5中之低耐壓p通道MOS電晶體24被替換成低耐壓n通道MOS電晶體32，且向電晶體32之閘極輸入信號HSL。其他構成與圖5相同。
2.2關於驗證中感測放大器單元之各配線之電壓
其次，使用圖16及圖17對驗證中感測放大器單元SAU內之各配線之電壓進行說明。以下，僅對與第1實施形態之圖13及圖14不同之點進行說明。
如圖16所示，於時刻t2，控制電路2使信號HSL為“H”位準而使電晶體32成為導通狀態。若將信號HSL之“H”位準之電壓設定為VHSL，則電壓VHSL需要使電壓VDDSA傳輸至電晶體32，因此VHSL≧“VDDSA+Vt32”(Vt32為電晶體32之臨限值電壓)。又，電壓產生電路3對節點NWSA施加電壓VNW2。於本實施形態中，電晶體32係n通道MOS電晶體，因此無需對節點NWSA施加電壓VNW1(>VBST)。
於時刻t4，控制電路2使信號HSL為“L”位準而使電晶體32成為斷開狀態。
於時刻t5，電壓產生電路3對節點NVSA施加電壓VDDSASEN。電壓VDDSASEN係根據感測電晶體25之臨限值電壓之差異而設定之電壓。例如，若將電晶體25之臨限值電壓之差異(變動量)設定為△Vt25，則VDDSASEN=VDDSA-△Vt25。
於時刻t10，控制電路2使信號HSL為“H”位準而使電晶體32成為導通狀態。由此，於與斷開單元對應之節點SEN(1)，保持資料之邏輯位準被確定為“H”位準。
於時刻t13，電壓產生電路3對節點NVSA施加電壓VDDSA。即，於第1感測及數位化期間，對節點NVSA施加電壓VDDSASEN。
如圖14所示，於時刻t16，電壓產生電路3對節點NWSA施加電壓VNW2。
時刻t17~t26之動作與時刻t4~13大致相同。其中，與第1實施形態同樣地，與第1驗證中成為導通單元之記憶體單元電晶體MT對應之節點SEN(2)以“L”位準之狀態執行第2感測。
2.3關於本實施形態之效果
若為本實施形態之構成，則可獲得與第1實施形態相同之效果。
進而，於本實施形態之構成中，可適當控制感測電晶體25之源極電壓值。由此，可抑制感測電晶體25之臨限值電壓之差異，從而可抑制感測之誤判定。從而，可提高半導體記憶裝置之可靠性。
又，由n通道MOS電晶體構成包含於掃描單元SCU且連接於節點SEN之電晶體32。由此，可防止於p通道MOS電晶體中成為問題之相對於n型阱之順向偏壓。
3.第3實施形態
其次，對第3實施形態進行說明。與第1及第2實施形態不同之點為鎖存電路SDL之構成、及2個感測放大器單元SAU之掃描單元SCU及匯流排LBUS可藉由匯流排DBUS以外之配線而相互連接這一點。以下，對與第1及第2實施形態不同之點進行說明。
3.1關於感測放大器及資料鎖存器之構成
首先，使用圖18對感測放大器5及資料鎖存器6之構成進行說明。
如圖示般，感測放大器5包含複數個連接電路LCC。連接電路LCC係用以使用匯流排DBUS以外之節點，使2個感測放大器單元SAU根據需要而連接之電路。例如，於一感測放大器單元SAU中，進行資料之運算處理(包括節點SEN之資料之反轉、與運算、及或運算等)之情形時，可經由連接電路LCC而使用另一感測放大器單元SAU。於圖18之例子中，連接電路LCC將第偶數個感測放大器單元(例如SAU0)與第奇數個感測放大器單元(例如SAU1)相互連接。再者，連接於連接電路LCC之感測放大器單元SAU之組合任意。
其次，使用圖19對感測放大器5之構成之詳細情形進行說明。圖19之例子表示感測放大器單元SAU0及SAU1，其他感測放大器單元SAU之組亦係相同之構成。於以下之說明中，例如於對感測放大器單元SAU0之匯流排LBUS及感測放大器單元SAU1之匯流排LBUS加以區別之情形時，將感測放大器單元SAU0之匯流排LBUS記作「LBUS0」，將感測放大器單元SAU1之匯流排LBUS記作「LBUS1」。其他節點及信號亦相同。再者，於以下之說明中，主要使用感測放大器單元SAU0而進行說明。
感測放大器單元SAU與第1及第2實施形態同樣地，包含讀出電路SA、掃描單元SCU、LBUS預充電電路PCC、DBUS開關電路DSC、以及鎖存電路SDL、ADL、BDL、CDL、及TDL。
於本實施形態之感測放大器單元SAU中，鎖存電路SDL包含使用電容元件而保持資料之鎖存電路(以下，稱為「動態鎖存電路」)。關於動態鎖存電路之構成將於下文敍述。因此，鎖存電路SDL經由匯流排LBUS及節點SEN而連接於掃描單元SCU。又，DBUS開關電路DSC連接於節點SEN。
感測放大器單元SAU0及SAU1之掃描單元SCU分別經由節點PXP0及節點PXP1而連接於連接電路LCC。又，感測放大器單元SAU0 之匯流排LBUS0及感測放大器單元SAU1之匯流排LBUS1連接於連接電路LCC。
3.2關於感測放大器單元及連接電路之電路構成
其次，使用圖20對感測放大器單元SAU及連接電路LCC之電路構成進行說明。於圖20之例子中，為了使說明簡化，而於感測放大器單元SAU0中，用方框表示構成與第1及第2實施形態相同之讀出電路SA、DBUS開關電路DSC、LBUS預充電電路PCC、以及鎖存電路ADL、BDL、CDL、及TDL，並省略電路圖。又，於感測放大器單元SAU1中，僅表示出掃描單元SCU，其他電路省略。
如圖20所示，本實施形態之掃描單元SCU與第2實施形態同樣地，具備連接於節點SEN之n通道MOS電晶體32。又，與第1及第2實施形態不同，廢除了將節點SEN與匯流排LBUS連接之電晶體22。
鎖存電路SDL包含低耐壓n通道MOS電晶體90~92及電容元件94。
關於電晶體90，向閘極輸入信號SDI(SDI0)，電流路徑之一端連接於匯流排LBUS(LBUS0)，電流路徑之另一端連接於節點INV_S。
關於電晶體91，閘極連接於節點INV_S，電流路徑之一端(源極)接地(連接於被施加電壓VSS之接地電壓配線)，電流路徑之另一端(汲極)連接於電晶體92之電流路徑之一端。
關於電晶體92，向閘極輸入信號SDO(SDO0)，電流路徑之另一端連接於節點SEN(SEN0)。
電容元件94例如係節點INV_S與被施加電壓VSS之接地電壓配線之間之配線間電容。電容元件94保持節點INV_S之“H”位準或“L”位準之資料。再者，亦可不使用配線電容，而與節點INV_S及接地電壓配線分開設置具有上部電極及下部電極之電容元件，並將上部電極連接於節點INV_S，將下部電極接地。
鎖存電路SDL將自匯流排LBUS經由電晶體90而輸入之資料保持於電容元件94中，並經由電晶體92而輸出至節點SEN(SEN0)。
連接電路LCC包含低耐壓p通道MOS電晶體33~35。
關於電晶體33，向閘極輸入信號L2Ln，電流路徑之一端連接於感測放大器單元SAU0之匯流排LBUS0及電晶體35之電流路徑之一端，電流路徑之另一端連接於感測放大器單元SAU1之匯流排LBUS1及電晶體34之電流路徑之一端。
關於電晶體34，向閘極輸入信號NRI0，電流路徑之另一端連接於節點PXP0。節點PXP0連接於感測放大器單元SAU0之電晶體26之電流路徑之一端及電晶體32之電流路徑之另一端。
關於電晶體35，向閘極輸入信號NRI1，電流路徑之另一端連接於節點PXP1。節點PXP1連接於感測放大器單元SAU1之電晶體26之電流路徑之一端及電晶體32之電流路徑之另一端。
即，連接電路LCC將感測放大器單元SAU0之節點PXP0與感測放大器單元SAU1之匯流排LBUS1連接，並將感測放大器單元SAU0之匯流排LBUS0與感測放大器單元SAU1之節點PXP1連接(以下，將這種連接稱為「交叉耦合連接」)。
再者，連接電路LCC之電晶體33~35亦可替換成低耐壓n通道MOS電晶體。
3.3關於使節點SEN之資料反轉之情形時各配線之電壓
其次，作為使用連接電路LCC之情形時之一例，使用圖21對使節點SEN之保持資料反轉之情形時各配線之電壓進行說明。圖21係表示感測放大器單元SAU0及SAU1、以及連接電路LCC之各配線之電壓之時序圖。圖21之例子表示使用連接電路LCC及感測放大器單元SAU1而使感測放大器單元SAU0之節點SEN之保持資料反轉之情形。
於圖21之例子中，為了對感測放大器單元SAU0與感測放大器單 元SAU1加以區別，而將感測放大器單元SAU0中之節點SEN、匯流排LBUS、以及信號STBn、LLS、HSL、LSL、及LPC分別記作節點SEN0、匯流排LBUS0、以及信號STBn0、LLS0、HSL0、LSL0、及LPC0。又，將感測放大器單元SAU1中之節點SEN、匯流排LBUS、以及信號STBn、LLS、HSL、LSL、及LPC分別記作節點SEN1、匯流排LBUS1、以及信號STBn1、LLS1、HSL1、LSL1、及LPC1。進而，將節點SEN0以初始狀態所保持之資料設定為資料DSEN0，將節點SEN1所保持之資料設定為資料DSEN1。
如圖21所示，首先，於時刻t1，節點SEN0保持著“H”(或“L”)位準之資料DSEN0，匯流排LBUS保持著資料DSEN0之反轉資料/DSEN0。同樣地，節點SEN1保持著“H”(或“L”位準)之資料DSEN1，匯流排LBUS保持著資料DSEN1之反轉資料/DSEN1。控制電路2使信號STBn1為“H”位準，使信號LLS1、HSL1、及LSL1為“L”位準，而使感測放大器單元SAU1內之電晶體20、21、23、及32成為斷開狀態。由此節點SEN1不管匯流排LBUS1之狀態如何，都保持資料DSEN1。
於該狀態下，控制電路2使信號LPC1為“H”位準而使感測放大器單元SAU1內之電晶體30成為導通狀態，並對匯流排LBUS1施加電壓VSS。即，控制電路2使匯流排LBUS1為“L”位準。
於時刻t2，控制電路2使信號LPC1為“L”位準而使感測放大器單元SAU1內之電晶體30成為斷開狀態。
於時刻t3，控制電路2使連接電路LCC之信號L2Ln為“L”位準而使電晶體33成為導通狀態。由此，匯流排LBUS0之資料/DSEN0被傳輸至匯流排LBUS1。即，匯流排LBUS1保持資料/DSEN0。
於時刻t4，控制電路2使信號L2Ln為“H”位準而使電晶體33成為斷開狀態。
於時刻t5，控制電路2使信號STBn0為“H”位準，使信號LLS0、HSL0、及LSL0為“L”位準，而使感測放大器單元SAU0內之電晶體20、21、23、及32成為斷開狀態。由此節點SEN0不管匯流排LBUS0之狀態如何，均保持資料DSEN0。
於時刻t6，控制電路2使信號LPC0為“H”位準而使感測放大器單元SAU0內之電晶體30成為導通狀態，並對匯流排LBUS0施加電壓VSS。即，控制電路2使匯流排LBUS0為“L”位準。
於時刻t7，控制電路2使信號LPC0為“L”位準而使感測放大器單元SAU0內之電晶體30成為斷開狀態。
於時刻t8，控制電路2使信號NRI1為“L”位準而使電晶體35成為導通狀態。由此，向匯流排LBUS0傳輸匯流排LBUS1之反轉資料即資料DSEN0。更具體而言，於資料DSEN0為“H”位準之情形時，匯流排LBUS1所保持之資料/DSEN0成為“L”位準。如此，則感測放大器單元SAU1內之電晶體26成為導通狀態，節點PXP1成為“H”位準(被施加電壓VDDSA)。由此，匯流排LBUS0成為“H”位準。另一方面，於資料DSEN0為“L”位準之情形時，匯流排LBUS1所保持之資料/DSEN0成為“H”位準。如此，則感測放大器單元SAU1內之電晶體26成為斷開狀態，節點PXP1成為“L”位準。由此，匯流排LBUS0成為“L”位準。
於時刻t9，控制電路2使信號NRI1為“H”位準而使電晶體35成為導通狀態。
於時刻t10，控制電路2使信號HSL0及LSL0為“H”位準而使感測放大器單元SAU0內之電晶體21及32成為導通狀態。由此匯流排LBUS0之反轉資料/DSEN0被傳輸至節點SEN0。即節點SEN0以初始狀態所保持著之資料被反轉。
又，控制電路2使信號STBn1為“L”位準，使信號LLS1為“H” 位準，而使感測放大器單元SAU1內之電晶體20及23成為導通狀態。由此節點SEN1之保持資料DSEN1之反轉資料/DSEN1被傳輸至匯流排LBUS1。
於時刻t11，控制電路2使信號STBn0為“L”位準，使信號LLS0為“H”位準，而使感測放大器單元SAU0內之電晶體20及23成為導通狀態。由此節點SEN0及匯流排LBUS0之保持資料被邏輯性確定。
而且控制電路2使信號HSL1及LSL1為“H”位準而使感測放大器單元SAU1內之電晶體21及32成為導通狀態。由此節點SEN1及匯流排LBUS1之保持資料被邏輯性確定。由此，節點SEN1及匯流排LBUS1維持初始狀態之資料。
再者，於圖21之例子中係以相同間隔圖示時刻t1~t11，但各時刻間之時間間隔亦可互不相同。
3.4關於驗證中感測放大器單元之各配線之電壓
其次，使用圖22及圖23對驗證中感測放大器單元SAU內之各配線之電壓進行說明。圖22及圖23之例子表示實施第1及第2驗證時之連續之時序圖。於圖22之時刻t1~t23之間執行第1驗證，於圖14之時刻t23~t41之間執行第2驗證。圖22及圖23之例子表示使用n通道MOS電晶體18作為感測電晶體之情形。再者，亦可與第1及第2實施形態同樣地，使用p通道MOS電晶體25作為感測電晶體。再者，於圖22及圖23中，對於各參照符號省略表示特定之感測放大器單元SAU之末尾之編號。例如，記作“SEN”而非“SEN0”。以下之說明亦相同。
首先，對第1驗證進行說明。如圖22所示，於時刻t1，與圖13之t1同樣地，控制電路2使信號BLC及BLX為“H”位準。由此，開始位元線BL之預充電。位元線BL之預充電係於時刻t1~t10之間進行。
於時刻t2，控制電路2使信號LPC為“H”位準而使電晶體30成為導通狀態。由此，匯流排LBUS被施加電壓VSS，而成為“L”位準。 控制電路2使信號HSL為“H”位準而使電晶體32成為導通狀態。將這時之信號HSL之“H”位準之電壓設定為VX2。電壓VX2與電壓VDDSA為VX2≧(VDDSA+Vt32)之關係。又，控制電路2使信號LSL為“H”位準而使電晶體21成為導通狀態。由此，對節點SEN施加電壓VDDSA。
於時刻t3，控制電路2使信號LLS為“H”位準，而使電晶體20成為導通狀態。
於時刻t4，控制電路2使信號STBn為“L”位準而使電晶體23成為導通狀態。然後，於時刻t4~t5之間，控制電路2使信號LPC為“L”位準而使電晶體30成為斷開狀態。由此，節點SEN之保持資料之邏輯位準確定。
於時刻t5，電壓產生電路3對節點CLKDB施加電壓VDDSA。例如節點SEN與節點CLKDB連接，且被供給相同之電壓VDDSA。再者，被施加電壓VDDSA之節點並不限定於節點CLKDB，亦可為節點CLKSA，還可為節點CLKCS。進而，被施加電壓VDDSA之節點可並非為1個，亦可選擇2個以上。這時，電晶體32係導通狀態，因此節點SEN之電位維持為電壓VDDSA。
於時刻t6，控制電路2使信號HSL之“H”位準之電壓為“Vt32+Vt32+VSENP”。電壓VSENP係使用n通道MOS電晶體18作為感測電晶體之情形時之節點SEN之設置電壓，且根據電晶體18之臨限值電壓而設定。電壓VSENP係低於電壓VDDSA之電壓。
於時刻t7，電壓產生電路3對節點CLKDBk施加電壓VSS。這時，節點SEN之電壓由於節點CLKBD之時鐘下降之影響而略微下降。但由於電晶體32為導通狀態，故會再次充電至藉由信號HSL而被箝位之電壓“Vt32+VSENP”。
於時刻t8，電壓產生電路3對節點NVHLB施加電壓VDDSA。控制 電路2使信號STBn為“H”位準，使信號LSL、HSL、及LLS為“L”位準，而使電晶體20、21、23、32成為斷開狀態。然後，控制電路2使信號LPC為“H”位準而使電晶體30成為導通狀態。這時，對電晶體30之閘極施加例如電壓VHSL作為信號LPC之“H”位準之電壓。結果，電晶體3成為導通狀態，經由節點NVHLB而對匯流排LBUS施加電壓VDDSA。
於時刻t9，電壓產生電路3對節點CLKSA及節點CLKDB施加電壓VDDSA，對節點CLKCS施加例如高於電壓VDDSA之電壓VCB。電壓VCB係為了使節點SEN之電壓升壓(boost)到所需之電壓而施加至節點CLKCS之電壓。電壓VCB係根據電容元件28之電容(插塞間電容)等而設定。結果，電容元件27~29被充電，節點SEN之電壓上升。
於時刻t10~t11之間，控制電路2執行第1感測。具體而言，於時刻t10~t11之間，控制電路2使信號XXL為“H”位準而使電晶體16成為導通狀態。與斷開單元對應之節點SEN之電壓幾乎不變，與導通單元對應之節點SEN之電壓下降。
於時刻t12，電壓產生電路3對節點CLKSA、節點CLKDB、及節點CLKCS施加電壓VSS。結果，由於電容耦合之影響，節點SEN之電壓下降。
於時刻t13，控制電路2使信號LPC為“L”位準而使電晶體30成為斷開狀態。
於時刻t14，控制電路2使信號LPC為“H”位準而使電晶體30成為導通狀態，對匯流排LBUS再次充電電壓VDDSA。
於時刻t15，控制電路2使信號LPC為“L”位準而使電晶體30成為斷開狀態。再者，亦可省略於時刻t13~t15之信號LPC之導通/斷開動作。即，匯流排LBUS亦可持續被充電直到時刻t15。
於時刻t16，控制電路2使信號LLS為“H”位準而使電晶體20成 為導通狀態。於感測電晶體18為斷開狀態之情形時(為導通單元之情形時)，維持施加至匯流排LBUS之電壓VDDSA。另一方面於感測電晶體18為導通狀態之情形時(為斷開單元之情形時)，對匯流排LBUS施加電壓VSS。即，於與導通單元對應之匯流排LBUS保持“H”位準之資料，於與斷開單元對應之匯流排LBUS保持“L”位準之資料。
於時刻t17，控制電路2使信號LSL為“H”位準而使電晶體21成為導通狀態。於匯流排LBUS保持“H”位準之資料之情形時，電晶體19成為導通狀態，因此對節點SEN施加電壓VSS。即，於匯流排LBUS保持“H”位準之資料之情形時，節點SEN之保持資料之邏輯位準被確定為“L”位準(2)。
於時刻t18，控制電路2使信號HSL為“H”位準，而對電晶體32之閘極施加電壓VX2。由此，電晶體32成為導通狀態。於匯流排LBUS保持“L”位準之資料之情形時，電晶體26成為導通狀態，因此對節點SEN施加電壓VDDSA。即，於匯流排LBUS保持“L”位準之資料之情形時，節點SEN之保持資料之邏輯位準被確定為“H”位準(1)。由此，節點SEN之保持資料之邏輯位準確定。即，於時刻t16~t20之間，執行節點SEN之數位化。
於時刻t20~t23，與圖13之時刻t13~t16同樣地，控制電路2根據第1驗證之結果而更新鎖存電路TDL。
其次，對第2驗證進行說明。如圖23所示，時刻t23~t38之動作與時刻t5~20之動作大致相同。於時刻t28~t29之間，執行第2感測，於時刻t34~t38之間，執行數位化。於第2驗證中，與第1驗證中成為導通單元之記憶體單元電晶體MT對應之節點SEN(2)以保持資料為“L”位準之狀態執行第2感測。由此，第2驗證之結果，與第1及第2驗證中成為斷開單元之記憶體單元電晶體MT對應之節點SEN(1-1)保持“H”位準之資料。與第1驗證中成為斷開單元且第2驗證中成為導 通單元之記憶體單元電晶體MT對應之節點SEN(1-2)和與第1驗證中成為導通單元之記憶體單元電晶體MT對應之節點SEN(2)相同，保持“L”位準之資料。
於時刻t38~t39之間，控制電路2使信號SDI為“H”位準而使電晶體90成為導通狀態。由此於鎖存電路SDL中儲存匯流排LBUS之資料(節點SEN之反轉資料)。更具體而言，於匯流排LBUS保持“H”位準之資料之情形時，電容元件94被充電，節點INV_S保持“H”位準之資料。於匯流排LBUS保持“L”位準之資料之情形時，電容元件94被釋放電荷，節點INV_S保持“L”位準之資料。
於時刻t40~41之間，進行恢復處理，從而驗證動作結束。
再者，於圖22及圖23之例子中係以相同間隔圖示時刻t1~t41，但亦可與第1及第2實施形態同樣地，各時刻間之時間間隔互不相同。
3.5關於本實施形態之效果
若為本實施形態之構成，則可獲得與第1及第2實施形態相同之效果。
進而，於本實施形態之構成中，鎖存電路SDL包含動態鎖存電路，因此較之靜態鎖存電路，可減少構成鎖存電路之元件個數。由此，可抑制半導體記憶裝置之晶片面積之增加。
進而，於本實施形態之構成中，設置有使2個感測放大器單元SAU之匯流排LBUS與節點PXP交叉耦合連接之連接電路LCC。由此，可使用連接電路LCC及另一感測放大器單元SAU而執行一感測放大器單元SAU中之資料運算處理(例如節點SEN之資料反轉)。從而，感測放大器單元SAU可削減所需之鎖存電路之個數。由此，可抑制半導體記憶裝置之晶片面積之增加。
4.第4實施形態
其次，對第4實施形態進行說明。於第4實施形態中，LBUS預充 電電路PCC及連接電路LCC之構成與第3實施形態不同。以下，僅對與第3實施形態不同之點進行說明。
4.1關於感測放大器單元及連接電路之構成
首先，使用圖24對感測放大器單元SAU及連接電路LCC之構成進行說明。於圖24之例子中，為了使說明簡化，用方框表示電路構成與第1至第3實施形態相同之讀出電路SA、DBUS開關電路DSC、以及鎖存電路ADL、BDL、CDL、及TDL。省略連接於連接電路LCC之感測放大器單元SAU1。又，掃描單元SCU及鎖存電路SDL之電路構成與第3實施形態之圖20相同，因此省略說明。
如圖24所示，LBUS預充電電路PCC包含低耐壓n通道MOS電晶體30及201、以及低耐壓p通道MOS電晶體200。
關於電晶體30，向閘極輸入信號LPC(LPC0)，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於節點NVHLB。
關於電晶體201，向閘極輸入信號IREFC(IREFC0)，電流路徑之一端(汲極)連接於節點NVHLB，電流路徑之另一端(源極)接地。信號IREFC係用以於對位元線施加電壓時控制向位元線BL流動之電流之信號，藉由信號IREFC而被箝位之電流於電晶體201中流通。
關於電晶體200，對電流路徑之一端(源極)施加電壓VDDSA，閘極及電流路徑之另一端(汲極)連接於節點NVHLB。即，電晶體200被二極管連接。電晶體200構成讀出電路SA內之電晶體17及電流鏡。更具體而言，於電晶體30及90為導通狀態之情形時，電晶體200之閘極經由節點NVHLB、匯流排LBUS、及節點INV_S而連接於電晶體17之閘極。從而，若使用電晶體201而控制向電晶體200流動之電流，則可控制經由電晶體17而向位元線BL流動之電流。
再者，電晶體200及201被用於控制向位元線BL流動之電流時。例如，於對節點NVHLB施加電壓VDDSA或電壓VSS之情形時，經由 未圖示之選擇器電路而向節點NVHLB施加電壓VDDSA或電壓VSS。
本實施形態之連接電路LCC包含低耐壓n通道MOS電晶體202~204。
關於電晶體202，向閘極輸入信號L2L，電流路徑之一端連接於感測放大器單元SAU0之匯流排LBUS0及電晶體204之電流路徑之一端，電流路徑之另一端連接於感測放大器單元SAU1之匯流排LBUS1及電晶體203之電流路徑之一端。
關於電晶體203，向閘極輸入信號NRI0，電流路徑之另一端連接於節點NXN0。節點NXN0連接於感測放大器單元SAU0之電晶體21之電流路徑之一端及電晶體19之電流路徑之另一端。
關於電晶體204，向閘極輸入信號NRI1，電流路徑之另一端連接於節點NXN1。節點NXN1連接於感測放大器單元SAU1之電晶體21之電流路徑之一端及電晶體19之電流路徑之另一端。
即，本實施形態之連接電路LCC將感測放大器單元SAU0之節點NXN0與感測放大器單元SAU1之匯流排LBUS1連接，並將感測放大器單元SAU0之匯流排LBUS0與感測放大器單元SAU1之節點NXN1交叉耦合連接。
4.2關於本實施形態之效果
若為本實施形態之構成，則可獲得與第3實施形態相同之效果。
進而，於本實施形態之構成中，感測放大器5於對位元線BL充電時，可控制向位元線BL流動之電流。具體地對本效果進行說明。
例如於驗證動作中，相對於導通單元之判定所需之單元電流(於成為對象之記憶體單元電晶體MT中流通之電流)，根據記憶體單元電晶體MT之特性，而存在流通有1倍以上之單元電流，從而使消耗電力增加之情形。與此相對地，於本實施形態之構成中，可控制向位元線BL流動之電流即單元電流。由此，可抑制消耗電力之增加。
4.變化例等
上述實施形態之半導體記憶裝置包括第1記憶體單元(MT0@圖2)、連接於第1記憶體單元之第1位元線(BL0@圖2)、及連接於第1位元線之第1感測放大器(SAU0@圖4)。第1感測放大器包含：第1節點(SEN@圖5)，根據第1記憶體單元之資料向第1位元線傳輸電荷；第1電容元件(27@圖5)，連接於第1節點；及第1靜態鎖存電路(SCU@圖5)，連接於第1節點，保持第1節點之資料。
藉由應用上述實施形態，可提供一種可提高可靠性之半導體記憶裝置。再者，實施形態並不限定於上述已說明之實施形態，而可進行各種變化。
例如，於第3及第4實施形態中，亦可於僅使連接於連接電路LCC之一感測放大器單元SAU動作之情形時，使另一感測放大器單元SAU之鎖存電路保持資料。更具體而言，例如於圖20中，於不使用感測放大器單元SAU1之情形時，連接電路LCC使電晶體33成為導通狀態，而將感測放大器單元SAU0之匯流排LBUS0與感測放大器單元SAU1之匯流排LBUS1電連接。又，於感測放大器單元SAU0中可將所需之資料儲存於例如感測放大器單元SAU1之鎖存電路ADL、BDL、CDL、及TDL中之任一者。由此，可削減1個感測放大器單元SAU中所含之鎖存電路之個數。
進而於上述實施形態中，節點CLKDB亦可為匯流排DBUS。
進而，亦可應用於與上述實施形態不同之三維積層型NAND型快閃記憶體、或平面型NAND型快閃記憶體。進而，並不限定於NAND型快閃記憶體，亦可應用於使用可保持資料之記憶元件之半導體記憶裝置。
進而，上述實施形態中所謂之「連接」亦包括使中間介置有例如電晶體或電阻等其他部件而間接地連接之狀態。
已對本發明之若干實施形態進行了說明，但該等實施形態只係作為例子而提出，並非意圖限定發明之範圍。該等實施形態可藉由其他各種方式來實施，且可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
再者，於本發明相關之各實施形態中，亦可如下所述。例如記憶體單元電晶體MT可保持2位元(4值)之資料，於將保持著4值中之任一者時之臨限值位準按照由低到高之順序設定為E位準(刪除位準)、A位準、B位準、及C位準時，
(1)於讀出動作中，施加至A位準之讀出動作所選擇之字元線之電壓例如為0V~0.55V之間。並不限定於此，亦可設定於0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、及0.5V~0.55V中之任一個之間。
施加至B位準之讀出動作所選擇之字元線之電壓例如為1.5V~2.3V之間。並不限定於此，亦可設定於1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、及2.1V~2.3V中之任一個之間。
施加至C位準之讀出動作所選擇之字元線之電壓例如為3.0V~4.0V之間。並不限定於此，亦可設定於3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、及3.6V~4.0V中之任一個之間。
作為讀出動作之時間(tR)，例如亦可設定於25μs~38μs、38μs~70μs、或70μs~80μs之間。
(2)寫入動作如上所述包含編程動作及驗證動作。於寫入動作中，最初施加至編程動作時所選擇之字元線之電壓例如為13.7V~14.3V之間。並不限定於此，例如亦可設定為13.7V~14.0V及14.0V~14.6V中之任一個之間。
亦可改變對第奇數條字元線進行寫入時最初施加至所選擇之字 元線之電壓、及對第偶數條字元線進行寫入時最初施加至所選擇之字元線之電壓。
於將編程動作設定為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為上升之電壓，可列舉例如0.5V左右。
作為施加至非選擇之字元線之電壓，例如亦可設定為6.0V~7.3V之間。並不限定於該情形，例如亦可為7.3V~8.4V之間，亦可為6.0V以下。
亦可根據非選擇之字元線為第奇數條字元線還是第偶數條字元線，而改變所施加之通過電壓。
作為寫入動作之時間(tProg)，例如亦可設定於1700μs~1800μs、1800μs~1900μs、或1900μs~2000μs之間。
(3)於刪除動作中，最初施加至形成於半導體基板上部且上方配置有上述記憶體單元之阱之電壓例如為12V~13.6V之間。並不限定於該情形，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V或19.8V~21V之間。
作為刪除動作之時間(tErase)，例如亦可設定於3000μs~4000μs、4000μs~5000μs、或4000μs~9000μs之間。
(4)記憶體單元之構造係具有於半導體基板(矽基板)上隔著膜厚為4~10nm之隧道絕緣膜而配置之電荷累積層。該電荷累積層可設定成膜厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷累積層之上具有絕緣膜。該絕緣膜具有例如被膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜夾著之膜厚為4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，矽氧化膜之膜厚亦可較High-k膜之膜厚更厚。於絕緣膜上經由膜厚為3~10nm之功函數調整用材料而形成膜厚為30nm~70nm之控制電極。此處，功函數調整用材料為TaO等金 屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，可於記憶體單元間形成氣隙。
10~26、30、31、40~47、50~57、60~67、70~77、80~87‧‧‧電晶體
27~29‧‧‧電容元件
ADL、BDL、CDL、SDL、TDL‧‧‧鎖存電路
BL‧‧‧位元線
BLC‧‧‧信號
BLQ‧‧‧信號
BLS‧‧‧信號
BLX‧‧‧信號
CLKCS‧‧‧節點
CLKDB‧‧‧節點
CLKSA‧‧‧節點
DBUS‧‧‧匯流排
DSC‧‧‧DBUS開關電路
DSW‧‧‧信號
GRS‧‧‧信號
HSLn‧‧‧信號
INV_S‧‧‧節點
LAT_S‧‧‧節點
LBUS‧‧‧匯流排
LLS‧‧‧信號
LPC‧‧‧信號
LSL‧‧‧信號
NLO‧‧‧信號
SEN‧‧‧節點
STBn‧‧‧信號
NVHLB‧‧‧節點
NVSA‧‧‧節點
NWSA‧‧‧節點
PCC‧‧‧LBUS預充電電路
SA‧‧‧讀出電路
SCOM‧‧‧節點
SCU‧‧‧第1靜態鎖存電路
SLI‧‧‧信號
SLL‧‧‧信號
SRCGND‧‧‧節點
STI‧‧‧信號
STL‧‧‧信號
TLL‧‧‧信號
TTL‧‧‧信號
VDDSA‧‧‧電壓
VLSA‧‧‧電壓
VSSSA‧‧‧電壓
XXL‧‧‧信號

Claims (10)

  1. 一種半導體記憶裝置，其特徵在於包括：第1記憶體單元；第1位元線，其連接於上述第1記憶體單元；及第1感測放大器，其連接於上述第1位元線；且上述第1感測放大器包含：第1節點，其根據上述第1記憶體單元之資料向上述第1位元線傳輸電荷；第1電容元件，其連接於上述第1節點；及第1靜態鎖存電路，其連接於上述第1節點，保持上述第1節點之資料。
  2. 如請求項1之半導體記憶裝置，其中上述第1靜態鎖存電路包含構成第1反相器且串聯連接之第1PMOS電晶體及第1NMOS電晶體、及構成第2反相器且串聯連接之第2PMOS電晶體及第2NMOS電晶體，且上述第1節點連接於上述第1反相器之輸入及上述第2反相器之輸出，上述第1反相器之輸出連接於上述第2反相器之輸入。
  3. 如請求項2之半導體記憶裝置，其進而包含控制器，上述控制器可對上述第1PMOS電晶體之背閘極施加較源極及閘極之電壓高之第1電壓。
  4. 如請求項2之半導體記憶裝置，其中於對上述第1節點充電時，對上述第1PMOS電晶體之上述源極、及上述第2PMOS電晶體之源極施加第2電壓，且於讀出時，對上述第1及第2PMOS電晶體之上述源極施加較上述第2電壓低之第3電壓。
  5. 如請求項2之半導體記憶裝置，其中上述第1感測放大器進而包含第3NMOS電晶體，上述第3NMOS電晶體係將上述第2PMOS電晶體與上述第2NMOS電晶體連接。
  6. 如請求項1至5中任一項之半導體記憶裝置，其中上述第1感測放大器進而包含連接於上述第1節點之動態鎖存電路。
  7. 如請求項6之半導體記憶裝置，其中上述動態鎖存電路包含：第4NMOS電晶體，其汲極連接於上述第1節點，源極接地，閘極連接於上述第2反相器之上述輸入；及第2電容元件，其一電極連接於上述第4NMOS電晶體之上述閘極，另一電極接地。
  8. 如請求項2之半導體記憶裝置，其進而包含：第2記憶體單元；第2位元線，其連接於上述第2記憶體單元；第2感測放大器，其連接於上述第2位元線；及第1電路，其將上述第1感測放大器與上述第2感測放大器連接，且上述第2感測放大器包含：第2節點，其根據上述第2記憶體單元之資料向上述第2位元線傳輸電荷；第3電容元件，其連接於上述第2節點；及第2靜態鎖存電路，其連接於上述第2節點，保持上述第2節點之資料；上述第2靜態鎖存電路包含：第3PMOS電晶體及第5NMOS電晶體，其等構成第3反相器且串聯連接；及第4PMOS電晶體及第6NMOS電晶體，其等構成第4反相器且串 聯連接；且上述第2節點連接於上述第3反相器之輸入及上述第4反相器之輸出，上述第3反相器之輸出連接於上述第4反相器之輸入，上述第1電路包含：第1電晶體，其將上述第2反相器之上述輸入、與上述第4反相器之上述輸入連接；第2電晶體，其將上述第2反相器之上述輸入、與上述第4PMOS電晶體和上述第6NMOS電晶體之連接節點連接；及第3電晶體，其將上述4反相器之上述輸入、與上述第2PMOS電晶體和上述第2NMOS電晶體之連接節點連接。
  9. 如請求項1至5中任一項之半導體記憶裝置，其中上述第1感測放大器進而包含連接於上述第1節點之第4電容元件，且上述第1及第4電容元件之一電極連接於上述第1節點，上述第1及第4電容元件之另一電極分別連接於第3及第4節點，於向上述第1位元線傳輸上述第1節點之上述電荷時，對上述第3及第4節點施加較接地電壓高之電壓。
  10. 如請求項9之半導體記憶裝置，其中上述第1電容元件係上述第1節點與上述第3節點之配線間電容、或連接於上述第1節點之第1接觸插塞與連接於上述第3節點之第2接觸插塞之接觸插塞間之電容。
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