[go: up one dir, main page]

TWI807367B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI807367B
TWI807367B TW110126092A TW110126092A TWI807367B TW I807367 B TWI807367 B TW I807367B TW 110126092 A TW110126092 A TW 110126092A TW 110126092 A TW110126092 A TW 110126092A TW I807367 B TWI807367 B TW I807367B
Authority
TW
Taiwan
Prior art keywords
voltage
node
level
transistor
sense amplifier
Prior art date
Application number
TW110126092A
Other languages
English (en)
Other versions
TW202230382A (zh
Inventor
酒向万里生
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202230382A publication Critical patent/TW202230382A/zh
Application granted granted Critical
Publication of TWI807367B publication Critical patent/TWI807367B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明之一實施方式提供一種可使動作高速化之半導體記憶裝置。 一實施方式之半導體記憶裝置具備記憶胞、位元線、以及包含第1電路及鎖存電路之感測放大器。第1電路包含：第1節點，其可電性連接於位元線，且於記憶胞之讀出動作中，根據記憶胞之資料向位元線傳輸電荷；第1電晶體，其閘極連接於第1節點，且該第1電晶體可與連接於鎖存電路之第2節點連接；第2電晶體，其可將第2節點與第3節點連接；及第3電晶體，其閘極連接於第3節點，且該第3電晶體可連接於第1節點。感測放大器於讀出動作中，感測向位元線傳輸電荷時之第1節點之第1電壓，對第3節點施加將第1電壓放大所得之第2電壓，且對第1節點施加將第2電壓放大所得之第3電壓。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
關於半導體記憶裝置，已知有一種NAND(not and，反及)型快閃記憶體。
本發明之一實施方式提供一種可使動作高速化之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：記憶胞，其可記憶資料；位元線，其電性連接於記憶胞；及感測放大器，其電性連接於位元線，並包含第1電路及鎖存電路。第1電路包含：第1節點，其可電性連接於位元線，且於記憶胞之讀出動作中，根據記憶胞之資料向位元線傳輸電荷；第1電晶體，其閘極連接於第1節點，且該第1電晶體可與連接於鎖存電路之第2節點連接；第2電晶體，其可將第2節點與第3節點連接；及第3電晶體，其閘極連接於第3節點，且該第3電晶體可連接於第1節點。感測放大器於讀出動作中，感測向位元線傳輸電荷時之第1節點之第1電壓，對第3節點施加將第1電壓放大所得之第2電壓，且對第1節點施加將第2電壓放大所得之第3電壓。
1:NAND型快閃記憶體
2:記憶胞陣列
3:控制電路
4:電壓產生電路
5:列解碼器
6:感測放大器
10~22:電晶體
23:電晶體
24:電容元件
25:電容元件
26:電晶體
30~37:電晶體
40~47:電晶體
50~57:電晶體
ADL:鎖存電路
BDL:鎖存電路
BL:位元線
BL0~BLm:位元線
BLK:區塊
BLK0:區塊
BLK1:區塊
BLK2:區塊
CLKSA:節點
CLKTD:節點
DBUS:匯流排
INV_S:節點
IO:資料線
LAT_S:節點
LBUS:匯流排
MC0~MC7:記憶胞電晶體
NS:NAND串
SA:感測電路
SAU:感測放大器單元
SAU<0>~SAU<7>:感測放大器單元
SCOM:節點
SDL:鎖存電路
SEN:節點
SGD0~SGD3:選擇閘極線
SGS:選擇閘極線
SL:源極線
SRCGND:節點
SSRC:節點
ST1:選擇電晶體
ST2:選擇電晶體
SU0~SU3:串單元
TDC:節點
WL0~WL7:字元線
XDL:鎖存電路
XDL<7：0>:鎖存電路
圖1係第1實施方式之NAND型快閃記憶體之方塊圖。
圖2係第1實施方式之NAND型快閃記憶體所包含之記憶胞陣列之電路圖。
圖3係第1實施方式之NAND型快閃記憶體所包含之記憶胞電晶體之閾值分佈圖。
圖4係第1實施方式之NAND型快閃記憶體所包含之感測放大器之方塊圖。
圖5係第1實施方式之NAND型快閃記憶體所包含之感測放大器單元之電路圖。
圖6係表示第1實施方式之NAND型快閃記憶體之讀出動作之流程圖。
圖7係表示第1實施方式之NAND型快閃記憶體之讀出動作時各種信號等之電壓的時序圖。
圖8係表示第1實施方式之NAND型快閃記憶體之讀出動作時各種信號等之電壓的時序圖。
圖9係表示第2實施方式之NAND型快閃記憶體之讀出動作之流程圖。
圖10係表示第2實施方式之NAND型快閃記憶體之讀出動作時各種信號等之電壓的時序圖。
圖11係表示第3實施方式之NAND型快閃記憶體之讀出動作之流程圖。
圖12係表示第3實施方式之NAND型快閃記憶體之讀出動作時各種信號等之電壓的時序圖。
圖13係第4實施方式之NAND型快閃記憶體所包含之感測放大器單元 之電路圖。
圖14係表示第4實施方式之NAND型快閃記憶體之讀出動作之流程圖。
圖15係表示第4實施方式之NAND型快閃記憶體之讀出動作時各種信號等之電壓的時序圖。
圖16係表示第4實施方式之NAND型快閃記憶體之讀出動作時各種信號等之電壓的時序圖。
以下，參照附圖，對實施方式進行說明。進行該說明時，於所有圖中，對共通部分標註共通之參照符號。
1.第1實施方式
對第1實施方式之半導體記憶裝置進行說明。以下，關於半導體記憶裝置，例舉NAND型快閃記憶體為例進行說明。
1.1 構成 1.1.1 NAND型快閃記憶體之整體構成
使用圖1，對本實施方式之NAND型快閃記憶體之整體構成進行說明。圖1係本實施方式之NAND型快閃記憶體之方塊圖。
NAND型快閃記憶體1包含記憶胞陣列2、控制電路3、電壓產生電路4、列解碼器5及感測放大器6。
記憶胞陣列2具有複數個區塊BLK(BLK0、BLK1、BLK2、…)，上述複數個區塊包含與列及行建立對應之非揮發性記憶胞電 晶體。各區塊BLK例如包含4個串單元SU(SU0~SU3)。各串單元SU包含複數個NAND串NS。記憶胞陣列2內之區塊BLK之數量及區塊BLK內之串單元SU之數量為任意數量。關於記憶胞陣列2之詳情，將於下文進行敍述。
控制電路3控制NAND型快閃記憶體1整體之動作。
電壓產生電路4根據控制電路3之控制，產生用於資料之寫入、讀出及抹除之電壓，並將所產生之電壓施加至列解碼器5及感測放大器6。
列解碼器5對列位址進行解碼。列位址例如由控制NAND型快閃記憶體1之外部控制器(未圖示)提供。列解碼器5基於解碼結果，選擇任一個區塊BLK，進而選擇任一個串單元SU。列解碼器5將自電壓產生電路4供給之電壓施加至區塊BLK。
感測放大器6於資料之讀出動作時，感測自記憶胞陣列2讀出之資料，並將所讀出之資料輸出至控制器。感測放大器6於資料之寫入動作時，將自控制器接收到之寫入資料傳輸至記憶胞陣列2。
上述構成之NAND型快閃記憶體1經由未圖示之NAND介面而與控制器連接。於控制器與NAND型快閃記憶體1之間收發之信號之具體例為晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn及RE、寫入保護信號WPn、資料選通信號DQS及DQSn、輸入輸出信號DQ、以及就緒/忙碌信號RBn。控制器使用該等信號控制NAND型快閃記憶體1。
信號CEn係用以使NAND型快閃記憶體1啟用之信號，例如由低(Low)(“L”)位準斷定。再者，「斷定」係指使信號(或邏輯)成為有 效(active)狀態。信號CLE係表示信號DQ為指令之信號，例如由高(High)(“H”)位準斷定。信號ALE係表示信號DQ為位址之信號，例如由“H”位準斷定。信號WEn係用以將所接收到之信號取入至NAND型快閃記憶體1內之信號，例如由“L”位準斷定。每當WEn被觸發時，NAND型快閃記憶體1便取入信號DQ。信號REn及RE係用以使控制器自NAND型快閃記憶體1讀出資料之信號。信號REn係信號RE之反相信號。每當信號REn及RE被觸發時，NAND型快閃記憶體1便將信號DQ輸出至控制器。信號WPn係用以禁止NAND型快閃記憶體1之寫入或抹除之信號，例如由“L”位準斷定。信號CEn、CLE、ALE、WEn、REn、RE及WPn自控制器發送至NAND型快閃記憶體1。
信號DQS及DQSn用以控制信號DQ之收發時序。信號DQSn係信號DQS之反相信號。例如，於資料寫入時，將信號DQS及DQSn與寫入資料DQ一起自控制器發送至NAND型快閃記憶體1。NAND型快閃記憶體1與接收信號DQS及DQSn同步地接收寫入資料DQ。又，於資料讀出時，將信號DQS及DQSn與讀出資料DQ一起自NAND型快閃記憶體1發送至控制器。信號DQS及DQSn基於上述信號REn而產生。控制器與接收信號DQS及DQSn同步地接收讀出資料DQ。
輸入輸出信號DQ例如為8位元信號。輸入輸出信號DQ係於NAND型快閃記憶體1與控制器之間收發之資料實體，例如為指令CMD、位址ADD、寫入資料或讀出資料DAT、及狀態資訊STS。
信號RBn係表示NAND型快閃記憶體1處於忙碌狀態抑或就緒狀態之信號，例如於NAND型快閃記憶體1為忙碌狀態時設為“L”位準。於信號RBn為就緒狀態之情形時，NAND型快閃記憶體1可自控制器 接收指令，於信號RBn為忙碌狀態之情形時，NAND型快閃記憶體1無法自控制器接收指令。信號RBn自NAND型快閃記憶體1發送至控制器。
1.1.2 記憶胞陣列2之電路構成
使用圖2，對記憶胞陣列2之電路構成進行說明。圖2係本實施方式之NAND型快閃記憶體1所包含之記憶胞陣列2之電路圖。
圖2抽選出記憶胞陣列2所包含之複數個區塊BLK中之1個區塊BLK來表示作記憶胞陣列2之電路構成之一例。其他區塊BLK亦均具有圖2所示之構成。
複數個NAND串NS分別與位元線BL0~BLm(m為1以上之自然數)建立關聯。各NAND串NS例如包含記憶胞電晶體MC0~MC7、以及選擇電晶體ST1及ST2。記憶胞電晶體MC0~MC7包含控制閘極及電荷儲存層，非揮發地記憶資料。選擇電晶體ST1及ST2用於各種動作時之串單元SU之選擇。
各NAND串NS中，記憶胞電晶體MC0~MC7串聯連接。同一區塊BLK中，串單元SU0~SU3內之記憶胞電晶體MC0~MC7之控制閘極分別共通地連接於字元線WL0~WL7。
各NAND串NS中，選擇電晶體ST1之汲極連接於與其建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MC0~MC7之一端。同一區塊BLK中，串單元SU0~SU3內之選擇電晶體ST1之閘極分別共通地連接於選擇閘極線SGD0~SGD3。
各NAND串NS中，選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MC0~MC7之另一端。同一區塊BLK中，串單元SU0~ SU3內之選擇電晶體ST2之源極連接於源極線SL，串單元SU0~SU3內之選擇電晶體ST2之閘極共通地連接於選擇閘極線SGS。
以上所說明之記憶胞陣列2之電路構成中，位元線BL例如於每個區塊BLK中於對應之複數個NAND串NS間共有。源極線SL例如於複數個區塊BLK間共有。
1.1.3 記憶胞電晶體MC之閾值分佈
使用圖3，對記憶胞電晶體MC所能獲得之閾值分佈進行說明。圖3係本實施方式之NAND型快閃記憶體1所包含之記憶胞電晶體MC之閾值分佈圖。以下，對記憶胞電晶體MC可記憶8值(3位元)資料之情形進行說明，但所能記憶之資料並不限定於8值，亦可為4值(2位元)或16值(4位元)。
各記憶胞電晶體MC之閾值電壓採取離散之8個分佈中之任一個分佈所包含之值。將該8個分佈按照閾值由低至高之順序分別稱為“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準。
“Er”位準例如相當於資料之抹除狀態。“Er”位準所包含之閾值電壓小於電壓VA，具有正值或負值。
“A”~“G”位準相當於將電荷注入至電荷儲存層而寫入資料之狀態。“A”~“G”位準各自所包含之閾值電壓例如具有正值。“A”位準所包含之閾值電壓為電壓VA以上且未達電壓VB(>VA)。“B”位準所包含之閾值電壓為電壓VB以上且未達電壓VC(>VB)。“C”位準所包含之閾值電壓為電壓VC以上且未達電壓VD(>VC)。“D”位準所包含之閾值電壓為電壓VD以上且未達電壓VE(>VD)。 “E”位準所包含之閾值電壓為電壓VE以上且未達電壓VF(>VE)。“F”位準所包含之閾值電壓為電壓VF以上且未達電壓VG(>VF)。“G”位準所包含之閾值電壓為電壓VG以上且未達電壓VREAD(>VG)。再者，電壓VREAD係於資料之讀出動作時及寫入動作時施加至未選擇字元線WL而使記憶胞電晶體MC成為接通狀態之電壓。
如上所述，各記憶胞電晶體MC藉由具有8個閾值分佈中之任一個閾值分佈，可獲取8種狀態。將該等狀態以2進制數表示分配為“000”~“111”，藉此各記憶胞電晶體MC可記憶3位元資料。將該3位元資料自下位位元起分別稱為下位(Lower)位元、中位(Middle)位元、及上位(Upper)位元。
於本實施方式中，關於對“Er”~“G”位準之資料分配，將“Er”位準之資料設為“111”，將“A”位準之資料設為“110”，將“B”位準之資料設為“100”，將“C”位準之資料設為“000”，將“D”位準之資料設為“010”，將“E”位準之資料設為“011”，將“F”位準之資料設為“001”，將“G”位準之資料設為“101”。再者，對各位準之資料分配可任意進行設定。於圖3之示例中，於對應於相鄰之2個閾值分佈之資料間，3位元中僅1位元發生變化。因此，於讀出下位位元時，只要使用相當於下位位元之值(“0”或“1”)發生變化之交界之電壓即可，該情況對於中位位元及上位位元亦相同。
關於下位位元之讀出，使用區分“Er”位準與“A”位準之電壓VA、及區分“D”位準與“E”位準之電壓VE作為讀出電壓。
關於中位位元之讀出，使用區分“A”位準與“B”位準之電壓VB、區分“C”位準與“D”位準之電壓VD、及區分“E”位準與 “F”位準之電壓VF作為讀出電壓。
關於上位位元之讀出，使用區分“B”位準與“C”位準之電壓VC、及區分“F”位準與“G”位準之電壓VG作為讀出電壓。
1.1.4 感測放大器6之構成
使用圖4，對感測放大器6之構成進行說明。圖4係本實施方式之NAND型快閃記憶體1所包含之感測放大器6之方塊圖。
感測放大器6包含複數個感測放大器單元SAU及複數個鎖存電路XDL。
感測放大器單元SAU針對每個位元線BL設置，於資料之讀出動作時，感測讀出至對應之位元線BL之資料，於資料之寫入動作時，將寫入資料傳輸至對應之位元線BL。圖4中，8個感測放大器單元SAU共通地連接於1個匯流排DBUS。再者，連接於1個匯流排DBUS之感測放大器單元SAU之個數為任意個數。以下說明中，對共通地連接於1個匯流排DBUS之8個感測放大器單元SAU進行區分時，將其等分別記載為SAU<0>~SAU<7>。
鎖存電路XDL針對每個感測放大器單元SAU設置，暫時記憶與對應之位元線BL相關之資料。圖4中，分別對應於感測放大器單元SAU<0>~SAU<7>之8個鎖存電路XDL<7：0>共通地連接於1個匯流排DBUS。再者，亦可將8個鎖存電路XDL<7：0>各自分別連接於8個匯流排DBUS。又，各鎖存電路XDL連接於資料線IO。鎖存電路XDL用於經由匯流排DBUS及資料線IO於感測放大器單元SAU與外部之間收發資料。亦即，例如自控制器接收之資料首先經由資料線IO記憶至鎖存電路 XDL，其後，經由匯流排DBUS傳輸至感測放大器單元SAU。反之亦相同。
1.1.5 感測放大器單元SAU之電路構成
使用圖5，對感測放大器單元SAU之電路構成進行說明。圖5係本實施方式之NAND型快閃記憶體1所包含之感測放大器單元SAU之電路圖。再者，於本實施方式中，例舉感測流過位元線BL之電流之電流感測方式之感測放大器單元SAU為例進行說明，亦可使用電壓感測方式之感測放大器單元SAU。
圖5抽選出感測放大器6所包含之複數個感測放大器單元SAU中之1個感測放大器單元SAU來表示感測放大器單元SAU之電路構成之一例。其他感測放大器單元SAU亦均具有圖5所示之構成。
感測放大器單元SAU包含感測電路SA、及3個鎖存電路(SDL、ADL及BDL)。
感測電路SA於資料讀出時，感測讀出至位元線BL之資料，判定讀出之資料為“0”抑或為“1”。感測電路SA於資料寫入時，基於寫入資料將電壓施加至位元線BL。又，感測電路SA使用鎖存電路SDL、ADL及BDL內之資料進行與(AND)運算或者或(OR)運算。
對感測電路SA之詳情進行說明。以下說明中，將電晶體之源極或汲極中之一個稱為「電流路徑之一端」，將源極或汲極中之另一個稱為「電流路徑之另一端」。
感測電路SA包含n通道MOS電晶體10~22、p通道MOS電晶體23、以及電容元件24及25。
電晶體10之閘極被輸入信號BLC，電流路徑之一端連接於對應之位元線BL，電流路徑之另一端連接於節點SCOM。電晶體10用以將對應之位元線BL鉗位於與信號BLC相對應之電壓。
電晶體11之閘極被輸入信號BLX，電流路徑之一端連接於節點SCOM，電流路徑之另一端連接於節點SSRC。電晶體12之閘極被輸入信號NLO，電流路徑之一端連接於節點SCOM，電流路徑之另一端連接於節點SRCGND。節點SRCGND例如被施加接地電壓VSS。電晶體12用以對所對應之位元線BL進行充電或放電。電晶體13之閘極連接於節點INV_S，電流路徑之一端連接於節點SSRC，電流路徑之另一端連接於節點SRCGND。電晶體14之閘極被輸入信號XXL，電流路徑之一端連接於節點SCOM，電流路徑之另一端連接於節點SEN。電晶體14用以控制感測記憶胞電晶體MC之資料之期間。節點SEN作為用以於資料讀出時感測成為對象之記憶胞電晶體MC之資料之感測節點發揮功能。更具體而言，於讀出時，根據成為對象之記憶胞電晶體MC之接通狀態或斷開狀態，將於節點SEN(及電容元件24)所預充之電荷傳輸至位元線BL。藉由感測此時之節點SEN之電壓，進行資料之讀出。
電晶體15之閘極連接於節點SEN，電流路徑之一端連接於電晶體16之電流路徑之一端，電流路徑之另一端被施加電壓VLOP。電壓VLOP例如為接地電壓VSS。電晶體16之閘極被輸入信號STB，電流路徑之另一端連接於匯流排LBUS。電晶體17之閘極被輸入信號BLQ，電流路徑之一端連接於節點SEN，電流路徑之另一端連接於匯流排LBUS。電晶體18之閘極連接於節點TDC，電流路徑之一端連接於電晶體19之電流路徑之一端，電流路徑之另一端被施加電壓VLOP。電晶體19之閘極被輸入 信號LSL，電流路徑之另一端連接於節點SEN。
電晶體20之閘極被輸入信號LPC，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端被施加電壓VHLB。電壓VHLB例如為電源電壓VDD。藉由使電晶體20成為接通狀態，將電壓VHLB傳輸至匯流排LBUS，而對匯流排LBUS進行預充電。
電晶體21之閘極被輸入信號L2T，電流路徑之一端連接於節點TDC，電流路徑之另一端連接於匯流排LBUS。
電晶體22之閘極被輸入信號DSW，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於匯流排DBUS。電晶體22係用以將匯流排LBUS與匯流排DBUS連接之匯流排開關。利用該匯流排開關，將感測電路SA與鎖存電路XDL連接。
電晶體23之閘極連接於節點INV_S，電流路徑之一端被施加電壓VHSA，電流路徑之另一端連接於節點SSRC。電壓VHSA例如為電源電壓VDD。
電容元件24之一個電極連接於節點SEN，另一個電極連接於節點CLKSA。將時脈輸入至節點CLKSA。
電容元件25之一個電極連接於節點TDC，另一個電極連接於節點CLKTD。將時脈輸入至節點CLKTD。
鎖存電路SDL、ADL及BDL暫時記憶資料。於資料之寫入動作中，感測電路SA根據鎖存電路SDL中記憶之資料，控制位元線BL。其他鎖存電路ADL及BDL例如用以於各記憶胞電晶體MC記憶2位元以上之資料時，暫時記憶各位元之資料。再者，鎖存電路之個數可任意進行設定，例如根據記憶胞電晶體MC所能記憶之資料量(位元數)進行設定。
鎖存電路SDL包含n通道MOS電晶體50~53及p通道MOS電晶體54~57。
電晶體50之閘極被輸入信號STI，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於節點INV_S。電晶體51之閘極被輸入信號STL，電流路徑之一端連接於匯流排LBUS，電流路徑之另一端連接於節點LAT_S。電晶體52之閘極連接於節點LAT_S，電流路徑之一端接地，電流路徑之另一端連接於節點INV_S。電晶體53之閘極連接於節點INV_S，電流路徑之一端接地，電流路徑之另一端連接於節點LAT_S。電晶體54之閘極連接於節點LAT_S，電流路徑之一端連接於節點INV_S。電晶體55之閘極連接於節點INV_S，電流路徑之一端連接於節點LAT_S。電晶體56之閘極被輸入信號SLI，電流路徑之一端連接於電晶體54之電流路徑之另一端，電流路徑之另一端被施加電源電壓VDD。電晶體57之閘極被輸入信號SLL，電流路徑之一端連接於電晶體55之電流路徑之另一端，電流路徑之另一端被施加電源電壓VDD。
鎖存電路SDL中，由電晶體53及55構成第1反相器，由電晶體52及54構成第2反相器。第1反相器之輸出及第2反相器之輸入(節點LAT_S)經由資料傳輸用電晶體51連接於匯流排LBUS，第1反相器之輸入及第2反相器之輸出(節點INV_S)經由資料傳輸用電晶體50連接於匯流排LBUS。鎖存電路SDL於節點LAT_S記憶資料，並於節點INV_S記憶其反相資料。
鎖存電路ADL及BDL具有與鎖存電路SDL同樣之構成，因此省略說明，但各電晶體之參照符號及信號名如圖5所示與鎖存電路SDL進行區分並於以下進行說明。亦即，鎖存電路ADL中之電晶體30~37、 及鎖存電路BDL中之電晶體40~47分別對應於鎖存電路SDL中之電晶體50~57。又，信號ATI及BTI、以及信號ATL及BTL分別對應於信號STI及STL，信號ALI及BLI、以及信號ALL及BLL分別對應於信號SLI及SLL。於各感測放大器單元SAU中，感測電路SA、以及3個鎖存電路SDL、ADL及BDL由匯流排LBUS連接，以便可相互收發資料。
再者，上述構成之感測放大器單元SAU中之各種信號例如由控制電路3提供。
1.2 讀出動作
使用圖6~圖8，對本實施方式之NAND型快閃記憶體1之讀出動作進行說明。圖6係表示本實施方式之NAND型快閃記憶體1之讀出動作之流程圖。圖7及圖8係表示本實施方式之NAND型快閃記憶體1於讀出動作時之各種信號等之電壓的時序圖。於本實施方式中，讀出動作藉由如下方式進行，即，對感測電路SA內之節點SEN進行預充電，將預充電至節點SEN之電荷傳輸至位元線BL之後，進行數位化(digitize)。再者，於本說明書中，「數位化」係指感測放大器6感測節點SEN之電壓(讀出至位元線BL之資料)且將感測到之類比位準之電壓之信號轉換為“L”位準或“H”位準之邏輯資料(數位信號)。
當選擇了讀出對象之記憶胞電晶體MC時，感測放大器6對位元線BL進行預充電(S10)。如圖7所示，於時刻t1，控制電路3使信號BLC自“L”位準(VSS)上升至“H”位準(VBLC)，使信號BLX自“L”位準(VSS)上升至“H”位準(VBLX)。電壓VBLC係用以對位元線BL之電壓進行鉗位之電壓。電壓VBLX係使電晶體11可傳輸電壓VDD之電壓。電 壓VBLX高於電壓VBLC。藉此，電晶體10及11成為接通狀態，將位元線BL預充電。位元線BL之預充電於時刻t1~時刻t5期間進行。
於位元線BL之預充電過程中，感測放大器6對節點SEN進行預充電(S11)。如圖7所示，於時刻t2，控制電路3使信號LPC及BLQ自“L”位準(VSS)上升至“H”位準(VX2)。電壓VX2係使電晶體17、20及21可傳輸電壓VDD之電壓。藉此，電晶體17及20成為接通狀態，節點SEN及匯流排LBUS被預充電至“H”位準(VDD)。於時刻t3，控制電路3使信號LPC及BLQ自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體17及20成為斷開狀態，節點SEN及匯流排LBUS維持在“H”位準。再者，匯流排LBUS於時刻t1~時刻t2期間，取VSS以上VDD以下之任意值。
若節點SEN被預充電，則控制電路3將電壓VDDSA施加於節點CLKSA(S12，以下稱為「時脈上升」)。電壓VDDSA例如為電源電壓VDD。如圖7所示，於時刻t4，控制電路3使節點CLKSA之電壓自“L”位準(VSS)上升至“H”位準(VDDSA)。其結果，電容元件24被充電，節點SEN之電壓受電容耦合之影響而上升至電壓Vcu。電壓Vcu係藉由時脈上升而上升之節點SEN之電壓，高於電壓VDD。
進行時脈上升之後，感測放大器6感測節點SEN之電壓(S13)。如圖7所示，於時刻t5，控制電路3使信號XXL自“L”位準(VSS)上升至“H”位準(VXXL)。電壓VXXL高於電壓VBLX。於該狀態下，若讀出對象之記憶胞電晶體MC之閾值電壓為讀出電壓(例如VA、VB、VC、…)以上，則記憶胞電晶體MC成為斷開狀態(以下，稱為「斷開胞(off-cell)」)，電流幾乎不自對應之位元線BL流至源極線SL。因此，節點 SEN中所充之電荷幾乎不被放電，節點SEN之電壓幾乎不發生變動。另一方面，於讀出對象之記憶胞電晶體MC之閾值電壓未達讀出電壓之情形時，記憶胞電晶體MC成為接通狀態(以下，稱為「接通胞(on-cell)」)，電流自對應之位元線BL流至源極線SL。由於電壓VXXL高於電壓VBLX，因此節點SEN中所充之電荷被放電。亦即，節點SEN之電壓下降。於時刻t6，控制電路3使信號XXL自“H”位準(VXXL)下降至“L”位準(VSS)。
感測到節點SEN之電壓時，控制電路3將電壓VSS施加至節點CLKSA(S14，以下稱為「時脈下降」)。如圖7所示，於時刻t7，控制電路3使節點CLKSA之電壓自“H”位準(VDDSA)下降至“L”位準(VSS)。結果，受電容耦合之影響，節點SEN之電壓下降。具體而言，若將電晶體15之閾值電壓設為Vth15，則如圖7所示，對應於斷開胞之節點SEN之電壓成為Vsn1(Vth15以上VDD以下)。又，對應於接通胞之節點SEN之電壓成為Vsn1'(VSS以上且未達Vth15)。
進行時脈下降之後，感測放大器6對節點TDC進行充電(S15)。如圖8所示，於時刻t9，控制電路3使信號LPC及L2T自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體20及21成為接通狀態，節點TDC及匯流排LBUS被充電至“H”位準(VDD)。於時刻t10，控制電路3使信號LPC及L2T自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體20及21成為斷開狀態，節點TDC及匯流排LBUS維持於“H”位準。再者，節點TDC於時刻t1~時刻t9期間，採取VSS以上VDD以下之任意值。
若節點TDC被充電，則感測放大器6會對節點TDC施加將 節點SEN之電壓放大所得之電壓(S16)。如圖8所示，於時刻t11，控制電路3使信號L2T自“L”位準(VSS)上升至“H”位準(VX2)，使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16及21成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vth15與電壓Vsn1之電壓差之較弱之接通狀態，匯流排LBUS及節點TDC之電壓下降。將此時之匯流排LBUS之電壓設為Vlb1，將節點TDC之電壓設為Vtd1。電壓Vtd1與電壓Vsn1處於Vtd1<Vsn1關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn1'與電壓Vth15之電壓差之較弱之斷開狀態，匯流排LBUS及節點TDC大致維持於電壓VDD(或略微減少)。將此時之匯流排LBUS之電壓設為Vlb1'，將節點TDC之電壓設為Vtd1'。電壓Vtd1'與電壓Vsn1'處於Vtd1'>Vsn1'之關係。結果，電壓Vth15與電壓Vsn1之電壓差及電壓Vth15與電壓Vsn1'之電壓差分別被放大。換言之，電壓Vsn1與電壓Vsn1'之電壓差被放大至電壓Vtd1與Vtd1'之電壓差。於時刻t12，控制電路3使信號L2T自“H”位準(VX2)下降至“L”位準(VSS)，使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16及21成為斷開狀態，節點TDC之電壓得以維持。
若對節點TDC施加將節點SEN之電壓放大所得之電壓，則感測放大器6會對節點SEN進行充電(S17)。如圖8所示，於時刻t13，控制電路3使信號LPC及BLQ自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體17及20成為接通狀態，節點SEN及匯流排LBUS被充電至“H”位準(VDD)。於時刻t14，控制電路3使信號LPC及BLQ自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體17及20成為斷開狀態，節點SEN及匯流排LBUS維持於“H”位準。
若節點SEN被充電，則感測放大器6會對節點SEN施加將節點TDC之電壓放大所得之電壓(S18)。如圖8所示，於時刻t15，控制電路3使信號LSL自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體19成為接通狀態。結果，對應於斷開胞之電晶體18成為基於電壓Vtd1與電晶體18之閾值電壓Vth18之電壓差之斷開狀態，節點SEN之電壓大致維持於電壓VDD。將此時之節點SEN之電壓設為Vsn2。電壓Vsn2與電壓Vth15處於Vsn2>Vth15之關係。另一方面，對應於接通胞之電晶體18成為基於電壓Vtd1'與電壓Vth18之電壓差之接通狀態，節點SEN之電壓下降。將此時之節點SEN之電壓設為Vsn2'。電壓Vsn2'與電壓Vth15處於Vsn2'<Vth15之關係。結果，電壓Vsn1與電壓Vsn1'之電壓差被放大至電壓Vsn2與電壓Vsn2'之電壓差(例如放大100倍)。以下，將如下動作稱為「節點SEN之電壓之放大動作」，即，對節點TDC施加將節點SEN之電壓放大所得之電壓之後對節點SEN施加將節點TDC之電壓放大所得之電壓之動作。於時刻t16，控制電路3使信號LSL自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體19成為斷開狀態，節點SEN之電壓得以維持。
若對節點SEN施加將節點TDC之電壓放大所得之電壓，則感測放大器6會對匯流排LBUS進行充電(S19)。如圖8所示，於時刻t17，控制電路3使信號LPC自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體20成為接通狀態，匯流排LBUS被充電至“H”位準(VDD)。於時刻t18，控制電路3使信號LPC自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體20成為斷開狀態，匯流排LBUS維持於“H”位準。
若匯流排LBUS被充電，則感測放大器6會對匯流排LBUS 施加將節點SEN之電壓放大所得之電壓(S20)。如圖8所示，於時刻t19，控制電路3使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vsn2與電壓Vth15之電壓差之接通狀態，匯流排LBUS之電壓下降。將此時之匯流排LBUS之電壓設為Vlb2。電壓Vlb1及Vlb2處於Vlb2
Figure 110126092-A0305-02-0020-17
Vlb1之關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn2'與電壓Vth15之電壓差之斷開狀態，匯流排LBUS大致維持於電壓VDD。將此時之匯流排LBUS之電壓設為Vlb2'。電壓Vlb1'及Vlb2'處於Vlb1'
Figure 110126092-A0305-02-0020-19
Vlb2'之關係。於時刻t20，控制電路3使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16成為斷開狀態，匯流排LBUS之電壓得以維持。結果，確定讀出之資料之邏輯位準。於匯流排LBUS之電壓為電壓Vlb2之情形時，判定匯流排LBUS保存有“L”位準之資料，於匯流排LBUS之電壓為電壓Vlb2'之情形時，判定匯流排LBUS保存有“H”位準之資料。亦即，讀出之資料之數位化完成。
若讀出之資料之邏輯位準確定，則實施使用所確定之邏輯位準之邏輯運算(例如所確定之資料與鎖存電路ADL之資料之與運算或者或運算、所確定之資料與鎖存電路BDL之資料之與運算或者或運算等)。又，所確定之邏輯位準亦可傳輸至鎖存電路XDL。
1.3 效果
於本實施方式之構成中，感測電路SA內包含用以暫時記憶資料之節點TDC。於讀出動作中，感測放大器6藉由進行節點SEN之電壓之放大動作，將節點SEN之電壓與閘極連接於節點SEN之電晶體15之閾值電壓之電 壓差放大。感測放大器6基於放大之電壓差進行數位化。藉由使用節點TDC來代替鎖存電路(SDL、ADL及BDL)，無需進行鎖存電路之控制、及鎖存電路與感測電路SA之間之資料收發便可進行數位化。因此，可削減數位化所花費之時間。因此，可使NAND型快閃記憶體1之動作高速化。又，由於可使用節點TDC來代替鎖存電路，因此無需增加鎖存電路之數量便可進行數位化，從而可抑制NAND型快閃記憶體1之面積增加。
進而，由於可將節點SEN之電壓與閘極連接於節點SEN之電晶體15之閾值電壓之電壓差放大，因此可抑制數位化時之錯誤判定。
2.第2實施方式
對第2實施方式進行說明。本實施方式之NAND型快閃記憶體1具有與第1實施方式相同之構成。於本實施方式中，進行兩次第1實施方式中之節點SEN之電壓之放大動作。以下，以與第1實施方式之不同點為中心進行說明。
2.1 讀出動作
使用圖9及圖10，對本實施方式之NAND型快閃記憶體1之讀出動作進行說明。圖9係表示本實施方式之NAND型快閃記憶體1之讀出動作之流程圖。圖10係表示本實施方式之NAND型快閃記憶體1之讀出動作時各種信號等之電壓的時序圖。
當選擇讀出對象之記憶胞電晶體MC後，控制電路3設定i=1(S30)。繼而，感測放大器6與第1實施方式同樣地實施上述S10~S18。S10~S18中之各種信號等之電壓與第1實施方式之圖7及圖8中之時 刻t1~時刻t16期間同樣地進行控制。
實施S18之後，控制電路3判斷是否i=2(S31)。於並非i=2之情形時(S31，否(No))，控制電路3使i遞增成為i=i+1(S32)，再實施S15。如圖10所示，於時刻t17，控制電路3使信號LPC及L2T自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體20及21成為接通狀態，節點TDC及匯流排LBUS被充電至“H”位準(VDD)。於時刻t18，控制電路3使信號LPC及L2T自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體20及21成為斷開狀態，節點TDC及匯流排LBUS維持於“H”位準。
實施S15之後，感測放大器6實施S16。如圖10所示，於時刻t19，控制電路3使信號L2T自“L”位準(VSS)上升至“H”位準(VX2)，使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16及21成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vsn2與電壓Vth15之電壓差之接通狀態，匯流排LBUS及節點TDC之電壓下降。將此時之匯流排LBUS之電壓設為Vlb2，將節點TDC之電壓設為Vtd2。電壓Vtd2與電壓Vsn2處於Vtd2<Vsn2之關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn2'與電壓Vth15之電壓差之斷開狀態，匯流排LBUS及節點TDC大致維持於電壓VDD。將此時之匯流排LBUS之電壓設為Vlb2'，將節點TDC之電壓設為Vtd2'。電壓Vtd2'與電壓Vsn2'處於Vtd2'>Vsn2'之關係。結果，電壓Vth15與電壓Vsn2之電壓差及電壓Vth15與電壓Vsn2'之電壓差分別被放大。換言之，電壓Vsn2與電壓Vsn2'之電壓差被放大至電壓Vtd2與Vtd2'之電壓差。於時刻t20，控制電路3使信號L2T自“H”位準(VX2)下降至“L”位準(VSS)，使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16及21成為 斷開狀態，節點TDC之電壓得以維持。
實施S16之後，感測放大器6實施S17。如圖10所示，於時刻t21，控制電路3使信號LPC及BLQ自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體17及20成為接通狀態，節點SEN及匯流排LBUS被充電至“H”位準(VDD)。於時刻t22，控制電路3使信號LPC及BLQ自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體17及20成為斷開狀態，節點SEN及匯流排LBUS維持於“H”位準。
實施S17之後，感測放大器6實施S18。如圖10所示，於時刻t23，控制電路3使信號LSL自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體19成為接通狀態。結果，對應於斷開胞之電晶體18成為基於電壓Vtd2與電壓Vth18之電壓差之斷開狀態，節點SEN之電壓大致維持於電壓VDD。將此時之節點SEN之電壓設為Vsn3。電壓Vsn3與電壓Vth15處於Vsn3>Vth15之關係。另一方面，對應於接通胞之電晶體18成為基於電壓Vtd2'與電壓Vth18之電壓差之接通狀態，節點SEN之電壓下降。將此時之節點SEN之電壓設為Vsn3'。電壓Vsn3'與電壓Vth15處於Vsn3'<Vth15之關係。結果，電壓Vsn2與電壓Vsn2'之電壓差被放大至電壓Vsn3與電壓Vsn3'之電壓差(例如放大100倍)。於時刻t24，控制電路3使信號LSL自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體19成為斷開狀態，節點SEN之電壓得以維持。
另一方面，於i=2之情形時(S31，是(Yes))，感測放大器6實施上述S19。如圖10所示，於時刻t25，控制電路3使信號LPC自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體20成為接通狀態，匯流排LBUS被充電至“H”位準(VDD)。於時刻t26，控制電路3使信號 LPC自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體20成為斷開狀態，匯流排LBUS維持於“H”位準。
實施S19之後，感測放大器6實施上述S20。如圖10所示，於時刻t27，控制電路3使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vsn3與電壓Vth15之電壓差之接通狀態，匯流排LBUS之電壓下降。將此時之匯流排LBUS之電壓設為Vlb3。電壓Vlb2及Vlb3處於Vlb3
Figure 110126092-A0305-02-0024-20
Vlb2之關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn3'與電壓Vth15之電壓差之斷開狀態，匯流排LBUS大致維持於電壓VDD。將此時之匯流排LBUS之電壓設為Vlb3'。電壓Vlb2'及Vlb3'處於Vlb2'
Figure 110126092-A0305-02-0024-21
Vlb3'之關係。於時刻t28，控制電路3使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16成為斷開狀態，匯流排LBUS之電壓得以維持。結果，確定讀出之資料之邏輯位準。於匯流排LBUS之電壓為電壓Vlb3之情形時，判定匯流排LBUS保存有“L”位準之資料，於匯流排LBUS之電壓為電壓Vlb3'之情形時，判定匯流排LBUS保存有“H”位準之資料。
若讀出之資料之邏輯位準確定，則與第1實施方式同樣地實施使用所確定之邏輯位準之邏輯運算。又，所確定之邏輯位準亦可傳輸至鎖存電路XDL。
2.2 效果
根據本實施方式之構成，發揮與第1實施方式同樣之效果。又，於本實施方式之構成中，於讀出動作中，感測放大器6進行兩次節點SEN之電 壓之放大動作。由於可將節點SEN之電壓與閘極連接於節點SEN之電晶體15之閾值電壓之電壓差放大兩次，因此可抑制數位化時之錯誤判定。
3.第3實施方式
對第3實施方式進行說明。本實施方式之NAND型快閃記憶體1具有與第1實施方式相同之構成。於本實施方式中，於第2實施方式中之第1次節點SEN之電壓之放大動作時向節點SEN施加將節點TDC之電壓放大所得之電壓之過程中，進行第2次節點SEN之電壓之放大動作時之動作，即，向節點TDC施加將節點SEN之電壓放大所得之電壓。以下，以與第1實施方式及第2實施方式之不同點為中心進行說明。
3.1 讀出動作
使用圖11及圖12，對本實施方式之NAND型快閃記憶體1之讀出動作進行說明。圖11係表示本實施方式之NAND型快閃記憶體1之讀出動作之流程圖。圖12係表示本實施方式之NAND型快閃記憶體1之讀出動作時各種信號等之電壓的時序圖。
選擇讀出對象之記憶胞電晶體MC後，控制電路3設定i=1(S40)。繼而，感測放大器6與第1實施方式同樣地實施上述S10~S17。S10~S17中之各種信號等之電壓與第1實施方式之圖7及圖8中之時刻t1~時刻t14期間同樣地進行控制。
實施S17之後，感測放大器6實施上述S18。如圖12所示，於時刻t15，控制電路3使信號LSL自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體19成為接通狀態。結果，對應於斷開胞之電晶體18 成為基於電壓Vtd1與電晶體18之閾值電壓Vth18之電壓差之斷開狀態，節點SEN之電壓大致維持於電壓VDD。將此時之節點SEN之電壓設為Vsn2。電壓Vsn2與電壓Vth15處於Vsn2>Vth15之關係。另一方面，對應於接通胞之電晶體18成為基於電壓Vtd1'與電壓Vth18之電壓差之接通狀態，節點SEN之電壓下降。將此時之節點SEN之電壓設為Vsn2'。電壓Vsn2'與電壓Vth15處於Vsn2'<Vth15之關係。結果，電壓Vsn1與電壓Vsn1'之電壓差被放大至電壓Vsn2與電壓Vsn2'之電壓差(例如放大100倍)。於時刻t17，控制電路3使信號LSL自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體19成為斷開狀態，節點SEN之電壓得以維持。
開始S18之後，控制電路3判斷是否i=2(S41)。於並非i=2之情形時(S41，否)，控制電路3使i遞增成為i=i+1(S42)，再實施S16。如圖12所示，於時刻t16，控制電路3使信號L2T自“L”位準(VSS)上升至“H”位準(VX2)，使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16及21成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vth15與電壓Vsn2之電壓差之接通狀態，匯流排LBUS之電壓下降，節點TDC之電壓上升。將此時之匯流排LBUS之電壓設為Vlb2，將節點TDC之電壓設為Vtd2。電壓Vtd2與電壓Vsn2處於Vtd2<Vsn2之關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn2'與電壓Vth15之電壓差之斷開狀態，匯流排LBUS及節點TDC大致維持於電壓VDD。將此時之匯流排LBUS之電壓設為Vlb2'，將節點TDC之電壓設為Vtd2'。電壓Vtd2'與電壓Vsn2'處於Vtd2'>Vsn2'之關係。結果，電壓Vth15與電壓Vsn2之電壓差及電壓Vth15與電壓Vsn2'之電壓差分別被放大。換言之，電壓Vsn2與電壓Vsn2'之電壓差被放大至電壓Vtd2與Vtd2' 之電壓差。於時刻t18，控制電路3使信號L2T自“H”位準(VX2)下降至“L”位準(VSS)，使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16及21成為斷開狀態，節點TDC之電壓得以維持。
實施S16之後，感測放大器6實施S17。如圖12所示，於時刻t19，控制電路3使信號LPC及BLQ自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體17及20成為接通狀態，節點SEN及匯流排LBUS被充電至“H”位準(VDD)。於時刻t20，控制電路3使信號LPC及BLQ自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體17及20成為斷開狀態，節點SEN及匯流排LBUS維持於“H”位準。
實施S17之後，感測放大器6實施S18。如圖12所示，於時刻t21，控制電路3使信號LSL自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體19成為接通狀態。結果，對應於斷開胞之電晶體18成為基於電壓Vtd2與電壓Vth18之電壓差之斷開狀態，節點SEN之電壓大致維持於電壓VDD。將此時之節點SEN之電壓設為Vsn3。電壓Vsn3與電壓Vth15處於Vsn3>Vth15之關係。另一方面，對應於接通胞之電晶體18成為基於電壓Vtd2'與電壓Vth18之電壓差之接通狀態，節點SEN之電壓下降。將此時之節點SEN之電壓設為Vsn3'。電壓Vsn3'與電壓Vth15處於Vsn3'<Vth15之關係。結果，電壓Vsn2與電壓Vsn2'之電壓差被放大至電壓Vsn3與電壓Vsn3'之電壓差(例如放大100倍)。於時刻t22，控制電路3使信號LSL自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體19成為斷開狀態，節點SEN之電壓得以維持。
另一方面，於i=2之情形時(S41，是)，感測放大器6實施上述S19。如圖12所示，於時刻t23，控制電路3使信號LPC自“L”位準 (VSS)上升至“H”位準(VX2)。藉此，電晶體20成為接通狀態，匯流排LBUS被充電至“H”位準(VDD)。於時刻t24，控制電路3使信號LPC自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體20成為斷開狀態，匯流排LBUS維持於“H”位準。
實施S19之後，感測放大器6實施上述S20。如圖12所示，於時刻t25，控制電路3使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vsn3與電壓Vth15之電壓差之接通狀態，匯流排LBUS之電壓下降。將此時之匯流排LBUS之電壓設為Vlb3。電壓Vlb2及Vlb3處於Vlb3
Figure 110126092-A0305-02-0028-22
Vlb2之關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn3'與電壓Vth15之電壓差之斷開狀態，匯流排LBUS大致維持於電壓VDD。將此時之匯流排LBUS之電壓設為Vlb3'。電壓Vlb2'及Vlb3'處於Vlb2'
Figure 110126092-A0305-02-0028-23
Vlb3'之關係。於時刻t26，控制電路3使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16成為斷開狀態，匯流排LBUS之電壓得以維持。結果，確定讀出之資料之邏輯位準。於匯流排LBUS之電壓為電壓Vlb3之情形時，判定匯流排LBUS保存有“L”位準之資料，於匯流排LBUS之電壓為電壓Vlb3'之情形時，判定匯流排LBUS保存有“H”位準之資料。
若讀出之資料之邏輯位準確定，則與第1實施方式同樣地實施使用所確定之邏輯位準之邏輯運算。又，所確定之邏輯位準亦可傳輸至鎖存電路XDL。
3.2 效果
根據本實施方式之構成，發揮與第2實施方式同樣之效果。又，於本實施方式之構成中，於讀出動作中，感測放大器6於第1次節點SEN之電壓之放大動作時向節點SEN施加將節點TDC之電壓放大所得之電壓之過程中，進行如下動作，即，於第2次節點SEN之電壓之放大動作時向節點TDC施加將節點SEN之電壓放大所得之電壓。因此，無需於第1次節點SEN之電壓之放大動作與第2次節點SEN之電壓之放大動作之間進行節點TDC之充電便可進行數位化。因此，可削減數位化所花費之時間。
4.第4實施方式
對第4實施方式進行說明。於本實施方式中，第1實施方式之NAND型快閃記憶體1所包含之感測放大器單元SAU中，去掉電晶體21及電容元件25，並追加n通道MOS電晶體26。以下，以與第1實施方式之不同點為中心進行說明。
4.1 感測放大器單元SAU之電路構成
使用圖13，對感測放大器單元SAU之電路構成進行說明。圖13係本實施方式之NAND型快閃記憶體1所包含之感測放大器單元SAU之電路圖。
圖13抽選出感測放大器6所包含之複數個感測放大器單元SAU中之1個感測放大器單元SAU來表示感測放大器單元SAU之電路構成之一例。其他感測放大器單元SAU亦均具有圖13所示之構成。
感測電路SA包含n通道MOS電晶體10~20、22及26、p通道MOS電晶體23、以及電容元件24。
電晶體26之閘極被輸入信號LSW，電流路徑之一端連接於匯流排LBUS。電晶體17之閘極被輸入信號BLQ，電流路徑之一端連接於節點SEN，電流路徑之另一端連接於電晶體26之電流路徑之另一端。電晶體18之閘極連接於匯流排LBUS，電流路徑之一端連接於電晶體19之電流路徑之一端，電流路徑之另一端被施加電壓VLOP。電晶體20之閘極被輸入信號LPC，電流路徑之一端連接於電晶體26之電流路徑之另一端，電流路徑之另一端被施加電壓VHLB。電晶體22之閘極被輸入信號DSW，電流路徑之一端連接於電晶體26之電流路徑之另一端，電流路徑之另一端連接於匯流排DBUS。感測電路SA之其他構成與第1實施方式之圖5相同。
4.2 讀出動作
使用圖14~圖16，對本實施方式之NAND型快閃記憶體1之讀出動作進行說明。圖14係表示本實施方式之NAND型快閃記憶體1之讀出動作之流程圖。圖15及圖16係表示本實施方式之NAND型快閃記憶體1於讀出動作時之各種信號等之電壓的時序圖。
當選擇了讀出對象之記憶胞電晶體MC時，感測放大器6對位元線BL進行預充電(S50)。如圖15所示，於時刻t1，控制電路3與第1實施方式同樣地，使信號BLC自“L”位準(VSS)上升至“H”位準(VBLC)，使信號BLX自“L”位準(VSS)上升至“H”位準(VBLX)。藉此，電晶體10及11成為接通狀態，位元線BL被預充電。位元線BL之預充電於時刻t1~時刻t5之期間進行。
於位元線BL之預充電過程中，感測放大器6對節點SEN進行預充電(S51)。如圖15所示，於時刻t2，控制電路3與第1實施方式同樣 地，使信號LPC及BLQ自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體17及20成為接通狀態，節點SEN被預充電至“H”位準(VDD)。於時刻t3，控制電路3與第1實施方式同樣地，使信號LPC及BLQ自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體17及20成為斷開狀態，節點SEN維持在“H”位準。
若節點SEN被預充電，則控制電路3將電壓VDDSA施加於節點CLKSA(S52)。如圖15所示，於時刻t4，控制電路3與第1實施方式同樣地，使節點CLKSA之電壓自“L”位準(VSS)上升至“H”位準(VDDSA)。其結果，電容元件24被充電，節點SEN之電壓受電容耦合之影響而上升至電壓Vcu。
進行時脈上升之後，感測放大器6感測節點SEN之電壓(S53)。如圖15所示，於時刻t5，控制電路3與第1實施方式同樣地，使信號XXL自“L”位準(VSS)上升至“H”位準(VXXL)。於該狀態下，若讀出對象之記憶胞電晶體MC之閾值電壓為讀出電壓(例如VA、VB、VC、…)以上，則記憶胞電晶體MC成為斷開狀態(斷開胞)，節點SEN之電壓幾乎無變動。另一方面，於讀出對象之記憶胞電晶體MC之閾值電壓未達讀出電壓之情形時，記憶胞電晶體MC成為接通狀態(接通胞)，節點SEN之電壓下降。於時刻t6，控制電路3與第1實施方式同樣地，使信號XXL自“H”位準(VXXL)下降至“L”位準(VSS)。
當感測到節點SEN之電壓時，控制電路3將電壓VSS施加於節點CLKSA(S54)。如圖15所示，於時刻t7，控制電路3與第1實施方式同樣地，使節點CLKSA之電壓自“H”位準(VDD)下降至“L”位準(VSS)。其結果，受電容耦合之影響，節點SEN之電壓下降。具體而言， 如圖15所示，對應於斷開胞之節點SEN之電壓成為Vsn1(Vth15以上VDD以下)。又，對應於接通胞之節點SEN之電壓成為Vsn1'(VSS以上且未達Vth15)。
進行時脈下降之後，感測放大器6會對匯流排LBUS進行充電(S55)。如圖16所示，於時刻t9，控制電路3使信號LPC及LSW自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體20及26成為接通狀態，匯流排LBUS被充電至“H”位準(VDD)。於時刻t10，控制電路3使信號LPC及LSW自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體20及26成為斷開狀態，匯流排LBUS維持於“H”位準。再者，匯流排LBUS於時刻t1~時刻t2期間，採取VSS以上VDD以下之任意值。
若匯流排LBUS被充電，則感測放大器6會對匯流排LBUS施加將節點SEN之電壓放大所得之電壓(S56)。如圖16所示，於時刻t11，控制電路3使信號LSW自“L”位準(VSS)上升至“H”位準(VX2)，使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16及26成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vsn1與電壓Vth15之電壓差之較弱之接通狀態，匯流排LBUS之電壓下降。將此時之匯流排LBUS之電壓設為Vlb1。電壓Vlb1與電壓Vsn1處於Vlb1<Vsn1之關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn1'與電壓Vth15之電壓差之較弱之斷開狀態，匯流排LBUS大致維持於電壓VDD(或略微減少)。將此時之匯流排LBUS之電壓設為Vlb1'。電壓Vlb1'與電壓Vsn1'處於Vlb1'>Vsn1'之關係。結果，電壓Vth15與電壓Vsn1之電壓差及電壓Vth15與電壓Vsn1'之電壓差分別被放大。換言之，電壓Vsn1與電壓Vsn1'之電壓差被放大至電壓Vlb1與Vlb1'之電壓差。於時刻t12，控制 電路3使信號LSW自“H”位準(VX2)下降至“L”位準(VSS)，使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16及26成為斷開狀態，匯流排LBUS之電壓得以維持。
若對匯流排LBUS施加將節點SEN之電壓放大所得之電壓，則感測放大器6會對節點SEN進行充電(S57)。如圖16所示，於時刻t13，控制電路3與第1實施方式同樣地使信號LPC及BLQ自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體17及20成為接通狀態，節點SEN被充電至“H”位準(VDD)。於時刻t14，控制電路3與第1實施方式同樣地使信號LPC及BLQ自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體17及20成為斷開狀態，節點SEN維持於“H”位準。
若節點SEN被充電，則感測放大器6會對節點SEN施加將匯流排LBUS之電壓放大所得之電壓(S58)。如圖16所示，於時刻t15，控制電路3與第1實施方式同樣地使信號LSL自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體19成為接通狀態。結果，對應於斷開胞之電晶體18成為基於電壓Vlb1與電壓Vth18之電壓差之斷開狀態，節點SEN之電壓大致維持於電壓VDD。將此時之節點SEN之電壓設為Vsn2。電壓Vsn2與電壓Vth15處於Vsn2>Vth15之關係。另一方面，對應於接通胞之電晶體18成為基於電壓Vlb1'與電壓Vth18之電壓差之接通狀態，節點SEN之電壓下降。將此時之節點SEN之電壓設為Vsn2'。電壓Vsn2'與電壓Vth15處於Vsn2'<Vth15之關係。結果，電壓Vsn1與電壓Vsn1'之電壓差被放大至電壓Vsn2與電壓Vsn2'之電壓差(例如放大100倍)。於時刻t16，控制電路3與第1實施方式同樣地使信號LSL自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體19成為斷開狀態，節點SEN之電壓得以維持。
若對節點SEN施加將匯流排LBUS之電壓放大所得之電壓，則感測放大器6會對匯流排LBUS進行充電(S59)。如圖16所示，於時刻t17，控制電路3與上述S55同樣地使信號LPC及LSW自“L”位準(VSS)上升至“H”位準(VX2)。藉此，電晶體20及26成為接通狀態，匯流排LBUS被充電至“H”位準(VDD)。於時刻t18，控制電路3與S55同樣地使信號LPC及LSW自“H”位準(VX2)下降至“L”位準(VSS)。藉此，電晶體20及26成為斷開狀態，匯流排LBUS維持於“H”位準。
若匯流排LBUS被充電，則感測放大器6會對匯流排LBUS施加將節點SEN之電壓放大所得之電壓(S60)。如圖16所示，於時刻t19，控制電路3與上述S56同樣地使信號LSW自“L”位準(VSS)上升至“H”位準(VX2)，使信號STB自“L”位準(VSS)上升至“H”位準(VDD)。藉此，電晶體16及26成為接通狀態。結果，對應於斷開胞之電晶體15成為基於電壓Vsn2與電壓Vth15之電壓差之接通狀態，匯流排LBUS之電壓下降。將此時之匯流排LBUS之電壓設為Vlb2。電壓Vlb1及Vlb2處於Vlb2
Figure 110126092-A0305-02-0034-24
Vlb1之關係。另一方面，對應於接通胞之電晶體15成為基於電壓Vsn2'與電壓Vth15之電壓差之斷開狀態，匯流排LBUS大致維持於電壓VDD。將此時之匯流排LBUS之電壓設為Vlb2'。電壓Vlb1'及Vlb2'處於Vlb1'
Figure 110126092-A0305-02-0034-25
Vlb2'之關係。於時刻t20，控制電路3與S56同樣地使信號LSW自“H”位準(VX2)下降至“L”位準(VSS)，使信號STB自“H”位準(VDD)下降至“L”位準(VSS)。藉此，電晶體16及26成為斷開狀態，匯流排LBUS之電壓得以維持。結果，確定讀出之資料之邏輯位準。於匯流排LBUS之電壓為電壓Vlb2之情形時，判定匯流排LBUS保存有“L”位準之資料，於匯流排LBUS之電壓為電壓Vlb2'之情形時，判定匯流排LBUS 保存有“H”位準之資料。
若讀出之資料之邏輯位準確定，則與第1實施方式同樣地實施使用所確定之邏輯位準之邏輯運算。又，所確定之邏輯位準亦可傳輸至鎖存電路XDL。
4.3 效果
根據本實施方式之構成，發揮與第1實施方式同樣之效果。
5.變化例等
如上所述，實施方式之半導體記憶裝置具備：記憶胞(MC)，其可記憶資料；位元線(BL)，其電性連接於記憶胞；及感測放大器(6)，其電性連接於位元線，且包含第1電路(SA)及鎖存電路(S/A/BDL)。第1電路包含：第1節點(SEN)，其可電性連接於位元線，且於記憶胞之讀出動作中，根據記憶胞之資料將電荷傳輸至位元線；第1電晶體(15)，其閘極連接於第1節點，且該第1電晶體可與連接於鎖存電路之第2節點(LBUS)連接；第2電晶體(21)，其可將第2節點與第3節點(TDC)連接；及第3電晶體(18)，其閘極連接於第3節點，且該第3電晶體可連接於第1節點。感測放大器於讀出動作中，感測向位元線傳輸電荷時之第1節點(SEN)之第1電壓，對第3節點(TDC)施加將第1電壓放大所得之第2電壓，並對第1節點(SEN)施加將第2電壓放大所得之第3電壓。
再者，實施方式並不限定於上文所說明之方式，可進行各種變化。
5.1 第1變化例
對第1變化例進行說明。本變化例係將第4實施方式應用於第2實施方式所得。於本變化例中，表示讀出動作之流程圖係將第2實施方式之圖9之S10~S20變更為第4實施方式之圖14之S50~S60所得。又，於本變化例中，S30及S50~S58中之各種信號等之電壓與第4實施方式之圖15及圖16中之時刻t1~時刻t16期間同樣地進行控制。實施S58之後，S31、S32及S55~S60中之各種信號等之電壓與第2實施方式之圖10中之時刻t16~時刻t28期間同樣地進行控制。於時刻t16之後之期間，信號LSW於時刻t17上升至VX2，於時刻t18下降至VSS(匯流排LBUS之充電)。信號LSW於時刻t19上升至VX2，於時刻t20下降至VSS(向匯流排LBUS施加將節點SEN之電壓放大所得之電壓)。信號LSW於時刻t25上升至VX2，於時刻t26下降至VSS(匯流排LBUS之充電)。信號LSW於時刻t27上升至VX2，於時刻t28下降至VSS(向匯流排LBUS施加將節點SEN之電壓放大所得之電壓)。根據本變化例之構成，發揮與第2實施方式同樣之效果。
5.2 第2變化例
對第2變化例進行說明。本變化例係將第4實施方式應用於第3實施方式所得。於本變化例中，表示讀出動作之流程圖係將第3實施方式之圖11之S10~S20變更為第4實施方式之圖14之S50~S60所得。又，於本變化例中，S40及S50~S57中之各種信號等之電壓與第4實施方式之圖15及圖16中之時刻t1~時刻t14期間同樣地進行控制。實施S57之後，S58、S41、S42及S58~S60中之各種信號等之電壓與第3實施方式之圖12中之時刻t14~時刻t25期間同樣地進行控制。於時刻t14之後之期間，信號 LSW於時刻t16上升至VX2，於時刻t18下降至VSS(向匯流排LBUS施加將節點SEN之電壓放大所得之電壓)。信號LSW於時刻t23上升至VX2，於時刻t24下降至VSS(匯流排LBUS之充電)。信號LSW於時刻t25上升至VX2，於時刻t26下降至VSS(向匯流排LBUS施加將節點SEN之電壓放大所得之電壓)。根據本變化例之構成，發揮與第3實施方式同樣之效果。
又，上述實施方式所說明之流程圖可於可能之範圍內調換其處理順序。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意欲限定發明範圍。該等實施方式能以其他多種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2021-13139號(申請日：2021年1月29日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

Claims (10)

  1. 一種半導體記憶裝置，其具備：記憶胞，其可記憶資料；位元線，其電性連接於上述記憶胞；及感測放大器，其電性連接於上述位元線，且包含第1電路及鎖存電路；上述第1電路包含：第1節點，其可電性連接於上述位元線，且於上述記憶胞之讀出動作中，根據上述記憶胞之資料向上述位元線傳輸電荷；第1電晶體，其閘極連接於上述第1節點，且該第1電晶體可與連接於上述鎖存電路之第2節點連接；第2電晶體，其可將上述第2節點與第3節點連接；及第3電晶體，其閘極連接於上述第3節點，且該第3電晶體可連接於上述第1節點；且上述感測放大器於上述讀出動作中，感測向上述位元線傳輸電荷時之上述第1節點之第1電壓，對上述第3節點施加將上述第1電壓放大所得之第2電壓，且對上述第1節點施加將上述第2電壓放大所得之第3電壓。
  2. 如請求項1之半導體記憶裝置，其中上述感測放大器對上述第2節點施加將上述第3電壓放大所得之第4電壓。
  3. 如請求項1之半導體記憶裝置，其中上述感測放大器對上述第3節點 施加將上述第3電壓放大所得之第4電壓，對上述第1節點施加將上述第4電壓放大所得之第5電壓。
  4. 如請求項3之半導體記憶裝置，其中上述感測放大器於對上述第3節點施加將上述第3電壓放大所得之上述第4電壓之期間，對上述第1節點施加將上述第4電壓放大所得之上述第5電壓。
  5. 如請求項3或4之半導體記憶裝置，其中上述感測放大器對上述第2節點施加將上述第5電壓放大所得之第6電壓。
  6. 一種半導體記憶裝置，其具備：記憶胞，其可記憶資料；位元線，其電性連接於上述記憶胞；及感測放大器，其電性連接於上述位元線，且包含第1電路及鎖存電路；上述第1電路包含：第1節點，其可電性連接於上述位元線，且於上述記憶胞之讀出動作中，根據上述記憶胞之資料將電荷傳輸至上述位元線；第1電晶體，其閘極連接於上述第1節點，且該第1電晶體可與連接於上述鎖存電路之第2節點連接；第2電晶體，其可將上述第2節點與上述第1電晶體連接；及第3電晶體，其閘極連接於上述第2節點，且該第3電晶體可連接於上述第1節點；且 上述感測放大器於上述讀出動作中，感測向上述位元線傳輸電荷時之上述第1節點之第1電壓，對上述第2節點施加將上述第1電壓放大所得之第2電壓，且對上述第1節點施加將上述第2電壓放大所得之第3電壓；於將上述第1電壓放大至上述第2電壓時，在藉由上述第2電晶體而將上述第2節點與上述第1電晶體連接之狀態下進行；於將上述第2電壓放大至上述第3電壓時，在藉由上述第2電晶體而將上述第2節點與上述第1電晶體遮斷之狀態下進行。
  7. 如請求項6之半導體記憶裝置，其中上述感測放大器對上述第2節點施加將上述第3電壓放大所得之第4電壓。
  8. 如請求項6之半導體記憶裝置，其中上述感測放大器對上述第2節點施加將上述第3電壓放大所得之第4電壓，且對上述第1節點施加將上述第4電壓放大所得之第5電壓。
  9. 如請求項8之半導體記憶裝置，其中上述感測放大器於對上述第2節點施加將上述第3電壓放大所得之上述第4電壓之期間，對上述第1節點施加將上述第4電壓放大所得之上述第5電壓。
  10. 如請求項8或9之半導體記憶裝置，其中上述感測放大器對上述第2節點施加將上述第5電壓放大所得之第6電壓。
TW110126092A 2021-01-29 2021-07-15 半導體記憶裝置 TWI807367B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021013139A JP7532274B2 (ja) 2021-01-29 2021-01-29 半導体記憶装置
JP2021-013139 2021-01-29

Publications (2)

Publication Number Publication Date
TW202230382A TW202230382A (zh) 2022-08-01
TWI807367B true TWI807367B (zh) 2023-07-01

Family

ID=82526588

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110126092A TWI807367B (zh) 2021-01-29 2021-07-15 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11501825B2 (zh)
JP (1) JP7532274B2 (zh)
CN (1) CN114822642A (zh)
TW (1) TWI807367B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102874278B1 (ko) * 2020-10-19 2025-10-21 에스케이하이닉스 주식회사 입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템
US12361984B2 (en) * 2023-03-30 2025-07-15 SanDisk Technologies, Inc. Noise reduction in sense amplifiers for non-volatile memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200814062A (en) * 2006-07-20 2008-03-16 Sandisk Corp Method and system that compensate for coupling during programming
TW201801073A (zh) * 2016-06-17 2018-01-01 東芝記憶體股份有限公司 半導體記憶裝置
TW201913680A (zh) * 2017-08-17 2019-04-01 日商東芝記憶體股份有限公司 半導體記憶裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694977B1 (ko) 2006-03-27 2007-03-14 주식회사 하이닉스반도체 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치
JP6056126B2 (ja) 2011-10-21 2017-01-11 ソニー株式会社 固体撮像装置およびカメラシステム
CN104205228B (zh) * 2012-04-12 2016-09-07 夏普株式会社 半导体存储装置
JP2014017650A (ja) 2012-07-09 2014-01-30 Renesas Electronics Corp 半導体装置
JP2017168159A (ja) 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US10044360B2 (en) 2016-08-16 2018-08-07 Microchip Technology Incorporated ADC controller with temporal separation
JP6765313B2 (ja) 2017-01-23 2020-10-07 キオクシア株式会社 半導体記憶装置
US10090057B2 (en) 2017-02-23 2018-10-02 Sandisk Technologies Llc Dynamic strobe timing
KR102476789B1 (ko) * 2018-03-16 2022-12-13 에스케이하이닉스 주식회사 센스 앰프 및 이를 이용한 반도체 메모리 장치
JP7074583B2 (ja) * 2018-06-26 2022-05-24 キオクシア株式会社 半導体記憶装置
JP2020071892A (ja) * 2018-10-31 2020-05-07 キオクシア株式会社 半導体記憶装置
KR102666974B1 (ko) 2018-12-28 2024-05-20 에스케이하이닉스 주식회사 데이터 출력 회로 및 이를 포함하는 이미지 센서
JP2021047953A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200814062A (en) * 2006-07-20 2008-03-16 Sandisk Corp Method and system that compensate for coupling during programming
TW201801073A (zh) * 2016-06-17 2018-01-01 東芝記憶體股份有限公司 半導體記憶裝置
TW201913680A (zh) * 2017-08-17 2019-04-01 日商東芝記憶體股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
TW202230382A (zh) 2022-08-01
US11501825B2 (en) 2022-11-15
US20220246197A1 (en) 2022-08-04
JP7532274B2 (ja) 2024-08-13
JP2022116784A (ja) 2022-08-10
CN114822642A (zh) 2022-07-29

Similar Documents

Publication Publication Date Title
JP3983969B2 (ja) 不揮発性半導体記憶装置
CN112365914B (zh) 半导体存储装置以及在半导体装置中执行验证动作的方法
JP2000040382A (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法
CN104376871B (zh) 半导体存储装置
TWI853185B (zh) 半導體記憶裝置及於半導體記憶裝置中執行讀出動作之方法
TWI812031B (zh) 半導體記憶裝置
CN111354400B (zh) 半导体存储装置
TW202238603A (zh) 半導體裝置及連續讀出方法
TWI807367B (zh) 半導體記憶裝置
JP2010135023A (ja) 半導体記憶装置
JP4543055B2 (ja) 不揮発性半導体記憶装置
CN113539339B (zh) 半导体装置及读出方法
JP2010055748A (ja) データ記憶装置
JP2000251485A (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法
JPH1186574A (ja) 不揮発性半導体記憶装置
KR20090020467A (ko) 불휘발성 메모리 소자의 동작 방법
CN106796819B (zh) 非易失性半导体存储装置
JP7467204B2 (ja) 半導体記憶装置
JP4550855B2 (ja) 不揮発性半導体記憶装置
JP4302118B2 (ja) 不揮発性半導体記憶装置
JP4364207B2 (ja) 不揮発性半導体記憶装置
JP4550854B2 (ja) 不揮発性半導体記憶装置
JP3905936B2 (ja) 不揮発性半導体記憶装置
JP4302117B2 (ja) 不揮発性半導体記憶装置
JP2007128645A (ja) 半導体集積回路