JP2014179151A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置1は、第１〜第６トランジスタを備えるセンスモジュール20を備える。第２トランジスタ67は第１ノードSENをセンスし、第３トランジスタ63はビット線を第１ノードSENに接続する。第４トランジスタ65は第１ノードSENを第２ノードLBUSに接続し、第５トランジスタ66は第２トランジスタ67を第２ノードLBUSに接続する。第６トランジスタ64は第１ノードSENを第１電圧ノードVDDに接続する。データの読み出し時、第６トランジスタ64のゲートHLLがアサートされ(S12)、次に第４、第５トランジスタ65,66のゲートBLQ,STBがアサートされ(S14)、次に第３トランジスタ63のゲートXXLがアサートされ(S16)、次に第５トランジスタ66のゲートSTBがアサートされる(S18)。
【選択図】図５

Description

本発明の実施形態は半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

米国特許８，１１６，１３９明細書

本実施形態は、動作信頼性を向上出来る半導体記憶装置を提供する。

実施形態の半導体記憶装置は、半導体基板上に積層された複数のメモリセルと、いずれかのメモリセルに電気的に接続されたビット線と、ビット線に電気的に接続されたセンスモジュールとを具備する。センスモジュールは、第１〜第６トランジスタを備える。第１トランジスタは、ビット線に電気的に接続される。第２トランジスタは、ゲートが第１ノードに接続される。第３トランジスタは、ビット線と第１ノードとに電気的に接続される。第４トランジスタは、第１ノードを第２ノードに接続する。第５トランジスタは、第２トランジスタのドレインを第２ノードに接続する。第６トランジスタは、第１ノードを第１電圧ノードに接続する。データの読み出し時において、第６トランジスタのゲート信号がアサートされる。次に、第４、第５トランジスタのゲート信号がアサートされる。次に、第３トランジスタのゲート信号がアサートされる。次に、第５トランジスタのゲート信号がアサートされる。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るセンスモジュールの回路図。 第１実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第１実施形態に係る読み出し動作のフローチャート。 第１実施形態に係る読み出し動作時における各種信号の電圧を示すダイアグラム。 第１実施形態に係る読み出し動作時における各種信号のタイミングチャート。 センスノード電圧の時間変化を示すグラフ。 第１実施形態に係るセンスモジュールの回路図。 第２実施形態に係る読み出し動作のフローチャート。 第２実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第３実施形態に係るセンスモジュールの回路図。 第３実施形態に係る読み出し動作のフローチャート。 第３実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第３実施形態に係るセンスモジュールの回路図。 第３実施形態の変形例に係る読み出し動作時における各種信号のタイミングチャート。 第４実施形態に係る電圧発生回路の回路図。 第４実施形態に係る電流源の回路図。 第４実施形態に係る電圧の温度特性を示すグラフ。 第４実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第４実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第５実施形態に係る読み出し動作のフローチャート。 第５実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第６実施形態に係る読み出し動作のフローチャート。 第６実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第７実施形態に係るセンスモジュールの回路図。 第７実施形態に係る読み出し動作のフローチャート。 第７実施形態に係る読み出し動作時における各種信号のタイミングチャート。 第１乃至第７実施形態の変形例に係る読み出し動作時における各種信号のタイミングチャート。 第１乃至第７実施形態の変形例に係るメモリセルアレイの回路図。 第１乃至第７実施形態の変形例に係るメモリセルアレイの回路図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。

１．１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１、センス回路１２、カラムデコーダ１３、コアドライバ１４、レジスタ１５、入出力回路１６、電圧発生回路１７、及び制御回路１８を備えている。

メモリセルアレイ１０は、不揮発性のメモリセルが直列接続されたＮＡＮＤストリング１９を複数備えている。ＮＡＮＤストリング１９内のメモリセルのゲートには、ワード線（図示せず）が接続される。またＮＡＮＤストリング１９の一端側のメモリセルのドレインにはビット線ＢＬが接続され、他端側のメモリセルのソースにはソース線ＳＬが接続される。

ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。換言すれば、データの書き込み、読み出し、及び消去時において、いずれかのワード線を選択し、選択ワード線及び非選択ワード線に、必要な電圧を印加する。

センス回路１２は、ビット線ＢＬに対応して設けられたセンスモジュール２０を有する。センスモジュール２０は、データの読み出し時には、ビット線ＢＬに読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをビット線ＢＬに転送する。

カラムデコーダ１３は、メモリセルアレイ１０のカラム方向を選択する。換言すれば、書き込みデータ及び読み出しデータの転送時において、いずれかのセンスモジュール２０を選択する。

電圧発生回路１７は、例えば制御回路１８の命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成し、これをコアドライバ１４に供給する。

コアドライバ１４は、例えば制御回路１８の命令に応答して、電圧発生回路１７から供給された電圧のうち、必要な電圧をロウデコーダ１１及びセンス回路１２に供給する。そして、コアドライバ１４から供給された電圧が、ロウデコーダ１１によってワード線に転送され、またセンス回路１２によりビット線に印加される。

入出力回路１６は、ＮＡＮＤ型フラッシュメモリ１にアクセスするコントローラまたはホスト機器との間の信号の入出力を制御する。

レジスタ１５は、コントローラまたはホスト機器から受信したコマンドやアドレス等を保持する。そしてレジスタ１５は、例えばロウアドレスをロウデコーダ１１及びコアドライバ１４に転送し、カラムアドレスをカラムデコーダ１３に転送する。

制御回路１８は、ホスト機器から受信したコマンドに従って、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。以下の説明における種々の制御信号は、例えば制御回路１８によって生成されるものである。

１．１．２ メモリセルアレイ１０について
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、メモリセルアレイ１０の回路図である。

図示するようにメモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（例えばＮ個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１９の集合である複数（例えばＭ個）のメモリグループＧＰ（ＧＰ０、ＧＰ１、ＧＰ２、…）を備えている。メモリセルアレイ１１１内のブロック数及びブロック内のメモリグループ数は任意である。

ＮＡＮＤストリング１９の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

メモリグループＧＰ０〜ＳＵ（Ｍ−１）の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）では、それぞれＢＧ０〜ＢＧ（Ｎ−１））に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ毎に独立している。

また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１９のうち、同一列にあるＮＡＮＤストリング１９の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１９を共通に接続する。また選択トランジスタＳＴ２の電流経路の他端は、いずれかのソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のメモリグループＧＰ間で、ＮＡＮＤストリング１９を共通に接続する。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位が「ページ」となる。

メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ センス回路１２について
次に、センス回路１２について説明する。図１で説明したようにセンス回路１２は、ビット線ＢＬに対応付けて設けられた複数のセンスモジュール２０を備えている。センスモジュール２０の各々は半導体基板４０上に形成され、図２で説明したメモリセルアレイ１０直下に設けられる。図３は、センスモジュール２０の回路図である。

図示するようにセンスモジュール２０は、大まかにはフックアップ部２１、センスアンプ２２、データラッチ２３、及びｐチャネルＭＯＳトランジスタ２４を備えている。

フックアップ部２１は、ｎチャネルＭＯＳトランジスタ６０を備えている。トランジスタ６０は、ゲートに信号ＢＬＳが与えられ、ソースがビット線ＢＬに接続されている。トランジスタ６０は、センスモジュール２０とビット線ＢＬとの間を接続／非接続とするためのものである。

センスアンプ２２は、データの読み出し時において、対応するビット線ＢＬをプリチャージすると共に、データに応じてビット線ＢＬに流れる電流をセンス・増幅する。センスアンプ２２は、ｎチャネルＭＯＳトランジスタ６１〜６７、８０、ｐチャネルＭＯＳトランジスタ８１、及び容量素子６８を備えている。

トランジスタ６１は、データの読み出し時におけるビット線ＢＬのプリチャージ電位を制御するためのものであり、ソースがトランジスタ６０のドレインに接続され、ゲートに信号ＢＬＣが与えられる。トランジスタ８１は、ビット線ＢＬ及び容量素子６８を充電するためのものであり、ゲートにノードＩＮＶが接続され、ソースに電源電圧ＶＤＤが与えられる。トランジスタ６２はビット線ＢＬをプリチャージするためのものであり、ゲートに信号ＢＬＸが与えられ、ドレインがトランジスタ８１のドレインに接続され、ソースがトランジスタ６１のドレインに接続される。トランジスタ６４は容量素子６８を充電するためのものであり、ゲートに信号ＨＬＬが与えられ、ドレインがトランジスタ８１のドレインに接続され、ソースがノードＳＥＮに接続される。トランジスタ６３は、データセンスの際にノードＳＥＮをディスチャージするためのものであり、ゲートに信号ＸＸＬが与えられ、ドレインがノードＳＥＮに接続され、ソースがトランジスタ６１のドレインに接続される。トランジスタ８０は、ビット線ＢＬを一定電位に固定するためのものであり、ゲートがノードＩＮＶに接続され、ドレインがビット線ＢＬに接続され、ソースがノードＳＲＣＧＮＤに接続される。

容量素子６８は、ビット線ＢＬのプリチャージの際に充電され、一方電極がノードＳＥＮに接続され、他方電極には信号ＣＬＫが与えられる。

トランジスタ６５は、データセンス前にノードＳＥＮをディスチャージするためのものであり、ゲートに信号ＢＬＱが与えられ、ソースがノードＳＥＮに接続され、ドレインがノードＬＢＵＳに接続される。ノードＬＢＵＳは、センスアンプ２２とデータラッチ２３とを接続するための信号経路である。トランジスタ６６は、読み出しデータをデータラッチ２３に格納するためのものであり、ゲートに信号ＳＴＢが与えられ、ドレインがノードＬＢＵＳに接続される。

トランジスタ６７は、読み出しデータが“０”であるか“１”であるかをセンスするためのものであり、ゲートがノードＳＥＮに接続され、ドレインがトランジスタ６６のソースに接続され、ソースに信号ＬＳＡが与えられる。トランジスタ６７については、他のトランジスタと区別する目的で「センストランジスタ」と呼ぶことがある。

次にデータラッチ２３について説明する。データラッチ２３は、センスアンプ２２でセンス・増幅された読み出しデータを保持する。データラッチ２３は、ｎチャネルＭＯＳトランジスタ７０〜７３及びｐチャネルＭＯＳトランジスタ７４〜７７を備えている。

トランジスタ７２、７４は第１インバータを構成し、その出力ノードがノードＬＡＴであり、入力ノードがノードＩＮＶである。またトランジスタ７３、７５は第２インバータを構成し、その出力ノードがノードＩＮＶであり、入力ノードがノードＬＡＴである。そしてデータラッチ２３は、この第１、第２インバータによってデータを保持する。

すなわちトランジスタ７２は、ドレインがノードＬＡＴに接続され、ソースが接地され、ゲートがノードＩＮＶに接続される。トランジスタ７３は、ドレインがノードＩＮＶに接続され、ソースが接地され、ゲートがノードＬＡＴに接続される。トランジスタ７４は、ドレインがノードＬＡＴに接続され、ソースがトランジスタ７６のドレインに接続され、ゲートがノードＩＮＶに接続される。トランジスタ７５は、ドレインがノードＩＮＶに接続され、ソースがトランジスタ７７のドレインに接続され、ゲートがノードＬＡＴに接続される。

トランジスタ７６は第１インバータをイネーブルにするためのものであり、ソースに電源電圧ＶＤＤが与えられ、ゲートに信号ＳＬＬが与えられる。トランジスタ７７は第２インバータをイネーブルにするためのものであり、ソースに電源電圧ＶＤＤが与えられ、ゲートに信号ＳＬＩが与えられる。

トランジスタ７０、７１は、第１、第２インバータへのデータの入出力を制御する。トランジスタ７０は、ドレインがノードＬＢＵＳに接続され、ソースがノードＬＡＴに接続され、ゲートに信号ＳＴＬが与えられる。トランジスタ７１は、ドレインがノードＬＢＵＳに接続され、ソースがノードＩＮＶに接続され、ゲートに信号ＳＴＩが与えられる。

次にトランジスタ２４について説明する。トランジスタ２４は、ノードＬＢＵＳを電源電圧ＶＤＤで充電するためのものである。すなわちトランジスタ２４は、ソースに電源電圧ＶＤＤが与えられ、ドレインがノードＬＢＵＳに接続され、ゲートに信号ＰＣｎが与えられる。

以上の構成において、各種の制御信号は、例えば制御回路１８によって与えられる。センスモジュールの動作については、以下の１．２の章で詳細に説明する。

１．２ データの読み出し動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリ１におけるデータの読み出し動作について説明する。

１．２．１ メモリセルの電圧関係について
まず、読み出し時においてメモリセルに印加される電圧につき、図４を用いて説明する。図４は、読み出し時における各配線の電位を示すタイミングチャートである。

図示するように、まずコアドライバ１４が電圧ＶＣＧＲＶ、ＶＲＥＡＤ、ＶＳＧ、及びＶＢＢを発生する。電圧ＶＣＧＲＶは選択ワード線に印加すべき電圧であり、読み出したいデータ（閾値レベル）に応じた電圧である。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタをオンさせる電圧である（ＶＲＥＡＤ＞ＶＣＧＲＶ）。電圧ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオンさせる電圧である（ＶＲＥＡＤ＞ＶＳＧ）。電圧ＶＢＢは、選択トランジスタＳＴ１、ＳＴ２をオフさせる電圧であり、例えば負電圧や０Ｖ等である（ＶＳＧ＞ＶＢＢ）。

ロウデコーダ１１は、選択ブロック（読み出し対象ページを含むブロック）のワード線ＷＬに対して、電圧ＶＣＧＲＶ及びＶＲＥＡＤを転送する。他方、非選択ブロックのワード線ＷＬを、電気的にフローティングとする。

次にロウデコーダ１１は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧を転送する。すなわちロウデコーダ１１は、選択ブロックの選択ストリング（読み出し対象ページを含むＮＡＮＤストリング）のセレクトゲート線ＳＧＤ、ＳＧＳに、電圧ＶＳＧ（例えば４Ｖ）を転送する。これにより選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。他方で、選択ブロックの非選択ストリングのセレクトゲート線ＳＧＤ、ＳＧＳ、及び非選択ブロックのセレクトゲート線ＳＧＤ、ＳＧＳには、電圧ＶＢＢを転送する。これによりこれらの選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。

またソース線ＳＬはソース線ドライバによりＶＳＳ（接地電位、例えば０Ｖ）が印加され、ビット線ＢＬにはセンスモジュール２０により電圧ＶＢＬが印加される。

以上により、選択メモリセルの制御ゲートには電圧ＶＣＧＲＶが印加され、その電流経路はビット線ＢＬ及びソース線ＳＬに電気的に接続される。もし選択メモリセルがオン状態となれば、電流がビット線ＢＬからソース線ＳＬに流れる。この電流をセンスモジュール２０が検知することで、読み出し動作が行われる。

１．２．２ センスモジュールの動作について
次に、読み出し時におけるセンスモジュール２０の動作の詳細について、図５乃至図７を用いて説明する。図５はセンスモジュール２０の動作の流れを示すフローチャートであり、図６は各フェーズにおける制御信号の電位を示す表であり、図７は各種制御信号及び各種ノードにおける電位を示すタイミングチャートである。

まず、制御回路１８は信号ＢＬＳを“Ｈ”レベルとして、センスモジュール２０を、対応するビット線ＢＬに接続する（ステップＳ１０）。またノードＩＮＶはリセットされ、“Ｌ”レベルとされる。

そしてセンスモジュール２０は、ビット線ＢＬをプリチャージする（ステップＳ１１）。すなわち制御回路１８は、信号ＢＬＸ及びＢＬＣを“Ｈ”レベルとする（時刻ｔ０）。これにより、トランジスタ６０〜６２、８１の電流経路を介して、ビット線ＢＬが電圧ＶＤＤによりプリチャージされる。なお、図中の電圧ＶＨは、トランジスタが電圧ＶＤＤを転送可能とされる電圧である。また電圧ＶＢＬＣはビット線電圧を決定する電圧であり、ビット線電圧は、電圧ＶＢＬＣによりクランプされた電圧ＶＢＬとなる。

次にセンスモジュール２０は、ノードＳＥＮを充電する（ステップＳ１２）。すなわち制御回路１８は、信号ＨＬＬを“Ｈ”レベルとする（時刻ｔ１）。これによりトランジスタ６４がオン状態とされ、ノードＳＥＮが電圧ＶＤＤに充電される。ノードＳＥＮの充電は、時刻ｔ２まで行われる。ノードＳＥＮの電位がＶＤＤとなることで、トランジスタ６７はオン状態となる。またセンスモジュール２０は、ノードＬＢＵＳを充電する。すなわち制御回路１８は、信号ＰＣｎを“Ｌ”レベルとする（時刻ｔ１）。これによりトランジスタ２４がオン状態とされ、ノードＬＢＵＳが電圧ＶＤＤに充電される。

時刻ｔ２の後、制御回路１８は、信号ＬＳＡを“Ｈ”レベルとする（ステップＳ１３、時刻ｔ３）。すなわち制御回路１８は、それまでＶＳＳであった信号ＬＳＡの電位を、ＶＬＳＡに上昇させる。電圧ＶＬＳＡは温度特性を有しない電圧であり、例えばバンドギャップリファレンス電圧等を用いて生成される。電圧ＶＬＳＡを生成する回路については、第４実施形態で詳細に説明する。

引き続きセンスモジュール２０は、ＶＤＤまで充電されたノードＳＥＮをディスチャージする（ステップＳ１４）。すなわち制御回路１８は、信号ＳＴＢ及びＢＬＱを“Ｈ”レベル（電圧ＶＨ）とする（時刻ｔ４）。これにより、トランジスタ６５、６６がオン状態となり、トランジスタ６５〜６７の電流経路により、ノードＳＥＮの電位が（ＶＬＳＡ＋Ｖthn）まで放電される。なおＶthnは、センストランジスタ６７の閾値電圧である。Ｖthnは、トランジスタ毎にばらつきがあるため、図７ではＶthnが大きい場合（太線）と小さい場合（細線）とを示してある。

そして制御回路１８は、ノードＳＥＮのディスチャージを終了すると共に、信号ＬＳＡを“Ｌ”レベルにする（ステップＳ１５）。なおこの際、制御回路１８はまず信号ＢＬＱを“Ｌ”レベルとし（時刻ｔ５）、次に信号ＳＴＢを“Ｌ”レベルとし（時刻ｔ６）、最後に信号ＬＳＡを“Ｌ”レベルとする（時刻ｔ７）。

次にセンスモジュール２０は、ビット線ＢＬをセンスする（ステップＳ１６）。すなわち制御回路１８は、信号ＸＸＬを“Ｈ”レベルとする（時刻ｔ８）。これにより、トランジスタ６３がオン状態となり、ノードＳＥＮはビット線ＢＬに電気的に接続される。すると、選択メモリセルがオン状態であれば、ノードＳＥＮからソース線ＳＬに電流が流れ、ノードＳＥＮの電位は低下する。他方、選択メモリセルがオフ状態であれば、ノードＳＥＮからソース線ＳＬに電流は流れず、ノードＳＥＮの電位はほぼＶＤＤを維持する。

次にセンスモジュール２０は、ノードＬＢＵＳを充電する（ステップＳ１７）。すなわち制御回路１８は、信号ＰＣｎを“Ｌ”レベルとする（時刻ｔ１０）。これによりトランジスタ２４はオン状態とされ、トランジスタ２４によりノードＬＢＵＳはＶＤＤまで充電される。

最後にセンスモジュール２０は、データをストローブする（ステップＳ１８）。すなわち制御回路１８は、信号ＳＴＢを“Ｈ”レベルとし、また信号ＳＬＩを“Ｌ”レベル、信号ＳＴＩを“Ｈ”レベルとする（時刻ｔ１２）。これにより、トランジスタ６６、７１、７７がオン状態となる。センストランジスタ６７がオン状態であれば（つまりＳＥＮ＝“Ｈ”）、ノードＬＢＵＳは略ＶＳＳまで放電され、ノードＩＮＶには“Ｌ”レベルが格納される。センストランジスタ６７がオフ状態であれば（つまりＳＥＮ＝“Ｌ”）、ノードＬＢＵＳの電位はＶＤＤを維持し、ノードＩＮＶには“Ｈ”レベルが格納される。

１．３ 本実施形態に係る効果
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ１の動作信頼性を向上出来る。本効果につき、以下説明する。

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置では、プロセスばらつき、温度ばらつき、電源電圧の変動、及びトランジスタのローカルなばらつき等があるため、適切な動作をさせるためには、回路設計時に十分なマージンを確保する必要がある。

例えば、メモリセルの微細化や、メモリセルを積層した新規構造の導入に伴い、メモリセルのオン電流が減少する一方で、オフリーク電流は増大している。そのため、読み出し動作では、十分なオン／オフ比を取れず、確保出来るマージンは少なくなってきている。その一方で、プロセスや温度によるグローバルなばらつきや、トランジスタ特性のローカルなばらつきは大きくは改善されていないため、少ないマージンでの動作は難しくなってきている。

従来のＮＡＮＤ型フラッシュメモリでは、ビット線にある電位を印加した際に流れるセル電流が、センス電流Ｉsenseより大きいか小さいかをセンスモジュールで判定することにより、データを読み出す。具体的には、事前にセンスノードを充電しておき、センスノードの電荷をセル電流により特定の時間だけ放電する。放電終了後、センスノードの電圧が判定電圧（トリップポイント）より大きいか否かをセンストランジスタで判定し、その結果をデータラッチに保存する。

この読み出し方式であると、センスノードの電圧をセンストランジスタで判定するので、トリップポイントがセンストランジスタの閾値に依存する。つまり、トリップポイントは、閾値のばらつきの影響を直接受けることになる。このため、閾値ばらつきの分だけ余計にマージンを確保する必要がある。

センストランジスタの電流の閾値依存性は、（Ｖsen−Ｖthn）というように、センスノード電圧と閾値との差の形で現れる（Ｖthnはセンストランジスタの閾値電圧）。そのため、Ｖthnにばらつきがあった場合、ＶsenをＶthnの値に応じて調整してやれば、閾値ばらつきを相殺することが出来る。そのためには、センスノードの充電電圧をＶthnの値に応じて調整する方法が考えられる。しかし、このように充電電圧をＶthnの値に応じて調整する方式では、充電電圧はセンストランジスタとは別のトランジスタで生成されるため、プロセスや温度等によるグローバルな閾値ばらつき（センスアンプ全体としてのばらつき）は補償できるが、ローカルなばらつき（トランジスタ１個１個のばらつき）を補償することは出来ない。従って、トリップポイントのばらつきを抑えるには、本方式は十分とは言えない。

センス動作時におけるばらつき要因について、更に詳細に説明する。センス動作でのセンスノードの放電後電圧Ｖsen(f)は、充電電圧Ｖsen(i)からスタートして、センスノードの容量に溜まった電荷をセル電流Ｉcellでセンス時間Ｔsenseの間だけ放電した後の電圧であり、以下の（１）式で与えられる。
Ｖsen(f)＝Ｖsen(i)−((Ｉcell×Ｔsense)／Ｃsen) （１）
また、センストランジスタのドレイン電流Ｉdsは、センスノードの電位Ｖsen(f)とセンストランジスタの閾値電圧Ｖthnとの差の関数であり、以下の（２）式の形で表すことが出来る。
Ｉds(Vsen(f)-Vthn)＝Ｉds(Vsen(i)−Vthn−((Icell×Tsense)／Csen) （２）
但し、Ｃsenはセンスノードの容量である。このとき、Ｖsen(i)は充電時の電源低下等によりばらつき、Ｖthnはセンストランジスタの閾値ばらつきを含み、Ｉcellはセル電流のばらつきを含み、Ｔsenseはタイマーばらつきや配線遅延等によりばらつき、Ｃsenは容量ばらつきを含む。

これらのばらつきが、センスノードの放電時に与える影響を、図８を用いて説明する。図８は、センス動作開始後からのセンスノード電圧の時間変化を示している。図中の上２本のグラフはメモリセルがオフした場合を示し、下２本のグラフはメモリセルがオンした場合を示している。

図示するように、センスノードの充電電圧のばらつき（Ｖsen(i)のばらつき）は、放電スタート電圧をばらつかせる。Ｉcell及びＣsenのばらつきは、センスノードの電圧変化の傾きをばらつかせる。Ｔsenseのばらつきは、センス開始及び終了のタイミングをばらつかせる。Ｖthnのばらつきは、トリップポイントをばらつかせる。

このように様々な要因がばらつく結果、トリップポイントのばらつきとＴsenseのばらつきから決まる図中の四角の範囲の領域は正しく読み出しが行えない領域であり、この領域は、オフセルのワーストケース（オフリークが大きく、Ｖsenが大きく低下する場合）のグラフと、オンセルのワーストケース（オン電流が小さく、Ｖsenの低下が小さい場合）のグラフとの間に入っている必要がある。

このように、トリップポイントはセンストランジスタの閾値電圧のばらつきに直接影響を受ける。この点、本実施形態に係る構成であると、このローカルなばらつきの影響を低減し、読み出し動作信頼性を向上出来る。この点につき、図９を用いて説明する。図９はセンスモジュール２０の一部領域の回路図であり、図７で説明したセンスノードＳＥＮの初期充電時（図５のステップＳ１２）の様子と、ディスチャージ（初期放電）時（図５のステップＳ１４）の様子を示している。

図示するように、まず信号ＨＬＬが“Ｈ”レベルとされることで、トランジスタ６４によりセンスノードＳＥＮがＶＤＤまで充電される。これによりセンストランジスタ６７はオン状態となる。

その後、信号ＬＳＡにＶＬＳＡが与えられる。そして、信号ＢＬＱ及びＳＴＢが“Ｈ”レベルとされることで、トランジスタ６５、６６がオン状態とされて、センスノードＳＥＮがディスチャージされる。このとき、センストランジスタ６７はダイオード接続されているとみなすことが出来る。従って、センスノードＳＥＮの電位は、ＶＤＤから（ＶＬＳＡ＋Ｖthn）に設定される。つまり、上述した（２）式において、Ｖsen(i)＝（ＶＬＳＡ＋Ｖthn）となる。ここで現れるＶthnは、センストランジスタ６７の閾値電圧そのものである。従って、（２）式におけるＶthnのばらつきを、Ｖsen(i)により完全に相殺することが出来る。また、電圧ＶＬＳＡは温度変化に対して一定であるので、Ｖsen(i)はＶthnと同じ温度特性を持つことになる。従って、（２）式におけるＶthnの温度特性もまたＶsen(i)により相殺されている。

以上のように、センスノードＳＥＮの初期充電の後、センストランジスタ６７をダイオードとして利用しつつセンスノードＳＥＮを放電することで、センスノードＳＥＮの電位を、センストランジスタ６７のＶthnばらつきを含む電圧に設定する。そしてその後に、センスノードＳＥＮをセンスする。これにより、センストランジスタ６７のＶthnばらつきの影響を低減出来る。

なお、電圧ＶＬＳＡは、センス中のセンスノードＳＥＮの電圧変化量に対応する。そしてＶＬＳＡの値は、（ＶＬＳＡ＋Ｖthn）が初期電圧として適切であるか否かにより決定される。具体的には、ＶＬＳＡの上限は、初期電圧（ＶＬＳＡ＋Ｖthn）が充電電圧ＶＤＤを超えないこと、すなわち、下記（３）式で与えられる。
（ＶＬＳＡ＋Ｖthn(max)）＜ＶＤＤ （３）
但し、Ｖthn(max)は、Ｖthnが取り得る最大値である。

ＶＬＳＡの下限は、ディスチャージ後のセンス動作において、センスノードＳＥＮの電圧振幅が十分に取れる、という条件から決まる。具体的には、センス動作におけるセンス時間は、センスノードＳＥＮの電位を、初期放電後の電圧（ＶＬＳＡ＋Ｖthn）からトリップポイント（＝Ｖthn）まで放電する閾値電流Ｉthを用いて、下記（４）式のように定義される。
Ｔsense＝Ｃsen×（ＶＬＳＡ／Ｉth） （４）
つまり、ＶＬＳＡはノードＳＥＮの電圧振幅に対応する。

センス時間Ｔsenseの間に、それぞれオンセル電流Ｉon及びオフセル電流Ｉoffで放電されたノードＳＥＮの電圧差は、(Ｉon−Ｉoff)×(Ｔsense／Ｃsen)である。すなわち、ＩonによるノードＳＥＮの電圧振幅が(Ｉon×(Ｔsense／Ｃsen))であり、ＩoffによるノードＳＥＮの電圧振幅が(Ｉoff×(Ｔsense／Ｃsen))であるので、これらの差として表現出来る。

この電位差が、本実施形態による閾値電圧補償だけでは補償できずに残るトリップポイントのばらつきΔＴＰ（タイミングばらつき等によるもの）より大きければ、センス可能となる。つまり、以下の（５）式によりＶＬＳＡの下限が決定される。
(Ｉon−Ｉoff)×(ＶＬＳＡ／Ｉth)＞ΔＴＰ （５）
なお、(Ｉon／Ｉoff)はデバイス特性や測定条件から決まり、Ｉthは(Ｉon／Ｉoff)から決まり（例えばＩth＝(Ｉon＋Ｉoff)／２）、ΔＴＰは回路やレイアウトから決まる。

このようにしてＶＬＳＡの下限が決まる。但し、実際の設計においては、センスマージンを十分に取るために、ＶＬＳＡはその上限近辺の値に設定しておくことが望ましい。すなわち、（ＶＬＳＡ＋Ｖthn）と、センス動作時のノードＳＥＮの放電後の電圧の下限との間に電位差が十分になければ、センスノードＳＥＮの電位に十分な差がつかず、結果としてＩon／Ｉoffを判定できない。よって、（ＶＬＳＡ＋Ｖthn）は、センスノードＳＥＮの電位の下限に対して、十分大きくしておくことが好ましい。

また、センスノードＳＥＮのＶＤＤから（ＶＬＳＡ＋Ｖthn）への初期放電を終了させる際には、図７に示すように、まず信号ＢＬＱを“Ｌ”レベルとし、次に信号ＳＴＢを“Ｌ”レベルとし、最後に信号ＬＳＡを“Ｌ”レベルとすることが好ましい。これは、ＳＥＮに最も近い位置に配置されているトランジスタから順にオフさせることで、他の信号の切り替え時の影響がセンスノードＳＥＮに及ばないようにするためである。

また、本実施形態におけるノードＳＥＮの(ＶＬＳＡ＋Ｖthn)への初期放電動作は、ビット線プリチャージ動作と同時に実行可能なため、読み出し動作時間が長くなることも抑制出来る。すなわち、ビット線ＢＬのプリチャージは、信号ＢＬＣによりビット線電圧をクランプすることにより行われる。そしてこのプリチャージには比較的長い時間がかかる。従って、ビット線ＢＬのプリチャージを行っている期間にノードＳＥＮの初期放電を済ませてしまうことが出来れば、初期放電に起因する読み出し速度の低下は生じない。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、信号ＨＬＬの代わりに信号ＢＬＱによりノードＳＥＮを充電するものである。以下では、第１実施形態と異なる点についてのみ説明する。

２．１ データの読み出し動作について
本実施形態に係るデータの読み出し動作について説明する。ＮＡＮＤ型フラッシュメモリ１の構成は第１実施形態と同様であるので、説明は省略する。

図１０はセンスモジュール２０の動作の流れを示すフローチャートであり、図１１は各種制御信号及び各種ノードにおける電位を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態で説明した図５と異なるのは、ステップＳ１２におけるノードＳＥＮの充電を、信号ＢＬＱを用いて行う点である（ステップＳ２０）。すなわちステップＳ２０において制御回路１８は、信号ＢＬＱを“Ｈ”レベル（電圧ＶＨ）とし、信号ＰＣｎを“Ｌ”レベル（ＶＳＳ）とする（時刻ｔ１）。すると、図３に示すセンスモジュール２０において、トランジスタ２４、６５がオン状態となる。従って、ノードＬＢＵＳ及びトランジスタ６５の電流経路を介して、ノードＳＥＮがＶＤＤまで充電される。当然ながら、信号ＨＬＬは、読み出し動作の期間、“Ｌ”レベルとされている。

その後はステップＳ１３以降の処理が行われる。なお信号ＰＣｎは、ノードＳＥＮの充電が完了すると“Ｈ”レベルとされるが、信号ＢＬＱは、ノードＳＥＮの初期放電の終了（時刻ｔ５）まで“Ｈ”レベルを維持する。

２．２ 本実施形態に係る効果
上記のように、ノードＳＥＮの充電には、本実施形態に係る方法を適用しても良い。また本方法によれば、第１実施形態に比べて消費電力を削減出来る。この理由は、第１実施形態に係る方法であると、まず信号ＨＬＬを“Ｈ”レベルとして、次にこれを“Ｌ”レベルとし、その後に信号ＢＬＱを“Ｈ”レベルとする。これに対して第２実施形態によれば、信号ＢＬＱを“Ｈ”レベルにした後は、ノードＳＥＮのディスチャージが終了するまで“Ｈ”レベルのままとしておけば良く、その他の信号のスイッチングは不要であるからである。

また、第１実施形態に比べて、ノイズが小さくなる利点もある。第１実施形態では、センスノードＳＥＮがＨＬＬとＢＬＱの切り替え動作からノイズを受けていた。これに対して第２実施形態では、ＢＬＱからのノイズのみになるからである。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、ノードＬＢＵＳを放電する際に、ノードＬＳＡだけでなくノードＣＬＫも使用するものである。以下では、第１実施形態と異なる点についてのみ説明する。

３．１ センスモジュールの構成について
図１２は、本実施形態に係るセンスモジュール２０の回路図である。図示するように、第１実施形態で説明した図３と異なる点は、センスアンプ２２がｎチャネルＭＯＳトランジスタ６９を更に備える点である。

トランジスタ６９は、電流経路の一端がトランジスタ６７のソース（信号ＬＳＡが与えられるノード）に接続され、他端が容量素子６８の他方電極（信号ＣＬＫが与えられるノード）に接続され、ゲートに信号ＬＳＣが与えられる。信号ＬＳＣは、例えば制御回路１８によって与えられる。

３．２ データの読み出し動作について
本実施形態に係るデータの読み出し動作について説明する。図１３はセンスモジュール２０の動作の流れを示すフローチャートであり、図１４は各種制御信号及び各種ノードにおける電位を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態で説明した図５と異なるのは、ステップＳ１８におけるストローブ時に、更に信号ＬＳＣを“Ｈ”レベルとする点である（ステップＳ３０）。すなわちステップＳ３０において制御回路１８は、信号ＬＳＣを“Ｈ”レベルとする。すると、トランジスタ６９がオン状態となる。従って、ノードＬＢＵＳの電荷は、信号ＬＳＡを伝達する配線だけでなく、信号ＣＬＫを伝達する配線をも用いて放電される。

なお図１４に示すように、信号ＬＳＣは、ノードＳＥＮの（ＶＬＳＡ＋Ｖthn）への初期放電時以外は常に“Ｈ”レベルであって良いが、上述の通り時刻ｔ１２のストローブの期間だけ“Ｈ”レベルとしても良い。また、信号ＣＬＫは読み出し動作の間、常に“Ｌ”レベルである。

３．３ 本実施形態に係る効果
本実施形態に係る構成であると、読み出し速度を向上出来る。本効果につき、図１５を用いて説明する。図１５は、ストローブ時のセンスアンプ２２の回路図である。

図示するように、ストローブ直前、ノードＬＢＵＳは電圧ＶＤＤに充電される。その後、ストローブする際に、ノードＳＥＮが“Ｈ”レベルを維持していれば、トランジスタ６６、６７によってノードＬＢＵＳの電荷はディスチャージされる。

この際、本実施形態であると、ノードＬＢＵＳはＬＳＡ用配線だけでなく、ＣＬＫ用配線も利用してディスチャージされる。つまり、２本の配線を用いてディスチャージされる。従って、ノードＬＢＵＳのディスチャージにかかる時間を短縮化し、読み出し速度を向上出来る。

３．４ 本実施形態の変形例
上記説明した第３実施形態は、第２実施形態にも適用出来る。図１６は、そのような場合におけるデータ読み出しの各種制御信号及び各種ノードの電位を示すタイミングチャートである。

図示するように、第３実施形態で説明したようにＣＬＫ用配線を用いてディスチャージを行うと共に、ノードＳＥＮのプリチャージを信号ＢＬＱで行っても良い。

４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、信号ＨＬＬによるノードＳＥＮの初期充電電圧を、センスアンプ内のｎチャネルＭＯＳトランジスタの閾値に依存する値とすることで、グローバルな閾値ばらつきによる影響を初期充電電圧により相殺しようとするものである。以下では、第１実施形態と異なる点についてのみ説明する。

４．１ 電圧発生回路１７の構成について
まず、電圧発生回路１７における電圧ＶＨＬＬ及び電圧ＶＬＳＡの発生回路８０について、図１７の回路図を用いて説明する。

図示するように回路８０は、電流源回路８１、抵抗素子８２、８３、ｎチャネルＭＯＳトランジスタ８４、８５、及び比較器８６、８７を備えている。

抵抗素子８２は、一端が接地電位に接続され、他端がノードＮ１に接続されている。比較器８６は、ノードＮ１に接続された非反転入力端子と、出力端子に接続された反転入力端子とを備え、ノードＮ１の電圧を電圧ＶＬＳＡとして出力する。トランジスタ８４は、ノードＮ１とノードＮ２との間にダイオード接続されている。すなわちトランジスタ８４は、ソースがノードＮ１に接続され、ゲート及びドレインがノードＮ２に接続されている。トランジスタ８５は、ノードＮ２とノードＮ３との間にダイオード接続されている。すなわちトランジスタ８５は、ソースがノードＮ２に接続され、ゲート及びドレインがノードＮ３に接続されている。トランジスタ８４、８５は、センストランジスタ６７と同じ大きさの閾値電圧を有する。抵抗素子８３は、一端がノードＮ３に接続され、他端がノードＮ４に接続されている。比較器８７は、ノードＮ４に接続された非反転入力端子と、出力端子に接続された反転入力端子とを備え、ノードＮ４の電圧を電圧ＶＨＬＬとして出力する。電流源８１は、ノードＮ４に電流Ｉrefを供給する。なお、図１７において電圧ＶＬＳＡを生成するための構成は、第１実施形態の場合も同様である。

図１８は、電流源回路８１の回路図である。図示するように回路８１は、ｐチャネルＭＯＳトランジスタ９０、９１、ｎチャネルＭＯＳトランジスタ９２、抵抗素子９３、及び比較器９４を備えている。

トランジスタ９０、９１はカレントミラー回路を構成している。すなわちトランジスタ９０、９１は、互いにゲートが共通接続されてノードＮ６に接続され、ドレインに電源電圧Ｖsupが与えられる。そしてトランジスタ９１のドレイン電流が電流Ｉrefとして出力される。またトランジスタ９０のソースはノードＮ６に接続されている。トランジスタ９２は、ドレインがノードＮ６に接続され、ソースがノードＮ５に接続される。抵抗素子９３は、一端がノードＮ５に接続され、他端が接地電位に接続される。比較器９４は、ノードＮ５に接続された反転入力端子と、バンドギャップリファレンス電圧Ｖbgが印加される非反転入力端子とを備え、ノードＮ５の電位と電圧Ｖbgとを比較し、その比較結果をトランジスタ９２のゲートに入力する。このような構成において、電流Ｉrefは（Ｖbg／Ｒ１）で与えられる。但しＲ１は抵抗素子９３の抵抗値である。

図１９は、電圧の温度特性を示すグラフである。図示するように、図１７の回路によって生成される電圧ＶＬＳＡは温度によらず一定であり、以下の（６）式で表される。
ＶＬＳＡ＝（Ｉref×Ｒ３） （６）
但し、Ｒ３は抵抗素子８２の抵抗値である。

また、電圧ＶＨＬＬは温度と共に低下し、以下の（７）式で表される。
ＶＨＬＬ＝VLSA＋Vthn(Vsb=VLSA)＋Vthn(Vsb=VSEN)＋(Iref×R2) （７）
但し、Ｖthn(Ｖsb＝ＶＬＳＡ)は、基板電位（ソース電位）がＶＬＳＡである際のｎチャネルＭＯＳトランジスタ（センスアンプ２２に含まれるトランジスタ６４〜６７や、トランジスタ８４、８５）の閾値電圧である。またＶthn(Ｖsb＝ＶＳＥＮ)は、基板電位（ソース電位）がＶＳＥＮである際のｎチャネルＭＯＳトランジスタの閾値電圧である。更に、ＶＳＥＮはノードＮ２の電位であり、（ＶＬＳＡ＋Ｖthn(Ｖsb＝ＶＬＳＡ)）で表され、この電位は、ノードＳＥＮの初期放電後の電圧に等しく、温度依存性はＶＨＬＬよりも小さい。また、ノードＳＥＮの初期充電電圧は（ＶＨＬＬ−Ｖthn(Ｖsb＝ＳＥＮ)）で表され、温度依存性はＶＳＥＮと同程度である。但しＶthn(Ｖsb＝ＳＥＮ)は、基板電位がノードＳＥＮの電位とされたｎチャネルＭＯＳトランジスタの閾値電圧である。

４．２ データの読み出し動作について
本実施形態に係るデータの読み出し動作について説明する。図２０は各種制御信号及び各ノードにおける電位を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態で説明した図５乃至図７と異なるのは、ステップＳ１２において、信号ＨＬＬとして、図１９で説明した電圧ＶＨＬＬが与えられる点である。すなわち、本実施形態においてトランジスタ６４のゲートに与えられる信号ＨＬＬの電圧は、（２×Ｖthn）に比例する値である（上記（７）式参照）。すると、ノードＳＥＮの初期充電電圧は、（ＶＨＬＬ−Ｖthn）となり、Ｖthnに比例する値となる。その他は第１実施形態と同様である。

４．３ 本実施形態に係る効果
本実施形態に係る構成であると、読み出し動作速度を向上出来る。本効果につき、以下説明する。

第１の実施形態で説明したように、閾値ばらつきにはグローバルなばらつき（センスアンプ全体としてのばらつき）と、ローカルなばらつき（個々のトランジスタ間でのばらつき）とがある。そして第１実施形態では、ノードＳＥＮの(ＶＬＳＡ＋Ｖthn)への初期放電動作により、これらの両方のばらつきに対応している。しかしこの場合、Ｖthnのばらつきが大きい場合に、Ｖthnが非常に小さいセンス回路に対しては、初期放電動作に要する時間が長くなる場合があり得る。

そこで本実施形態では、ローカルなＶthnばらつきを第１実施形態で説明した方法で補償し、グローバルなＶthnばらつきは、信号ＨＬＬをＶthnに依存した値に設定することで補償している。従って、ノードＳＥＮの初期放電時間を短縮化し、読み出し速度の低下を防止出来る。

より具体的には、信号ＨＬＬによりノードＳＥＮを充電する際、電圧ＶＨＬＬによりノードＳＥＮをクランプする。このとき、ＶＨＬＬが（２×Ｖthn）に比例するような値に設定することで、ノードＳＥＮの初期充電電圧を、ｎチャネルＭＯＳトランジスタのグローバルなＶthnばらつきに依存させることが出来る。これにより、ノードＳＥＮの初期放電時には、最大でもローカルなＶthnばらつき分だけ電圧を低下させれば良く、放電時間を短縮出来る。

また、初期放電後のノードＳＥＮの電位は（ＶＬＳＡ＋Ｖthn）とされるが、このＶthnは、基板電圧ＶsbがＶＬＳＡである場合の値である。従って、ノードＳＥＮの初期充電電圧も、Ｖsb＝０Ｖでは無くＶsb＝ＶＬＳＡに依存する値としておく必要がある。そこで、図１７のような回路により、（７）式で説明したようなＶthn(Ｖsb＝ＶＬＳＡ)に依存する電圧ＶＨＬＬを生成することが出来る。

なお、本実施形態は上記第２、第３実施形態に適用しても良い。第２実施形態に適用する場合には、図１７で説明した信号ＶＨＬＬを図１１で説明した信号ＢＬＱとして使用すれば良い。この場合の各制御信号及びノードの電位のタイミングチャートを図２１に示す。本例では、信号ＢＬＱを“Ｈ”レベルにする際の電圧として、（２×Ｖthn）に比例する電圧ＶＢＬＱを用いる。本例においても同様の効果が得られる。

５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、信号ＣＬＫとのカップリングによりノードＳＥＮの電位を上昇させるものである。以下では、第１実施形態と異なる点についてのみ説明する。

５．１ データの読み出し動作について
本実施形態に係るデータの読み出し動作について説明する。ＮＡＮＤ型フラッシュメモリ１の構成は第１実施形態と同様であるので、説明は省略する。

図２２はセンスモジュール２０の動作の流れを示すフローチャートであり、図２３は各種制御信号及び各ノードにおける電位を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態で説明した図５と異なるのは以下の点である。まず、図５におけるステップＳ１３、Ｓ１５が省略された。よって信号ＬＳＡは常にＶＳＳである。

次に、ステップＳ１４の初期放電の後、ＣＬＫとのカップリングによりノードＳＥＮの電位を上昇させる点である（ステップＳ４０）。すなわち、ステップＳ４０において制御回路１８は、信号ＣＬＫを“Ｈ”レベル（電圧ＶＣＬＫ）とする（時刻ｔ２０）。するとノードＳＥＮの電位は、Ｖthnから、電圧ＶＣＬＫとのカップリングにより上昇する（図２３の時刻ｔ２０〜ｔ８参照）。

その後はステップＳ１６以降の処理が行われる。

５．２ 本実施形態に係る効果
本実施形態に係る構成によれば、電源電圧ＶＤＤが比較的低い半導体記憶装置であっても、第１実施形態で説明した方法を適用出来る。本効果につき以下説明する。

第１実施形態で説明したように、電圧ＶＬＳＡには上限と下限とがある。この点、電源電圧ＶＤＤを十分に高く出来ないような動作条件の場合には、十分な電圧ヘッドルームが取れず、ＶＬＳＡを適切な値に設定することが困難な場合があり得る。

そこで本実施形態では、ＶＬＳＡを用いることなくノードＳＥＮの初期放電を行った後に、ＣＬＫを“Ｈ”レベルとしている。すると、ＣＬＫとのカップリングによりノードＳＥＮの電位が上昇され、その後のセンス動作を可能とすることが出来る。

なお、信号ＬＳＡもセンストランジスタ６７を介してノードＳＥＮとカップリングしているが、ＬＳＡはストローブ前には“Ｌ”レベルとしておく必要がある。よって、ノードＳＥＮのカップルアップには、ＬＳＡではなくＣＬＫを使用し、ＬＳＡは常に“Ｌ”レベルとしておく。

また本実施形態によれば、信号ＬＳＡはＶＳＳのままで良い。従って、ＬＳＡの温度特性を考慮する必要が無くなる。

更に本実施形態は、第２乃至第３実施形態にもそのまま適用することが出来る。

６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、初期放電前にＣＬＫとのカップリングによりノードＳＥＮの電位を上昇させることにより、電源電圧をＶＬＳＡとして使用するものである。以下では、第１実施形態と異なる点についてのみ説明する。

６．１ データの読み出し動作について
本実施形態に係るデータの読み出し動作について説明する。ＮＡＮＤ型フラッシュメモリ１の構成は第１実施形態と同様であるので、説明は省略する。

図２４はセンスモジュール２０の動作の流れを示すフローチャートであり、図２５は各種制御信号及び各ノードにおける電位を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態で説明した図５と異なるのは以下の点である。まず、図５におけるステップＳ１３において、信号ＬＳＡが“Ｈ”レベルにされると共に、ＣＬＫとのカップリングによりノードＳＥＮの電圧が上昇される（ステップＳ５０）。すなわち、制御回路１８はＣＬＫの電位をＶＳＳからＶＣＬＫに上昇させる（時刻ｔ３）。すると、ＣＬＫとのカップリングにより、ノードＳＥＮの電位がＶＤＤから上昇する。

その後ステップＳ１４が実行された後、図５のステップＳ１５において、信号ＬＳＡが“Ｌ”レベルとされると共に、ＣＬＫとのカップリングによりノードＳＥＮの電圧が低下される（ステップＳ５１）。すなわち、制御回路１８はＣＬＫの電位をＶＣＬＫからＶＳＳに低下させる（時刻ｔ７）。すると、ＣＬＫとのカップリングにより、ノードＳＥＮの電位が低下する。

その後はステップＳ１６以降の処理が行われる。

６．２ 本実施形態に係る効果
本実施形態に係る構成によれば、信号ＬＳＡとして電源電圧ＶＤＤを使用出来、回路構成を簡略化出来る。本効果につき以下説明する。

本実施形態では、ノードＳＥＮの初期放電開始前にＣＬＫを“Ｈ”レベルとすることにより、ＣＬＫとのカップリングによりノードＳＥＮの電位をＶＤＤより高い値に設定している。そして、初期放電によりノードＳＥＮが（ＶＤＤ＋Ｖthn）になった後に、ＣＬＫを“Ｌ”レベルとすることで、ノードＳＥＮの電位を元のレベルに戻している。

このような手法を用いることで、信号ＬＳＡとして電源電圧ＶＤＤを用いることが出来る。電源電圧は、十分な駆動能力を有しており、また温度特性も低く抑えられた使いやすい電圧である。従って、ＶＤＤやＶＳＳと異なり回路８０によって所定の電圧値に設定される電圧ＶＬＳＡを使用する第１乃至第４実施形態に比べて、回路構成を簡略化出来る。

７．第７実施形態
次に、第７実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、ノードＳＥＮの初期放電期間中、ノードＬＢＵＳをセンスアンプ２２から電気的に切り離すものである。以下では、第１実施形態と異なる点についてのみ説明する。

７．１ センスモジュールの構成について
図２６は、本実施形態に係るセンスモジュール２０の回路図である。図示するように、第１実施形態で説明した図３と異なる点は、センス回路２０がｎチャネルＭＯＳトランジスタ２５を更に備える点である。

トランジスタ２５は、電流経路の一端がトランジスタ６５、６６のドレインに接続され、他端がノードＬＢＵＳに接続され、ゲートに信号ＣＵＴが与えられる。信号ＣＵＴは、例えば制御回路１８によって与えられる。

７．２ データの読み出し動作について
本実施形態に係るデータの読み出し動作について説明する。図２７はセンスモジュール２０の動作の流れを示すフローチャートであり、図２８は各種制御信号及び各種ノードにおける電位を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態で説明した図５と異なるのは、まず、ビット線ＢＬがセンスアンプ２２に接続される（ステップＳ１０）前に、ノードＬＢＵＳがセンスアンプ２２から電気的に切り離されている点である（ステップＳ６０）。すなわち、制御回路１８は信号ＣＵＴを“Ｌ”レベルとし、これによりトランジスタ２５はオフ状態とされている。

第二に、図５で説明したステップＳ１７において、ノードＬＢＵＳが充電されると共に、ノードＬＢＵＳがセンスアンプ２２に接続される点である（ステップＳ６１）。すなわち制御回路１８は、読み出しデータをデータラッチ２３へ転送する際に信号ＣＵＴを“Ｈ”レベルとし、トランジスタ２５をオン状態とさせる（時刻ｔ１０）。信号ＣＵＴの電位は、例えばトランジスタ２５に対してＶＤＤの転送を可能とする電圧ＶＨである。

その他は第１実施形態と同様である。

７．３ 本実施形態に係る効果
本実施形態に係る構成であると、読み出し速度を向上出来る。

本実施形態によれば、ノードＳＥＮの初期放電時には、トランジスタ２５によりセンスアンプ２２とノードＬＢＵＳとを非接続としている。従ってこの期間中、ノードＳＥＮからはノードＬＢＵＳ及びその付近の配線の容量は見えない。そのため、初期放電を速やかに行うことが出来る。

また本実施形態は、第２乃至第６実施形態にも適用出来る。

８．変形例等
以上のように、実施形態に係る半導体記憶装置１は、半導体基板上に積層された複数のメモリセルと、いずれかの前記メモリセルに電気的に接続されたビット線と、前記ビット線に電気的に接続されたセンスモジュール(20 in FIG6)とを具備する。なお、本明細書において「電気的に接続」とは、直接に接続されることだけでなく、トランジスタや抵抗素子等、その他の素子を間に介在させて接続されることも含む。
センスモジュールは、第１〜第６トランジスタを備える。第１トランジスタ(Tr62 in FIG3)は、ビット線に電気的に接続される。第２トランジスタ(Tr67 in FIG3)は、第１ノード(SEN in FIG3)にゲートが接続される。第３トランジスタ(Tr63 in FIG3)は、ビット線と第１ノード(SEN)とに電気的に接続される。第４トランジスタ(Tr 65 in FIG3)は、第１ノード(SEN)を第２ノード(LBUS in FIG3)に接続する。第５トランジスタ(Tr66 in FIG3)は、第２トランジスタ(Tr67)のドレインを第２ノード(LBUS)に接続する。第６トランジスタ(Tr64 in FIG3)は、第１ノード(SEN)を第１電圧ノード(VDD in FIG3)に接続する。
そしてデータの読み出し時において、第６トランジスタ(Tr64)のゲート信号(HLL)がアサートされる(S12 in FIG5)。次に、第４、第５トランジスタ(Tr65,66)のゲート信号(BLQ, STB)がアサートされる(S14 in FIG5)。次に、第３トランジスタ(Tr63)のゲート信号(XXL)がアサートされる(S16 in FIG5)。次に、第５トランジスタ(Tr66)のゲート信号(STB)がアサートされる(S18 in FIG5)。
本構成によれば、第１ノードSENの電位は、第３トランジスタ63をオンさせることによるデータセンスの直前に、第４、第５トランジスタ65,66をオンさせることで、第２トランジスタ67の閾値電圧Ｖthnに応じた値にディスチャージされる。Ｖthnは、第１ノードSENのばらつきの主要因でもある。このディスチャージにより、例えば閾値電圧が小さければ第１ノードSENの電位は大きく低下し、閾値電圧が大きければ第１ノードSENの電位の低下は少ない。このように、データセンス直前におけるノードSENの電位を、センストランジスタ67の閾値電圧Ｖthnに応じて変化させている。従って、センストランジスタ67のばらつきをノードSENの電位で補償できる。その結果、セル電流のオン／オフ比が小さい場合であっても、誤読み出しの発生を抑制し、半導体記憶装置１の動作信頼性を向上出来る。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能であり、複数の実施形態が可能な限り組み合わせ可能である。また、各実施形態で説明したフローチャートにおける処理は、可能な限りその順序を入れ替えることが出来る。

更に、上記実施形態では電流をセンスする方式のセンスアンプを例に挙げて説明した。しかし、電圧をセンスする方式のセンスアンプにも適用出来る。電圧センス方式では、読み出しデータに応じてビット線の電位を変動させ、この電位変動をトランジスタ６７によって検出する。あるビット線の電位変動は、ビット線間の容量結合に起因して、隣接するビット線の電位に影響を与える。従って電圧センス方式では、全ビット線から同時にデータを読み出し可能な電流センス方式と異なり、データは偶数ビット線毎、及び奇数ビット線毎に読み出される。なお、センスアンプの回路構成は図３、図１２、図２６で説明したとおりである。

図２９は、第１実施形態で説明した方法を電圧センス方式のセンスアンプに適用した場合の、各種制御信号のタイミングチャートであり、偶数ビット線が選択され、奇数ビット線が非選択とされた場合の様子を示す。

図示するように制御回路１８は、時刻ｔ０において、偶数ビット線及び奇数ビット線についての信号ＢＬＣ（図２９ではそれぞれＢＬＣＥ及びＢＬＣＯと示す）を“Ｈ”レベル（電圧ＶＢＬＣ）とする。制御回路１８は同時に、信号ＢＬＸ及びＨＬＬを“Ｈ”レベル（ＶＢＬＸ及びＶＨ）とする。更に制御回路１８は、選択ストリングのドレイン側セレクトゲート線ＳＧＤを“Ｈ”レベル（ＶＳＧ）とする。更に制御回路１８は、偶数ビット線につきノードＩＮＶを“Ｌ”レベルとし、奇数ビット線につきノードＩＮＶを“Ｈ”レベルとし、更にノードＳＲＣＧＮＤを電圧ＶＳＳ（例えば０Ｖ）にする。この結果、偶数ビット線が電圧（ＶＢＬＣ−Ｖt）にプリチャージされ、奇数ビット線はＶＳＳに接続される。Ｖtは、トランジスタ６１の閾値電圧である。また、ノードＳＥＮがＶＤＤに充電される。なお、非選択のセレクトゲート線ＳＧＤにはＶＢＢが与えられる。

次に制御回路１８は、時刻ｔ１において信号ＢＬＣＥとＢＬＸを“Ｌ”レベルとする。これにより、偶数ビット線のプリチャージが終了し、偶数ビット線は電圧（ＶＢＬＣ−Ｖt）でフローティングの状態となる。

次に制御回路１８は時刻ｔ２で、選択ストリングのソース側セレクトゲート線ＳＧＳを“Ｈ”レベル（ＶＳＧ）とする。これによりセル電流（オン電流）が流れれば、偶数ビット線は放電される。非選択のセレクトゲート線ＳＧＳにはＶＢＢが与えられる。奇数ビット線は、ＶＳＳを維持する。

そして制御回路１８は、時刻ｔ３において信号ＢＬＣＯの電位をＶＢＬＣからＶＳＥＮＳＥに低下させ、信号ＸＸＬを“Ｈ”レベル（ＶＸＸＬ）とする。さらに時刻ｔ４において、信号ＨＬＬを“Ｌ”レベルとし、信号ＬＳＡを“Ｈ”レベル（ＶＬＳＡ）とする。その後、時刻ｔ５において信号ＳＴＢ及びＢＬＱを“Ｈ”レベル（ＶＨ）とする。この結果、ノードＳＥＮの電位が（ＶＬＳＡ＋Ｖthn）まで放電される。

そして制御回路１８は、ノードＳＥＮのディスチャージを終了すると共に、信号ＬＳＡを“Ｌ”レベルにする。第１実施形態で説明した通り、制御回路１８はまず信号ＢＬＱを“Ｌ”レベルとし（時刻ｔ６）、次に信号ＳＴＢを“Ｌ”レベルとし（時刻ｔ７）、最後に信号ＬＳＡを“Ｌ”レベルとする（時刻ｔ８）。

次に制御回路１８は、時刻ｔ９において信号ＢＬＣＥを“Ｈ”レベル（ＶＳＥＮＳＥ）とすることにより、偶数ビット線についてのデータセンスを開始する。すなわち、選択メモリセルがオン状態となって偶数ビット線がディスチャージされていれば、ノードＳＥＮの電位も低下する。他方、選択メモリセルがオフ状態であれば、偶数ビット線はプリチャージ電位をほぼ維持するので、ノードＳＥＮの電位もほぼ不変である。より具体的には、偶数ビット線の電位が（ＶＳＥＮＳＥ−Ｖt）より小さければトランジスタ６１がオン状態となり、ノードＳＥＮがディスチャージされる。他方で、偶数ビット線の電位がノードＳＥＮの電位より高ければトランジスタ６１はカットオフ状態となり、ノードＳＥＮはディスチャージされない。

制御回路１８は、時刻ｔ１０で信号ＸＸＬを“Ｌ”レベルとすることで、データセンスを終了する。その後は、制御回路１８は時刻ｔ１２でノードＬＢＵＳを充電し、時刻ｔ１４で信号ＳＴＢを“Ｈ”レベルとすることで、データをストローブする。

以上のようにして、偶数ビット線からデータを読み出すことが出来る。奇数ビット線からデータを読み出す際も同様である。もちろん、第１実施形態だけでなく、第２乃至第７実施形態を電圧センス方式のセンスアンプに適用することも出来る。

上記実施形態では、半導体記憶装置として三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。三次元積層型のＮＡＮＤ型フラッシュメモリの構成としては、例えば、ＮＡＮＤストリングの電流経路（チャネル）として機能する半導体層がＵ字型の形状であっても良いし、または１本の柱状であっても良い。後者の場合、トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。更に、実施形態はＮＡＮＤ型フラッシュメモリに限らず、ＭＲＡＭ（Magnetic RAM）やＲｅＲＡＭ（Resistive RAM）等、その他の半導体メモリにも適用出来る。

また図２に示したメモリセルアレイは、図３０のような構成としても良い。図３０はメモリセルアレイ１０の回路図である。図示するように、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、及びワード線ＷＬ４〜ＷＬ７を選択するようにしても良い。本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。

更にメモリセルアレイは、図３１に示す構成を有していても良い。図３１の例では、ＮＡＮＤストリング１９の各々は、例えば４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。そして、選択トランジスタＳＴ２のソースは、ダイオードを介して配線ＣＳＬに接続され、ダイオードによって電圧ＨＶが印加されることで、ＮＡＮＤストリング１９が任意に選択出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センス回路、１３…カラムデコーダ、１４…コアドライバ、１５…レジスタ、１６…入出力回路、１７…電圧発生回路、１８…制御回路、１９…ＮＡＮＤストリング、２０…センスモジュール、２１…フックアップ部、２２…センスアンプ、２３…データラッチ

Claims (13)

1. 半導体基板上に積層された複数のメモリセルと、
   いずれかの前記メモリセルに電気的に接続されたビット線と、
   前記ビット線に接続されたセンスモジュールと
   を具備し、前記センスモジュールは、
   前記ビット線に電気的に接続された第１トランジスタと、
   第１ノードがゲートに接続された第２トランジスタと、
   前記ビット線と前記第１ノードとに電気的に接続された第３トランジスタと、
   前記第１ノードを第２ノードに接続する第４トランジスタと、
   前記第２トランジスタのドレインを前記第２ノードに接続する第５トランジスタと、
   前記第１ノードを第１電圧ノードに接続する第６トランジスタと、
   前記第２トランジスタのソースと第３電圧ノードとを接続する第７トランジスタと、
   前記第２ノードとラッチ回路とを接続する第８トランジスタと
   を具備し、データの読み出し時において、前記第６トランジスタのゲート信号がアサートされることにより、前記第１ノードが初期充電電位に充電され、
   次に、前記第２トランジスタのソースに第２電圧が印加されつつ、前記第４、第５トランジスタのゲート信号がアサートされることにより、前記第１ノードが前記第２トランジスタの閾値電圧に応じた電位に放電され、
   次に、前記第１ノードに容量結合する第３ノードに“Ｈ”レベルが与えられ、
   次に、前記第３トランジスタのゲート信号がアサートされることにより、読み出しデータが前記第１ノードに転送され、
   次に、前記第５トランジスタのゲート信号及び前記第７トランジスタのゲート信号がアサートされることにより、前記読み出しデータが判定され、
   前記第４、第５トランジスタのゲート信号がアサートされている期間、前記第８トランジスタのゲート信号はネゲートされ、
   前記読み出しデータを前記ラッチ回路に転送する際に、前記第８トランジスタのゲート信号はアサートされ、
   前記第６トランジスタのゲート信号の電位は、前記第２トランジスタの閾値電圧に依存する値を有し、
   前記第２電圧は温度依存性を有しない
   ことを特徴とする半導体記憶装置。
2. 半導体基板上に積層された複数のメモリセルと、
   いずれかの前記メモリセルに電気的に接続されたビット線と、
   前記ビット線に電気的に接続されたセンスモジュールと
   を具備し、前記センスモジュールは、
   前記ビット線に電気的に接続された第１トランジスタと、
   第１ノードがゲートに接続された第２トランジスタと、
   前記ビット線と前記第１ノードとに電気的に接続された第３トランジスタと、
   前記第１ノードを第２ノードに接続する第４トランジスタと、
   前記第２トランジスタのドレインを前記第２ノードに接続する第５トランジスタと、
   前記第１ノードを第１電圧ノードに接続する第６トランジスタと
   を具備し、データの読み出し時において、前記第６トランジスタのゲート信号がアサートされ、
   次に、前記第４、第５トランジスタのゲート信号がアサートされ、
   次に、前記第３トランジスタのゲート信号がアサートされ、
   次に、前記第５トランジスタのゲート信号がアサートされる
   ことを特徴とする半導体記憶装置。
3. 半導体基板上に積層された複数のメモリセルと、
   いずれかの前記メモリセルに電気的に接続されたビット線と、
   前記ビット線に電気的に接続されたセンスモジュールと
   を具備し、前記センスモジュールは、
   前記ビット線に電気的に接続された第１トランジスタと、
   第１ノードがゲートに接続された第２トランジスタと、
   前記ビット線と前記第１ノードとに電気的に接続された第３トランジスタと、
   前記第１ノードを第２ノードに接続する第４トランジスタと、
   前記第２トランジスタのドレインを前記第２ノードに接続する第５トランジスタと
   を具備し、データの読み出し時において、前記第４トランジスタのゲート信号がアサートされ、
   次に、前記第４、第５トランジスタのゲート信号がアサートされ、
   次に、前記第３トランジスタのゲート信号がアサートされ、
   次に、前記第５トランジスタのゲート信号がアサートされる
   ことを特徴とする半導体記憶装置。
4. 前記第４、第５トランジスタのゲート信号がアサートされる際、前記第２トランジスタのソースに第２電圧が印加される
   ことを特徴とする請求項２または３記載の半導体記憶装置。
5. 前記第２トランジスタのソースと第３電圧ノードとを接続する第７トランジスタを更に備え、
   前記第４、第５トランジスタのゲート信号がアサートされる際、前記第７トランジスタのゲート信号もアサートされる
   ことを特徴とする請求項２乃至４いずれか１項記載の半導体記憶装置。
6. 前記第６トランジスタのゲート信号の電位は、前記第２トランジスタの閾値電圧に依存する値を有する
   ことを特徴とする請求項２記載の半導体記憶装置。
7. 前記第４トランジスタのゲート信号の電位は、前記第２トランジスタの閾値電圧に依存する値を有する
   ことを特徴とする請求項３記載の半導体記憶装置。
8. 前記第４、第５トランジスタのゲート信号がアサートされた後に、前記第１ノードに容量結合する第３ノードに“Ｈ”レベルが与えられ、
   その後に、前記第３トランジスタのゲート信号がアサートされる
   ことを特徴とする請求項２乃至７いずれか１項記載の半導体記憶装置。
9. 前記第１ノードに容量結合する第３ノードに“Ｈ”レベルが与えられた後に、前記第４、第５トランジスタのゲート信号がアサートされ、
   次に、前記第３ノードに“Ｌ”レベルが印加された後に、前記第３トランジスタのゲート信号がアサートされる
   ことを特徴とする請求項２乃至７いずれか１項記載の半導体記憶装置。
10. 前記第３ノードに“Ｈ”レベルが与えられることにより、前記第１ノードの電位は初期充電電位から上昇され、
    前記初期充電電位は電源電圧電位である
    ことを特徴とする請求項９記載の半導体記憶装置。
11. 前記第２ノードとラッチ回路とを接続する第８トランジスタを更に備え、
    前記第４、第５トランジスタのゲート信号がアサートされている期間、前記第８トランジスタのゲート信号はネゲートされ、
    前記読み出しデータを前記ラッチ回路に転送する際に、前記第８トランジスタのゲート信号はアサートされる
    ことを特徴とする請求項２乃至１０いずれか１項記載の半導体記憶装置。
12. 前記第２電圧は温度依存性を有しない
    ことを特徴とする請求項４記載の半導体記憶装置。
13. 前記データの読み出し時において、前記第６トランジスタのゲート信号がアサートされることにより、前記第１ノードが初期充電電位に充電され、
    次に、前記第４、第５トランジスタのゲート信号がアサートされることにより、前記第１ノードが前記第２トランジスタの閾値電圧に応じた電位に放電され、
    次に、前記第３トランジスタのゲート信号がアサートされることにより、読み出しデータが前記第１ノードに転送され、
    次に、前記第５トランジスタのゲート信号がアサートされることにより、前記読み出しデータが判定される
    ことを特徴とする請求項２記載の半導体記憶装置。

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