TWI726369B

TWI726369B - 具有熔絲檢測結構的半導體元件

Info

Publication number: TWI726369B
Application number: TW108127042A
Authority: TW
Inventors: 黃慶玲
Original assignee: 南亞科技股份有限公司
Priority date: 2019-06-06
Filing date: 2019-07-30
Publication date: 2021-05-01
Also published as: TW202046483A; CN112054008B; US11121083B2; CN112054008A; US20200388571A1

Abstract

本揭露提供一種半導體元件，包含一基底；位在該基底上的一隔離層，其中該隔離層具有兩端；形成在該基底中並位在該隔離層的該兩端中的其中之一端的一第一摻雜區；形成在該基底中並位在該隔離層的該兩端中的另一端的一第二摻雜區，其中該第二摻雜區相對該第一摻雜區設置；位在該隔離層上的一控制端子；位在該第一摻雜區上並電性連接該第一摻雜區的一第一熔絲頭；位在該第一熔絲頭上的一第二熔絲頭；以及位在該第一熔絲頭與該第二熔絲頭之間的一熔絲區。

Description

具有熔絲檢測結構的半導體元件

本申請案主張2019/06/06申請之美國正式申請案第16/433,813號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種具有熔絲檢測結構的半導體元件。特別是關於一種用於檢測熔絲狀態之具有熔絲檢測結構的半導體元件。

半導體元件通常具有用於儲存資訊的可程式化熔絲，而可程式化熔絲係例如雷射熔絲或電子熔絲，而所儲存的資訊係例如晶片識別碼(chip ID)、架構資訊(configuration information)、電性測試資料(electrical test data)等等。例如就一整合處理器快取記憶體或是記憶體元件而言，可程式化熔絲亦可被用來實施冗餘(redundancy)。

位在一半導體晶圓或晶粒上的一熔絲，係藉由熔絲金屬的移除而進行可程式化，通常代表如熔絲燒斷(fuse blow)，例如藉由一雷射切割(laser cutting)，或是加一高電流以通過熔絲部件(fuse element)。就雷射熔絲(laser fuse)而言，一高能量雷射係被用來蒸發金屬(例如鋁、銅等等)並產生一陷坑(crater)或一腔室(cavity)，其係中斷熔絲被程式化。藉由蒸發熔絲金屬，熔絲的相對兩頭之間的電性連接係斷裂。在程式化之後及將晶圓分割成個別晶粒之前，係典型地檢驗熔絲的狀態。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件，包含一熔絲以及一電晶體。該熔絲具有一第一熔絲頭、一第二熔絲頭以及一熔絲區，該熔絲區位在該第一熔絲頭與該第二熔絲頭之間。該電晶體電性連接該第一熔絲頭。該第一熔絲頭、該第二熔絲頭、該熔絲區以及該電晶體一同形成用於檢測該熔絲之一狀態的一檢測結構。

本揭露之另一實施例提供一種半導體元件。該半導體元件包括一基底；一隔離層，位在該基底上，其中該隔離層具有兩端；一第一摻雜區，形成在該基底中，並位在該隔離層的該兩端中的其中一端；一第二摻雜區，形成在該基底中，並位在該隔離層的該兩端中的另一端，其中該第二摻雜區相對該第一摻雜區設置；一控制端子，位在該隔離層上；一第一熔絲頭，位在該第一摻雜區上，並電性連接該第一摻雜區；一第二熔絲頭，位在該第一熔絲頭上；以及一熔絲區，位在該第一熔絲頭與該第二熔絲頭之間。

本揭露之另一實施例提供一種半導體元件。該半導體元件包括一基底；一隔離層，位在該基底上，其中該隔離層具有兩端；一第一摻雜區，形成在該基底中，並位在該隔離層的該兩端中的其中一端；一第二摻雜區，形成在該基底中，並位在該隔離層的該兩端中的另一端，其中該第二摻雜區相對該第一摻雜區設置；一控制端子，位在該隔離層上；一第一熔絲頭，位在該控制端子上，並電性連接該控制端子；一第二熔絲頭，位在該第一熔絲頭上；以及一熔絲區，位在該第一熔絲頭與該第二熔絲頭之間。

由於半導體元件的設計，其係可能檢測熔絲的電子狀態(例如溫度、電阻)，且係可藉此改善半導體元件的製造。此外，半導體元件的電子熔絲檢測能力(electrical fuse-detecting capacity)係亦可被用來檢測潛在傷害(latent damage)，其係難於被外觀檢驗(visual inspection)所檢測。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

1:半導體元件

2:半導體元件

10:基底

11:隔離層

12:摻雜區

13:摻雜區

14:控制端子

15:間隙子

16:間隙子

17:遮罩層

18:絕緣結構

19:絕緣結構

23:連接插塞

24:連接插塞

25:端子

26:端子

31:絕緣層

32:絕緣層

33:絕緣層

34:絕緣層

35:絕緣層

36:密封層

40:電壓源

50:訊號偵測器

51:第一端子

52:第二端子

60:電壓源

101:第一熔絲頭

102:第二熔絲頭

103:熔絲區

110:熔絲元件

111:端

112:端

121:輕度摻雜區

122:重度摻雜區

131:輕度摻雜區

132:重度摻雜區

141:摻雜層

142:金屬層

171:端

172:端

401:正極端子

402:負極端子

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1到圖3為依據本揭露一些實施例的一種半導體元件之剖視示意圖及電路方塊圖。

圖4及圖5為依據本揭露一些實施例的一種半導體元件之剖視示意圖及電路方塊圖。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

本揭露係針對具有一檢測結構的一半導體元件，該檢測結構係用於檢測熔絲狀態(例如溫度，電阻)。為了可完全地理解本揭露，在下列的描述係提供詳細的步驟與結構。明顯地，本揭露的實施並不侷限在所屬技術領域中具有通常知識者所熟知的特定細節。此外，並未詳細描述所熟知的結構與步驟，也並非必須限制本揭露。本揭露的較佳實施例將於下詳述。然而，除了詳細描述之外，本揭露亦可廣泛地實施在其他實施例中。本揭露的範圍並未受詳細描述的限制，但其卻界定在申請專利範圍中。

需注意的是，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。

圖1為依據本揭露一些實施例的一種半導體元件之剖視示意圖。舉例來說，半導體元件1具有一基底10、一隔離層(insulating layer)11、一摻雜區12、一摻雜區13、一控制端子(control terminal)14、一間隙子15、一間隙子16、一遮罩層17、一絕緣結構(isolation structure)18、一絕緣結構19、一連接插塞(connecting plug)23、一連接插塞24、一端子25、一端子26、一絕緣層(isolation layer)31、一絕緣層32、一絕緣層33、一絕緣層34、一絕緣層35，以及一密封層(seal layer)36。半導體元件1還包括一熔絲元件(fuse device)110，熔絲元件110具有連接到連接插塞23的一第一熔絲頭(first fuse head)101、連接到端子25的一第二熔絲頭102，以及位在第一熔絲頭101與第二熔絲頭102之間的一熔絲區(fuse area)103。

舉例來說，基底10由矽(Si)、摻雜矽(doped silicon)、絕緣體上覆矽(silicon on insulator，SOI)、藍寶石上覆矽(silicon on sapphire，SOS)、絕緣體上覆矽鍺(silicon germanium on insulator，SGOI)、碳化矽(SiC)、鍺(Ge)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)，或任何其他IV-IV族、III-V族或II-VI族半導體材料所製。在所述的實施例中，基底10由p型矽所製，其係適用於一n型金屬氧化半導體場效電晶體(MOSFET)。或者是，在另一實施例中，舉例來說，基底10由n型矽所製。

隔離層11配置在基底10上方。在所述的實施例中，隔離層11配置在基底10上。舉例來說，隔離層11由氧化矽、氮氧化矽(SiON)、鈦酸鍶鋇(barium strontium titanate，BST)、鋯鈦酸鉛(lead zirconium titanate，PZT)、氧化鈦(titanium oxide，TiO₂)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鉿(hafnium oxide，HfO₂)、氧化鋯(zirconium oxide，ZrO₂)所製。在所述的實施例中，隔離層11由氧化矽所製。隔離層11具有兩端111、112。或者是，在另一實施例中，舉例來說，隔離層11由氧化鉿所製。

需注意的是，摻雜區12、13可代表為一第一摻雜區及一第二摻雜區。此係包括摻雜區12代表第一摻雜區以及摻雜區13代表第二摻雜區的實施例，依此類推。

摻雜區12、13分別地形成在基底10中。在所述的實施例中，摻雜區12、13分別地形成在基底10中，且相對應地鄰近隔離層11的每一端111、112。摻雜區12與摻雜區13以夾置在其間的隔離層11而相互間隔。

舉例來說，摻雜區12、13摻雜有不同於基底10一摻雜物(dopant)。在所述的實施例中，摻雜區12、13摻雜有磷(phosphorus，P)。或者是，摻雜區12、13摻雜有硼(boron，B)。

摻雜區12具有一輕度摻雜區121以及一重度摻雜區122。摻雜區13具有一輕度摻雜區131以及一重度摻雜區132。摻雜區12、13的輕度摻雜區121、131分別地形成在基底10中，且相對應地鄰近隔離層11的每一端111、112。摻雜區12的重度摻雜區122形成在基底10中，且鄰近摻雜區12的輕度摻雜區121設置。摻雜區13的重度摻雜區132形成在基底10 中，且鄰近摻雜區13的輕度摻雜區131設置。摻雜區12、13的重度摻雜區122、132分別地具有一摻雜物濃度，其係大於摻雜區12、13的輕度摻雜區121、131的一摻雜物濃度。在所述的實施例中，摻雜區12、13的輕度摻雜區121、131的摻雜物濃度為10¹³/cm²，而摻雜區12、13的重度摻雜區122、132的摻雜物濃度為10¹⁵/cm²。摻雜區12、13的輕度摻雜區121、131可減輕熱電子效應(hot electron effect)。

控制端子14配置在隔離層11上方。在所述的實施例中，控制端子14配置在隔離層11上，並相對基底10設置。控制端子14並未相對摻雜區12、13設置。控制端子14具有一摻雜層(doped layer)141以及一金屬層(metal layer)142。摻雜層141配置在隔離層11上。金屬層142配置在摻雜層141上，且相對隔離層11設置並有摻雜層141夾置在其間。

舉例來說，摻雜層141由多晶矽(polysilicon)所製。在所述的實施例中，摻雜層141由摻雜有磷的多晶矽所製。舉例來說，金屬層142由金屬矽化物(metal silicide)所製，例如矽化鎳(nickel silicide)、矽化鉑(platinum silicide)、矽化鈦(titanium silicide)、矽化鉬(molybdenum silicide)、矽化鈷(cobalt silicide)、矽化鉭(tantalum silicide)，或矽化鎢(tungsten silicide)。在所述的實施例中，金屬層142由矽化鎢所製。或者是，在另一實施例中，舉例來說，摻雜層141由氮化鈦(TiN)所製，而金屬層142由氮化鉭(TaN)所製。

需注意的是，間隙子15、16可代表為一第一間隙子及一第二間隙子。此係包括間隙子15代表第一間隙子以及間隙子16代表第二間隙子的實施例，依此類推。

間隙子15、16分別地連接到控制端子14的各側壁。間隙子 15相對間隙子16設置且其中夾置有控制端子14。間隙子15、16的底部分別地接觸摻雜區12、13的輕度摻雜區121、131。

舉例來說，間隙子15、16由一隔離材料所製，例如氧化矽或氮化矽。在所述的實施例中，間隙子15、16由氧化矽所製。間隙子15、16可被用來絕緣控制端子14與摻雜區12、13。

遮罩層17配置在控制端子14上方。在所述的實施例中，遮罩層17配置在金屬層142與間隙子15、16上，且相對摻雜區141設置。遮罩層17覆蓋間隙子15、16與控制端子14。遮罩層17具有兩端171、172。遮罩層17的兩端171、172分別地接觸摻雜區12、13。

舉例來說，遮罩層17由一隔離結構所製，例如氧化矽或氮化矽。在所述的實施例中，遮罩層17由氮化矽所製。

基底10、隔離層11、摻雜區12、13以及控制端子14一同形成一n型金屬氧化半導體場效電晶體(n-type MOSFET)。摻雜區12、13分別地當作是n型金屬氧化半導體場效電晶體的一源極(source)以及一汲極(drain)。在所述的實施例中，摻雜區13當作是n型金屬氧化半導體場效電晶體的源極，摻雜區12當作是n型金屬氧化半導體場效電晶體的汲極。控制端子14當作是n型金屬氧化半導體場效電晶體的一閘極(gate)。當施加一正電壓給控制端子14(閘極)時，一通道形成在基底10中，且在摻雜區13(源極)的多個自由電子可透過通道穿經基底10而至摻雜區12(汲極)，以在摻雜區12、13之間存在有一電壓差的同時形成一電流。當所施加的電壓為零時，在基底10沒形成通道；因此，在摻雜區12、13之間將不會形成電流。據此，控制端子14可當作是一開關(switch)，藉由控制所施加的電壓，以控制n型金屬氧化半導體場效電晶體的操作模式(on/off)。

需注意的是，絕緣結構18、19可代表為一第一絕緣結構及一第二絕緣結構。此係包括絕緣結構18代表第一絕緣結構以及絕緣結構19代表第二絕緣結構的實施例，依此類推。

絕緣結構18、19分別地鄰近摻雜區12、13設置。在所述的實施例中，絕緣結構18、19分別地鄰近摻雜區12、13的重度摻雜區122、132設置。絕緣結構18、19分別地相對摻雜區12、13的輕度摻雜區121、131設置。

舉例來說，絕緣結構18、19由一隔離材料所製，例如氧化矽或氮化矽。在所述的實施例中，絕緣結構18、19由氧化矽所製。

需注意的是，第一熔絲頭110與第二熔絲頭102可代表為一第一導電層及一第二導電層。此係包括第一熔絲頭110代表第一導電層以及第二熔絲頭102代表第二導電層的實施例，依此類推。再者，連接插塞23、24可代表為一第一連接插塞及一第二連接插塞。此係包括連接插塞23代表第一連接插塞以及連接插塞24代表第二連接插塞的實施例，依此類推。

第一熔絲頭101配置在基底10上方，並電性連接n型金屬氧化半導體場效電晶體。在所述的實施例中，第一熔絲頭101配置在基底10上方。特別地是，第一熔絲頭101配置在絕緣層31上，並電性連接摻雜區12。第一熔絲頭101藉由連接插塞23而電性連接摻雜區12的重度摻雜區122。在所述的實施例中，連接插塞23穿透絕緣層31，並將第一熔絲頭101連接到摻雜區12。

舉例來說，第一熔絲頭101由一摻雜多晶矽(doped polysilicon)、具有良好導電性的一金屬或合金所製，例如鋁-矽-銅合金 (Al-Si-Cu Alloy)、鋁(Al)、金(Au)、銀(Ag)、鎳(Mi)、鎢(W)，或銅(Cu)。在所述的實施例中，第一熔絲頭101由銅所製。然而，材料依據所需進行適當的選擇，而不必特別地限制。

連接插塞24耦接摻雜區13。連接插塞24配置在基底10上。在所述的實施例中，連接插塞24耦接摻雜區13的重度摻雜區132。舉例來說，連接插塞23、24由鎢、銅或鋁所製。在所述的實施例中，連接插塞23、24由鎢所製。

需注意的是，絕緣層31、32、33、34、35可代表為一第一絕緣層、一第二絕緣層、一第三絕緣層等等。此係包括絕緣層31代表第一絕緣層，第二絕緣層32代表第二絕緣層，第三絕緣層33代表第三絕緣層的實施例，依此類推。

絕緣層31配置在基底10上方。在所述的實施例中，絕緣層31配置在基底10上並包圍遮罩層17與連接插塞23、24。舉例來說，絕緣層31由磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)，或氟矽酸鹽玻璃(fluorinated silicate glass，FSG)所製。在所述的實施例中，絕緣層31由硼磷矽酸鹽玻璃所製。

絕緣層32配置在基底10上方以及絕緣層31上方。在所述的實施例中，絕緣層32配置在絕緣層31上。絕緣層32與第一熔絲頭101配置在相同水平面，並包圍第一熔絲頭101設置。

絕緣層33配置在基底10上方與第一熔絲頭101上方。在所述的實施例中，絕緣層33配置在第一熔絲頭101與絕緣層32上。

第二熔絲頭102配置在基底10上方與絕緣層33上方，且至少部分地與第一熔絲頭101重疊。在所述的實施例中，第二熔絲頭102配置在隔離層33上，且至少大致地與第一熔絲頭101重疊。第一熔絲頭101、第二熔絲頭102以及插置在其間的絕緣層33，係一同形成一電容器結構(capacitor structure)。或者是，在另一實施例中，舉例來說，所架構的電容器結構電性連接一鰭式場效電晶體(fin field-effect transistor)。

第二熔絲頭102可由與第一熔絲頭101相同的材料所製，但並不以此為限。舉例來說，第二熔絲頭102由具有良好導電性的一金屬或合金所製，例如鋁-矽-銅合金、鋁、金、銀、鎳、鎢或銅。在所述的實施例中，第二熔絲頭102由銅所製。

絕緣層34配置在基底10上方與絕緣層33上方。在所述的實施例中，絕緣層34配置在絕緣層33上。絕緣層34與第二熔絲頭102配置在相同水平面，並包圍第二熔絲頭102設置。

絕緣層35配置在基底10上方與絕緣層34上方。在所述的實施例中，絕緣層35配置在絕緣層34與第二熔絲頭102上。

舉例來說，絕緣層32、33、34、35可由相同材料所製，但並不以此為限。舉例來說，絕緣層32、33、34、35由一介電材料所製，例如氧化矽、氮化矽、氟矽酸鹽玻璃(fluorinated silicate glass)，或多孔氧化矽(porous silicon oxide)。在所述的實施例中，絕緣層32、33、34、35由氧化矽所製。或者是，舉例來說，絕緣層32、33、34、35由一介電材料所製，例如氮氧化矽(silicon-oxy-nitride)、鈦酸鍶鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦、氧化鋁、氧化鉿，或氧化鋯。具有由前述介電材料所製之絕緣層33的電容器結構，具有一高電容值(high capacitance)。

密封層36配置在基底10上方與第二熔絲頭102上方。在所述的實施例中，密封層36配置在絕緣層35上。舉例來說，密封層36由氮化矽所製。較佳地，為了避免濕氣從上方進入，密封層36運用一高氣相阻障(high vapor barrier)。

需注意的是，端子25、26可代表為一第一端子及一第二端子。此係包括端子25代表第一端子以及端子26代表第二端子的實施例，依此類推。

端子25電性連接第二熔絲頭102。在所述的實施例中，端子25形成來穿經密封層36與絕緣層35。端子26電性連接所述連接插塞24。在所述的實施例中，端子26形成來穿經密封層36與絕緣層35、34、33、32。

端子25、26可由相同材料所製，但並不以此為限。舉例來說，端子25、26由銅或鋁所製。在所述的實施例中，端子25、26由銅所製。端子25、26可連接到一外部電路，所述外部電路係用於在半導體元件1中之熔絲110的狀態之電性讀出(electrical readout)與測試。

複數個阻障層(barrier layer)(圖未示)分別地配置在絕緣層32與連接插塞23之間、絕緣層31與連接插塞24之間、絕緣層31與第一熔絲頭101之間、絕緣層31與絕緣層32之間、絕緣層32與第一熔絲頭101之間、絕緣層32與端子26之間、絕緣層32與絕緣層33之間、絕緣層33與端子26之間、絕緣層33與第二熔絲頭102之間、絕緣層33與絕緣層34之間、絕緣層34與第二熔絲頭102之間、絕緣層34與端子26之間、絕緣層34與絕緣層35之間、絕緣層35與第二熔絲頭102之間、絕緣層35與端子25之間、絕緣層35與端子26之間以及絕緣層35與密封層36之間。

舉例來說，複數個阻障層由氮化矽、氮化鈦、鈦-鎢合金，或氮化鉭所製。在所述的實施例中，複數個阻障層由氮化矽所製。複數個阻障層可改善前述各層之間的黏性(adhesion)。

圖2為依據本揭露一些實施例的一種半導體元件之電路方塊圖。熔絲檢測電路具有一測試電路、一控制電路以及一半導體元件1。測試電路經由半導體元件1的端子25、26而電性連接到半導體元件1。測試電路具有一電壓源(voltage source)40以及一訊號偵測器(signal detector)50。舉例來說，訊號偵測器50為一電流偵測器或一阻抗偵測器(impedance detector)。在所述的實施例中，訊號偵測器50為一電流偵測器。電壓源40的正極端子(positive terminal)401電性連接端子25，電壓源40的負極端子(negative terminal)402電性連接訊號偵測器50的一第一端子51。訊號偵測器50的一第二端子52電性連接端子26。電壓源40可提供一預定電壓給半導體元件1，其中所述預定電壓小於半導體元件1的電容器結構之崩潰電壓(breakdown voltage)。控制電路(圖未示)電性連接控制端子14的金屬層142。

控制電路(圖未示)具有一電壓源，以提供一閘極電壓來控制半導體元件1之n型金屬氧化半導體場效電晶體的操作模式。當所提供的閘極電壓為正(positive)時，則形成摻雜區12、13之間的通道，或者是汲極與源極之間的通道。形成在摻雜區12、13之間的通道係意指n型金屬氧化半導體場效電晶體在On模式，以檢測在半導體元件1中熔絲110的狀態(例如溫度、電阻)。

當所提供的閘極電壓為正(positive)且施加電壓源40的預定電壓時，若是熔絲110在連接狀態(connection state)的話，則可藉由訊號偵測器50量測電流。反之，若是熔絲110在非連接狀態(non-connection state)的話，則不會量測到電流。

然而，當所提供的閘極電壓為零或負(negative)時，則在半導體元件1的基底10中將不會形成通道，且n型金屬氧化半導體場效電晶體則在Off模式，因此，無法檢測熔絲110的狀態。半導體元件1可藉由控制所提供的閘極電壓來控制熔絲檢測特徵(fuse detecting feature)。

舉例來說，在另一實施例中，測試電路的電壓源40與控制電路的電壓源可為相同電壓源。因此，其係可能控制半導體元件1的操作模式，並同時提供預訂定電壓。在另一實施例中，舉例來說，一接地電壓(ground voltage)可提供給電壓源40的負極端子402以及訊號偵測器50的第一端子51。

圖3為依據本揭露另一實施例的一種熔絲檢測電路之電路方塊圖。在所述實施例中，半導體元件1的熔絲110形成在源極側，且檢測熔絲110之狀態的方法與圖2所示相同。

圖4為依據本揭露一些實施例的一種半導體元件2之剖視示意圖。在此實施例中，第一熔絲頭101與絕緣層33在相同水平面，並被絕緣層33所包圍。第一熔絲頭101藉由連接插塞23而電性連接控制端子14的金屬層142。連接插塞23穿透絕緣層31、32與遮罩層17，並將金屬層142電性連接到第一熔絲頭101。第二熔絲頭102與絕緣層35在相同水平面，並被絕緣層35包圍。第二熔絲頭102相對第一熔絲頭101設置，且以絕緣層34夾置在其間。端子25形成來穿經密封層36，並電性連接第二熔絲頭102。二端子(圖未示)電性連接摻雜區12、13，並可連接一外部電路。或者是，在另一實施例中，舉例來說，絕緣層34可由介電材料所製，例如氮氧化矽、鈦酸鍶鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦、氧化鋁、氧化鉿，或氧化鋯。具有由前述介電材料所製之絕緣層34的電容器結構，具有一高電容值。

圖5為依據本揭露一些實施例的一種熔絲檢測電路的電路方塊圖。測試電路的電壓源40與訊號偵測器50經由連接到摻雜區12、13的該等端子而電性連接半導體元件2。控制電路的電壓源60電性連接半導體元件2的端子25。

當所提供的閘極電壓為正且施加電壓源60的預定電壓時，若是熔絲110在連接狀態時，可藉由訊號偵測器量測到電流。反之，若是熔絲110在非連接狀態時，將不會量測到電流。當電壓源60之所提供的閘極電壓為正且施加電壓源40的預定電壓時，若是熔絲110在連接狀態的話，n型金屬氧化半導體場效電晶體將會在On模式。因此，可藉由訊號偵測器量測到電流。反之，若是熔絲110在非連接狀態的話，由於半導體元件2的電容器結構之電阻，因此n型金屬氧化半導體場效電晶體將在Off模式。據此，訊號偵測器50將不會量測到電流。在另一實施例中，測試電路的電壓源40與控制電路的電壓源60可為相同的電壓源。

由於用於實施測試的能力，依據本揭露的半導體元件，使用於熔絲狀態的電性與有效測試變得可能。此外，依據本揭露的半導體元件，使電子測試熔絲的潛在傷害變得可能，而所述的潛在傷害是難於被外觀檢驗(visual inspection)所檢測。

依據本揭露的半導體元件，使半導體元件更連貫、更確實、更容易執行分類變得可能。

再者，依據本揭露的半導體元件，使剔除外觀檢測流程變得可能。因此，其係可能漸少目測人員的數量，並縮短外觀檢測流程，進而大大地降地成本。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。