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CN107170826A - 半导体装置结构的形成方法 - Google Patents

半导体装置结构的形成方法 Download PDF

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CN107170826A
CN107170826A CN201611245999.1A CN201611245999A CN107170826A CN 107170826 A CN107170826 A CN 107170826A CN 201611245999 A CN201611245999 A CN 201611245999A CN 107170826 A CN107170826 A CN 107170826A
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CN
China
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layer
conductive layer
hard mask
forming
semiconductor device
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Application number
CN201611245999.1A
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English (en)
Inventor
王士玮
张家豪
罗文呈
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置结构的形成方法被提供。此方法包括形成目标层于基板上，并且形成籽晶层于目标层上。此方法包括形成硬掩模层于籽晶层上，其中硬掩模层包括开口，以暴露出籽晶层的一部分。此方法包括形成导电层于开口中，其中导电层选择性地沉积于籽晶层上。此方法包括利用导电层作为掩模，以蚀刻目标层的一部分。

Description

半导体装置结构的形成方法
技术领域
本发明实施例涉及一种半导体装置结构，且特别涉及一种包括选择性沉积导电层的半导体装置结构的形成方法。
背景技术
半导体装置使用于各种电子应用中，例如个人电脑、行动电话、数码相机和其他电子设备。半导体装置通常通过以下方式而制造，包括在半导体基板上依序沉积绝缘或介电层、导电层及半导体层，使用光刻工艺图案化上述各材料层，藉以在其上形成电路组件及元件。许多集成电路通常制造于单一半导体晶片上，且通过沿着切割线在集成电路之间进行切割，以将各个晶粒(die)单一化。上述各个晶粒通常分别地封装于，例如，多芯片模块中或其他类型的封装中。
半导体制造技术包括许多的工艺，其中涉及复杂的物理和化学交互作用。光刻工艺是将掩模上的几何形状的图案转移到覆盖半导体晶片表面的感光材料(光致抗蚀剂)的薄层的工艺。随着特征尺寸缩小到越来越小的尺寸，光刻工艺逐渐成为集成电路制造工艺中更加敏感且关键的步骤。然而，目前仍有许多与光刻工艺相关的挑战存在。
虽然现有的光刻工艺及制造半导体装置结构的方法已普遍足以达成预期的目标，然而仍无法完全满足所有需求。
发明内容
本发明的一实施例提供一种半导体装置结构的形成方法，包括：形成目标层于基板上；形成籽晶层于目标层上；形成硬掩模层于籽晶层上，其中硬掩模层包括开口，以暴露出籽晶层的一部分；形成导电层于开口中，其中导电层选择性地沉积于籽晶层的上述暴露部分上；以及利用导电层作为掩模，以蚀刻目标层的一部分。
本发明的另一实施例提供一种半导体装置结构的形成方法，包括：形成栅极结构于基板上；形成源极/漏极结构于基板中，且相邻于栅极结构；形成第一介电层于栅极结构上；形成籽晶层于第一介电层上；形成第一硬掩模层于籽晶层上，其中第一硬掩模层具有多个开口；形成导电层于开口中；移除第一硬掩模层；以及利用导电层作为掩模，移除第一介电层的一部分，以形成沟槽于第一介电层中。
本发明的又一实施例提供一种半导体装置结构的形成方法，包括：形成籽晶层于基板上；形成硬掩模层于籽晶层上，其中硬掩模层具有开口；形成导电层于开口中，其中导电层并未形成于硬掩模层上；以及利用导电层作为掩模，蚀刻基板的一部分，以形成鳍式结构，其中鳍式结构延伸于基板之上。
附图说明
以下将配合所附附图详述本发明的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明的实施例的特征。
图1A-图1F绘示依据本发明的一些实施例的形成一半导体装置结构的各个工艺阶段的剖面示意图。
图2A-图2G绘示依据本发明的一些实施例的形成一半导体装置结构的各个工艺阶段的剖面示意图。
图3A-图3G绘示依据本发明的一些实施例的形成一半导体装置结构的各个工艺阶段的剖面示意图。
图4A-图4H绘示依据本发明的一些实施例的形成一半导体装置结构的各个工艺阶段的立体示意图。
附图标记说明：
100a、100b、100c、100d～半导体装置结构
102～基板
104～目标层
106～籽晶层
110～硬掩模层
111～开口
120～导电层
204～栅极介电层
206～栅极电极层
208～隔离结构
210～栅极结构
212～间隔物
214～源极/漏极结构
215～沟槽
218～第一导电层
220～接触结构
302～第一介电层
304～第二介电层
306～第二导电层
308～第一蚀刻停止层
314～第三介电层
318～第二蚀刻停止层
320～硬掩模层
324～第四介电层
335a～第一孔洞
335b～第二孔洞
345a～第一沟槽通孔结构
345b～第二沟槽通孔结构
350～扩散阻挡层
352～第三导电结构
360～内连线结构
408～隔离结构
410～鳍状结构
412～栅极介电层
414～栅极电极层
416～间隔物
420～栅极结构
H1～第一高度
H2～第二高度
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明的实施例的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明的实施例。当然这些实施例仅用以例示，且不该以此限定本发明的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明的实施例，不代表所讨论的不同实施例及/或结构之间有特定的关系。
本发明描述了实施例的一些变型。在各个视图及例示性实施例中，相同的标号用于表示相同的元件。应可理解的是，可在所述方法之前、之间及之后提供额外的操作步骤，并且对于所述方法的其他实施例，所描述的一些操作步骤可被替换或省略。
本发明提供一种半导体装置结构及其形成方法的一些实施例。图1A-图1F绘示依据本发明的一些实施例的形成一半导体装置结构100a的各个工艺阶段的剖面示意图。
请参照图1A，提供基板102。基板102可以由硅或其他半导体材料所形成。在一些实施例中，基板102为晶片。此外，基板102可包括其他元素半导体材料，例如，锗。在一些实施例中，基板102由化合物半导体所形成，例如，碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，基板102由合金半导体所形成，例如，硅锗、硅锗碳、镓砷磷或镓铟磷。在一些实施例中，基板102包括外延层。举例而言，基板102具有覆盖块材(bulk)半导体的外延层。
形成目标层104于基板102之上。目标层104可以是介电材料，例如，氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(low-k)的材料或上述的组合。目标层104将在后续的工艺中被图案化。目标层104可以是单层或多层。
目标层104可以利用产线前段(front-end-of-line,FEOL)工艺或产线后段(back-end-of-line,BEOL)工艺形成。目标层104可以利用沉积工艺形成，沉积工艺包括，例如，化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)、旋转涂布工艺、溅镀工艺、电镀工艺或上述的组合。化学气相沉积工艺可以是低压化学气相沉积工艺(LPCVD)或等离子体增强化学气相沉积工艺(PECVD)。
在一些实施例中，装置元件(未绘示)形成于目标层104之中。装置元件包括晶体管(例如，金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极接面晶体管(BJT)、高压晶体管、高频晶体管、p型沟道及/或n型沟道场效晶体管(PFETs/NFETs)等等)、二极管及/或其他合适的元件。实施各种不同的工艺，例如，沉积工艺、蚀刻工艺、注入工艺、光刻工艺、退火工艺及或其他合适的工艺，以形成装置元件。在一些实施例中，在产线前段(FEOL)工艺中形成装置元件于基板102中。
之后，形成籽晶层106于目标层104之上。籽晶层106被配置用以帮助导电层120(绘示于图1C中)的形成。在一些实施例中，籽晶层106由硅、钛、氮化钛、铝、铜、银、铂、合适的材料或上述的组合所形成。在一些实施例中，籽晶层106可以利用沉积工艺所形成，沉积工艺包括，例如，化学气相沉积工艺、物理气相沉积工艺、电镀工艺、溅镀工艺、镀覆工艺或上述的组合。
之后，形成硬掩模层110于籽晶层106之上。硬掩模层110可以是单层或多层。硬掩模层110可以由氧化硅、氮化硅、氮氧化硅或其他合适的材料所形成。
接着，依据本发明的一些实施例，利用图案化工艺图案化硬掩模层110，如图1B所示。如此一来，经图案化的硬掩模层110包括多个开口111。此外，暴露出籽晶层106的一部分顶表面。
开口111的数量不限于2个(图1B所示)，且可视实际需要而调整其数量。图案化工艺包括光刻工艺及蚀刻工艺。光刻工艺包括光致抗蚀剂涂布(例如，旋转涂布)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光致抗蚀剂、冲洗及干燥(例如，硬烘烤)。蚀刻工艺可以是湿式蚀刻工艺或干式蚀刻工艺。
接着，依据本发明的一些实施例，选择性地形成导电层120于开口111之中，如图1C所示。导电层120只形成于籽晶层106之上，并未形成于硬掩模层110之上。换言之，导电层120直接形成于籽晶层106的暴露的表面之上，并且直接接触籽晶层106。
利用选择性沉积工艺形成导电层120。在一些实施例中，选择性沉积工艺包括选择性化学气相沉积工艺、外延工艺及电镀工艺。选择性沉积工艺的优点在于，因为金属材料受到籽晶层106所吸引，所以导电层120能够自对准地形成于籽晶层106之上。
选择性沉积工艺的第二个优点在于，不需要额外的移除步骤用以移除多余的金属材料。若是利用选择性沉积工艺以外的其他沉积工艺形成导电层120，则部分金属材料可能会形成于硬掩模层110之上。将需要额外的移除步骤以移除多余的金属材料，额外的移除步骤包括，例如，化学机械研磨(CMP)工艺或回蚀刻工艺。不同于一般的沉积工艺，导电层120是自对准地且选择性地形成于籽晶层106之上。没有多余的金属材料形成于图案化硬掩模层110之上，因此不需要额外的移除步骤用以移除多余的导电层。更具体而言，在一些实施例中，没有化学机械研磨工艺或回蚀刻工艺被实施用以移除多余的导电层。由于省略了移除步骤(例如，化学机械研磨工艺)，所以可以减少生产工艺及成本。
此外，若是利用选择性沉积工艺以外的其他沉积工艺形成导电层120，则在导电层120中会形成部分空洞。这些空洞可能会导致导电层的效能劣化。选择性沉积工艺的另一个优点在于，导电层120是均匀地成长于籽晶层106之上，而可使空洞减少。因此，导电层120的形状变得较佳。
在一些实施例中，导电层120由金属或金属化合物所形成。金属包括钨、铝、铜、钛、钴或合适的材料。金属化合物包括金属硅化物、金属氮化物或金属氧化物。在一些实施例中，实施选择性化学气相沉积工艺，以形成导电层120于籽晶层106的暴露的表面之上。在选择性化学气相沉积工艺期间，将有机金属化物气体导入化学气相沉积的腔室中，将此有机金属化物气体热分解，以形成金属蒸气与有机物蒸气。金属蒸气自发性地沉积并形成于籽晶层106之上，因此，导电层120选择性地成长于籽晶层106之上。
在一些实施例中，导电层120由高熔点金属所形成，例如钨。举例而言，籽晶层106由硅所形成。在选择性化学气相沉积工艺期间，使用六氟化钨(WF6)作为前驱物气体，并且使用氢气作为还原气体。起初，化学反应为：WF6+Si→W+SiFx(g)。此外，已存在的W表面上所吸附的氢气会导致另一化学反应发生：WF6+H2→W+6HF(g)。因此，钨层只会在籽晶层106(由导电材料所形成)之上持续成长，且钨层很难沉积于硬掩模层110(由绝缘材料所形成)上。氟化硅(SiFx)及氟化氢(HF)为挥发性气体，且不会沉积于籽晶层106上。在一些实施例中，导电层120由铜所形成。举例而言，使用铜(六氟乙酰丙酮)三甲基乙烯硅烷(Cu(hfac)TMVS,hfac:Hexafluoroacetylacetonate,TMVS:Trimethylvinylsilane)作为前驱物。Cu(hfac)TMVS在常温常压下为液态，且在化学气相沉积腔室中加热，以使Cu(hfac)TMVS蒸发。
在一些其他的实施例中，实施无电镀(electroless plating)工艺，以形成导电层120于籽晶层106的暴露的表面之上。在一些实施例中，形成铂层以作为籽晶层106，且利用无电镀工艺形成铜导电层120于铂籽晶层106之上。使用含铜溶液形成铜导电层120，且含铜溶液包括五水合硫酸铜(CuSO4·5H2O)。
在一些实施例中，实施预清洁工艺于籽晶层106的暴露的表面，以清洁此暴露的表面。
导电层120具有第一高度H1，其中第一高度H1是量测从籽晶层106的顶部表面到导电层120的顶部表面的距离而得到。图案化硬掩模层110具有第二高度H2，其中第二高度H2是量测从籽晶层106的顶部表面到图案化硬掩模层110的顶部表面的距离而得到。在一些实施例中，第一高度H1小于或等于第二高度H2。在一些实施例中，导电层120的顶部表面与图案化硬掩模层110的顶部表面齐平或低于图案化硬掩模层110的顶部表面。
接着，依据本发明的一些实施例，利用第一蚀刻工艺移除图案化硬掩模层110，以暴露出一部分的籽晶层106，如图1D所示。因为相对于硬掩模层110，导电层120具有高蚀刻选择性，所以导电层120在第一蚀刻工艺期间不会被移除。换言之，导电层120具有相对于硬掩模层110较低的蚀刻速率。
第一蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺或上述的组合。在一些实施例中，第一蚀刻工艺为干式蚀刻工艺，且此干式蚀刻工艺包括含氧气体、含氟气体(例如，四氟甲烷、六氟化硫、二氟甲烷、三氟甲烷及/或六氟乙烷)、含氯气体(例如，氯气、三氯甲烷、四氯甲烷及/或三氯化硼)、含溴气体(例如，溴化氢及/或三溴甲烷)、其他合适的气体或上述的组合。在一些实施例中，第一蚀刻工艺为湿式蚀刻工艺，且此湿式蚀刻工艺包括碱性水溶液、胺-溶剂混合物或有机溶剂
接着，依据本发明的一些实施例，利用导电层120作为掩模，移除籽晶层106的暴露部分及一部分的目标层104，如图1E所示。在一些实施例中，利用第二蚀刻工艺移除籽晶层106的暴露部分，并且利用第三蚀刻工艺移除目标层104的上述部分。第二蚀刻工艺与第三蚀刻工艺各自独立包括干式蚀刻工艺、湿式蚀刻工艺或上述的组合。
目标层104的蚀刻速率较导电层120快。如此一来，目标层104所期望的图案尺寸被良好地保留。举例而言，此图案尺寸可以是线端到线端的距离，即，半导体装置结构的临界尺寸。因此，本发明的实施例可在图案转移中提供较佳的效能。
接着，依据本发明的一些实施例，移除导电层120及位于导电层120下方的籽晶层106，如图1F所示。如此一来，目标层104被图案化而具有所期望的图案。通过多重蚀刻工艺移除导电层120及位于导电层120下方的籽晶层106。
图2A-图2G绘示依据本发明的一些实施例的形成一半导体装置结构100b的各个工艺阶段的剖面示意图。半导体装置结构100b相似或相同于图1F所绘示的半导体装置结构100a，差别在于栅极结构210形成于目标层104之中。用以形成半导体装置结构100b的工艺与材料相似或相同于用以形成半导体装置结构100a的工艺与材料，故在此不再赘述。
形成目标层104于基板102之上，且形成栅极结构210于目标层104之中，如图2A所示。在一些实施例中，目标层104为介电层，例如，层间介电层。接着，依序形成籽晶层106及硬掩模层110于目标层104之上。栅极结构210包括栅极介电层204以及位于栅极介电层204之上的栅极电极层206。间隔物212形成于栅极结构210的两个相对的侧壁上。源极/漏极结构214形成于基板102之中，且相邻于栅极结构210。
形成隔离结构208，例如，浅沟隔离(STI)特征或硅局部氧化(local oxidation ofsilicon,LOCOS)特征于基板102之中。隔离结构208可用以定义并隔离各种装置元件。
接着，依据本发明的一些实施例，图案化硬掩模层110，以暴露出一部分的籽晶层106，如图2B所示。如此一来，形成多个开口111于图案化硬掩模层110之中。
接着，依据本发明的一些实施例，形成导电层120于开口111之中，如图2C所示。导电层120形成于籽晶层106之上。更具体而言，导电层120是直接形成于暴露的籽晶层106之上。在一些实施例中，导电层120的顶部表面与图案化硬掩模层110的顶部表面齐平或低于图案化硬掩模层110的顶部表面。
在一些实施例中，利用选择性沉积工艺形成导电层120，选择性沉积工艺包括，例如，选择性化学气相沉积工艺或选择性无电镀工艺。在一些实施例中，通过选择性化学气相沉积工艺，导电层120只形成于籽晶层106被选择的表面之上，并未形成于硬掩模层110之上。
由于导电层120并未形成于硬掩模层110之上，而不需要额外的移除步骤用以移除多余的导电层120。因此，在用以移除硬掩模层110的蚀刻步骤与用以形成导电层120的沉积步骤之间，没有化学机械研磨工艺或回蚀刻工艺被实施。因此，本实施例的生产方法的生产工艺简单，且可降低所花费的时间与成本。
接着，依据本发明的一些实施例，移除图案化硬掩模层110，以暴露出一部分的籽晶层106，如图2D所示。因为相对于硬掩模层110，导电层120具有高蚀刻选择性，所以硬掩模层110会被移除，而留下导电层120。
图案转移的性能会受到导电层的保存良好的轮廓所影响。因为导电层120具有高蚀刻选择性，所以导电层120的轮廓受到良好地保持。导电层120下方的各层(例如，目标层104)受到良好地保护。因此，导电层120的轮廓得以良好地转移到下方各层(例如，目标层104)。
接着，依据本发明的一些实施例，移除一部分的籽晶层106及一部分的目标层104，如图2E所示。此部分的籽晶层106及此部分的目标层104是利用导电层120作为掩模而移除。因此，目标层104被图案化，而形成沟槽215。
接着，依据本发明的一些实施例，移除导电层120及籽晶层106，如图2F所示。通过沟槽215而暴露出源极/漏极结构214的顶表面。
接着，依据本发明的一些实施例，将导电材料填入沟槽215之中及目标层104之上，如图2G所示。接着，实施研磨工艺，以移除位于沟槽215之外的导电材料。因此，形成接触结构220，且接触结构220电性连接至源极/漏极结构214。
图3A-图3G绘示依据本发明的一些实施例的形成一半导体装置结构100c的各个工艺阶段的剖面示意图。半导体装置结构100c相似或相同于图2F所绘示的半导体装置结构100b，差别在于内连线结构360(绘示于图3G中)形成于栅极结构210之上。用以形成半导体装置结构100c的工艺与材料相似或相同于用以形成半导体装置结构100b的工艺与材料，故在此不再赘述。
请参照图3A，形成第一介电层302于基板102之上。形成包括栅极介电层204以及栅极电极层206的栅极结构210于第一介电层302之中。形成隔离结构208于基板102之中，以隔离两个相邻的基板102的栅极结构210。源极/漏极结构214形成于基板102之中，且相邻于间隔物212。
形成第一导电层218于第一介电层302之中及栅极结构210之上。在一些实施例中，第一导电层218由铜、铜合金、铝、铝合金、钨、钨合金、钛、钛合金、钽或钽合金所形成。在一些实施例中，通过镀覆(plating)工艺形成第一导电层218。
形成第二介电层304于第一介电层302之上。第二介电层304由氧化硅、氮化硅、氮氧化硅或具有低介电常数的材料所形成。在一些实施例中，第二介电层304由具有介电常数低于约2.5的极低介电常数(extreme low-k,ELK)介电材料所形成。在一些实施例中，极低介电常数介电材料包括碳掺杂氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(bis-benzocyclobutenes,BCB)、聚四氟乙烯或碳氧化硅高分子(SiOC)。在一些实施例中，极低介电常数介电材料包括既有介电材料的多孔型态，例如，多孔氢倍半硅氧烷(silsesquioxane,HSQ)、多孔甲基硅倍半氧烷(methyl silsesquioxane,MSQ)、多孔聚芳醚(PAE)、多孔SiLK或多孔二氧化硅。
形成第二导电层306于第二介电层304之中。第二导电层306电性连接至第一导电层218。在一些实施例中，第二导电层306由铜、铜合金、铝、铝合金、钨、钨合金、钛、钛合金、钽或钽合金所形成。
形成第一蚀刻停止层308于第二介电层304之上。第一蚀刻停止层308可以是单层或多层。第一蚀刻停止层308由氧化硅、碳化硅(SiC)、氮化硅、碳氮化硅(SiCN)、氧碳化硅(SiOC)、氧碳氮化硅(SiOCN)或其他合适的材料。在一些实施例中，第一蚀刻停止层308具有双层结构，此双层结构包括氧化硅层形成于碳化硅层之上，且其中氧化硅层是由四乙氧基硅烷(tetraethyl orthosilicate,TEOS)所形成。碳化硅层作为粘着层，用以改善氧化硅层与其下方的膜层之间的粘着力。
形成第三介电层314于第一蚀刻停止层308之上。第三介电层314可以是单层或多层。第三介电层314可以由氧化硅、氮化硅、氮氧化硅或具有低介电常数的材料所形成。
接着形成第二蚀刻停止层318及硬掩模层320于第三介电层314之上。接着对硬掩模层320进行图案化，以形成图案化硬掩模层320。
之后，依据本发明的一些实施例，形成第四介电层324于第二蚀刻停止层318及硬掩模层320之上，如图3B所示。之后，形成籽晶层106于第四介电层324之上，并且形成硬掩模层110于籽晶层106之上。对硬掩模层110进行图案化，以形成开口(未绘示)，接着形成导电层120于上述开口之中。如上所述，导电层120选择性地形成于籽晶层106之上。
之后，依据本发明的一些实施例，移除硬掩模层110，如图3C所示。因为导电层120具有相对于硬掩模层110的高蚀刻选择性，所以当硬掩模层110被移除时，会留下导电层120。
之后，依据本发明的一些实施例，依序移除一部分的籽晶层106、第四介电层324、第二蚀刻停止层318及第三介电层314，如图3D所示。因此，形成第一孔洞335a及第二孔洞335b于第三介电层314中。在一些实施例中，通过多步骤蚀刻工艺依序移除一部分的籽晶层106、第四介电层324、第二蚀刻停止层318及第三介电层314。
之后，依据本发明的一些实施例，依序移除籽晶层106及第四介电层324，如图3E所示。
之后，依据本发明的一些实施例，利用硬掩模层320作为掩模，依序移除一部分的第二蚀刻停止层318及第三介电层314，如图3F所示。如此一来，形成第一沟槽通孔结构(trench-via structure)345a及第二沟槽通孔结构345b于第三介电层314中，以作为双镶嵌凹腔。
之后，依据本发明的一些实施例，形成扩散阻挡层350于第一沟槽通孔结构345a及第二沟槽通孔结构345b中，并且形成第三导电结构352于扩散阻挡层350中，如图3G所示。形成内连线结构360于第一介电层302之上。内连线结构360由第二介电层304、第二导电层306、第三介电层314及第三导电结构352所形成。
扩散阻挡层350可由钛、氮化钛、钽、氮化钽或氮化铝所形成。在一些实施例中，第三导电结构352由铜所形成，且扩散阻挡层350包括氮化钽/钽双层结构。
图4A-图4H绘示依据本发明的一些实施例的形成一半导体装置结构100d的各个工艺阶段的立体示意图。半导体装置结构100d相似或相同于图1F所绘示的半导体装置结构100a，差别在于三维鳍状结构410(绘示于图4F中)延伸于基板102之上。用以形成半导体装置结构100d的工艺与材料相似或相同于用以形成半导体装置结构100a的工艺与材料，故在此不再赘述。
请参照图4A，提供基板102，且形成籽晶层106于基板102之上。在一些实施例中，基板102为硅晶片。
之后，形成硬掩模层110于籽晶层106之上。接着，依据本发明的一些实施例，对硬掩模层110进行图案化，以形成开口111，如图4B所示。开口111暴露出籽晶层106的顶表面。
接着，依据本发明的一些实施例，形成导电层120于开口111之中，如图4C所示。导电层120的顶部表面与硬掩模层110的顶部表面齐平或低于硬掩模层110的顶部表面。在一些实施例中，在一些实施例中，利用选择性沉积工艺形成导电层120，例如，选择性化学气相沉积工艺或选择性无电镀工艺。导电层120只选择性地形成于籽晶层106之上，并未形成于硬掩模层110之上。
接着，依据本发明的一些实施例，移除硬掩模层110，以暴露出一部分的籽晶层106，如图4D所示。相对于硬掩模层110，导电层120具有高蚀刻选择性。掩模层110的蚀刻速率高于导电层120的蚀刻速率。
接着，依据本发明的一些实施例，利用导电层120作为掩模，移除一部分的籽晶层106及一部分的基板102，如图4E所示。
接着，依据本发明的一些实施例，移除导电层120以及位于导电层120下方的剩余的籽晶层106，如图4F所示。如此一来，即可得到鳍状结构410。鳍状结构410自基板102向上延伸。
接着，依据本发明的一些实施例，形成隔离结构408，于基板102之上，如图4G所示。鳍状结构410的底部部分埋入隔离结构408之中。
接着，依据本发明的一些实施例，形成栅极结构420于鳍状结构410的中间部分之上，如图4H所示。栅极结构420包括栅极介电层412以及栅极电极层414。间隔物416形成于栅极结构420的两个相对的侧壁上。栅极结构420跨越鳍状结构410。
如上所述，导电层120选择性地形成于于特定区域中，例如，籽晶层106的暴露的表面。导电层120通过选择性沉积工艺所形成，例如，选择性化学气相沉积工艺或选择性无电镀工艺。由于导电层120为自对准地形成，因此不会有导电层形成于掩模层110上。因此，在导电层的沉积步骤与硬掩模层的移除步骤之间，不实施额外的移除步骤。再者，可避免空洞形成于导电层120中。
本发明提供多个半导体装置结构及其形成方法的实施例。形成目标层于基板上，并且形成籽晶层于目标层上。形成硬掩模层于籽晶层上，且对硬掩模层进行图案化，以形成开口。选择性地形成导电层于开口中。利用导电层作为掩模，以对目标层进行图案化。利用选择性沉积工艺将导电层选择性地沉积于籽晶层上。导电层自对准地形成，且不需要额外的移除工艺以移除多余的金属材料。因此，可减少形成半导体装置结构所需的工艺步骤及时间。
在一些实施例中，提供一种半导体装置结构的形成方法。此方法包括形成目标层于基板上，并且形成籽晶层于目标层上。此方法包括形成硬掩模层于籽晶层上，其中硬掩模层包括开口，以暴露出籽晶层的一部分。此方法包括形成导电层于开口中，其中导电层选择性地沉积于籽晶层上。此方法包括利用导电层作为掩模，以蚀刻目标层的一部分。
如本发明一些实施例所述的半导体装置结构的形成方法，其中利用导电层作为掩模，以蚀刻目标层的一部分包括：移除硬掩模层；移除未受到导电层所覆盖的籽晶层的一部分；以及移除未受到导电层所覆盖的目标层的上述部分。
如本发明一些实施例所述的半导体装置结构的形成方法，其中籽晶层由硅、钛、氮化钛、铝、铜、银、铂或上述的组合所形成。
如本发明一些实施例所述的半导体装置结构的形成方法，其中形成导电层于开口中包括：利用选择性沉积工艺沉积导电层于籽晶层的暴露的表面上，其中选择性沉积工艺包括选择性化学气相沉积工艺或选择性无电镀工艺。
如本发明一些实施例所述的半导体装置结构的形成方法，其中当实施选择性化学气相沉积工艺时，使用六氟化钨作为前驱物气体。
如本发明一些实施例所述的半导体装置结构的形成方法，其中导电层的顶部表面齐平于或低于硬掩模层的顶部表面。
如本发明一些实施例所述的半导体装置结构的形成方法，其中当形成导电层于开口中时，导电层并未形成于硬掩模层上。
如本发明一些实施例所述的半导体装置结构的形成方法，其中在形成导电层于开口中与蚀刻目标层的上述部分之间，没有移除步骤被实施。
在另一些实施例中，提供一种半导体装置结构的形成方法。此方法包括形成栅极结构于基板上，并且形成源极/漏极结构于基板中，且源极/漏极结构相邻于栅极结构。此方法包括形成第一介电层于栅极结构上，并且形成籽晶层于第一介电层上。此方法包括形成图案化第一硬掩模层于籽晶层上，其中上述图案化第一硬掩模层具有多个开口。此方法包括形成导电层于开口中，并且移除上述图案化第一硬掩模层。此方法包括利用导电层作为掩模，移除第一介电层的一部分，以形成沟槽于第一介电层中
如本发明另一些实施例所述的半导体装置结构，还包括：形成接触结构于沟槽中，其中接触结构电性连接至源极/漏极结构。
如本发明另一些实施例所述的半导体装置结构，其中在移除第一介电层的上述部分之后，还包括：移除导电层；以及移除位于导电层下方的籽晶层。
如本发明另一些实施例所述的半导体装置结构，其中形成导电层于上述开口中包括：利用选择性沉积工艺沉积导电层于受到上述开口暴露的籽晶层的表面上，其中选择性沉积工艺包括选择性化学气相沉积工艺或选择性无电镀工艺。
如本发明另一些实施例所述的半导体装置结构，其中导电层的顶部表面相等于或低于上述图案化第一硬掩模层的顶部表面。
如本发明另一些实施例所述的半导体装置结构，还包括：形成第二介电层于第一介电层上；形成蚀刻停止层于第二介电层上；形成第三介电层于蚀刻停止层上；形成第二籽晶层于第三介电层上；形成第二硬掩模层于第二籽晶层上，其中第二硬掩模层具有多个开口；形成金属层于上述开口中；以及利用金属层作为掩模，蚀刻第三介电层的一部分。
如本发明另一些实施例所述的半导体装置结构，其中在形成蚀刻停止层于第二介电层上之前，还包括：形成第一导电层于第二介电层中，其中第一导电层电性连接至栅极结构。
如本发明另一些实施例所述的半导体装置结构，其中在蚀刻第三介电层的上述部分之后，还包括：形成第二导电层于第三介电层中，其中第二导电层电性连接至第一导电层。
在又一些实施例中，提供一种半导体装置结构的形成方法。此方法包括形成籽晶层于基板上。此方法包括形成硬掩模层于籽晶层上，其中硬掩模层具有开口。此方法包括形成导电层于上述开口中，其中导电层并未形成于上述硬掩模层上。此方法包括利用导电层作为掩模，蚀刻基板的一部分，以形成鳍式结构，其中鳍式结构延伸于基板之上。
如本发明又一些实施例所述的半导体装置结构的形成方法，其中形成导电层于上述开口中包括：利用选择性沉积工艺沉积导电层于受到上述开口暴露的籽晶层的表面上，其中选择性沉积工艺包括选择性化学气相沉积工艺或选择性无电镀工艺。
如本发明又一些实施例所述的半导体装置结构的形成方法，还包括：形成隔离结构于基板上，其中鳍式结构的底部部分埋入隔离结构中。
如本发明又一些实施例所述的半导体装置结构的形成方法，还包括：形成栅极结构于鳍式结构的中间部分上，其中栅极结构跨越鳍式结构。
前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本发明。本领域技术人员应可理解，且可轻易地以本发明为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与本发明介绍的实施例相同的优点。本领域技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明进行各种改变、置换或修改。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (1)

1.一种半导体装置结构的形成方法，包括：
形成一目标层于一基板上；
形成一籽晶层于该目标层上；
形成一硬掩模层于该籽晶层上，其中该硬掩模层包括一开口暴露出该籽晶层的一部分；
形成一导电层于该开口中，其中该导电层选择性地沉积于该籽晶层的该部分上；以及
利用该导电层作为一掩模，以蚀刻该目标层的一部分。
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