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TW201731100A - Vdmos及其製造方法 - Google Patents

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TW201731100A
TW201731100A TW105121210A TW105121210A TW201731100A TW 201731100 A TW201731100 A TW 201731100A TW 105121210 A TW105121210 A TW 105121210A TW 105121210 A TW105121210 A TW 105121210A TW 201731100 A TW201731100 A TW 201731100A
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茂林 黎
若賢 蒙
德光 周
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奧尼卡電子有限公司
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Abstract

一種VDMOS包括基板、外延層、在外延層中界定的第一和第二類型的溝、在溝中形成的遮罩柵極和控制柵極、在外延層處以及第一和第二溝之間形成的本體區域、在本體區域處形成的N+源極區域、在本體區域下外延層中形成的獨特的摻雜區域，朝溝的底部延伸，以及具有高於外延層的雜質濃度、鄰近溝的外延層和N+源極區域之間界定的溝道、界定延伸到本體區域和第一溝中的接觸孔的絕緣層、對應於接觸孔的本體區域中形成的P+本體拾取區域；以及具有填充在接觸孔中的對接觸點的金屬層，金屬層連接N+源極區域、P+本體拾取區域、和第一類型的溝中的遮罩柵極及/或控制柵極。

Description

VDMOS及其製造方法
本發明涉及功率管理應用的VDMOS，以及更具體地說涉及用於製造VDMOS的方法。
通常VDMOS具有位於漏極上的它的源極，從而導致在它接通時主要垂直的電流。VDMOS具有以下優點：易於驅動、高的切換速度和在低壓處的良好效率，以及廣泛用作功率管理應用中的開關，例如DC/DC轉換器和負載開關。VDMOS中的功率損耗是對電路的整個效率的關鍵貢獻。涉及功率損耗的主要參數是VDMOS的接通電阻和柵極電荷。提供具有改進設計的VDMOS，將是有益的。
對於技術中的缺陷，本發明的目的是提供具有降低的電阻和電容的VDMOS，以及用於製造這樣的VDMOS的方法。
根據一個方面，本發明提供一種VDMOS，其包括：充當漏極的重摻雜的基板；在基板上形成的外延層；在外延層中界定的第一和第二類型的溝，第一類型的溝和第二類型的溝並排放置；在第一和第二類型的溝中形成的遮罩柵極；在外延層的表面處以及第一和第二溝之間形成的本體區域；在本體區域的表面處形成的N+源極區域；在本體區域下外延層中形成的獨特的摻雜區域，獨特的摻雜區域朝第一和第二類型的溝的底部延伸，以及具有高於外延層的雜質濃度；鄰近溝的外延層和N+源極區域之間界定的溝道；覆蓋外延層和溝的絕緣層，延伸藉由絕緣層和N+源極區域到本體區域和第一類型的溝中的至少一個接觸孔；對應於至少一個接觸孔的本體區域中形成的P+本體拾取區域；以及在絕緣層上形成的金屬層，金屬層具有至少一個接觸孔中填充的至少一個對接觸點（Butting contact），對接觸點連接N+源極區域、P+本體拾取區域和第一類型的溝。
較佳地，控制柵極形成在第二類型的溝中，控制柵極在遮罩柵極上，以及絕緣氧化物層形成在第二類型的溝中的遮罩柵極和控制柵極之間。
較佳地，控制柵極形成在遮罩柵極上第一類型的溝中，以及絕緣氧化物層形成在第一類型的溝中遮罩柵極和控制柵極之間，至少一個對接觸點連接第一類型的溝中的控制柵極。
較佳地，控制柵極形成在遮罩柵極上第一類型的溝中，以及第一類型的溝中的遮罩柵極和控制柵極連接在一起，所述至少一個對接觸點連接第一類型的溝中的遮罩柵極和控制柵極。
較佳地，第一類型的溝中的遮罩柵極從第一類型的溝的底部到口填滿第一類型的溝以及連接絕緣層，至少一個對接觸點連接第一類型的溝中的遮罩柵極。
根據另一方面，本發明提供一種用於製造VDMOS的方法，其包括：提供充當漏極的重摻雜的基板；形成在基板上生長的外延層；在外延層中形成第一和第二溝，第一溝與第二溝且彼此間隔；在第一和第二類型的溝的底部處形成遮罩柵極，以及在第一和第二類型的溝的頂部處形成控制柵極；在第一和第二類型的溝之間外延層中形成本體區域；形成在本體區域下和朝向上述溝的底部延伸的獨特的摻雜區域；在本體區域的表面處形成N+源極區域；形成鄰近控制柵極的外延層和N+源極區域之間的溝道；形成覆蓋外延層和溝的絕緣層；形成對應於第一類型的溝的絕緣層中的至少一個接觸孔，至少一個接觸孔延伸到第一溝中的控制柵極和本體區域中；形成面向第一類型的溝的本體區域中P+本體拾取區域；以及在絕緣層上形成金屬層，金屬層填充至少一個接觸孔以及將N+源極區域、P+本體拾取區域和第一類型的溝中的控制柵極連接在一起。
較佳地，其進一步包括在形成控制柵極之前在遮罩柵極上形成絕緣層。
較佳地，在形成控制柵極之前然後去除第一類型的溝中的絕緣層，以及控制柵極連接第一類型的溝中遮罩柵極。
較佳地，在形成本體區域後形成獨特的摻雜區域。
較佳地，在形成第一和第二類型的溝之前形成獨特的摻雜區域。
對於目前的VDMOS，溝之間獨特摻雜區域處的電荷耦合效果是非常有效的，以及因而進一步降低電場。獨特摻雜區域中實施的獨特摻雜分佈（例如線性摻雜分佈）提供均勻和最佳的電場。因而，能夠獲得最高擊穿電壓。因為實施摻雜區域處雜質濃度比外延層處的雜質濃度高得多，所以進一步降低目前的VDMOS的接通電阻(Ron)。
參照圖式僅藉由實例，現將更具體地描述本發明。將理解的，圖用於更好地理解以及不應該限制本發明。圖中示出的元件的尺寸和特徵通常為了方便和清楚呈現而選擇以及不必按尺寸示出。
參考第1圖，根據本發明的第一實施例的VDMOS包括基板10和在基板10上生長的外延層20。基板10充當VDMOS的漏極，其是N型半導體和重摻雜的。外延層20是N型半導體和輕摻雜的。外延層20的厚度通常是5~20um。
溝21、22在外延層20中界定。在該實施例中，溝包括兩個類型的溝21和22。這兩個類型的溝21、22並列設置以及彼此間隔。溝21、22中的每個包括0.8~3um的寬度。溝21、22的深度可以小於外延層20的厚度，以及因而溝21、22完全在外延層20內，如在第1圖中示出的。較佳地，溝21、22能延伸藉由外延層20到基板10中。
厚的氧化物層30在溝21、22中形成，以及覆蓋溝21、22的側壁的底部部分。厚的氧化物層30的表面因而低於外延層20的表面。第一傳導層40（例如，多晶矽）填充溝21、22的底部。第一傳導層40充當VDMOS的遮罩柵極。遮罩柵極40的表面低於外延層20的表面。厚的氧化物層30圍繞遮罩柵極40。較佳地，遮罩柵極40的表面不低於厚的氧化物層30的表面。
可選的氧化物層55在溝21和22的遮罩柵極40的表面上形成。柵極氧化物層50覆蓋在溝21、22的側壁的頂部部分以及溝21和22中的遮罩柵極40的頂部上。第二傳導層60填充溝21、22的頂部，用於充當目前的VDMOS的控制柵極。控制柵極60向後蝕刻直到其表面，控制柵極的表面低於外延層20的表面。在該實施例中，控制柵極60的表面是凹的。
在第二類型的溝22中，控制柵極60藉由氧化物層55和50與遮罩柵極40絕緣。而在第一類型的溝21中，遮罩柵極40和控制柵極60藉由去除氧化物層55和50而直接連接。
本體區域23在溝21、22之間的外延層20的表面處形成。沿水準方向，本體區域23與控制柵極60對齊。通常，本體區域23是P型，以及具有高於外延層20的摻雜濃度。在該實施例中，本體區域23的厚度小於控制柵極60的厚度。即，到外延層20的本體區域23的結（Junction）不低於控制柵極60的底部，如第1圖中沿垂直方向示出的。
獨特的摻雜區域25在本體區域23下的外延層20中形成。獨特的摻雜區域25在溝21、22之間以及從本體區域23的結，朝向溝21、22的底部延伸。較佳地，獨特的摻雜區域25具有高於溝21、22的底部。在獨特摻雜區域25處的雜質濃度遠大於外延層20的雜質濃度。在獨特的摻雜區域25中實施特定的雜質分佈（例如，線性摻雜分佈），能夠實現均勻的電場分佈。
對於目前的VDMOS，溝21、22之間獨特摻雜區域25處的電荷耦合效果更有效，以及因而電場被進一步降低。在該獨特的摻雜區域中實施例如線性摻雜分佈的獨特的摻雜分佈提供均勻和最佳的電場。因而，能夠獲得最高的擊穿電壓。因為獨特摻雜區域25處的雜質濃度比外延層20處的雜質濃度高得多，目前的VDMOS的Ron被進一步降低。
重摻雜的N+源極區域28在溝21、22之間的本體區域23的表面處形成。溝道27因而在N+源極區域28和外延層20之間形成，鄰近第二類型的溝22的控制柵極60。溝道27形成由控制柵極60控制。
絕緣層70在外延層20的表面上形成以及覆蓋溝21、22。絕緣層70通常包括USG（無摻雜的矽酸鹽玻璃）和BPSG（摻雜硼磷的矽玻璃）。兩個接觸孔71和72在絕緣層70中界定，從而分別對應於第一類型的溝的橫向的兩側。接觸孔71和72每個延伸藉由絕緣層70和N+源極區域到第一類型的溝21的控制柵極60的側面和本體區域23。
P+本體拾取區域29藉由經由接觸孔71和72，將P+雜質重植入到本體區域23中，在鄰近於第一類型的溝21的本體區域23的橫向側處形成。P+本體拾取區域29接近第一類型的溝21，同時遠離第二類型的溝。金屬層80在絕緣層70上形成。金屬層80分別填充到兩個接觸孔71和72中以形成兩個對接觸點，這兩個對接觸點將N+源極區域28、P+本體拾取區域29和第一類型的溝21內部的控制柵極60/遮罩柵極40連接在一起。
第2圖至第5圖示出目前的VDMOS的較佳實施例，其在結構方面類似於第一實施例。
對於第2圖的第二實施例，VDMOS具有藉由氧化物層50、55而隔離的溝21、22所有中的遮罩柵極40和控制柵極60。接觸孔71和72延伸到第一類型的溝21中的控制柵極60中。接觸孔71和72中的金屬層80的對接觸點將N+源極區域28、P+本體拾取區域29和第一類型的溝21中的控制柵極60連接在一起。
對於根據第三實施例的VDMOS，如在第3圖中示出的，遮罩柵極40填充第一類型的溝21。第一類型的溝21中的厚的氧化物層30完全覆蓋側壁，以及圍繞遮罩柵極40。因而，控制柵極60不再於第一類型的溝21中形成。接觸孔71和72中的對接觸點將N+源極區域28、P+本體拾取區域29和第一類型的溝21中的遮罩柵極40連接在一起。
在第四實施例中，如在第4圖中示出的，第一類型的溝21中的控制柵極60由絕緣氧化物層取代，絕緣氧化物層能夠較佳地在材料方面與絕緣層70相同。第一類型的溝21中的遮罩柵極40因此完全被覆蓋。因而，接觸孔71和72中的對接觸點將N+源極區域28和P+本體拾取區域29連接在一起。
參考第5圖，根據第五實施例的VDMOS在絕緣層70方面不同於第一實施例。在該實施例中，絕緣層70僅界定一個接觸孔91。接觸孔91具有比第一類型的溝21的寬度更大的寬度，以及完全重疊第一類型的溝21。接觸孔91的兩個橫向側延伸到鄰近於第一類型的溝21的源極區域28中。因此，接觸孔91中的一個對接觸點被形成以及將N+源極區域28、P+本體拾取區域29和第一類型的溝21中的控制柵極/遮罩柵極40連接在一起。
形成目前的VDMOS的示例方法將如下詳細描述。
如在第6圖中示出的，首先，提供重摻雜N型基板10以及N型外延層20在基板10的表面上生長。第一遮罩然後用於界定溝圖案。矽蝕刻用於蝕刻外延層20到預定義深度以形成第一和第二類型的溝21、22。
參考第7圖，厚的氧化物層30然後沉積在外延層20上。厚的氧化物層30覆蓋溝21、22的側壁。例如多晶矽的第一傳導層40然後填充溝21、22以形成遮罩柵極。第一傳導層40被厚的氧化物層30圍繞。全面蝕刻（blanket etch）然後用於去除第一傳導層40的頂部部分。第一傳導層40的剩餘的底部部分具有低於外延層20的表面，底部第一傳導層40充當遮罩柵極。
參考第8圖，厚的氧化物層30然後藉由濕的蝕刻來蝕刻。遮罩柵極40上的厚的氧化物層30的頂部部分被去除。蝕刻的厚氧化物層30具有不高於遮罩柵極40的表面的表面。因而，外延層20的表面以及溝21、22的側壁的頂部部分被暴露。
對於第三實施例的VDMOS，第一類型的溝21中厚的氧化物層30和第一傳導層40的頂部部分未被去除。因而，遮罩柵極40填充第一類型的溝21。
參考第9圖，可選的氧化物層55然後沉積在外延層20上，以及覆蓋遮罩柵極40的表面和側壁的暴露的頂部部分。該可選的氧化物層55然後被蝕刻以去除溝21、22的暴露的側壁和外延層20上其的部分。柵極氧化物層50然後在溝21、22中形成以及覆蓋暴露的側壁和遮罩柵極40。
參考第10圖，第二遮罩然後用於去除第一類型的溝21內部遮罩柵極40上可選的氧化物層55和氧化物層50的部分。為了製造第二實施例的VDMOS，該步驟，即去除第一類型的溝21內部的可選的氧化物層55和氧化物層50，應該被刪除。
如在第11圖中示出的，第二傳導層60然後用於填充第一和第二類型的溝21、22的剩餘頂部。另外的全面蝕刻用於去除第二傳導層60的頂部部分直到其表面低於外延層20的表面。剩餘的第二傳導層60充當控制柵極。
對於第四實施例的VDMOS，第一類型的溝21的剩餘頂部填充由絕緣氧化物層而不是第二傳導層60。因而，控制柵極60不存在於第四實施例的VDMOS的第一類型的溝21中。另外，對於具有填充第一溝21的遮罩柵極40的第三實施例的VDMOS，在第一類型的溝21中形成第二傳導層60因而應該被刪除。
參考第12圖，P型本體區域23然後藉由將P型雜質植入到外延層20中來形成以及接著驅入（drive-in）過程。本體區域形成在外延層20的表面處以及溝21、22之間。本體區域23與控制柵極60沿水準方向對齊。N+源極區域28藉由將N型雜質重植入到外延層20的表面中而形成。N+源極區域28被本體區域23完全重疊。
多倍高能N型植入和驅入過程用於形成本體區域23下外延層20中獨特的摻雜區域25。較佳地，獨特的摻雜區域25具有高於溝21、22的底部的底部。在形成本體區域23之後或在形成溝21、22之前能夠形成獨特的摻雜區域25。
參考第13圖，絕緣層70然後沉積以覆蓋外延層20和溝21、22。接觸遮罩用於界定對應於第一類型的溝21的兩個橫向側的兩個接觸孔。對於第五實施例的VDMOS，接觸孔91能夠在數量上是一個以及完全重疊第一類型的溝21。去除接觸孔71、72中的氧化物，接觸孔71、72到達第一類型的溝中的本體區域23和控制柵極60。需要矽凹槽蝕刻以去除接觸孔71、72內部的N+源極區域28。
參考第14圖，P+摻雜劑然後經由接觸孔71、72植入到本體區域23中以形成接近第一類型的溝21的P+本體拾取區域29。最後，如在第1圖中示出的，金屬層80沉積在絕緣層70上以及填充接觸孔71、72。金屬層80填充在接觸孔71、72中，用於將N+源極區域28、P+本體拾取區域29和第一類型的溝21中的控制柵極60連接在一起。金屬遮罩用於界定金屬層80中的源極和柵極盤區域，從而形成目前的VDMOS。
儘管本發明參考一個或更多較佳實施例描述，本領域技術人員應該理解的是，各種修改是可能的。因此，本發明的範圍要由參考隨附申請專利範圍來確定。
10‧‧‧基板
20‧‧‧外延層
21、22‧‧‧溝
23‧‧‧本體區域
25‧‧‧摻雜區域
27‧‧‧溝道
28‧‧‧N+源極區域
29‧‧‧P+本體拾取區域
30‧‧‧厚的氧化物層
40‧‧‧遮罩柵極、第一傳導層
50、55‧‧‧氧化物層
60‧‧‧控制柵極、第二傳導層
70‧‧‧絕緣層
71、72、91‧‧‧接觸孔
80‧‧‧金屬層
第1圖是根據本發明的第一實施例的VDMOS的圖解視圖。
第2圖示出VDMOS的第二實施例。
第3圖示出VDMOS的第三實施例。
第4圖示出VDMOS的第四實施例。
第5圖示出根據第五實施例的VDMOS。
第6圖至第14圖示出用於製造第1圖的VDMOS的步驟。
10‧‧‧基板
20‧‧‧外延層
21、22‧‧‧溝
23‧‧‧本體區域
25‧‧‧摻雜區域
27‧‧‧溝道
28‧‧‧N+源極區域
29‧‧‧P+本體拾取區域
30‧‧‧厚的氧化物層
40‧‧‧遮罩柵極、第一傳導層
50、55‧‧‧氧化物層
60‧‧‧控制柵極、第二傳導層
70‧‧‧絕緣層
71、72‧‧‧接觸孔
80‧‧‧金屬層

Claims (18)

  1. 一種VDMOS，包括： 一重摻雜的基板，以充當漏極； 一外延層，在該基板上形成； 一第一類型和一第二類型的溝，在該外延層中界定，該第一類型的溝和該第二類型的溝並排放置； 一遮罩柵極，在該第一和第二類型的溝中形成； 一本體區域，在該外延層的表面處以及該第一和該第二溝之間形成； 一N+源極區域，在該本體區域的表面處形成； 一獨特的摻雜區域，在該本體區域下該外延層中形成，該獨特的摻雜區域朝向該第一和該第二類型的溝的底部延伸，以及具有高於該外延層的雜質濃度； 一溝道，鄰近該溝的外延層以及N+源極區域之間限定； 一絕緣層，覆蓋該外延層以及該第一類型和一第二類型的溝溝，延伸藉由該絕緣層以及N+源極區域到該本體區域和該第一類型的溝中的至少一接觸孔； 一P+本體拾取區域，對應於該至少一接觸孔的本體區域中形成；以及 一金屬層，在該絕緣層上形成，該金屬層具有該至少一接觸孔中填充的至少一對接觸點，該對接觸點連接該N+源極區域、該P+本體拾取區域以及該第一類型的溝。
  2. 如申請專利範圍第1項所述之VDMOS，其中，該第一類型和第二類型的溝在該外延層內部。
  3. 如申請專利範圍第1項所述之VDMOS，其中，該第一和該第二類型的溝延伸藉由該外延層到該基板中。
  4. 如申請專利範圍第1項所述之VDMOS，其中，一控制柵極形成在該第二類型的溝中，該控制柵極在該遮罩柵極上，以及一絕緣氧化物層形成在該第二類型的溝中的該遮罩柵極以及該控制柵極之間。
  5. 如申請專利範圍第4項所述之VDMOS，其中，該控制柵極形成在該遮罩柵極上該第一類型的溝中，以及該絕緣氧化物層形成在該第一類型的溝中該遮罩柵極以及該控制柵極之間，該至少一對接觸點連接該第一類型的溝中的該控制柵極。
  6. 如申請專利範圍第4項所述之VDMOS，其中，該控制柵極形成在該遮罩柵極上該第一類型的溝中，以及該第一類型的溝中的該遮罩柵極以及該控制柵極連接在一起，該至少一對接觸點連接該第一類型的溝中的該遮罩柵極以及該控制柵極。
  7. 如申請專利範圍第4項所述之VDMOS，其中，該第一類型的溝中的該遮罩柵極從該第一類型的溝的底部到口填滿該第一類型的溝以及連接該絕緣層，該至少一對接觸點連接該第一類型的溝中的該遮罩柵極。
  8. 如申請專利範圍第4項所述之VDMOS，其中，該絕緣氧化物層形成在該第一類型的溝中以及該遮罩柵極上，該至少一對接觸點連接該第一溝中的該絕緣氧化物層。
  9. 如申請專利範圍第1項所述之VDMOS，其中，該至少一對接觸點在數量上是兩個，形成在該第一類型的溝的橫向的兩側。
  10. 如申請專利範圍第1項所述之VDMOS，其中，該至少一對接觸點在數量上是一個，以及位於跨越該第一類型的溝。
  11. 一種VDMOS，包括： 一基板，充當漏極的重摻雜； 一外延層，在該基板上形成； 一第一和一第二類型的溝，在該外延層中限定，該第一類型的溝和該第二類型的溝並排放置； 一遮罩柵極，在該第一和第二類型的溝中形成； 一控制柵極，形成在該第一和第二類型的溝中以及在該遮罩柵極上，一絕緣氧化物層形成在該第二溝中的遮罩柵極以及該控制柵極之間； 一本體區域，在該外延層的表面處以及該第一和該第二溝之間形成； 一N+源極區域，在該本體區域的表面處形成； 一獨特的摻雜區域，在該本體區域下該外延層中形成，該獨特的摻雜區域朝向該第一和該第二類型的溝的底部延伸，以及具有高於該外延層的雜質濃度； 一溝道，鄰近該控制柵極的外延層以及N+源極區域之間限定； 一絕緣層，覆蓋該外延層以及該溝，延伸藉由該絕緣層以及N+源極區域到該本體區域以及該第一類型的溝中的至少一接觸孔； 一P+本體拾取區域，對應於該至少一接觸孔的本體區域中形成；以及 一金屬層，在該絕緣層上形成，該金屬層具有該至少一接觸孔中填充的至少一對接觸點，該對接觸點將該N+源極區域、該P+本體拾取區域以及該第一類型的溝中的該控制柵極連接在一起。
  12. 如申請專利範圍第11項所述之VDMOS，其中，該絕緣氧化物層形成在該第一類型的溝中的該遮罩柵極以及該控制柵極之間。
  13. 如申請專利範圍第11項所述之VDMOS，其中，該第一類型的溝中的該遮罩柵極以及該控制柵極連接在一起。
  14. 一種用於製造VDMOS之方法，包括： 提供充當漏極的重摻雜的一基板； 形成在該基板上生長的一外延層； 在該外延層中形成一第一類型和一第二類型的溝，該第一類型的溝與該第二類型的溝間隔； 在該第一和該第二類型的溝的底部處形成一遮罩柵極，以及在該第一和該第二類型的溝的頂部處形成一控制柵極； 在該第一和該第二類型的溝之間該外延層中形成一本體區域； 形成在該本體區域下以及朝該溝的底部延伸的一獨特的摻雜區域； 在該本體區域的表面處形成一N+源極區域； 形成鄰近該控制柵極的該外延層以及一N+源極區域之間的溝道； 形成覆蓋該外延層以及該溝的一絕緣層； 形成對應於該第一類型的絕緣層溝的該絕緣層中的至少一接觸孔，該至少一接觸孔延伸到該第一類型的溝中的該控制柵極以及該本體區域中； 形成面向該第一類型的溝的該本體區域中一P+本體拾取區域；以及 在該絕緣層上形成一金屬層，該金屬層填充該至少一接觸孔以及將該N+源極區域、該P+本體拾取區域以及該第一類型的溝中的該控制柵極連接在一起。
  15. 如申請專利範圍第14項所述之方法，其進一步包括在形成該控制柵極之前在該遮罩柵極上形成第二絕緣層。
  16. 如申請專利範圍第14項所述之方法，其中，在形成該控制柵極之前去除該第一類型的溝中的該絕緣層，以及該控制柵極連接該第一類型的溝中遮罩柵極。
  17. 如申請專利範圍第14項所述之方法，其中，在形成該本體區域後形成該獨特的摻雜區域。
  18. 如申請專利範圍第14項所述之方法，其中，在形成該第一和該第二類型的溝之前形成該獨特的摻雜區域。
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