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CN111200018A - 半导体器件及半导体器件制备方法 - Google Patents

半导体器件及半导体器件制备方法 Download PDF

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CN111200018A
CN111200018A CN201811378845.9A CN201811378845A CN111200018A CN 111200018 A CN111200018 A CN 111200018A CN 201811378845 A CN201811378845 A CN 201811378845A CN 111200018 A CN111200018 A CN 111200018A
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polysilicon
conductive
semiconductor device
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CSMC Technologies Fab2 Co Ltd
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Abstract

本申请涉及一种半导体器件，包括第一导电类型衬底，衬底上形成有第二导电类型体区，体区内形成有第一导电类型阱区，还包括穿透第一导电类型阱区和第二导电类型体区并延伸至衬底的沟槽，沟槽底部和顶部分别形成有第一多晶硅体和第二多晶硅体通过隔离结构隔离，第一导电类型阱区和分离栅结构的表面形成有层间介质层且层间介质层填充于沟槽内，沟槽内形成有导电栓塞，导电栓塞穿透层间介质层和隔离结构并延伸至第一多晶硅体内部，导电栓塞与源极连接，第二多晶硅体与栅极连接。通过设置导电栓塞，可以在分离栅元胞区域引出第一多晶硅体与源极连接，减小器件面积且避免刻蚀空洞。本申请还涉及一种制备上述半导体器件的制备方法。

Description

半导体器件及半导体器件制备方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件及半导体器件制备方法。
背景技术
沟槽型VDMOS(Vertical Double diffusion Metal Oxide Semiconductor，垂直型双扩散金属氧化物半导体)场效应管为降低栅漏寄生电容，通常使用分离栅结构。分离栅结构包含相互隔离的栅多晶硅和分离多晶硅，其中，靠近漏极的分离多晶硅与源极连接，位于分离多晶硅上部的栅多晶硅与栅极连接。为实现分离多晶硅与源极的连接，通常在分离栅所处元胞的外围区域引出分离多晶硅，使分离多晶硅在分离栅外围区域与源极连接。但是，将分离多晶硅引出分离栅元胞外，一方面在制作工艺上需要对分离多晶硅进行刻蚀，因此会在分离多晶硅表面出现因刻蚀导致的空洞，另一方面，在分离栅区域外引出分离多晶硅，也会增加器件的面积。
发明内容
基于此，有必要针对上述至少一个技术问题，提出一种新的半导体器件和半导体器件制备方法。
一种半导体器件，包括：
第一导电类型半导体衬底；
第二导电类型体区，形成于所述衬底的上表层；
第一导电类型阱区，形成于所述第二导电类型体区的表层；
分离栅结构，开设有穿透所述第一导电类型阱区和所述第二导电类型体区并延伸至所述衬底的沟槽，所述分离栅结构包括：
第一多晶硅体，形成于所述沟槽底部，所述第一多晶硅体与所述沟槽的底壁和侧壁之间形成有第一氧化层；
第二多晶硅体，形成于所述沟槽的顶部侧壁上且未填满所述沟槽，所述第二多晶硅体与所述沟槽的侧壁之间形成有第二氧化层；
隔离结构，形成于所述第一多晶硅体和所述第二多晶硅体之间以隔离所述第一多晶硅体和所述第二多晶硅体；
层间介质层，形成于所述第一导电类型阱区和所述分离栅结构的表面并填充于所述沟槽内；
源极，穿透所述层间介质层和所述第一导电类阱区并延伸至所述第二导电类型体区；
导电栓塞，穿透所述沟槽内部的层间介质层和所述隔离结构并延伸至所述第一多晶硅体内部，所述导电栓塞与所述源极连接，所述第二多晶硅体与所述导电栓塞通过所述层间介质层隔离；
栅极，穿透所述层间介质层并与所述第二多晶硅体连接；
漏极，形成于所述第一导电类型衬底的下表面。
上述半导体器件，在沟槽内部形成导电栓塞，导电栓塞一端与电源连接，另一端依次穿透层间介质层、隔离结构并插入第一多晶硅体中，即通过导电栓塞引出第一多晶硅电极，使第一多晶硅与源极连接，从而实现第一多晶硅体对栅漏寄生电容的屏蔽作用。在本实施例中，由于通过沟槽内的导电栓塞引出第一多晶硅体电极，不需要对第一多晶硅体进行光刻形成侧壁，可以避免因光刻在第一多晶硅体侧壁形成的空洞，且直接在分离栅元胞内引出第一多晶硅电极，可以减小器件面积。
在其中一个实施例中，所述第二多晶硅体至少部分位于所述第一多晶硅体的正上方以覆盖所述第一多晶硅体的部分顶面。
在其中一个实施例中，所述第二导电类型体区内形成有第二导电类型阱区，所述第二导电类型阱区掺杂浓度高于所述第二导电类型体区的掺杂浓度，所述源极延伸至所述第二导电类型阱区内。
在其中一个实施例中，所述沟槽包括位于一侧的第一沟槽区域和位于另一侧的第二沟槽区域，所述第一多晶硅体从所述第一沟槽区域内引出所述导电栓塞，所述第二多晶硅体从所述第二沟槽区域内引出所述栅极，所述第二导电类型体区引出所述源极且所述源极位于所述导电栓塞的一侧。
在其中一个实施例中，所述第二沟槽区域内的第二多晶硅体形成于所述沟槽的侧壁上且并未填满所述第二沟槽区域内的沟槽，所述层间介质层填充于所述沟槽内，所述第二沟槽区域内的位于所述层间介质层两侧的第二多晶硅体均引出所述栅极。
在其中一个实施例中，所述第二沟槽区域内的沟槽宽度小于所述第一沟槽区域内的沟槽宽度，所述第二沟槽区域内的第二多晶硅体填满所述第二沟槽区域内的沟槽，所述第二多晶硅体引出所述栅极。
在其中一个实施例中，所述第二沟槽区域内的沟槽深度小于所述所述第一沟槽区域内的沟槽深度。
一种半导体器件制作方法，包括：
提供第一导电类型半导体衬底；
在所述衬底上形成分离栅结构，包括：
在所述衬底上开设沟槽；
在所述沟槽侧壁形成第一氧化层；
在所述沟槽底部形成第一多晶硅体；
刻蚀掉位于所述第一多晶硅体上部沟槽侧壁上的第一氧化层；
在所述多晶硅体和所述第一氧化层上形成隔离结构；
在所述隔离结构上方的沟槽侧壁上形成第二氧化层；
在所述第二氧化层和所述隔离结构上形成第二多晶硅体，且所述第二多晶硅体未填满所述沟槽；
对所述第二多晶硅体进行刻蚀以去除沟槽底部的第二多晶硅体并保留沟槽侧壁的第二多晶硅体；
对所述衬底的上表层进行掺杂形成与所述第二氧化层接触的第二导电类型体区；
对所述第二导电类型体区进行掺杂形成与所述第二氧化层接触的第一导电类型阱区；
在所述第一导电类型阱区和所述分离栅结构的表面形成层间介质层并在所述沟槽内填充所述层间介质层；
形成导电栓塞，所述导电栓塞穿透所述沟槽内部的层间介质层和隔离结构并延伸至所述第一多晶硅体内部，所述导电栓塞和所述第二多晶硅体通过所述层间介质层隔离；
引出源极、栅极和漏极，所述源极穿透所述第一导电类阱区并延伸至所述第二导电类型体区，所述源极与所述导电栓塞连接，所述栅极穿透所述层间介质层并与所述第二多晶硅体连接，所述漏极形成于所述第一导电类型衬底的下表面。
上述半导体器件制备方法，通过在沟槽内部形成导电栓塞，导电栓塞一端与电源连接，另一端依次穿透层间介质层、隔离结构并插入第一多晶硅体中，即通过导电栓塞引出第一多晶硅电极，使第一多晶硅与源极连接，从而实现第一多晶硅体对栅漏寄生电容的屏蔽作用。在本实施例中，由于通过沟槽内的导电栓塞引出第一多晶硅体电极，不需要对第一多晶硅体进行光刻形成侧壁，可以避免因光刻在第一多晶硅体侧壁形成的空洞，且直接在分离栅元胞内引出第一多晶硅电极，可以减小器件面积。
在其中一个实施例中，所述沟槽包括位于一侧的第一沟槽区域和位于另一侧的第二沟槽区域，所述第一多晶硅体从所述第一沟槽区域内引出所述导电栓塞，所述第二多晶硅体从所述第二沟槽区域内引出所述栅极，所述第二导电类型体区引出所述源极且所述源极位于所述导电栓塞的一侧。
在其中一个实施例中，通过控制所述沟槽宽度调节所述沟槽深度，使所述第二沟槽区域内的沟槽深度小于所述第一沟槽区域内的沟槽深度。
附图说明
图1为传统技术中的半导体器件剖面图；
图2a为沿图1中半导体器件A-A’剖面的剖面图；
图2b为沿图1中半导体器件B-B’剖面的剖面图；
图3为本发明一实施例中半导体器件示意图；
图4为一实施例中半导体器件沿图3中C-C’剖面的剖面图；
图5a为一实施例中半导体器件沿图4中D-D’剖面的剖面图；
图5b为一实施例中半导体器件沿图4中E-E’剖面的剖面图；
图5c为一实施例中半导体器件沿图4中F-F’剖面的剖面图；
图6为另一实施例中半导体器件沿图3中C-C’剖面的剖面图；
图7a为一实施例中半导体器件沿图6中G-G’剖面的剖面图；
图7b为一实施例中半导体器件沿图6中H-H’剖面的剖面图；
图8a为一实施例中栅极引出区域沟槽结构；
图8b为另一实施例中栅极引出区域沟槽结构；
图9为一实施例中半导体器件制备方法步骤流程图；
图10a～10f为一实施例中半导体制备方法相关步骤对应的器件结构图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示为传统技术中半导体器件纵向剖视图，图2a所示为对应图1中沿A-A’剖面的剖面图，图2b为对应图1中沿B-B’剖面的剖面图。传统技术中的半导体器件包括基底110、外延层120、体区121和源区(图中未示出)以及分离栅结构，其中，分离栅结构开设有沟槽、分离栅结构包括形成于沟槽内的分离多晶硅132和栅多晶硅135、形成于分离多晶硅132与沟槽侧壁之间的氧化层131和形成于栅多晶硅135与沟槽侧壁之间的栅氧化层134，栅多晶硅135与栅极G连接，分离多晶硅132与源极S连接。传统技术中的半导体器件，分离栅处于元胞区域M，分离多晶硅132引出区域为元胞区域M的外围区域N，在外围区域N中引出分离多晶硅132使其与源极S连接。即传统半导体器件中还包含专用于引出分离多晶硅132的外围区域N，由于会增加半导体器件的面积。且在传统技术中，为实现在外围区域N引出分离多晶硅132，在工艺实现过程中，需要对分离多晶硅132进行刻蚀，去除元胞区域M中的部分分离多晶硅并保留外围区域N中分离多晶硅，因此容易在分离多晶硅132侧壁C处形成空洞，影响器件性能。
如图3所示为本申请一实施例中的半导体器件，包括：第一导电类型半导体衬底200，衬底200上表层形成有第二导电类型体区221，第二导电类型体区221上表层形成有第一导电类型阱区222，第一导电类型阱区222开设有沟槽，沟槽穿透第一导电类型阱区222和第二导电类型体区221并延伸至衬底200内，即沟槽的底端位于衬底200内。沟槽底部形成有第一多晶硅体232，第一多晶硅体232与沟槽底壁和沟槽侧壁之间形成有第一氧化层231，即第一多晶硅体232与衬底200之间设置有第一氧化层231。沟槽的顶部侧壁形成有第二多晶硅体235，第二多晶硅体235与沟槽侧壁之间形成有第二氧化层234，即第二多晶硅体235并未填满沟槽。第一多晶硅体232和第二多晶硅体235之间形成有隔离结构233，第一多晶硅体232和第二多晶硅体235通过隔离结构233相互隔离，沟槽、沟槽内部的多晶硅体、隔离结构和氧化层构成分离栅结构。此外，通过设置隔离结构233，便于灵活调整第一多晶硅体232与第二多晶硅体235之间的间距。第一导电类型阱区222表面与分离栅结构表面形成有层间介质层240，且层间介质层240还填充于沟槽内两侧第二多晶硅体235之间的区域。沟槽上方的层间介质层240内形成有导电栓塞260，导电栓塞260穿透层间介质层240和隔离结构233并延伸至第一多晶硅体232内，且导电栓塞260与第二多晶硅体235通过层间介质层240隔离，即导电栓塞260穿过沟槽两侧第二多晶硅体235之间的层间介质层并向下延伸至第一多晶硅体232内。半导体器件还包含源极250、栅极(图3中未示出)和漏极270，其中，源极250穿透层间介质层240和第一导电类型阱区222并延伸至第二导电类型体区221，导电栓塞260与源极连接，栅极穿透层间介质层240与第二多晶硅体235连接，漏极270形成于第一导电类型衬底200的下表面。
上述半导体器件，包含分离栅结构，分离栅包括相互隔离的第一多晶硅体和第二多晶硅体。第一多晶硅体与栅极连接，栅极施加电压时，通过第二多晶硅体和第二氧化层使沟槽两侧的第二导电类型体区形成反型层，从而形成导电沟道，使源漏导通，第一多晶硅体与源极连接，降低栅漏电容。在本实施例中，在沟槽内部形成导电栓塞，导电栓塞一端与电源连接，另一端依次穿透层间介质层、隔离结构并插入第一多晶硅体中，即通过导电栓塞引出第一多晶硅电极，使第一多晶硅与源极连接，从而实现第一多晶硅体对栅漏寄生电容的屏蔽作用。在本实施例中，由于通过沟槽内的导电栓塞引出第一多晶硅体电极，不需要对第一多晶硅体进行刻蚀形成侧壁，可以避免因光刻在第一多晶硅体侧壁形成的空洞，且直接在分离栅元胞内引出第一多晶硅电极，可以减小器件面积。
在一实施例中，第二多晶硅体235与第一多晶硅体232隔离，至少部分第二多晶硅体235位于第一多晶硅体232的正上方以覆盖第一多晶硅体232的部分顶面，即第二多晶硅体235和第一多晶硅体232在沟槽宽度方向存在交叠部分，以使第一多晶硅体232起到更好的栅漏电容屏蔽作用。
在一实施例中，第一导电类型可为N型，第二导电类型可为P型。在另一实施例中，第二导电类型可为P型，第一导电类型可为N型。在一实施例中，如图1所示，半导体衬底200包括半导体基底210和自半导体基底外延生长形成的外延层220。第二导电类型体区221具体形成于外延层220的上表层，沟槽穿透第一导电类型阱区222和第二导电类型体区221并延伸至衬底200内具体为沟槽穿透第一导电类型阱区222和第二导电类型体区221并延伸至外延层220内，即沟槽底端位于外延层220内。
在一实施例中，如图3所示，源极250包括源极引出结构251和源极金属层252，源极金属层252覆盖于层间介质层240上，源极引出结构251的一端穿透层间介质层240和第一导电类型阱区222插入第二导电类型体区221内，另一端与源极金属层252连接。导电栓塞260的一端插入第一多晶硅体232内，另一端也与源极金属层252连接。
在一实施例中，第一氧化层231为第一氧化硅层，第二氧化层234为第二氧化硅层。在一实施例中，隔离结构233为第三氧化层，第三氧化层可为第三氧化硅层。在一实施例中，层间介质层240为第四氧化层，第四氧化层可为第四氧化硅层。
在一实施例中，如图3所示，第二导电类型体区221内形成有第二导电类型阱区223，第二导电类型阱区223的掺杂浓度高于第二导电类型体区221。源极250延伸至第二导电类型阱区223内，具体可为源极引出结构251的一端延伸至第二导电类型阱区223内，即源极引出结构251的一端被第二导电类型阱区223包围，另一端与源极金属层252连接。通过采用较高浓度的第二导电类型阱区与源极引出结构连接，使得源极与第二导电类型体区形成较好的欧姆接触，从而减小导通电阻。
如图4所示为一实施例中半导体器件沿图3中C-C’横向剖面的剖面图，沟槽包括位于一侧的第一沟槽区域M和位于另一侧的第二沟槽区域N，第一多晶硅体232(图4未示出)从第一沟槽区域M内引出导电栓塞260，第二多晶硅体235从第二沟槽区域N内引出栅极280，即栅极280与导电栓塞260在沟槽内错开设置。第二导电类型体区222引出源极250且源极250位于导电栓塞260的一侧。结合图5a和图5b所示，图5a为半导体器件沿图4中D-D’纵向剖面的剖面图，即图5a为源极和导电栓塞引出区域对应的半导体器件结构，图5b为半导体器件沿E-E’纵向剖面的剖面图，即图5b为栅极引出区域对应的半导体器件结构。源极250包含源极金属层252和源极引出结构251，栅极280包括栅极金属层282和栅极引出结构281，栅极引出结构281的一端与栅极金属层282连接，另一端穿过层间介质层240与第二多晶硅体235连接。在一实施例中，具体为源极引出结构251与导电栓塞260设置在同侧，栅极引出结构281设置在另一侧，栅极引出结构281与导电栓塞260相互错开，避免电极间距太近而容易出现寄生电容。结合图5c所示为半导体器件沿图4中F-F’纵向剖面的剖面图，图5c也为半导体器件沿图5a中F-F’纵向剖面以及沿图5b中F-F’纵向剖面的剖面图，栅极引出结构和导电栓塞260错开设置，也方便源极金属层252和栅极金属层282的错开设置，源极金属层设置于源极引出结构和导电栓塞260的同侧，方便与源极引出结构和导电栓塞260连接，栅极金属层282设置于栅极引出结构的同侧，方便与栅极引出结构连接。
在一实施例中，如图4所示，第二沟槽区域N内的第二多晶硅体235形成于沟槽侧壁上且并未填满第二沟槽区域N内的沟槽，即第二沟槽区域N内还包括层间介质层240，层间介质层240填充于沟槽内，第二多晶硅体235包围层间介质层240，第二沟槽区域N内的层间介质层240两侧的第二多晶硅体235均引出栅极。在一实施例中，第一沟槽区域M的沟槽宽度和第二沟槽区域的沟槽宽度一致，在导电栓塞260两侧的沟槽侧壁上形成等厚的第二多晶硅体235，并在导电栓塞260的两侧的第二多晶硅体235上均引出栅极280。
如图6所示为另一实施例中半导体器件沿图3中C-C’横向剖面的剖面图，在本实施例中，第二沟槽区域N内的沟槽宽度小于第一沟槽区域M内的沟槽宽度，第二沟槽区域N内的第二多晶硅体235填满第二沟槽区域N内的沟槽，第二多晶硅体235引出栅极280。在沟槽内形成第二氧化层234后，往沟槽内淀积第二多晶硅体235，由于第一沟槽区域M内的沟槽宽度较大，在第一沟槽区域M内，仅在沟槽侧壁形成有第二多晶硅体235，但是第二多晶硅体235并未填满第一沟槽区域M内的沟槽，而在第二沟槽区域N处，由于第二沟槽区域N的沟槽宽度较小，该区域的沟槽被第二多晶硅体235填满。如图7a为半导体器件沿图6中G-G’剖面的剖面图，对应的区域为第二沟槽区域N的剖面图，隔离结构233上部的沟槽被第二多晶硅体235填满。如图7b所示为半导体器件沿图6中H-H’剖面的剖面图，第二沟槽区域内的沟槽深度d2小于第一沟槽区域内的沟槽深度d1。由于在沟槽刻蚀过程中，刻蚀深度与刻蚀宽度存在一定的关系，刻蚀宽度越窄，则刻蚀深度越浅，在本实施例中，由于第二沟槽区域N的沟槽宽度较小，因此第二沟槽区域N的沟槽深度也较浅。
在一实施例中，第二沟槽区域N的沟槽深度可根据具体情况调节，沟槽深度不同，则对应区域的沟槽内的半导体器件结构也会不同，在本申请中，沟槽内的第一沟槽区域M的半导体器件基本相同，但是第二沟槽区域N的半导体器件可根据需要进行不同的设置。在一实施例中，如图8a所示，进一步减小第二沟槽区域的沟槽深度，则沟槽内可不包含第一多晶硅体，沟槽底部填充隔离结构233，隔离结构233上形成第二多晶硅体235并在第二多晶硅体235和沟槽侧壁之间形成第二氧化层234。在另一实施例中，如图8b所示，再进一步减小第二沟槽区域N的沟槽深度，则沟槽内可不包含第一多晶硅体和隔离结构，只填充第二多晶硅体235以及在第二多晶硅体235和沟槽侧壁之间形成第二氧化层234。
本申请还公开了一种半导体器件制备方法，在一实施例中，如图9所示，该制备方法包括以下步骤：
步骤S100：提供第一导电类型半导体衬底。
步骤S200：在所述半导体衬底上表层形成分离栅结构，具体包括：
步骤S210：在所述衬底上开设沟槽。
在一实施例中，在半导体衬底200上形成有图案化掩膜层后对衬底进行深反应离子刻蚀，在衬底上刻蚀出沟槽。在一实施例中，掩膜层可为氮化硅层和氧化硅层。在一实施例中，半导体衬底200包括半导体基底210和自半导体基底外延生长形成的外延层220，沟槽具体开设于外延层上且沟槽的底端位于外延层220内。
步骤S220：在所述沟槽侧壁形成第一氧化层。
在一实施例中，通过热氧化工艺在沟槽侧壁形成一层第一氧化层231，第一氧化层231形成在沟槽侧壁，沟槽并未被第一氧化层231填满。
步骤S230：在所述沟槽底部形成第一多晶硅体。
在一实施例中，可先将沟槽内填满第一多晶硅体232，再通过回蚀方式刻蚀掉沟槽上部的第一多晶硅体，保留沟槽底部的第一多晶硅体232。
步骤S240：刻蚀掉位于所述第一多晶硅体上部沟槽侧壁上的第一氧化层。
步骤S250：在所述多晶硅体和所述第一氧化层上形成隔离结构。
在一实施例中，隔离结构可为第三氧化层，隔离结构并未填满沟槽，隔离结构以淀积方式形成，形成隔离结构后的半导体器件如图10a所示。
步骤S260：在所述隔离结构上方的沟槽侧壁上形成第二氧化层。
在一实施例中，通过热氧化工艺在沟槽侧壁形成一层第二氧化层234，第二氧化层234仅形成于沟槽侧壁，并未填满沟槽。在一实施例中，刻蚀沟槽使用的掩膜层在步骤S260之前被去除，因此在步骤S260中进行热氧化时，也会在外延层220表面形成一层第二氧化层，且通过热氧化工艺不会在隔离结构233上形成第二氧化层234，第二氧化层仅形成于沟槽侧壁和外延层表面。
步骤S270：在所述第二氧化层上形成第二多晶硅体，且所述第二多晶硅体未填满所述沟槽。
在一实施例中，通过淀积工艺在沟槽内部的第二氧化层234和隔离结构233上形成一层第二多晶硅体235，且第二多晶硅体235并未填满沟槽，同时也会在沟槽外部的第二氧化层上形成一层第二多晶硅体235，形成的半导体器件如图10b所示。
步骤S280：对所述第二多晶硅体进行刻蚀以去除底部的第二多晶硅体并保留侧壁的第二多晶硅体。
在一实施例中，通过各向异性刻蚀，向下刻蚀掉沟槽底部的第二多晶硅体并保留侧壁的第二多晶硅体235。在一实施例中，外延层表面也形成有第二氧化层和第二多晶硅体时，也需要将外延层表面的第二多晶硅体刻蚀掉，仅保留沟槽侧壁处的第二多晶硅体，形成的半导体器件结构如图10c所示，此时，第一多晶硅体232与第二多晶硅体235通过隔离结构233隔离，分离栅结构形成。
步骤S300：对所述衬底的上表层进行掺杂形成与所述第二氧化层接触的第二导电类型体区。
在一实施例中，衬底200包含基底210和外延层220，对外延层220进行掺杂形成与沟槽侧壁第二氧化层234接触的第二导电类型体区221，即第二导电类型体区221位于外延层220的上表层。在一实施例中，当外延层上表面上还保留有第二氧化层234时，对第二氧化层进行图案化处理，并以上表面的第二氧化层为掩膜层对外延层220进行掺杂形成第二导电类型体区221。
步骤S400：对所述第二导电类型体区进行掺杂形成与所述第二氧化层接触的第一导电类型阱区。
在一实施例中，对第二导电类型体区221进行掺杂形成与沟槽侧壁处的第二氧化层234接触的第一导电类型阱区222。
步骤S500：在所述第一导电类型阱区和所述分离栅结构的表面形成层间介质层并在所述沟槽内填充所述层间介质层。
在一实施例中，在第一导电类型阱区222和分离栅结构的表面形成层间介质层240并在沟槽内填充层间介质层240，即在半导体器件表面淀积一层层间介质层，形成的半导体器件结构如图10d所示。
步骤S600：形成导电栓塞，所述导电栓塞穿透所述沟槽内的层间介质层和隔离结构并延伸至所述第一多晶硅体内部，所述导电栓塞和所述第二多晶硅体通过所述层间介质层隔离。
在一实施例中，依次对第二多晶硅体235中间的层间介质层240、隔离结构233进行深槽刻蚀并刻蚀部分第一多晶硅体232，即在分离栅结构中形成一沟槽并通入导电材料形成导电栓塞260，导电栓塞260和第二多晶硅体235通过层间介质层240隔离，形成后的半导体器件如图10e所示。
步骤S700：引出源极、栅极和漏极，所述源极穿透所述第一导电类阱区并延伸至所述第二导电类型体区，所述源极与所述导电栓塞连接，所述栅极穿透所述层间介质层并与所述第二多晶硅体连接，所述漏极形成于所述第一导电类型衬底的下表面。
在一实施例中，源极包含源极引出结构251和源极金属层252，栅极包括栅极引出结构和栅极金属层，可在步骤S600中形成源极引出结构251和栅极引出结构。源极金属引出结构251的一端穿透第一导电类型阱区并与第二导电类型体区221接触，另一端与源极金属层252连接，由于引出源极，导电栓塞260具体为源极金属层252连接。
在一实施例中，在步骤S400中，在形成第二导电类型体区221后，还对所述第二导电类型体区221进行掺杂形成浓度更高的第二导电类型阱区223，源极250具体为与第二导电类型阱区223结构连接，形成的半导体器件如图10f所示。
如图4所示为一实施例中半导体器件沿图3中C-C’横向剖面的剖面图，沟槽包括位于一侧的第一沟槽区域M和位于另一侧的第二沟槽区域N，第一多晶硅体232(图4未示出)从第一沟槽区域M内引出导电栓塞260，第二多晶硅体235从第二沟槽区域N内引出栅极280，即栅极280与导电栓塞260在沟槽中错开设置。第二导电类型体区222引出源极250且源极250位于导电栓塞260的一侧。
由于在沟槽刻蚀过程中，刻蚀深度与刻蚀宽度存在一定的关系，刻蚀宽度越窄，则刻蚀深度越浅，可通过改变沟槽的宽度调节沟槽的深度，使第二沟槽区域N的沟槽深度小于第一沟槽区域M的沟槽深度。在一实施例中，如图8a所示，进一步减小第二沟槽区域N的沟槽深度，则沟槽内可不包含第一多晶硅体，沟槽底部填充隔离结构233，隔离结构233上形成第二多晶硅体235并在第二多晶硅体235和沟槽侧壁之间形成第二氧化层234。在另一实施例中，如图8b所示，再进一步减小第二沟槽区域N的沟槽深度，则沟槽内可不包含第一多晶硅体和隔离结构，只填充第二多晶硅体235以及在第二多晶硅体235和沟槽侧壁之间形成第二氧化层234。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：
第一导电类型半导体衬底；
第二导电类型体区，形成于所述衬底的上表层；
第一导电类型阱区，形成于所述第二导电类型体区的表层；
分离栅结构，开设有穿透所述第一导电类型阱区和所述第二导电类型体区并延伸至所述衬底的沟槽，所述分离栅结构包括：
第一多晶硅体，形成于所述沟槽底部，所述第一多晶硅体与所述沟槽的底壁和侧壁之间形成有第一氧化层；
第二多晶硅体，形成于所述沟槽的顶部侧壁上且未填满所述沟槽，所述第二多晶硅体与所述沟槽的侧壁之间形成有第二氧化层；
隔离结构，形成于所述第一多晶硅体和所述第二多晶硅体之间以隔离所述第一多晶硅体和所述第二多晶硅体；
层间介质层，形成于所述第一导电类型阱区和所述分离栅结构的表面并填充于所述沟槽内；
源极，穿透所述层间介质层和所述第一导电类阱区并延伸至所述第二导电类型体区；
导电栓塞，穿透所述沟槽内部的层间介质层和隔离结构并延伸至所述第一多晶硅体内部，所述导电栓塞与所述源极连接，所述第二多晶硅体与所述导电栓塞通过所述层间介质层隔离；
栅极，穿透所述层间介质层与所述第二多晶硅体连接；
漏极，形成于所述第一导电类型衬底下表面。
2.如权利要求1所述的半导体器件，其特征在于，所述第二多晶硅体至少部分位于所述第一多晶硅体的正上方以覆盖所述第一多晶硅体的部分顶面。
3.如权利要求1所述的半导体器件，其特征在于，所述第二导电类型体区内形成有第二导电类型阱区，所述第二导电类型阱区掺杂浓度高于所述第二导电类型体区的掺杂浓度，所述源极延伸至所述第二导电类型阱区内。
4.如权利要求1所述的半导体器件，其特征在于，所述沟槽包括位于一侧的第一沟槽区域和位于另一侧的第二沟槽区域，所述第一多晶硅体从所述第一沟槽区域内引出所述导电栓塞，所述第二多晶硅体从所述第二沟槽区域内引出所述栅极，所述第二导电类型体区引出所述源极且所述源极位于所述导电栓塞的一侧。
5.如权利要求4所述的半导体器件，其特征在于，所述第二沟槽区域内的第二多晶硅体形成于所述沟槽的侧壁上且并未填满所述第二沟槽区域内的沟槽，所述层间介质层填充于所述沟槽内，所述第二沟槽区域内的位于所述层间介质层两侧的第二多晶硅体均引出所述栅极。
6.如权利要求4所述的半导体器件，其特征在于，所述第二沟槽区域内的沟槽宽度小于所述第一沟槽区域内的沟槽宽度，所述第二沟槽区域内的第二多晶硅体填满所述第二沟槽区域内的沟槽，所述第二多晶硅体引出所述栅极。
7.如权利要求4所述的半导体器件，其特征在于，所述第二沟槽区域内的的沟槽深度小于所述第一沟槽区域内的沟槽深度。
8.一种半导体器件制作方法，其特征在于，包括：
提供第一导电类型半导体衬底；
在所述衬底上形成分离栅结构，包括：
在所述衬底上开设沟槽；
在所述沟槽侧壁形成第一氧化层；
在所述沟槽底部形成第一多晶硅体；
刻蚀掉位于所述第一多晶硅体上部沟槽侧壁上的第一氧化层；
在所述多晶硅体和所述第一氧化层上形成隔离结构；
在所述隔离结构上方的沟槽侧壁上形成第二氧化层；
在所述第二氧化层和所述隔离结构上形成第二多晶硅体，且所述第二多晶硅体未填满所述沟槽；
对所述第二多晶硅体进行刻蚀以去除沟槽底部的第二多晶硅体并保留沟槽侧壁的第二多晶硅体；
对所述衬底的上表层进行掺杂形成与所述第二氧化层接触的第二导电类型体区；
对所述第二导电类型体区进行掺杂形成与所述第二氧化层接触的第一导电类型阱区；
在所述第一导电类型阱区和所述分离栅结构的表面形成层间介质层并在所述沟槽内填充所述层间介质层；
形成导电栓塞，所述导电栓塞穿透所述沟槽内部的层间介质层和隔离结构并延伸至所述第一多晶硅体内部，所述导电栓塞和所述第二多晶硅体通过所述层间介质层隔离；
引出源极、栅极和漏极，所述源极穿透所述第一导电类阱区并延伸至所述第二导电类型体区，所述源极与所述导电栓塞连接，所述栅极穿透所述层间介质层并与所述第二多晶硅体连接，所述漏极形成于所述第一导电类型衬底的下表面。
9.如权利要求8所述的半导体器件制备方法，其特征在于，所述沟槽包括位于一侧的第一沟槽区域和位于另一侧的第二沟槽区域，所述第一多晶硅体从所述第一沟槽区域内引出所述导电栓塞，所述第二多晶硅体从所述第二沟槽区域内引出所述栅极，所述第二导电类型体区引出所述源极且所述源极位于所述导电栓塞的一侧。
10.如权利要求9所述的半导体器件制备方法，其特征在于，通过控制所述沟槽宽度调节所述沟槽深度，使所述第二沟槽区域内的沟槽深度小于所述第一沟槽区域内的沟槽深度。
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Application publication date: 20200526

Assignee: WUXI CHINA RESOURCES HUAJING MICROELECTRONICS Co.,Ltd.

Assignor: CSMC TECHNOLOGIES FAB2 Co.,Ltd.

Contract record no.: X2024980005462

Denomination of invention: Semiconductor devices and semiconductor device preparation methods

Granted publication date: 20211221

License type: Common License

Record date: 20240509