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TW201719817A - 半導體記憶裝置及其製造方法 - Google Patents

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TW201719817A
TW201719817A TW105121816A TW105121816A TW201719817A TW 201719817 A TW201719817 A TW 201719817A TW 105121816 A TW105121816 A TW 105121816A TW 105121816 A TW105121816 A TW 105121816A TW 201719817 A TW201719817 A TW 201719817A
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Inventor
Hironobu Hamanaka
Original Assignee
Toshiba Kk
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Abstract

根據實施形態，半導體記憶裝置具備：基板；積層體，其係配置於上述基板上，且具有隔著絕緣層積層而成之複數個電極層；第1半導體膜，其係一體地配置於上述積層體內及上述基板內；第1絕緣膜，其係配置於上述積層體內及上述基板內，且具有電荷累積膜；及第2半導體膜，其係配置於上述積層體內及上述基板內。上述第1半導體膜具有：第1半導體部，其係配置於上述積層體內，且沿上述積層體之積層方向延伸；及第2半導體部，其係配置於上述基板內，且與上述基板相接。第1絕緣膜具有：第1絕緣部，其係配置於上述第1半導體部與上述複數個電極層之間，沿上述積層方向延伸，且具有與上述第2半導體部相接之下表面；及第2絕緣部，其係配置於上述基板內，隔著上述第2半導體部而與上述第1絕緣部相隔，且與上述基板及上述第2半導體部相接。上述第2半導體膜具有：第3半導體部，其係配置於上述第1半導體部與上述第1絕緣部之間，沿上述積層方向延伸，且具有較上述第1絕緣部之上述下表面之高度更低之下表面；及第4半導體部，其係配置於上述基板內，與上述第3半導體部及上述基板相隔，且配置於上述第2半導體部與上述第2絕緣部之間。

Description

半導體記憶裝置及其製造方法 [相關申請案]
本申請享有以美國臨時專利申請62/256,425號(申請日：2015年11月17日)及美國專利申請15/056,066號(申請日：2016年2月29日)為基礎申請之優先權。本申請藉由參照該等基礎申請而包含基礎申請之全部內容。
實施形態係關於一種半導體記憶裝置及其製造方法。
已提出有一種設置著隔著絕緣層積層而成之複數個記憶胞之三維結構之半導體記憶裝置。
於此種記憶裝置中，穩定之胞元電流之供給作為課題被列舉。
本發明之實施形態係提供一種能夠進行穩定之胞元電流供給之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：基板；積層體，其係配置於上述基板上，且具有隔著絕緣層積層而成之複數個電極層；第1半導體膜，其係一體地配置於上述積層體內及上述基板內；第1絕緣膜，其係配置於上述積層體內及上述基板內，且具有電荷累積膜；及第2半導體膜，其係配置於上述積層體內及上述基板內。上述第1半導體膜具有：第1半導體部，其係配置於上述積層體內，且沿上述積層體之積層方向延伸；及第2半導體部，其係配置於上述基板內，且與上 述基板相接。第1絕緣膜具有：第1絕緣部，其係配置於上述第1半導體部與上述複數個電極層之間，沿上述積層方向延伸，且具有與上述第2半導體部相接之下表面；及第2絕緣部，其係配置於上述基板內，隔著上述第2半導體部而與上述第1絕緣部相隔，且與上述基板及上述第2半導體部相接。上述第2半導體膜具有：第3半導體部，其係配置於上述第1半導體部與上述第1絕緣部之間，沿上述積層方向延伸，且具有較上述第1絕緣部之上述下表面之高度更低之下表面；及第4半導體部，其係配置於上述基板內，與上述第3半導體部及上述基板相隔，且配置於上述第2半導體部與上述第2絕緣部之間。
1‧‧‧記憶胞陣列
10‧‧‧基板
10d‧‧‧損傷部
10n‧‧‧半導體部
15‧‧‧積層體
20‧‧‧通道體
20a‧‧‧第1半導體部
20b‧‧‧第2半導體部
20u‧‧‧第2半導體部之下表面
20t‧‧‧第2半導體部之階差部
21‧‧‧覆蓋膜
21a、21sa‧‧‧第3半導體部
21b、21sb‧‧‧第4半導體部
21s‧‧‧覆蓋膜
21u‧‧‧第3半導體部之下表面
21t‧‧‧覆蓋膜之階差部
30‧‧‧記憶體膜
30a‧‧‧第1絕緣部
30b‧‧‧第2絕緣部
30u‧‧‧第1絕緣部之下表面
30t‧‧‧階差部
31‧‧‧穿隧絕緣膜
32‧‧‧電荷累積膜
33‧‧‧阻擋膜
34‧‧‧頂蓋膜
35‧‧‧阻擋絕緣膜
40、42‧‧‧絕緣層
50‧‧‧核絕緣膜
50a‧‧‧氣隙
61‧‧‧犧牲層
71‧‧‧導電膜
72‧‧‧絕緣膜
BL‧‧‧位元線
Cc‧‧‧接觸部
CL‧‧‧柱狀部
LI‧‧‧配線層
MC‧‧‧記憶胞
MH‧‧‧孔
MHs、MHt‧‧‧階差部
SL‧‧‧源極層
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
WL‧‧‧電極層
圖1係第1實施形態之記憶胞陣列之示意立體圖。
圖2係第1實施形態之半導體記憶裝置之示意剖視圖。
圖3A係第1實施形態之柱狀部之放大示意剖視圖，圖3B係第1實施形態之半導體記憶裝置之示意剖視圖。
圖4A~圖8B係表示第1實施形態之半導體記憶裝置之製造方法之示意剖視圖。
圖9A及圖9B係第2實施形態之半導體記憶裝置之示意剖視圖。
圖10A~圖11B係表示第2實施形態之半導體記憶裝置之製造方法之示意剖視圖。
(第1實施形態)
參照圖1及圖2對本實施形態之記憶胞陣列1之構成例進行說明。
圖1係本實施形態之記憶胞陣列1之示意立體圖。再者，於圖1中，為使圖便於觀察，而將積層體上之絕緣層等之圖示省略。
於圖1中，將相對於基板10之主面平行且相互正交之2方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z 方向(積層方向)。
圖2係本實施形態之半導體記憶裝置之示意剖視圖。再者，於圖2中，將上層配線之圖示省略。
如圖1及圖2所示，記憶胞陣列1具有積層體15、複數個柱狀部CL、配線層LI、及上層配線。於圖1中表示位元線BL與源極層SL作為上層配線。
於基板10上配置有積層體15。積層體15具有複數個電極層WL、複數個絕緣層40、源極側選擇閘極SGS、及汲極側選擇閘極SGD。
複數個電極層WL係隔著複數個絕緣層40積層而成。複數個絕緣層40例如具有氣隙(空隙)。再者，圖中所示之電極層WL之積層數係為一例，且電極層WL之積層數為任意。
於基板10上隔著絕緣層40配置有源極側選擇閘極SGS。於積層體15之最上層配置有汲極側選擇閘極SGD。於源極側選擇閘極SGS與汲極側選擇閘極SGD之間配置有複數個電極層WL。
電極層WL包含金屬。電極層WL例如包含鎢、鉬、氮化鈦及氮化鎢中之至少任一者，亦可包含矽或金屬矽化物。源極側選擇閘極SGS及汲極側選擇閘極SGD包含與電極層WL相同之材料。
汲極側選擇閘極SGD及源極側選擇閘極SGS之相當於1層之厚度通常厚於電極層WL之相當於1層之厚度，但亦可為相同程度或者略薄。再者，各選擇閘極(SGD、SGS)亦可並非配置1層而配置複數層。再者，此處之“厚度”表示積層體15之積層方向(Z方向)之厚度。
於積層體15內配置有沿Z方向延伸之複數個柱狀部CL。柱狀部CL係配置為例如圓柱或者橢圓柱狀。複數個柱狀部CL係配置為例如鋸齒格子狀。或者，複數個柱狀部CL亦可沿著X方向及Y方向配置為正方格子狀。柱狀部CL係與基板10電性地連接。
以下，使用圖2之示意剖視圖對柱狀部CL及配線層LI之結構進行 說明。如圖2所示，柱狀部CL具有通道體20(第1半導體膜)、覆蓋膜21(第2半導體膜)、記憶體膜30(第1絕緣膜)、及核絕緣膜50(第2絕緣膜)。於電極層WL與通道體20之間配置有記憶體膜30，且於通道體20與記憶體膜30之間配置有覆蓋膜21。例如亦可於通道體20與覆蓋膜21之間配置未圖示之氧化膜。
記憶體膜30係將覆蓋膜21、通道體20及核絕緣膜50包圍。記憶體膜30、覆蓋膜21、通道體20及核絕緣膜50係沿著Z方向延伸。於通道體20之內側配置有核絕緣膜50。
通道體20及覆蓋膜21係例如將矽作為主成分之矽膜，且例如包含多晶矽。核絕緣膜50例如包含氧化矽膜，亦可具有氣隙。
如圖1所示，於積層體15內配置有沿X方向及Z方向延伸之配線層LI，從而將相鄰之積層體15分離。進而再者，於記憶胞陣列1之周邊，複數條配線層LI同樣地亦沿Y方向延伸(對於Y方向未進行圖示)。即，自上方觀察記憶胞陣列1，配線層LI成為設置成矩陣狀之結構。因此，積層體15成為藉由配線層LI分斷成矩陣狀之結構。
如圖2所示，配線層LI具有導電膜71、及絕緣膜72。於配線層LI之側壁配置有絕緣膜72。於該絕緣膜72之內側配置有導電膜71。
配線層LI之下端係與基板10之半導體部10n相接。配線層LI能夠經由基板10而與柱狀部CL內之通道體20電性地連接。配線層LI之上端經由接觸部CI而與源極層SL電性地連接。
於積層體15上配置有複數條位元線BL(例如金屬膜)。複數條位元線BL係於X方向上分別相隔，且沿Y方向延伸。各條位元線BL經由配線層LI而與自Y方向上相隔之各個區域中逐個選擇之複數個通道體20連接。
通道體20之上端係經由接觸部Cc而與位元線BL電性地連接。通道體20之下端係與基板10相接。
於柱狀部CL之上端部配置有汲極側選擇電晶體STD，且於下端部配置有源極側選擇電晶體STS。
記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS係能夠使電流於積層體15之積層方向(Z方向)上流動之縱型電晶體。
各選擇閘極SGD、SGS係作為各選擇電晶體STD、STS之閘極電極(控制閘極)發揮功能。於各選擇閘極SGD、SGS各自與通道體20之間配置有作為各選擇電晶體STD、STS之閘極絕緣膜發揮功能之絕緣膜(記憶體膜30)。
於汲極側選擇電晶體STD與源極側選擇電晶體STS之間配置有將各層電極層WL設為控制閘極之複數個記憶胞MC。
該等複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS藉由通道體20而串聯連接，構成1個記憶體字串。該記憶體字串於相對於X-Y面平行之面方向上配置為例如鋸齒格子狀，藉此，將複數個記憶胞MC沿X方向、Y方向及Z方向三維地配置。
本實施形態之半導體記憶裝置能夠電性且自由地進行資料之抹除、寫入，且即便切斷電源，亦可保持記憶內容。
參照圖3A對本實施形態之記憶胞MC之例進行說明。
圖3A係本實施形態之柱狀部CL之一部分之放大示意剖視圖。
記憶胞MC例如為電荷捕獲(charge trap)型，且具有電極層WL、記憶體膜30、覆蓋膜21、通道體20、及核絕緣膜50。
記憶體膜30具有電荷累積膜32、穿隧絕緣膜31、及阻擋絕緣膜35。穿隧絕緣膜31係與覆蓋膜21相接地配置。電荷累積膜32係配置於阻擋絕緣膜35與穿隧絕緣膜31之間。
通道體20係作為記憶胞MC中之通道發揮功能，電極層WL係作為記憶胞MC之控制閘極發揮功能。電荷累積膜32係作為資料記憶層發揮功能，且累積自通道體20注入之電荷。阻擋絕緣膜35係防止累積於 電荷累積膜32中之電荷向電極層WL擴散。即，於通道體20與各電極層WL之交叉部分，形成有控制閘極將通道之周圍包圍之結構之記憶胞MC。
阻擋絕緣膜35具有例如頂蓋膜34及阻擋膜33。阻擋膜33係配置於頂蓋膜34與電荷累積膜32之間。阻擋膜33為例如氧化矽膜。
頂蓋膜34係與電極層WL相接地配置。頂蓋膜34包含介電常數高於阻擋膜33之膜。
藉由將頂蓋膜34與電極層WL相接地配置，能夠抑制抹除時自電極層WL注入之反向穿隧電子，從而能夠提高電荷阻擋性。
電荷累積膜32具有複數個捕獲電荷之捕獲點。電荷累積膜32例如包含氮化矽膜及氧化鉿中之至少任一者。
穿隧絕緣膜31係於電荷自通道體20注入至電荷累積膜32時，或累積於電荷累積膜32之電荷向通道體20擴散時成為電位障壁。穿隧絕緣膜31例如包含氧化矽膜。
或者，作為穿隧絕緣膜31，亦可使用由一對氧化矽膜夾住氮化矽膜之結構之積層膜(ONO膜)。若使用ONO膜作為穿隧絕緣膜31，則與氧化矽膜之單層相比，能夠於低電場中進行抹除動作。
參照圖3B對本實施形態之半導體記憶裝置之構成例進行說明。
圖3B係圖2所示之虛線部中之示意剖視圖。
如圖3B所示，通道體20具有各自一體地配置之第1半導體部20a及第2半導體部20b。第1半導體部20a係配置於積層體15內，且沿Z方向延伸。
第2半導體部20b係配置於基板10內，且與基板10相接。第2半導體部20b具有與基板10相接之階差部20t、及與記憶體膜30相接之下表面20u。藉由將階差部20t配置於基板10內，能夠抑制將下述記憶體膜30之一部分去除時之偏差。又，能夠增大通道體20與基板10相接之面 積，從而能夠增加胞元電流。
如下述製造方法所示，例如作為通道體20，使用對非晶矽進行加熱處理(結晶退火)而形成之多晶矽。此時，配置於基板10附近之第2半導體部20b使基板10之結晶結構繼續結晶。另一方面，與基板10隔開之第1半導體部20a例如使覆蓋膜21之結晶結構繼續結晶。
即，於進行非晶矽之結晶退火時，因非晶矽所配置之場所不同，故所形成之結晶結構不同。此處，基板10為單晶，因此靠近基板10之非晶矽進行單晶化或者大致接近單晶之多晶化之可能性較高。另一方面，與基板10隔開之非晶矽進行單晶化之可能性較低，而進行多晶化(多晶矽化)之可能性較高。
因此，第2半導體部20b具有與基板10之結晶結構(此處為單晶)大致相等之結晶結構(第2結晶結構)。另一方面，第1半導體部20a具有與基板10之結晶結構不同之結晶結構(第1結晶結構)。關於該等複數個結晶結構，亦於下述製造方法之說明中進行詳述。再者，所謂“第2結晶結構”係表示單晶之結晶結構及以單晶為主之結晶結構中之任一者，所謂“第1結晶結構”係表示多晶之結晶結構及以多晶為主之結晶結構中之任一者。
記憶體膜30具有分別相隔地配置之第1絕緣部30a、及第2絕緣部30b。第1絕緣部30a係配置於第1半導體部20a與複數個電極層WL之間，且沿Z方向延伸。第1絕緣部30a具有與第2半導體部20b相接之下表面30u。下表面30u係配置為基板10之與積層體15相接之面之高度以下之高度。下表面30u、與基板10和積層體15相接之面之高度之間之距離例如為10nm以下。此處所謂“高度”係表示Z方向之高度，且表示其位置隨著自基板10朝向積層體15而增高。
第2絕緣部30b係配置於基板10內。第2絕緣部30b係與基板10及第2半導體部20b之下表面20u相接。第1絕緣部30a係隔著第2半導體部 20b而與第2絕緣部30b相隔。
第2半導體部20b之階差部20t係配置為第1絕緣部30a之下表面30u之高度與第2半導體部20b之下表面20u之高度之間之高度。又，自Z方向觀察，階差部20t與第1絕緣部30a之下表面30u重合。
第1絕緣部30a之側面係與例如相較階差部20t更上方之第2半導體部20b之側面成同一平面。第2絕緣部30b之側面係以與例如階差部20t以下之第2半導體部20b之側面成同一平面。
覆蓋膜21具有分別相隔地配置之第3半導體部21a及第4半導體部21b。第3半導體部21a係配置於第1半導體部20a與第1絕緣部30a之間，且沿Z方向延伸。
第3半導體部21a具有與第2半導體部20b相接之下表面21u。第3半導體部21a之下表面21u係配置為第1絕緣部30a之下表面30u之高度與階差部20t之高度之間之高度。又，第1絕緣部30a之下表面30u係配置為基板10之和積層體15相接之面之高度、與第3半導體部21a之下表面21u之高度之間之高度。藉由該構成，而於下述製造步驟中，能夠於與基板10之與積層體15相接之面接近之位置形成通道體20，從而能夠實現胞元電流提昇。
第4半導體部21b係配置於基板10內，且配置於第2半導體部20b與第2絕緣部30b之間。第4半導體部21b係隔著第2半導體部20b而與第3半導體部21a及基板10相隔。第4半導體部21b之側面被第2絕緣部30b及第2半導體部20b包圍。
核絕緣膜50係一體地配置於通道體20之內側。核絕緣膜50係隔著通道體20而與覆蓋膜21相隔。
參照圖4A~圖8B對本實施形態之半導體記憶裝置之製造方法之例進行說明。
圖4B、圖5B及圖6B分別為圖4A、圖5A及圖6A之一部分之放大 示意剖視圖。
首先，於基板10上形成元件分離區域後，形成周邊電晶體(未圖示)。
繼而，如圖4A所示，於基板10上形成絕緣層40。於絕緣層40上隔著複數個絕緣層40積層複數個犧牲層61(複數個第1層)。藉此，形成積層體15。於積層體15上形成絕緣層42。
犧牲層61包含例如氮化矽膜。絕緣層40包含例如氧化矽膜。
其後，形成將絕緣層42及積層體15貫通而到達基板10內之孔MH。作為形成孔MH之方法，例如使用藉由未圖示之遮罩RIE(Reactive Ion Etching，反應性離子蝕刻)法。於孔MH之側面，露出有積層體15之側面(複數個犧牲層61之側面及複數個絕緣層40之側面)及基板10。於孔MH之底面露出基板10。
例如，於形成孔MH時之RIE法中使用碳氟系之氣體。此時，如圖4B所示，於在孔MH露出之基板10之表面附近形成損傷部10d。損傷部10d表示因氟化碳之影響而劣化之部分，例如表示基板10內包含雜質之狀態。
繼而，如圖5A所示，使於孔MH之側面露出之積層體15之側面後退(post clean，後清洗)。藉此，於基板10之與積層體15相接之面形成階差部MHs。
自Z方向觀察，相較階差部MHs更上方之孔MH之最大徑大於相較階差部MHs更下方之孔MH之最大徑。此時，如圖5B所示，階差部MHs形成於基板10之側面上所形成之損傷部10d上。
其後，如圖6A所示，使階差部MHs及孔MH底面後退。藉此，於相較基板10之與積層體15相接之面之高度更低之高度形成階差部MHt。
此時，將基板10去除之量少於形成上述孔MH時將積層體15及基 板10去除之量。因此，使階差部MHt後退之深度方向之偏差小於最初形成孔MH底部之深度方向之偏差。藉此，於在孔MH內形成下述通道體20時，能夠抑制與基板10之側面相接之部分之偏差，從而能夠供給穩定之胞元電流。
又，作為使階差部MHt及孔MH底面後退之方法，例如使用藉由Cl2氣體之RIE法。於使用Cl2氣體之情形時，與上述使用碳氟系之氣體之情況相比，能夠抑制基板10之表面之劣化。因此，於使階差MHt及孔MH底面後退時，不會於基板10之表面附近重新形成損傷部10d。
進而，如圖6B所示，藉由上述使用Cl2氣體之RIE法而使階差部MHt及孔MH底面後退，藉此能夠將形成孔MH時所形成之損傷部10d之一部分去除。
尤其能夠將與基板10之和積層體15相接之面接近之損傷部10d去除。藉此，能夠抑制由損傷部10d產生電子捕獲。因此，能夠抑制基板10表面上之電阻，從而提高胞元電流。
再者，損傷部10d殘留於階差部MHt之下方，但因其係遠離基板10上表面之區域，故而殘留之損傷部10d對胞元電流之影響較小。
如圖7A所示，於孔MH之側壁(側面、底面)形成圖3A所示之具有電荷累積膜32之記憶體膜30。記憶體膜30係共形地形成於孔MH內。
相較階差部MHt更上方之記憶體膜30之最大徑大於階差部MHt以下之記憶體膜30之最大徑。於階差部MHt之高度與基板10之和積層體15相接之面之高度之間形成記憶體膜30之階差部30t。於階差部30t之高度為基板10之與積層體15相接之面之高度以上之情形時，於下述將記憶體膜30去除之步驟中，甚至將積層體15內之記憶體膜30去除之可能性增高，從而裝置特性變差。因此，較理想為階差部30t之高度為相較積層體15更下方之高度。
繼而，於記憶體膜30之內側形成覆蓋膜21s。覆蓋膜21s例如為非 晶矽等矽系之非晶質膜。
自Z方向觀察，形成於相較階差部30t更上方之覆蓋膜21s之最大徑C1大於形成於階差部30t以下之覆蓋膜21s之最大徑C2。又，形成於積層體15內之覆蓋膜21s之於Y方向(第1方向)上之厚度D1為最大徑C2除以2所得之值以上。藉此，將覆蓋膜21s填充至階差部30t以下之記憶體膜30之內側。此時，並未填充覆蓋膜21s之孔MH內空間之底面高度高於階差部30t之高度。
其後，如圖7B所示，使形成於孔MH內之空間底面之覆蓋膜21s後退。此時，記憶體膜30之側面於孔MH內之空間露出。作為使覆蓋膜21s後退之方法，例如使用利用未圖示之遮罩之RIE法。
藉此，覆蓋膜21s上下分離而形成第3半導體部21sa及第4半導體部21sb。於與記憶體膜30之階差部30t相接之部分形成第3半導體部21sa之下表面21u。
自Z方向觀察，第3半導體部21sa之最大內徑C3為第4半導體部21sb之最大徑C2以上。又，Y方向上之階差部MHt之寬度D2為第3半導體部21sa之厚度I1以上。此時，若使覆蓋膜21s沿Z方向後退，則可使記憶體膜30之側面於孔MH內之空間之側面露出。記憶體膜30之側面於第3半導體部21sa與第4半導體部21sb之間之孔MH內之空間露出。
其後，如圖8A所示，藉由孔MH內之空間而將記憶體膜30去除。於包含階差部MHt之基板10之側面於孔MH內之空間露出之前去除記憶體膜30。此時，記憶體膜30上下分離，形成第1絕緣部30a及第2絕緣部30b。
第1絕緣部30a之下表面30u形成為基板10之和積層體15相接之面之高度與第3半導體部21sa之下表面21u之高度之間之高度。第3半導體部21sa之下表面21u形成為第1絕緣部30a之下表面30u之高度與階差 部MHt之高度之間之高度。藉此，於形成下述通道體20時，能夠供給穩定之胞元電流。
例如，於使上述覆蓋膜21s後退時，存在於孔MH內之空間中，並未露出記憶體膜30之側面而僅露出記憶體膜30之下端部之情況。於此情形時，為了使基板10側面於孔MH內之空間露出，而將記憶體膜30自記憶體膜30之下端部去除至積層體15之下表面附近為止。此時，由於是從記憶體膜30之下端部朝向較高之位置進行去除，故而與從記憶體膜30之側面去除時相比，記憶體膜30之去除量增多。隨著記憶體膜30之去除量增多，形成記憶體膜30之下表面30u之Z方向之位置之偏差增大。
若形成記憶體膜30之下表面30u之位置之偏差增大，則例如下表面30u形成於較基板10之與積層體15相接之面過低之位置之可能性增高。此時，此後形成之通道體20與基板10之上表面之間之距離變長，從而容易於其間之基板10內產生寄生電阻。藉此，存在使胞元電流降低之可能性。即，隨著下表面30u之位置之偏差增大，基板10之上表面至與通道體20相接之面之距離之偏差增大之可能性增高，因此胞元電流之偏差增大。
再者，若形成記憶體膜30之下表面30u之位置之偏差增大，則例如下表面30u形成於積層體15內之可能性增高。此時，存在此後形成之通道體20與電極層WL或源極側選擇閘極SGS短路之可能性。即，隨著記憶體膜30之下表面30u之位置之偏差增大，通道體20於積層體15內短路之可能性增高，從而存在使裝置之特性降低之可能性。
另一方面，根據本實施形態，自記憶體膜30之側面主要沿厚度方向(XY方向)進行去除。此時，與自下端部將記憶體膜30去除之情況相比，可減少記憶體膜30之去除量。因此，能夠抑制形成記憶體膜30之下表面30u之位置之偏差。藉此，於將記憶體膜30去除後之部分形 成通道體20時，能夠抑制通道體20之與基板10相接之面之面積、通道體20至基板10之與積層體15相接之面之距離等之偏差。即，能夠抑制胞元電流之偏差，從而能夠供給穩定之胞元電流。
於藉由上述步驟而將記憶體膜30之側面去除時，於孔MH內之空間露出第2絕緣部30b及第4半導體部21sb。第4半導體部21sb係與第2絕緣部30b相接且被包圍。此時，第4半導體部21sb由第2絕緣部30b固定，從而能夠抑制第4半導體部21sb之廢品化。
例如，於第2絕緣部30b並未形成於第4半導體部21sb之周圍之情形時，第4半導體部21sb未被固定於孔MH內而成為廢品，從而存在招致裝置不良之可能性。
相對於此，根據本實施形態，將第4半導體部21sb固定於孔MH內。藉此，能夠抑制第4半導體部21sb廢品化，從而能夠提高裝置之良品率。
作為去除圖8A所示之記憶體膜30之方法，例如使用相對於矽選擇比較高之條件之各向同性蝕刻。作為各向同性蝕刻，例如亦可使用實施多次將蝕刻劑反應及低溫之加熱處理(例如200℃左右)設為1次循環之蝕刻之方法(例如Siconi ProcessTM等)。該蝕刻中使用例如氨(NH3)及三氟化氮(NF3)之氣體種類。除此以外，亦可使用例如使用熱磷酸等之濕式蝕刻法。
繼而，如圖8B所示，於孔MH內一體地形成通道體20s。通道體20s係與基板10相接，且具有階差部20st。通道體20s例如為非晶矽等矽系之非晶質膜。
於高於階差部20st之位置，通道體20s與第1絕緣部30a之下表面30u以及第3半導體部21sa之側面及下表面20u相接。於低於階差部20st之位置，通道體20s與第2絕緣部30a之上表面以及第4半導體部21sb之側面及上表面相接。
其後，如圖3B所示，將通道體20s及覆蓋膜21s進行加熱處理(結晶退火)。藉此，形成結晶所得之通道體20及覆蓋膜21。此時，於通道體20形成積層體15內所形成之第1半導體部20a及基板10內所形成之第2半導體部20b。第1半導體部20a及第2半導體部20b係一體地形成。第1半導體部20a例如具有與第2半導體部20b所具有之結晶結構(第2結晶結構)不同之結晶結構(第1結晶結構)。
通道體20所具有之第2半導體部20b之一部分係與基板10相接地形成。至少第2半導體部20b之與基板10相接之部分能夠藉由固相磊晶生長等而使基底基板10之結晶結構繼續結晶。即，若基板10為單晶，則第2半導體部20b之與基板10相接之部分亦能夠被單晶化。
較理想為形成於基板10內之第2半導體部20b具有一體地單晶化所得或者單晶成為主導之第2半導體部20b。於此情形時，例如第2半導體部20b整體之結晶結構為單晶之結晶結構。
然而，實際上並不限定於如上所述之單晶化。即，第2半導體部20b亦可混合存在單晶化之部分與接近單晶之多晶之部分。但，於此情形時，第2半導體部20b整體之結晶結構成為以單晶為主之結晶結構。此處，所謂“以單晶為主之結晶結構”係表示例如第2半導體部20b之特定之膜厚(例如15nm左右)之70%以上為單晶之區域。
另一方面，於與基板10相隔之通道體20及覆蓋膜21，基板10之未到達來自矽之固相生長之部分不進行單晶化，但藉由上述加熱處理(結晶退火)而成為包含數10nm~200nm左右之微晶之結構之多晶矽。將與該基板10相隔且多晶矽化所得之通道體20之部分表示為第1半導體部20a。於此情形時，第1半導體部20a整體之結晶結構為多晶之結晶結構。
然而，實際上並不限定於第1半導體部20a全部被多晶化。即，第1半導體部20a亦可混合存在多晶化所得之部分及單晶化所得之部分。 於此情形時，第1半導體部20a整體之結晶結構係以多晶為主之結晶結構。此處，所謂“以多晶為主之結晶結構”係表示例如第1半導體部20a之特定之膜厚(例如15nm左右)之70%以上為多晶之區域。
再者，第1半導體部20a之微晶並不僅自基板10側形成，亦自例如與氧化膜(記憶體膜30)相接之覆蓋膜21之側面形成，且使覆蓋膜21之結晶結構繼續進行結晶。
再者，微晶之尺寸例如可藉由使用X射線繞射法、EBSD(Electron Back Scatter Diffraction Patterns，背向電子散射繞射圖)、TEM(Transmission Electron Microscope，透射式電子顯微鏡)等進行測定。
繼而，如圖3B所示，於通道體20之內側形成核絕緣膜50。藉此，形成柱狀部CL。
其後，於積層體15內形成狹縫，且經由狹縫將複數個犧牲層61去除。於複數個犧牲層61被去除之部分形成圖1及圖2所示之複數個電極層WL、源極側選擇閘極SGS及汲極側選擇閘極SGD。
繼而，於狹縫內形成絕緣膜72及導電膜71，從而形成配線層LI。於配線層LI及柱狀部CL上形成接觸部CI、Cc。其後，形成上層配線等，從而形成本實施形態之半導體記憶裝置。
再者，亦可使用首先形成電極層WL、源極側選擇閘極SGS及汲極側選擇閘極SGD而代替形成犧牲層61之方法。
再者，上述各最大徑C1、C2、最大內徑C3、厚度D1及寬度D2分別相當於圖3B中之第3半導體部21a之最大徑、第4半導體部21b之最大徑、第3半導體部21a之最大內徑、第3半導體部21a之厚度及階差部20t之寬度。
即，自Z方向觀察，第3半導體部21a之最大徑C1及最大內徑C3大於第4半導體部21b之最大徑C2。Y方向上之第3半導體部21a之厚度D1 為第4半導體部21b之最大徑C2除以2所得之值以上。於Y方向上，階差部MHt之寬度D2為第3半導體部21a之厚度D1以上。
以上，根據本實施形態，能夠抑制通道體20之與基板10相接之部分之偏差，從而能夠供給穩定之胞元電流。
(第2實施形態)
參照圖9A，對本實施形態中之半導體記憶裝置之構成例進行說明。
於本實施形態中，與上述實施形態之主要差異為通道體及覆蓋膜之形狀。因此，關於與上述實施形態相同之部分，省略一部分之說明。
如圖9A所示，第2絕緣部30b及第4半導體部21b具有以Z方向為中心軸之中空圓柱狀。第4半導體部21b係配置於第2絕緣部30b之內側。
第2半導體部20b具有配置於相較第2絕緣部30b更下方之下表面20u。第2半導體部20b之下表面20u係與基板10相接。
第2絕緣部30b及第4半導體部21b配置為第2半導體部20b之階差部20t之高度與下表面20u之高度之間之高度。第2半導體部20b係隔著第4半導體部21b之內側自積層體15下至下表面20u為止一體地配置。
第2半導體部20b係與第4半導體部21b之上表面、下表面及側面相接，且與第2絕緣部30b之上表面及下表面相接。
第2絕緣部30b之側面與例如階差部20t以下之第2半導體部20b之側面形成同一平面。
再者，如圖9B所示，例如於第2半導體部20b之內側，除核絕緣膜50以外，亦可配置氣隙50a。氣隙50a例如配置於相較第4半導體部21b配置於更下方之第2半導體部20b之內側。
參照圖10A~圖11B，對本實施形態之半導體記憶裝置之製造方法之例進行說明。
於本實施形態之半導體記憶裝置之製造方法中，形成階差部MHt之前之步驟與圖4A~圖6B所示之步驟相同，因此省略說明。
如圖10A所示，於孔MH之側壁形成記憶體膜30。記憶體膜30係共形地形成於孔MH內。
相較階差部MHt更上方之記憶體膜30之最大徑大於階差部MHt以下之記憶體膜30之最大徑。於階差部MHt之高度與基板10之和積層體15相接之面之高度之間形成記憶體膜30之階差部30t。
繼而，於記憶體膜30之內側形成覆蓋膜21s。覆蓋膜21s例如為非晶矽等矽系之非晶質膜。
自Z方向觀察，形成於相較階差部30t更上方之覆蓋膜21s之最大徑C4大於形成於階差部30t以下之覆蓋膜21s之最大徑C5。再者，形成於積層體15內之覆蓋膜21s於Y方向上之厚度D3小於最大徑C5除以2所得之值。
藉此，於階差部30t以下之記憶體膜30之內側，未被填充覆蓋膜21s而殘留著孔MH內之空間。於孔MH內之空間之最大徑出現變化之高度形成覆蓋膜21s之階差部21t。孔MH內之空間之底面高度低於階差部30t之高度。
如圖10B所示，使形成於階差部21t及孔MH之底面之覆蓋膜21s後退，使記憶體膜30之側面及下端部於孔MH內之空間露出。作為使覆蓋膜21s後退之方法，使用例如利用未圖示之遮罩之RIE法。
藉此，覆蓋膜21s上下地分離，形成第3半導體部21sa及第4半導體部21sb。第3半導體部21sa及第4半導體部21sb例如具有以Z方向為中心軸之中空圓柱狀。於與記憶體膜30之階差部30t相接之部分形成第3半導體部21sa之下表面21u。
自Z方向觀察，第3半導體部21sa之最大內徑C6為第4半導體部21sb之最大徑C5以上。再者，Y方向上之階差部MHt之寬度D4為第3 半導體部21sa之厚度D3以上。此時，若使覆蓋膜21s沿Z方向後退，則於孔MH內之空間之側面露出記憶體膜30之側面，且於孔MH內之空間之底面露出記憶體膜30之下端部。
即，於滿足上述最大徑C5與最大內徑C6之關係、及厚度D3與寬度D4之關係時，即便於並未將覆蓋膜21s填充於階差部30t以下之記憶體膜30之內側之情形時，亦可使記憶體膜30之側面於孔MH內之空間露出。因此，能夠極薄地形成覆蓋膜21s之厚度D3，從而能夠實現裝置微細化。並且，隨著裝置微細化，能夠減少記憶體膜30之去除量。因此，能夠抑制記憶體膜30之去除量之偏差，從而能夠供給穩定之胞元電流。
記憶體膜30之側面係於第3半導體部21sa與第4半導體部21sb之間之孔MH內之空間露出。
其後，如圖11A所示，將於孔MH內之空間露出之記憶體膜30之側面及下端部側去除。藉此，於孔MH內之空間之底面及側面露出包含階差部MHt之基板10。此時，記憶體膜30上下地分離，形成第1絕緣部30a及第2絕緣部30b。
第1絕緣部30a之下表面30u形成為基板10之與積層體15相接之面之高度與第3半導體部21sa之下表面21u之高度之間之高度。第3半導體部21sa之下表面21u形成為第1絕緣部30a之下表面30u之高度與階差部MHt之高度之間之高度。藉此，與上述實施形態同樣地，能夠供給穩定之胞元電流。
於孔MH內之空間露出第2絕緣部30b及第4半導體部21sb。第2絕緣部30b及第4半導體部21sb係與孔MH之底面相隔。
第2絕緣部30b係與孔MH之側壁(基板10)相接地被包圍。又，第4半導體部21sb係與第2絕緣部30b相接地被包圍。此時，第4半導體部21sb由第2絕緣部30b固定，第2絕緣部30b由基板10固定，從而能夠抑 制第4半導體部21sb及第2絕緣部30b廢品化。因此，能夠提高裝置之良品率。
作為將記憶體膜30去除之方法，與上述實施形態同樣地，例如使用各向同性蝕刻。除此以外，例如亦可使用濕式蝕刻法。
如圖11B所示，於孔MH內一體地形成通道體20s。通道體20s係與於孔MH側壁露出之基板10之側面及底面相接，且具有階差部20st。
於高於階差部20st之位置，通道體20s與第1絕緣部30a之下表面30u以及第3半導體部21sa之側面及下表面20u相接。
於低於階差部20st之位置，通道體20s與第4半導體部21sb之上表面、下表面及側面相接。通道體20s係與第2絕緣部30a之上表面及下表面相接。通道體20s具有形成於相較第2絕緣部30及第4半導體部21sb更下方之下表面20u。通道體20a之下表面係與基板10相接。
其後，與上述實施形態同樣地將通道體20s及覆蓋膜21s進行加熱處理。藉此，形成結晶所得之通道體20及覆蓋膜21。
繼而，如圖9A所示，於通道體20之內側形成核絕緣膜50。藉此，形成柱狀部CI。此時，如圖9B所示，例如亦可於第4半導體部21b之內側將通道體20封閉，形成氣隙50a。
其後，於積層體15內形成狹縫，且經由狹縫將複數個犧牲層61去除。於複數個犧牲層61去除所得之部分形成圖1及圖2所示之複數個電極層WL、源極側選擇閘極SGS及汲極側選擇閘極SGD。
繼而，於狹縫內形成絕緣膜72及導電膜71，從而形成配線層LI。於配線層LI及柱狀部CL上形成接觸部CI、Cc。其後，形成上層配線等，從而形成本實施形態之半導體記憶裝置。
再者，亦可使用首先形成電極層WL、源極側選擇閘極SGS及汲極側選擇閘極SGD而代替形成犧牲層61之方法。
又，上述各最大徑C4、C5、最大內徑C6、厚度D3及寬度D4分別 相當於圖9A中之第3半導體部21a之最大徑、第4半導體部21b之最大徑、第3半導體部21a之最大內徑、第3半導體部21a之厚度及階差部20t之厚度。
即，自Z方向觀察，第3半導體部21a之最大徑C4及最大內徑C6大於第4半導體部21b之最大徑C5。Y方向上之第3半導體部21a之厚度D3小於第4半導體部21b之最大徑C5除以2所得之值。於Y方向上，階差部MHt之寬度D4為第3半導體部21a之厚度D3以上。
以上，根據本實施形態，可與上述實施形態同樣地抑制通道體20之與基板10相接之部分之偏差，從而能夠供給穩定之胞元電流。
又，與上述實施形態同樣地形成階差部MHt。藉此，能夠容易地實施將記憶體膜30自側面去除之步驟。
並且，形成階差部MHt時之Z方向之精度高於形成將積層體15貫通而到達至基板10之孔MH時之Z方向之精度。藉此，能夠高精度地抑制於孔MH露出之記憶體膜30之側面之位置，從而能夠供給穩定之胞元電流。
進而，藉由形成階差部MHt，能夠於形成孔MH時將形成於基板10表面之損傷部10d之一部分去除。藉此，能夠供給穩定之胞元電流。
已對本發明之若干實施形態進行了說明，但上述複數個實施形態係作為例而提出，並非意圖限定發明之範圍。上述複數個新穎之實施形態能夠以其它各種方式加以實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。上述複數個實施形態或其變化包含於發明之範圍或主旨中，並且包含於請求項之範圍中記載之發明與其均等之範圍內。
10‧‧‧基板
20a(20)‧‧‧第1半導體部(通道體)
20b(20)‧‧‧第2半導體部(通道體)
20u‧‧‧第2半導體部之下表面
20t‧‧‧第2半導體部之階差部
21a(21)‧‧‧第3半導體部(覆蓋膜)
21b(21)‧‧‧第4半導體部(覆蓋膜)
21u‧‧‧第3半導體部之下表面
30a(30)‧‧‧第1絕緣部(記憶體膜)
30b(30)‧‧‧第2絕緣部(記憶體膜)
30u‧‧‧第1絕緣部之下表面
40‧‧‧絕緣層
50‧‧‧核絕緣膜
CL‧‧‧柱狀部
MC‧‧‧記憶胞
SGS‧‧‧源極側選擇閘極
WL‧‧‧電極層

Claims (20)

  1. 一種半導體記憶裝置，其具備：基板；積層體，其配置於上述基板上，且具有隔著絕緣層積層而成之複數個電極層；第1半導體膜，其係一體地配置於上述積層體內及上述基板內，且具有：配置於上述積層體內且沿上述積層體之積層方向延伸之第1半導體部，及配置於上述基板內且與上述基板相接之第2半導體部；第1絕緣膜，其係配置於上述積層體內及上述基板內，具有電荷累積膜，且具有：配置於上述第1半導體部與上述複數個電極層之間、沿上述積層層方向延伸、且具有與上述第2半導體部相接之下表面之第1絕緣部，及配置於上述基板內、隔著上述第2半導體部而與上述第1絕緣部相隔、且與上述基板及上述第2半導體部相接之第2絕緣部；以及第2半導體膜，其係配置於上述積層體內及上述基板內，且具有：配置於上述第1半導體部與上述第1絕緣部之間、沿上述積層方向延伸、且具有相較上述第1絕緣部之上述下表面之高度更低之下表面之第3半導體部；及配置於上述基板內、且與上述第3半導體部及上述基板相隔、且配置於上述第2半導體部與上述第2絕緣部之間之第4半導體部。
  2. 如請求項1之半導體記憶裝置，其中上述第2半導體部具有配置為上述第1絕緣部之上述下表面之高度、與上述第2半導體部之和上述第2絕緣部相接之面之高度之間之高度之階差部。
  3. 如請求項2之半導體記憶裝置，其中自上述積層方向觀察，上述 階差部與上述第1絕緣部之上述下表面重合。
  4. 如請求項2之半導體記憶裝置，其中上述第3半導體部之上述下表面配置為上述第1絕緣部之上述下表面之高度、與上述階差部之高度之間之高度。
  5. 如請求項2之半導體記憶裝置，其中於與上述積層方向相交之第1方向上，上述第2半導體部之上述階差部之寬度為上述第3半導體部之厚度以上。
  6. 如請求項1之半導體記憶裝置，其中自上述積層方向觀察，上述第3半導體部之最大內徑大於上述第4半導體部之最大徑。
  7. 如請求項1之半導體記憶裝置，其中上述第1絕緣部之上述下表面配置為上述基板之和上述積層體相接之面之高度、與上述第3半導體部之上述下表面之高度之間之高度。
  8. 如請求項1之半導體記憶裝置，其中上述第4半導體部由上述第2絕緣部包圍。
  9. 如請求項1之半導體記憶裝置，其中上述第4半導體部由上述第2半導體部包圍。
  10. 如請求項1之半導體記憶裝置，其中與上述積層方向相交之第1方向上之上述第3半導體部之厚度係自上述積層方向觀察為上述第4半導體部之最大徑除以2所得之值以上。
  11. 如請求項1之半導體記憶裝置，其中上述第2絕緣部係與上述第2半導體部之下表面相接。
  12. 如請求項1之半導體記憶裝置，其中與上述積層方向相交之第1方向上之上述第3半導體部之厚度係自上述積層方向觀察未達上述第4半導體部之最大徑除以2所得之值。
  13. 如請求項1之半導體記憶裝置，其中上述第2半導體膜具有配置於較上述第2絕緣部更下方之下表面。
  14. 如請求項1之半導體記憶裝置，其中上述第4半導體部具有中空圓柱狀，且於上述第4半導體部之內側配置有上述第2半導體部。
  15. 如請求項1之半導體記憶裝置，其中上述第2半導體部係與上述第4半導體部之上表面、下表面及側面相接。
  16. 如請求項1之半導體記憶裝置，其中上述第2半導體部係與上述第2絕緣部之上表面及下表面相接。
  17. 如請求項1之半導體記憶裝置，其更具備配置於上述第2半導體部之內側之氣隙。
  18. 一種半導體記憶裝置之製造方法，其具備如下步驟：於基板上形成具有隔著絕緣層積層而成之複數個第1層之積層體；形成貫通上述積層體而到達上述基板之孔；使於上述孔之側面露出之積層體之側面後退；使上述孔之底部後退，於上述孔內形成上述基板之階差部；於包含上述階差部之上述孔之內壁，形成包含電荷累積膜之第1絕緣膜；於上述第1絕緣膜之內側，形成第2半導體膜；將上述第2半導體膜之一部分去除，使上述第1絕緣膜於上述孔內之空間露出；將於上述孔內之空間露出之上述第1絕緣膜去除，使上述階差部於上述孔內之空間露出；及於上述第2半導體膜之內側及上述階差部上，一體地形成第1半導體膜。
  19. 如請求項18之半導體記憶裝置之製造方法，其中使上述第1絕緣膜於上述孔內之空間露出之步驟具有如下步驟：使形成於上述 階差部之高度與上述第2半導體膜之下表面之高度之間之上述第2半導體膜殘留，且使上述第2半導體膜分離。
  20. 如請求項19之半導體記憶裝置之製造方法，其中使上述第1絕緣膜於上述孔內之空間露出之步驟，具有將上述第2半導體膜之下表面去除之步驟。
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