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CN106711147A - 半导体存储装置及其制造方法 - Google Patents

半导体存储装置及其制造方法 Download PDF

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CN106711147A
CN106711147A CN201610631403.5A CN201610631403A CN106711147A CN 106711147 A CN106711147 A CN 106711147A CN 201610631403 A CN201610631403 A CN 201610631403A CN 106711147 A CN106711147 A CN 106711147A
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semiconductor
film
insulating
substrate
semiconductor portion
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滨中启伸
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Original Assignee
Toshiba Corp
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Abstract

本案发明涉及一种半导体存储装置及其制造方法。半导体存储装置具备：衬底；积层体，配置在衬底上，且具有隔着绝缘层堆叠而成的多个电极层；第1半导体膜，一体地配置在积层体内及衬底内；第1绝缘膜，配置在积层体内及衬底内，且具有电荷存储膜；及第2半导体膜，配置在积层体内及衬底内。第1半导体膜具有：第1半导体部，配置在积层体内；及第2半导体部，配置在衬底内。第1绝缘膜具有：第1绝缘部，配置在第1半导体部与多个电极层之间；及第2绝缘部，配置在衬底内。第2半导体膜具有：第3半导体部，配置在第1半导体部与第1绝缘部之间；及第4半导体部，配置在衬底内。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享有以美国临时专利申请62/256,425号(申请日：2015年11月17日)及美国专利申请15/056,066号(申请日：2016年2月29日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
已提出有一种设置着隔着绝缘层堆叠而成的多个存储单元的三维结构的半导体存储装置。
在此种存储装置中，稳定的单元电流的供给作为课题被列举。
发明内容
本发明的实施方式提供一种能够进行稳定的单元电流供给的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：衬底；积层体，配置在所述衬底上，且具有隔着绝缘层堆叠而成的多个电极层；第1半导体膜，一体地配置在所述积层体内及所述衬底内；第1绝缘膜，配置在所述积层体内及所述衬底内，且具有电荷存储膜；及第2半导体膜，配置在所述积层体内及所述衬底内。所述第1半导体膜具有：第1半导体部，配置在所述积层体内，且沿所述积层体的堆叠方向延伸；及第2半导体部，配置在所述衬底内，且与所述衬底相接。第1绝缘膜具有：第1绝缘部，配置在所述第1半导体部与所述多个电极层之间，沿所述堆叠方向延伸，且具有与所述第2半导体部相接的下表面；及第2绝缘部，配置在所述衬底内，隔着所述第2半导体部而与所述第1绝缘部相隔，且与所述衬底及所述第2半导体部相接。所述第2半导体膜具有：第3半导体部，配置在所述第1半导体部与所述第1绝缘部之间，沿所述堆叠方向延伸，且具有比所述第1绝缘部的所述下表面的高度低的下表面；及第4半导体部，配置在所述衬底内，与所述第3半导体部及所述衬底相隔，配置在所述第2半导体部与所述第2绝缘部之间。
附图说明
图1是第1实施方式的存储单元阵列的示意立体图。
图2是第1实施方式的半导体存储装置的示意剖视图。
图3A是第1实施方式的柱状部的放大示意剖视图，图3B是第1实施方式的半导体存储装置的示意剖视图。
图4A及4B、5A及5B、6A及6B、7A及7B、8A及8B是表示第1实施方式的半导体存储装置的制造方法的示意剖视图。
图9A及图9B是第2实施方式的半导体存储装置的示意剖视图。
图10A及10B、11A及11B是表示第2实施方式的半导体存储装置的制造方法的示意剖视图。
具体实施方式
(第1实施方式)
参照图1及图2对本实施方式的存储单元阵列1的构成例进行说明。
图1是本实施方式的存储单元阵列1的示意立体图。此外，在图1中，为了使图便于观察，而将积层体上的绝缘层等的图示省略。
在图1中，将相对于衬底10的主面平行并且相互正交的2方向设为X方向及Y方向，将相对于这些X方向及Y方向这两方向正交的方向设为Z方向(堆叠方向)。
图2是本实施方式的半导体存储装置的示意剖视图。此外，在图2中，将上层布线的图示省略。
如图1及图2所示，存储单元阵列1具有积层体15、多个柱状部CL、布线层LI、及上层布线。在图1中表示位线BL与源极层SL作为上层布线。
在衬底10上配置着积层体15。积层体15具有多个电极层WL、多个绝缘层40、源极侧选择栅极SGS、及漏极侧选择栅极SGD。
多个电极层WL是隔着多个绝缘层40堆叠而成。多个绝缘层40例如具有气隙(空隙)。此外，图中所示的电极层WL的堆叠数为一例，且电极层WL的堆叠数为任意。
在衬底10上隔着绝缘层40配置着源极侧选择栅极SGS。在积层体15的最上层配置着漏极侧选择栅极SGD。在源极侧选择栅极SGS与漏极侧选择栅极SGD之间配置着多个电极层WL。
电极层WL包含金属。电极层WL例如包含钨、钼、氮化钛及氮化钨中的至少任一个，也可以包含硅或金属硅化物。源极侧选择栅极SGS及漏极侧选择栅极SGD包含与电极层WL相同的材料。
漏极侧选择栅极SGD及源极侧选择栅极SGS的相当于1层的厚度通常厚于电极层WL相当于1层的厚度，但也可以为相同程度或者略薄。此外，各选择栅极(SGD、SGS)也可并非为1层而配置多层。此外，此处的“厚度”表示积层体15的堆叠方向(Z方向)的厚度。
在积层体15内配置着沿Z方向延伸的多个柱状部CL。柱状部CL配置成例如圆柱或者椭圆柱状。多个柱状部CL配置成例如锯齿格子状。或者，多个柱状部CL也可以沿着X方向及Y方向配置成正方格子状。柱状部CL是与衬底10电连接。
以下，使用图2的示意剖视图对柱状部CL及布线层LI的结构进行说明。如图2所示，柱状部CL具有沟道体20(第1半导体膜)、覆盖膜21(第2半导体膜)、存储器膜30(第1绝缘膜)、及芯绝缘膜50(第2绝缘膜)。在电极层WL与沟道体20之间配置着存储器膜30，且在沟道体20与存储器膜30之间配置着覆盖膜21。例如也可以在沟道体20与覆盖膜21之间配置未图示的氧化膜。
存储器膜30将覆盖膜21、沟道体20及芯绝缘膜50包围。存储器膜30、覆盖膜21、沟道体20及芯绝缘膜50是沿着Z方向延伸。在沟道体20的内侧配置着芯绝缘膜50。
沟道体20及覆盖膜21是例如将硅作为主成分的硅膜，且例如包含多晶硅。芯绝缘膜50例如包含氧化硅膜，也可以具有气隙。
如图1所示，在积层体15内配置着沿X方向及Z方向延伸的布线层LI，而将相邻的积层体15分离。进而另外，在存储单元阵列1的周边，多条布线层LI同样地也沿Y方向延伸(对于Y方向未进行图示)。即，在从上方观察存储单元阵列1时，布线层LI成为设置成矩阵状的结构。因此，积层体15成为通过布线层LI分断成矩阵状的结构。
如图2所示，布线层LI具有导电膜71、及绝缘膜72。在布线层LI的侧壁配置着绝缘膜72。在该绝缘膜72的内侧配置着导电膜71。
布线层LI的下端是与衬底10的半导体部10n相接。布线层LI能够经由衬底10而与柱状部CL内的沟道体20电连接。布线层LI的上端经由接触部CI而与源极层SL电连接。
在积层体15上配置着多条位线BL(例如金属膜)。多条位线BL在X方向上分别相隔，且沿Y方向延伸。各条位线BL经由布线层LI而与自Y方向上相隔的各个区域中逐个选择的多个沟道体20连接。
沟道体20的上端经由接触部Cc而与位线BL电连接。沟道体20的下端与衬底10相接。
在柱状部CL的上端部配置着漏极侧选择晶体管STD，在下端部配置着源极侧选择晶体管STS。
存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS是能够使电流在积层体15的堆叠方向(Z方向)上流动的纵型晶体管。
各选择栅极SGD、SGS是作为各选择晶体管STD、STS的栅极电极(控制栅极)发挥功能。在各选择栅极SGD、SGS各自与沟道体20之间配置着作为各选择晶体管STD、STS的栅极绝缘膜发挥功能的绝缘膜(存储器膜30)。
在漏极侧选择晶体管STD与源极侧选择晶体管STS之间配置着将各层电极层WL设为控制栅极的多个存储单元MC。
这些多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS通过沟道体20而串联连接，构成1个存储器串。该存储器串在相对于X-Y面平行的面方向上配置成例如锯齿格子状，由此，将多个存储单元MC沿X方向、Y方向及Z方向三维地配置。
本实施方式的半导体存储装置能够电性且自由地进行数据的擦除、写入，且即便切断电源，也可以保持存储内容。
参照图3A对本实施方式的存储单元MC的例子进行说明。
图3A是本实施方式的柱状部CL的一部分的放大示意剖视图。
存储单元MC例如为电荷捕获(charge trap)型，且具有电极层WL、存储器膜30、覆盖膜21、沟道体20、及芯绝缘膜50。
存储器膜30具有电荷存储膜32、隧道绝缘膜31、及块绝缘膜35。隧道绝缘膜31是与覆盖膜21相接地配置。电荷存储膜32是配置在块绝缘膜35与隧道绝缘膜31之间。
沟道体20是作为存储单元MC中的沟道发挥功能，电极层WL是作为存储单元MC的控制栅极发挥功能。电荷存储膜32是作为数据存储层发挥功能，且存储从沟道体20注入的电荷。块绝缘膜35是防止存储在电荷存储膜32中的电荷向电极层WL扩散。即，在沟道体20与各电极层WL的交叉部分，形成有控制栅极将沟道的周围包围的结构的存储单元MC。
块绝缘膜35具有例如顶盖膜34及块膜33。块膜33配置在顶盖膜34与电荷存储膜32之间。块膜33为例如氧化硅膜。
顶盖膜34是与电极层WL相接地配置。顶盖膜34包含介电常数高于块膜33的膜。
通过将顶盖膜34与电极层WL相接地配置，能够抑制擦除时从电极层WL注入的反向隧道电子，从而能够提高电荷阻挡性。
电荷存储膜32具有多个捕获电荷的捕获点。电荷存储膜32例如包含氮化硅膜及氧化铪中的至少任一个。
隧道绝缘膜31在电荷从沟道体20注入至电荷存储膜32时，或存储在电荷存储膜32的电荷向沟道体20扩散时成为电位障壁。隧道绝缘膜31例如包含氧化硅膜。
或者，作为隧道绝缘膜31，也可以使用由一对氧化硅膜夹住氮化硅膜的结构的堆叠膜(ONO膜)。如果使用ONO膜作为隧道绝缘膜31，那么与氧化硅膜的单层相比，能够在低电场中进行擦除动作。
参照图3B对本实施方式的半导体存储装置的构成例进行说明。
图3B是图2所示的虚线部中的示意剖视图。
如图3B所示，沟道体20具有分别一体地配置的第1半导体部20a及第2半导体部20b。第1半导体部20a配置在积层体15内，且沿Z方向延伸。
第2半导体部20b配置在衬底10内，且与衬底10相接。第2半导体部20b具有与衬底10相接的阶差部20t、及与存储器膜30相接的下表面20u。通过将阶差部20t配置在衬底10内，能够抑制将下述存储器膜30的一部分去除时的偏差。而且，能够增大沟道体20与衬底10相接的面积，从而能够增加单元电流。
如下述制造方法所示，例如作为沟道体20，可使用对非晶硅进行加热处理(结晶退火)而形成的多晶硅。此时，配置在衬底10附近的第2半导体部20b使衬底10的结晶结构继续结晶。另一方面，与衬底10分离的第1半导体部20a例如使覆盖膜21的结晶结构继续结晶。
即，在进行非晶硅的结晶退火时，因非晶硅所配置的场所不同，所形成的结晶结构不同。此处，衬底10为单晶，因此靠近衬底10的非晶硅进行单晶化或者几乎接近单晶的多晶化的可能性较高。另一方面，与衬底10分离的非晶硅进行单晶化的可能性较低，而进行多晶化(多晶硅化)的可能性高。
因此，第2半导体部20b具有与衬底10的结晶结构(此处为单晶)几乎相等的结晶结构(第2结晶结构)。另一方面，第1半导体部20a具有与衬底10的结晶结构不同的结晶结构(第1结晶结构)。关于这些多个结晶结构，也在下述制造方法的说明中进行详述。此外，所谓“第2结晶结构”是表示单晶的结晶结构及以单晶为主的结晶结构中的任一个，所谓“第1结晶结构”是表示多晶的结晶结构及以多晶为主的结晶结构中的任一个。
存储器膜30具有分别相隔地配置的第1绝缘部30a、及第2绝缘部30b。第1绝缘部30a配置在第1半导体部20a与多个电极层WL之间，且沿Z方向延伸。第1绝缘部30a具有与第2半导体部20b相接的下表面30u。下表面30u配置成衬底10的与积层体15相接的面的高度以下的高度。下表面30u、与衬底10和积层体15相接的面的高度之间的距离例如为10nm以下。此处所谓“高度”是表示Z方向的高度，且呈现随着从衬底10朝向积层体15而位置增高。
第2绝缘部30b配置在衬底10内。第2绝缘部30b与衬底10及第2半导体部20b的下表面20u相接。第1绝缘部30a是隔着第2半导体部20b而与第2绝缘部30b相隔。
第2半导体部20b的阶差部20t配置成第1绝缘部30a的下表面30u的高度与第2半导体部20b的下表面20u的高度之间的高度。而且，从Z方向观察时，阶差部20t与第1绝缘部30a的下表面30u重合。
第1绝缘部30a的侧面呈现与例如相较阶差部20t更上方的第2半导体部20b的侧面为同一平面。第2绝缘部30b的侧面呈现与例如阶差部20t以下的第2半导体部20b的侧面为同一平面。
覆盖膜21具有分别相隔地配置的第3半导体部21a及第4半导体部21b。第3半导体部21a配置在第1半导体部20a与第1绝缘部30a之间，且沿Z方向延伸。
第3半导体部21a具有与第2半导体部20b相接的下表面21u。第3半导体部21a的下表面21u配置成第1绝缘部30a的下表面30u的高度与阶差部20t的高度之间的高度。而且，第1绝缘部30a的下表面30u配置成衬底10的和积层体15相接的面的高度、与第3半导体部21a的下表面21u的高度之间的高度。通过该构成，在下述制造步骤中，能够在与衬底10的与积层体15相接的面接近的位置形成沟道体20，从而能够实现单元电流提升。
第4半导体部21b配置在衬底10内，且配置在第2半导体部20b与第2绝缘部30b之间。第4半导体部21b是隔着第2半导体部20b而与第3半导体部21a及衬底10相隔。第4半导体部21b的侧面被第2绝缘部30b及第2半导体部20b包围。
芯绝缘膜50是一体地配置在沟道体20的内侧。芯绝缘膜50是隔着沟道体20而与覆盖膜21相隔。
参照图4A～图8B对本实施方式的半导体存储装置的制造方法的例子进行说明。
图4B、图5B及图6B分别是图4A、图5A及图6A的一部分的放大示意剖视图。
首先，在衬底10上形成元件分离区域后，形成周边晶体管(未图示)。
接着，如图4A所示，在衬底10上形成绝缘层40。在绝缘层40上隔着多个绝缘层40堆叠多个牺牲层61(多个第1层)。由此，形成积层体15。在积层体15上形成绝缘层42。
牺牲层61包含例如氮化硅膜。绝缘层40包含例如氧化硅膜。
其后，形成将绝缘层42及积层体15贯通而到达至衬底10内的孔MH。作为形成孔MH的方法，例如使用利用未图示的掩模RIE(Reactive Ion Etching，反应性离子刻蚀)法。在孔MH的侧面，露出有积层体15的侧面(多个牺牲层61的侧面及多个绝缘层40的侧面)及衬底10。在孔MH的底面露出衬底10。
例如，在形成孔MH时的RIE法中使用碳氟系的气体。此时，如图4B所示，于在孔MH露出的衬底10的表面附近形成损伤部10d。损伤部10d表示因氟化碳的影响而劣化的部分，例如表示衬底10内包含杂质的状态。
接着，如图5A所示，使在孔MH的侧面露出的积层体15的侧面后退(post clean，后清洗)。由此，在衬底10的与积层体15相接的面形成阶差部MHs。
在从Z方向观察时，相较阶差部MHs更上方的孔MH的最大直径大于相较阶差部MHs更下方的孔MH的最大直径。此时，如图5B所示，阶差部MHs形成在衬底10的侧面上所形成的损伤部10d上。
其后，如图6A所示，使阶差部MHs及孔MH底面后退。由此，在比衬底10的与积层体15相接的面的高度低的高度形成阶差部MHt。
此时，将衬底10去除的量少于形成上述孔MH时将积层体15及衬底10去除的量。因此，使阶差部MHt后退的深度方向的偏差小于最初形成孔MH底部的深度方向的偏差。由此，于在孔MH内形成下述沟道体20时，能够抑制与衬底10的侧面相接的部分的偏差，从而能够供给稳定的单元电流。
而且，作为使阶差部MHt及孔MH底面后退的方法，例如使用利用Cl2气体的RIE法。在使用Cl2气体的情况下，与上述使用碳氟系的气体的情况相比，能够抑制衬底10的表面的劣化。因此，在使阶差MHt及孔MH底面后退时，不会在衬底10的表面附近重新形成损伤部10d。
进而，如图6B所示，利用上述使用Cl2气体的RIE法使阶差部MHt及孔MH底面后退，由此能够将形成孔MH时所形成的损伤部10d的一部分去除。
尤其是能够将与衬底10的和积层体15相接的面接近的损伤部10d去除。由此，能够抑制由损伤部10d产生电子捕获。因此，能够抑制衬底10表面上的电阻，从而提高单元电流。
此外，损伤部10d残留在阶差部MHt的下方，但因为是远离衬底10上表面的区域，所以残留的损伤部10d对单元电流的影响小。
如图7A所示，在孔MH的侧壁(侧面、底面)形成图3A所示的具有电荷存储膜32的存储器膜30。存储器膜30共形地形成在孔MH内。
相较阶差部MHt更上方的存储器膜30的最大直径大于阶差部MHt以下的存储器膜30的最大直径。在阶差部MHt的高度与衬底10的和积层体15相接的面的高度之间形成存储器膜30的阶差部30t。在阶差部30t的高度为衬底10的与积层体15相接的面的高度以上的情况下，在下述将存储器膜30去除的步骤中，甚至将积层体15内的存储器膜30都去除的可能性增高，从而装置特性变差。因此，理想的是阶差部30t的高度为相较积层体15更下方的高度。
接着，在存储器膜30的内侧形成覆盖膜21s。覆盖膜21s例如为非晶硅等硅系的非晶质膜。
在从Z方向观察时，形成在相较阶差部30t更上方的覆盖膜21s的最大直径C1大于形成在阶差部30t以下的覆盖膜21s的最大直径C2。而且，形成在积层体15内的覆盖膜21s的在Y方向(第1方向)上的厚度D1为最大直径C2除以2所得的值以上。由此，将覆盖膜21s填充至阶差部30t以下的存储器膜30的内侧。此时，并未填充覆盖膜21s的孔MH内空间的底面高度高于阶差部30t的高度。
其后，如图7B所示，使形成在孔MH内的空间底面的覆盖膜21s后退。此时，存储器膜30的侧面在孔MH内的空间露出。作为使覆盖膜21s后退的方法，例如使用利用未图示的掩模的RIE法。
由此，覆盖膜21s上下分离而形成第3半导体部21sa及第4半导体部21sb。在与存储器膜30的阶差部30t相接的部分形成第3半导体部21sa的下表面21u。
从Z方向观察时，第3半导体部21sa的最大内径C3为第4半导体部21sb的最大直径C2以上。而且，Y方向上的阶差部MHt的宽度D2为第3半导体部21sa的厚度D1以上。此时，如果使覆盖膜21s沿Z方向后退，则可使存储器膜30的侧面在孔MH内的空间的侧面露出。存储器膜30的侧面在第3半导体部21sa与第4半导体部21sb之间的孔MH内的空间露出。
其后，如图8A所示，通过孔MH内的空间将存储器膜30去除。在包含阶差部MHt的衬底10的侧面在孔MH内的空间露出之前去除存储器膜30。此时，存储器膜30上下分离，形成第1绝缘部30a及第2绝缘部30b。
第1绝缘部30a的下表面30u形成为衬底10的和积层体15相接的面的高度与第3半导体部21sa的下表面21u的高度之间的高度。第3半导体部21sa的下表面21u形成为第1绝缘部30a的下表面30u的高度与阶差部MHt的高度之间的高度。由此，在形成下述沟道体20时，能够供给稳定的单元电流。
例如，在使上述覆盖膜21s后退时，存在在孔MH内的空间中，并未露出存储器膜30的侧面而仅露出存储器膜30的下端部的情况。在此情况下，为了使衬底10侧面在孔MH内的空间露出，而从存储器膜30的下端部至积层体15的下表面附近为止去除存储器膜30。此时，因从存储器膜30的下端部朝向较高的位置进行去除，所以与从存储器膜30的侧面去除时相比，存储器膜30的去除量增多。随着存储器膜30的去除量增多，形成存储器膜30的下表面30u的Z方向的位置的偏差增大。
如果形成存储器膜30的下表面30u的位置的偏差增大，那么例如下表面30u形成在相较衬底10的与积层体15相接的面过低的位置的可能性增高。此时，此后形成的沟道体20与衬底10的上表面之间的距离变长，从而容易在此距离间的衬底10内产生寄生电阻。由此，存在使单元电流降低的可能性。即，随着下表面30u的位置的偏差增大，衬底10的上表面至与沟道体20相接的面的距离的偏差增大的可能性增高，因此单元电流的偏差增大。
此外，如果形成存储器膜30的下表面30u的位置的偏差增大，那么例如下表面30u形成在积层体15内的可能性增高。此时，存在此后形成的沟道体20与电极层WL或源极侧选择栅极SGS短路的可能性。即，随着存储器膜30的下表面30u的位置的偏差增大，沟道体20在积层体15内短路的可能性增高，从而存在使装置的特性降低的可能性。
另一方面，根据本实施方式，而从存储器膜30的侧面主要沿厚度方向(XY方向)进行去除。此时，与从下端部将存储器膜30去除的情况相比，可减少存储器膜30的去除量。因此，能够抑制形成存储器膜30的下表面30u的位置的偏差。由此，在将存储器膜30去除后的部分形成沟道体20时，能够抑制沟道体20的与衬底10相接的面的面积、沟道体20至衬底10的与积层体15相接的面的距离等的偏差。即，能够抑制单元电流的偏差，从而能够供给稳定的单元电流。
在通过上述步骤将存储器膜30的侧面去除时，在孔MH内的空间露出第2绝缘部30b及第4半导体部21sb。第4半导体部21sb是与第2绝缘部30b相接而被包围。此时，第4半导体部21sb被第2绝缘部30b固定，从而能够抑制第4半导体部21sb的废品化。
例如，在第2绝缘部30b并未形成在第4半导体部21sb的周围的情况下，第4半导体部21sb在孔MH内未被固定而成为废品，从而存在招致装置不良的可能性。
相对于此，根据本实施方式，第4半导体部21sb被固定在孔MH内。由此，能够抑制第4半导体部21sb废品化，从而能够提高装置的良品率。
作为去除图8A所示的存储器膜30的方法，例如使用选择比高于硅的条件的各向同性刻蚀。作为各向同性刻蚀，例如也可以使用实施多次将刻蚀剂反应及低温的加热处理(例如200℃左右)设为1次循环的刻蚀的方法(例如Siconi ProcessTM等)。该刻蚀中使用例如氨(NH3)及三氟化氮(NF3)的气种。除此以外，也可以使用例如使用热磷酸等的湿式刻蚀法。
接着，如图8B所示，在孔MH内一体地形成沟道体20s。沟道体20s是与衬底10相接，且具有阶差部20st。沟道体20s例如为非晶硅等硅系的非晶质膜。
在高于阶差部20st的位置，沟道体20s与第1绝缘部30a的下表面30u以及第3半导体部21sa的侧面及下表面20u相接。在低于阶差部20st的位置，沟道体20s与第2绝缘部30a的上表面以及第4半导体部21sb的侧面及上表面相接。
其后，如图3B所示，将沟道体20s及覆盖膜21s进行加热处理(结晶退火)。由此，形成结晶所得的沟道体20及覆盖膜21。此时，在沟道体20形成积层体15内所形成的第1半导体部20a及衬底10内所形成的第2半导体部20b。第1半导体部20a及第2半导体部20b是一体地形成。第1半导体部20a例如具有与第2半导体部20b所具有的结晶结构(第2结晶结构)不同的结晶结构(第1结晶结构)。
沟道体20所具有的第2半导体部20b的一部分是与衬底10相接地形成。至少第2半导体部20b的与衬底10相接的部分能够通过固相外延生长等使基底衬底10的结晶结构继续结晶。即，如果衬底10为单晶，那么第2半导体部20b的与衬底10相接的部分也能够被单晶化。
理想的是形成在衬底10内的第2半导体部20b具有一体地单晶化所得或者单晶成为主导的第2半导体部20b。在此情况下，例如第2半导体部20b整体的结晶结构为单晶的结晶结构。
然而，实际上并不限定于如上所述的单晶化。即，第2半导体部20b也可以混合存在单晶化的部分与接近单晶的多晶的部分。但是，在此情况下，第2半导体部20b整体的结晶结构成为以单晶为主的结晶结构。此处，所谓“以单晶为主的结晶结构”是表示例如第2半导体部20b的特定的膜厚(例如15nm左右)的70％以上为单晶的区域。
另一方面，在与衬底10相隔的沟道体20及覆盖膜21，衬底10的未到达来自硅的固相生长的部分不进行单晶化，但通过所述加热处理(结晶退火)而成为包含数10nm～200nm左右的微晶的结构的多晶硅。将与该衬底10相隔且多晶硅化所得的沟道体20的部分表示为第1半导体部20a。在此情况下，第1半导体部20a整体的结晶结构为多晶的结晶结构。
然而，实际上并不限定于第1半导体部20a全部被多晶化。即，第1半导体部20a也可以混合存在多晶化所得的部分及单晶化所得的部分。在此情况下，第1半导体部20a整体的结晶结构是以多晶为主的结晶结构。此处，所谓“以多晶为主的结晶结构”是表示例如第1半导体部20a的特定的膜厚(例如15nm左右)的70％以上为多晶的区域。
另外，第1半导体部20a的微晶并不仅是从衬底10侧形成，也从例如与氧化膜(存储器膜30)相接的覆盖膜21的侧面形成，且使覆盖膜21的结晶结构继续进行结晶。
此外，微晶的尺寸例如可以通过使用X射线衍射法、EBSD(Electron Back ScatterDiffraction Patterns，电子背散射衍射图)、TEM(Transmission Electron Microscope，透射式电子显微镜)等进行测定。
接着，如图3B所示，在沟道体20的内侧形成芯绝缘膜50。由此，形成柱状部CL。
其后，在积层体15内形成狭缝，且经由狭缝将多个牺牲层61去除。在多个牺牲层61被去除的部分形成图1及图2所示的多个电极层WL、源极侧选择栅极SGS及漏极侧选择栅极SGD。
接着，在狭缝内形成绝缘膜72及导电膜71，从而形成布线层LI。在布线层LI及柱状部CL上形成接触部CI、Cc。其后，形成上层布线等，从而形成本实施方式的半导体存储装置。
此外，也可以使用首先形成电极层WL、源极侧选择栅极SGS及漏极侧选择栅极SGD而代替形成牺牲层61的方法。
另外，上述各最大直径C1、C2、最大内径C3、厚度D1及宽度D2分别相当于图3B中的第3半导体部21a的最大直径、第4半导体部21b的最大直径、第3半导体部21a的最大内径、第3半导体部21a的厚度及阶差部20t的宽度。
即，在从Z方向观察时，第3半导体部21a的最大直径C1及最大内径C3大于第4半导体部21b的最大直径C2。Y方向上的第3半导体部21a的厚度D1为第4半导体部21b的最大直径C2除以2所得的值以上。在Y方向上，阶差部MHt的宽度D2为第3半导体部21a的厚度D1以上。
以上，根据本实施方式，能够抑制沟道体20的与衬底10相接的部分的偏差，从而能够供给稳定的单元电流。
(第2实施方式)
参照图9A，对本实施方式中的半导体存储装置的构成例进行说明。
在本实施方式中，与上述实施方式的主要差异为沟道体及覆盖膜的形状。因此，关于与上述实施方式相同的部分，省略一部分的说明。
如图9A所示，第2绝缘部30b及第4半导体部21b具有以Z方向为中心轴的中空圆柱状。第4半导体部21b是配置在第2绝缘部30b的内侧。
第2半导体部20b具有配置在相较第2绝缘部30b更下方的下表面20u。第2半导体部20b的下表面20u是与衬底10相接。
第2绝缘部30b及第4半导体部21b配置成第2半导体部20b的阶差部20t的高度与下表面20u的高度之间的高度。第2半导体部20b是隔着第4半导体部21b的内侧从积层体15下至下表面20u为止一体地配置。
第2半导体部20b是与第4半导体部21b的上表面、下表面及侧面相接，且与第2绝缘部30b的上表面及下表面相接。
第2绝缘部30b的侧面与例如阶差部20t以下的第2半导体部20b的侧面形成同一平面。
此外，如图9B所示，例如在第2半导体部20b的内侧，除芯绝缘膜50以外，也可以配置气隙50a。气隙50a例如配置在相较第4半导体部21b配置在更下方的第2半导体部20b的内侧。
参照图10A～图11B，对本实施方式的半导体存储装置的制造方法的例子进行说明。
在本实施方式的半导体存储装置的制造方法中，形成阶差部MHt之前的步骤与图4A～图6B所示的步骤相同，因此省略说明。
如图10A所示，在孔MH的侧壁形成存储器膜30。存储器膜30共形地形成在孔MH内。
相较阶差部MHt更上方的存储器膜30的最大直径大于阶差部MHt以下的存储器膜30的最大直径。在阶差部MHt的高度与衬底10的和积层体15相接的面的高度之间形成存储器膜30的阶差部30t。
接着，在存储器膜30的内侧形成覆盖膜21s。覆盖膜21s例如为非晶硅等硅系的非晶质膜。
在从Z方向观察时，形成在相较阶差部30t更上方的覆盖膜21s的最大直径C4大于形成在阶差部30t以下的覆盖膜21s的最大直径C5。另外，形成在积层体15内的覆盖膜21s在Y方向上的厚度D3小于最大直径C5除以2所得的值。
由此，在阶差部30t以下的存储器膜30的内侧，未被填充覆盖膜21s而残留着孔MH内的空间。在孔MH内的空间的最大直径出现变化的高度形成覆盖膜21s的阶差部21t。孔MH内的空间的底面高度低于阶差部30t的高度。
如图10B所示，使形成在阶差部21t及孔MH的底面的覆盖膜21s后退，使存储器膜30的侧面及下端部在孔MH内的空间露出。作为使覆盖膜21s后退的方法，使用例如使用未图示的掩模的RIE法。
由此，覆盖膜21s上下地分离，形成第3半导体部21sa及第4半导体部21sb。第3半导体部21sa及第4半导体部21sb例如具有以Z方向为中心轴的中空圆柱状。在与存储器膜30的阶差部30t相接的部分形成第3半导体部21sa的下表面21u。
在从Z方向观察时，第3半导体部21sa的最大内径C6为第4半导体部21sb的最大直径C5以上。另外，Y方向上的阶差部MHt的宽度D4为第3半导体部21sa的厚度D3以上。此时，如果使覆盖膜21s沿Z方向后退，则在孔MH内的空间的侧面露出存储器膜30的侧面，且在孔MH内的空间的底面露出存储器膜30的下端部。
即，在满足上述最大直径C5与最大内径C6的关系、及厚度D3与宽度D4的关系时，即便在并未将覆盖膜21s填充在阶差部30t以下的存储器膜30的内侧的情况下，也可以使存储器膜30的侧面在孔MH内的空间露出。因此，能够极薄地形成覆盖膜21s的厚度D3，从而能够实现装置微细化。并且，随着装置微细化，能够减少存储器膜30的去除量。因此，能够抑制存储器膜30的去除量的偏差，从而能够供给稳定的单元电流。
存储器膜30的侧面是在第3半导体部21sa与第4半导体部21sb之间的孔MH内的空间露出。
其后，如图11A所示，将在孔MH内的空间露出的存储器膜30的侧面及下端部侧去除。由此，在孔MH内的空间的底面及侧面露出包含阶差部MHt的衬底10。此时，存储器膜30上下地分离，形成第1绝缘部30a及第2绝缘部30b。
第1绝缘部30a的下表面30u形成为衬底10的与积层体15相接的面的高度与第3半导体部21sa的下表面21u的高度之间的高度。第3半导体部21sa的下表面21u形成为第1绝缘部30a的下表面30u的高度与阶差部MHt的高度之间的高度。由此，与上述实施方式同样地，能够供给稳定的单元电流。
在孔MH内的空间露出第2绝缘部30b及第4半导体部21sb。第2绝缘部30b及第4半导体部21sb是与孔MH的底面相隔。
第2绝缘部30b是与孔MH的侧壁(衬底10)相接地被包围。而且，第4半导体部21sb是与第2绝缘部30b相接地被包围。此时，第4半导体部21sb由第2绝缘部30b固定，第2绝缘部30b由衬底10固定，从而能够抑制第4半导体部21sb及第2绝缘部30b废品化。因此，能够提高装置的良品率。
作为将存储器膜30去除的方法，与上述实施方式同样地，例如使用各向同性刻蚀。除此以外，例如也可以使用湿式刻蚀法。
如图11B所示，在孔MH内一体地形成沟道体20s。沟道体20s是与在孔MH侧壁露出的衬底10的侧面及底面相接，且具有阶差部20st。
在高于阶差部20st的位置，沟道体20s与第1绝缘部30a的下表面30u以及第3半导体部21sa的侧面及下表面20u相接。
在低于阶差部20st的位置，沟道体20s与第4半导体部21sb的上表面、下表面及侧面相接。沟道体20s是与第2绝缘部30a的上表面及下表面相接。沟道体20s具有形成在相较第2绝缘部30及第4半导体部21sb更下方的下表面20u。沟道体20a的下表面是与衬底10相接。
其后，与上述实施方式同样地将沟道体20s及覆盖膜21s进行加热处理。由此，形成结晶所得的沟道体20及覆盖膜21。
接着，如图9A所示，在沟道体20的内侧形成芯绝缘膜50。由此，形成柱状部CL。此时，如图9B所示，例如也可以在第4半导体部21b的内侧将沟道体20封闭，形成气隙50a。
其后，在积层体15内形成狭缝，且经由狭缝将多个牺牲层61去除。在多个牺牲层61去除所得的部分形成图1及图2所示的多个电极层WL、源极侧选择栅极SGS及漏极侧选择栅极SGD。
接着，在狭缝内形成绝缘膜72及导电膜71，从而形成布线层LI。在布线层LI及柱状部CL上形成接触部CI、Cc。其后，形成上层布线等，从而形成本实施方式的半导体存储装置。
此外，也可以使用首先形成电极层WL、源极侧选择栅极SGS及漏极侧选择栅极SGD而代替形成牺牲层61的方法。
而且，上述各最大直径C4、C5、最大内径C6、厚度D3及宽度D4分别相当于图9A中的第3半导体部21a的最大直径、第4半导体部21b的最大直径、第3半导体部21a的最大内径、第3半导体部21a的厚度及阶差部20t的厚度。
即，在从Z方向观察时，第3半导体部21a的最大直径C4及最大内径C6大于第4半导体部21b的最大直径C5。Y方向上的第3半导体部21a的厚度D3小于第4半导体部21b的最大直径C5除以2所得的值。在Y方向上，阶差部MHt的宽度D4为第3半导体部21a的厚度D3以上。
以上，根据本实施方式，可与上述实施方式同样地抑制沟道体20的与衬底10相接的部分的偏差，从而能够供给稳定的单元电流。
而且，与上述实施方式同样地形成阶差部MHt。由此，能够容易地实施将存储器膜30从侧面去除的步骤。
并且，形成阶差部MHt时的Z方向的精度高于形成将积层体15贯通而到达至衬底10的孔MH时的Z方向的精度。由此，能够高精度地抑制在孔MH露出的存储器膜30的侧面的位置，从而能够供给稳定的单元电流。
进而，通过形成阶差部MHt，能够在形成孔MH时将形成在衬底10表面的损伤部10d的一部分去除。由此，能够供给稳定的单元电流。
已对本发明的若干实施方式进行了说明，但所述多个实施方式是作为例子而提出，并非意图限定发明的范围。所述多个新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。所述多个实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。

Claims (20)

1.一种半导体存储装置，其特征在于具备：
衬底；
积层体，配置在所述衬底上，且具有隔着绝缘层堆叠而成的多个电极层；
第1半导体膜，一体地配置在所述积层体内及所述衬底内，且具有：
配置在所述积层体内且沿所述积层体的堆叠方向延伸的第1半导体部、及
配置在所述衬底内且与所述衬底相接的第2半导体部；
第1绝缘膜，配置在所述积层体内及所述衬底内，具有电荷存储膜，且具备：
配置在所述第1半导体部与所述多个电极层之间沿所述堆叠层方向延伸且具有与所述第2半导体部相接的下表面的第1绝缘部、及
配置在所述衬底内隔着所述第2半导体部而与所述第1绝缘部相隔且与所述衬底及所述第2半导体部相接的第2绝缘部；以及
第2半导体膜，配置在所述积层体内及所述衬底内，且具备：
配置在所述第1半导体部与所述第1绝缘部之间沿所述堆叠方向延伸且具有比所述第1绝缘部的所述下表面的高度低的下表面的第3半导体部；及
配置在所述衬底内且与所述第3半导体部及所述衬底相隔地配置在所述第2半导体部与所述第2绝缘部之间的第4半导体部。
2.根据权利要求1所述的半导体存储装置，其特征在于所述第2半导体部具有配置成所述第1绝缘部的所述下表面的高度与所述第2半导体部的和所述第2绝缘部相接的面的高度之间的高度的阶差部。
3.根据权利要求2所述的半导体存储装置，其特征在于从所述堆叠方向观察时，所述阶差部与所述第1绝缘部的所述下表面重合。
4.根据权利要求2所述的半导体存储装置，其特征在于所述第3半导体部的所述下表面配置成所述第1绝缘部的所述下表面的高度与所述阶差部的高度之间的高度。
5.根据权利要求2所述的半导体存储装置，其特征在于在与所述堆叠方向相交的第1方向上，所述第2半导体部的所述阶差部的宽度为所述第3半导体部的厚度以上。
6.根据权利要求1所述的半导体存储装置，其特征在于从所述堆叠方向观察时，所述第3半导体部的最大内径大于所述第4半导体部的最大直径。
7.根据权利要求1所述的半导体存储装置，其特征在于所述第1绝缘部的所述下表面配置成所述衬底的和所述积层体相接的面的高度与所述第3半导体部的所述下表面的高度之间的高度。
8.根据权利要求1所述的半导体存储装置，其特征在于所述第4半导体部由所述第2绝缘部包围。
9.根据权利要求1所述的半导体存储装置，其特征在于所述第4半导体部由所述第2半导体部包围。
10.根据权利要求1所述的半导体存储装置，其特征在于与所述堆叠方向相交的第1方向上的所述第3半导体部的厚度在从所述堆叠方向观察时为所述第4半导体部的最大直径除以2所得的值以上。
11.根据权利要求1所述的半导体存储装置，其特征在于所述第2绝缘部与所述第2半导体部的下表面相接。
12.根据权利要求1所述的半导体存储装置，其特征在于与所述堆叠方向相交的第1方向上的所述第3半导体部的厚度在从所述堆叠方向观察时小于所述第4半导体部的最大直径除以2所得的值。
13.根据权利要求1所述的半导体存储装置，其特征在于所述第2半导体膜具有相较所述第2绝缘部配置在更下方的下表面。
14.根据权利要求1所述的半导体存储装置，其特征在于所述第4半导体部具有中空圆柱状，且在所述第4半导体部的内侧配置有所述第2半导体部。
15.根据权利要求1所述的半导体存储装置，其特征在于所述第2半导体部与所述第4半导体部的上表面、下表面及侧面相接。
16.根据权利要求1所述的半导体存储装置，其特征在于所述第2半导体部与所述第2绝缘部的上表面及下表面相接。
17.根据权利要求1所述的半导体存储装置，其特征在于还具备配置在所述第2半导体部的内侧的气隙。
18.一种半导体存储装置的制造方法，其特征在于具备如下步骤：
在衬底上形成具有隔着绝缘层堆叠而成的多个第1层的积层体；
形成将所述积层体贯通而到达所述衬底的孔；
使在所述孔的侧面露出的积层体的侧面后退；
使所述孔的底部后退，在所述孔内形成所述衬底的阶差部；
在包含所述阶差部的所述孔的内壁，形成包含电荷存储膜的第1绝缘膜；
在所述第1绝缘膜的内侧，形成第2半导体膜；
将所述第2半导体膜的一部分去除，使所述第1绝缘膜在所述孔内的空间露出；
将在所述孔内的空间露出的所述第1绝缘膜去除，使所述阶差部在所述孔内的空间露出；及
在所述第2半导体膜的内侧及所述阶差部上，一体地形成第1半导体膜。
19.根据权利要求18所述的半导体存储装置的制造方法，其特征在于使所述第1绝缘膜在所述孔内的空间露出的步骤具有使形成在所述阶差部的高度与所述第2半导体膜的下表面的高度之间的所述第2半导体膜残留，且使所述第2半导体膜分离的步骤。
20.根据权利要求19所述的半导体存储装置的制造方法，其特征在于使所述第1绝缘膜在所述孔内的空间露出的步骤具有将所述第2半导体膜的下表面去除的步骤。
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