TW201703221A - 晶片封裝體及其形成方法 - Google Patents

Abstract

提供了晶片封裝體的結構及形成方法。晶片封裝體包括晶片堆疊，其包括複數個半導體晶粒。晶片封裝體還包括半導體晶片，且半導體晶片高於晶片堆疊。晶片封裝體更包括封裝層，其覆蓋晶片堆疊之頂部與側壁及半導體晶片之側壁。

Description

晶片封裝體及其形成方法

本揭露書係有關於晶片封裝體及其形成方法，且特別是有關於具有多晶片之晶片封裝體。

半導體元件被用於各種電子應用，例如個人電腦、手機、數位相機、及其他電子設備。半導體元件的製造涉及在半導體基底上依次沉積絕緣層或介電層、導電層、及半導體層，並利用微影及蝕刻製程將各種材料層圖案化，以在半導體基底上形成電路元件和構件。

半導體工業藉著持續縮小最小特徵尺寸而持續增進各種電子元件(例如，電晶體、二極體、電阻、電容等)之集成密度，其允許更多的構件整合進給定的區域。輸出/輸入(I/O)連接的數目獲顯著增加。在一些應用中，這些較小的電子元件亦使用較小的封裝體，其使用較小的區域或較低的高度。

已發展了新封裝技術來增進半導體元件之密度與功能。這些形式相對新穎的封裝技術面臨著製程挑戰。

本揭露書之實施例提供一種晶片封裝體，包括：一晶片堆疊，包括複數個半導體晶粒；一半導體晶片，其中該半導體晶片高於該晶片堆疊；以及一封裝層，覆蓋該晶片堆疊之一頂部與側壁及該半導體晶片之側壁。

本揭露書之實施例提供一種晶片封裝體，包括：一第一半導體晶片；一第二半導體晶片；以及一模塑化合物層，圍繞該第一半導體晶片及該第二半導體晶片，其中該模塑化合物層覆蓋該第一半導體晶片之一頂表面，且該模塑化合物層之一頂表面與該第二半導體晶片之一頂表面大抵共平面。

本揭露書之實施例提供一種晶片封裝體的形成方法，包括：於一基底之上接合一第一半導體晶片及一第二半導體晶片；於該基底之上形成一封裝層以包覆該第一半導體晶片及該第二半導體晶片；以及平坦化該封裝層，使得該第二半導體晶片之一頂表面露出，而該第一半導體晶片之一頂表面由該封裝層所覆蓋。

10‧‧‧半導體晶片

20、30‧‧‧晶片堆疊(或半導體晶片)

40‧‧‧半導體晶片

100‧‧‧半導體基底

102‧‧‧金屬柱凸塊

104‧‧‧焊料構件

106‧‧‧導電接合結構

108‧‧‧底膠層

110‧‧‧封裝層

112‧‧‧緩衝層

114‧‧‧金屬柱

116‧‧‧焊料構件

118‧‧‧基底

120‧‧‧導電構件

122‧‧‧底膠層

124‧‧‧導電構件

180‧‧‧基底

182‧‧‧導電結構

184‧‧‧金屬柱凸塊

200、202A、202B、202C、202D、202E、202F、202G、202H‧‧‧半導體晶粒

206‧‧‧導電接合結構

208‧‧‧底膠構件

210‧‧‧模塑化合物層

282‧‧‧導電結構

300‧‧‧承載基底

310‧‧‧封裝層

314‧‧‧金屬柱

316‧‧‧焊料構件

318‧‧‧基底

320‧‧‧導電構件

322‧‧‧底膠層

324‧‧‧導電構件

400‧‧‧半導體基底

第1A-1F圖顯示根據一些實施例之晶片封裝體的製程剖面圖。

第2圖顯示根據一些實施例之晶片封裝體的剖面圖。

第3A-3E圖顯示根據一些實施例之晶片封裝體的製程剖面圖。

第4圖顯示根據一些實施例之晶片封裝體的剖面圖。

第5圖顯示根據一些實施例之晶片封裝體的剖面圖。

以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些 特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。再者，在以下敘述提及在第二製程前進行第一製程，可包括第二製程於第一製程之後立刻進行之實施例，且亦可包括附加製程於第一製程與第二製程之間進行的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在。。。之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。

本揭露書之一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述之一些構件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例係具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的 順序進行。

本揭露書之一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述之一些構件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例係具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的順序進行。

第1A-1E圖顯示根據一些實施例之半導體元件結構的製程剖面圖。如第1A圖所示，根據一些實施例，將半導體晶片10及晶片堆疊20與30接合至基底180之上。在一些實施例中，半導體晶片10係高於晶片堆疊20或30。在一些實施例中，半導體晶片10包括半導體基底100及形成在半導體基底100上之內連線結構(未顯示)。例如，內連線結構係形成在半導體基底100之底表面之上。內連線結構包括數個層間介電層及形成在層間介電層中之數個導電結構。這些導電結構包括導電線路(conductive lines)、導電插塞(conductive vias)、及導電接觸(conductive contacts)。部份的導電結構可用作導電接墊(conductive pads)。

在一些實施例中，於半導體基底100之中形成各種元件構件(device elements)。元件構件例如包括電晶體(例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)、互補型金屬氧化半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙 極性接面電晶體(bipolar junction transistors，BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel/N-channel field effect transistors，PFETs/NFETs)等)、二極體、或其他適合的構件。

元件構件透過內連線結構而彼此相連以形成積體電路元件。積體電路元件包括邏輯元件(logic devices)、記憶體元件(memory devices)(例如，靜態隨機存取記憶體，SRAMs)、射頻(radio frequency，RF)元件、輸入/輸出(I/O)元件、單晶片系統(system-on-chip，SoC)元件、影像感測元件(image sensor devices)、其他可應用形式之元件、或前述之組合。在一些實施例中，半導體晶片10為單晶片系統(SoC)晶片，其包括多種功能。

在一些實施例中，每一晶片堆疊20及30包括多個堆疊的半導體晶粒。如第1A圖所示，晶片堆疊20包括半導體晶粒200、202A、202B、202C、202D、202E、202F、202G、及202H。在一些實施例中，晶片堆疊20包括模塑化合物層(molding compound layer)210，其包覆並保護這些半導體晶粒。模塑化合物層210可包括具有填充物(fillers)分布於其中的環氧基樹脂(epoxy-based resin)。填充物可包括絕緣纖維(insulating fibers)、絕緣顆粒(insulating particles)、其他適合的構件、或前述之組合。

在一些實施例中，半導體晶粒202A、202B、202C、202D、202E、202F、202G、及202H為記憶體晶粒(memory dies)。記憶體晶粒可包括記憶體元件，例如靜態隨機存取記憶體 (SRAM)元件、動態隨機存取記憶體記憶體(DRAM)元件、其他適合的元件、或前述之組合。在一些實施例中，半導體晶粒200為控制晶粒(controldie)，其電性連接至堆疊於其上之記憶體晶粒。晶片堆疊20可用作高頻寬記憶體(high bandwidth memory，HBM)。在一些實施例中，晶片堆疊30亦為高頻寬記憶體，其包括多個堆疊的記憶體晶粒。

可對本揭露書之實施例作出許多變化及/或調整。在一些實施例中，其中一晶片堆疊20及30僅包括單一晶片。在這些情形中，標號20或30亦可用以代表一半導體晶片。

在一些實施例中，導電接合結構206係形成在這些半導體晶粒200、202A、202B、202C、202D、202E、202F、202G、及202H之間以將它們接合在一起，如第1A圖所示。在一些實施例中，每一導電接合結構206包括金屬柱(金屬柱)及/或焊料凸塊(焊料bump)。在一些實施例中，底膠構件(underfill elements)208係形成在這些半導體晶粒之間以圍繞並保護導電接合結構206。在一些實施例中，底膠構件208包括具有填充物分布於其中之環氧基樹脂。填充物可包括絕緣纖維、絕緣顆粒、其他適合的構件、或前述之組合。在一些實施例中，分布於底膠構件208中之填充物的尺寸及/或密度小於分布於模塑化合物層210中之填充物的尺寸及/或密度。

在一些實施例中，多個導電結構282係形成在晶片堆疊20中之一些半導體晶粒之中，如第1A圖所示。每一導電結構282貫穿其中一半導體晶粒200、202A、202B、202C、202D、202E、202F、202G、及202H，且電性連接至其中一導電接合 結構206。導電結構282用作穿基底導電結構(TSVs)。電性訊號可透過導電結構282而於這些垂直堆疊的半導體晶粒之間傳遞。

如第1A圖所示，根據一些實施例，半導體晶片10及晶片堆疊20與30透過導電接合結構106而接合在基底180之上。在一些實施例中，導電接合結構106包括焊料凸塊(solder bumps)、金屬柱凸塊(metal pillar bumps)、其他適合的結構、或前述之組合。在一些實施例中，每一導電接合結構106包括金屬柱凸塊102、焊料構件(solder element)104、及金屬柱凸塊184，如第1A圖所示。例如，金屬柱凸塊102及184大抵由銅所製成。

在一些實施例中，複數個金屬柱凸塊102係形成在半導體晶片10及晶片堆疊20與30之底表面之上。在一些實施例中，在與半導體晶片10及晶片堆疊20與30接合之前，複數個金屬柱凸塊184係形成在基底180之上。

在一些實施例中，在接合製程之前，焊料材料(solder material)，例如焊料膏(solder paste)係塗在其中一金屬柱凸塊102及184(或兩者都塗)之上。之後，透過焊料材料將金屬柱凸塊102及184接合在一起。焊料材料形成了金屬柱凸塊102與184之間的焊料構件104。因此，形成了導電接合結構106，如第1A圖所示。在一些實施例中，焊料材料為合金材料，其包括錫(tin，Sn)。焊料材料亦包括其他的元素。元素可包括鉛(lead)、銀(silver)、銅(copper)、鎳(nickel)、鉍(bismuth)、其他適合的元素、或前述之組合。在一些實施例中，焊料材料不 包括鉛。

在一些實施例中，基底180包括半導體材料、陶瓷材料、絕緣材料、高分子材料、其他適合的材料、或前述之組合。在一些實施例中，基底180為半導體基底。半導體基底可為半導體晶圓，例如矽晶圓。

如第1A圖所示，根據一些實施例，於基底180之中形成複數個導電結構182。在一些實施例中，導電結構182係形成在金屬柱凸塊184之前。在一些實施例中，每一導電結構182電性連接至其中一金屬柱凸塊184。可使用例如包括重布線層(redistribution layers)之內連線結構(未顯示)來形成導電結構182與金屬柱凸塊184之間的電性連接。在一些實施例中，絕緣構件(insulating elements)(未顯示)係形成在導電結構182與基底180之間以避免不同的導電結構182之間發生短路。

在一些實施例中，導電結構182係由銅(copper)、鋁(aluminum)、鈦(titanium)、鎢(tungsten)、鈷(cobalt)、金(gold)、鉑(platinum)、其他適合的材料、或前述之組合所製成。在一些實施例中，絕緣構件係由氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、其他適合的材料、或前述之組合所製成。在一些實施例中，使用一或更多的微影及蝕刻製程以形成複數個開口，其定義出導電結構182之位置。之後，於基底180之上依序沉積絕緣層及導電層以填充開口。之後，進行平坦化製程以移除絕緣層及導電層之位於開口外的部份。因此，絕緣層及導電層在開口中之餘留部分分別形成了絕緣構件及導電結構182。

如第1B圖所示，根據一些實施例，形成底膠層(underfill layer)108以圍繞並保護導電接合結構106。在一些實施例中，底膠層108直接接觸導電接合結構106。在一些實施例中，藉著毛細現象注入液態底膠材料(liquid underfill material)，並將之固化以形成底膠層108。在一些實施例中，底膠層108包括具有填充物分布於其中之環氧基樹脂。填充物可包括纖維、顆粒、其他適合的構件、或前述之組合。

如第1C圖所示，根據一些實施例，於基底180之上形成封裝層(package layer)110以包覆半導體晶片10及晶片堆疊20與30。在一些實施例中，封裝層110填充了半導體晶片10及晶片堆疊20或30之間的空隙。在一些實施例中，封裝層110直接接觸底膠層108。在一些實施例中，封裝層110不直接接觸導電接合結構106。在一些實施例中，封裝層110直接接觸晶片堆疊20與30之模塑化合物層210。

在一些實施例中，封裝層110包括高分子材料。在一些實施例中，封裝層110為一種模塑化合物層。模塑化合物層可包括具有填充物分布於其中之環氧基樹脂。填充物可包括絕緣纖維、絕緣顆粒、其他適合的構件、或前述之組合。在一些實施例中，分布於封裝層110中之填充物的尺寸及/或密度大於分布於底膠層108中之填充物的尺寸及/或密度。

在一些實施例中，塗布液態模塑化合物材料，並接著進行加熱處理以固化液態模塑化合物材料。因此，液態模塑化合物材料受到硬化並轉變為封裝層110。在一些實施例中，加熱處理係在溫度介於約200度C至約230度C之間進行。加熱處 理之處理時間可介於約1小時至約3小時之間。

如第1D圖所示，根據一些實施例，將封裝層110平坦化，使得半導體晶片10之頂表面露出。在一些實施例中，半導體晶片10及封裝層110之頂表面大抵彼此共平面。在一些實施例中，封裝層110係使用研磨製程(grinding process)、化學機械研磨(CMP)製程、其他可應用的製程、或前述之組合而平坦化。在一些實施例中，晶片堆疊20或30之頂表面仍由封裝層110所覆蓋。在一些實施例中，在平坦化製程期間，晶片堆疊20與30受到封裝層110所保護。在平坦化製程期間，晶片堆疊20與30不會受到研磨。因此，晶片堆疊20與30免於在平坦化製程期間受損。晶片堆疊20與30之品質及可靠度獲顯著提升。

在一些實施例中，封裝層110覆蓋晶片堆疊20與30之頂部及側壁，如第1D圖所示。在一些實施例中，半導體晶片10之頂表面未由封裝層110所覆蓋。在一些實施例中，封裝層之頂表面110與半導體晶片10之頂表面大抵共平面，其可有助於後續的製程。

如第1E圖所示，根據一些實施例，將基底180薄化以露出導電結構182。在一些實施例中，每一導電結構182貫穿基底180。在一些實施例中，每一導電結構182電性連接至其中一導電接合結構106。在一些實施例中，將第1D圖所顯示之結構上下反轉。之後，使用平坦化製程將基底180薄化以露出導電結構182。平坦化製程可包括化學機械研磨(CMP)製程、研磨製程、蝕刻製程、其他可應用的製程、或前述之組合。

之後，根據一些實施例，於基底180之上形成導電 構件，如第1E圖所示。在一些實施例中，導電構件包括金屬柱114及焊料構件116，如第1E圖所示。然而，可對本揭露書之實施例作出許多變化及/或調整。在一些其他實施例中，導電構件具有不同的結構。例如，導電構件不包括金屬柱。導電構件可僅包括焊料凸塊。在一些實施例中，形成緩衝層(buffer layer)112以保護導電構件。在一些實施例中，每一金屬柱114電性連接至其中一導電結構182。在一些實施例中，緩衝層112延伸在金屬柱114之部分的側壁之上，如第1E圖所示。在一些實施例中，緩衝層112係由氮化矽、氮氧化矽、氧化矽、聚醯亞胺(polyimide，PI)、聚苯並噁唑(polybenzoxazole，PBO)、其他適合的材料、或前述之組合所製成。

如第1F圖所示，根據一些實施例，將顯示於第1E圖中之結構接合至基底118之上。在一些實施例中，基底118為電路板(circuit board)，例如印刷電路板(printed circuit board)。在一些其他實施例中，基底118為陶瓷基底。在一些實施例中，導電構件120及124係形成在基底118之相反表面上，如第1F圖所示。在一些實施例中，導電構件120及124為焊料凸塊，例如可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊及/或球閘陣列(ball grid array，BGA)凸塊。在一些實施例中，將導電構件120及焊料構件116回焊並接合在一起，如第1F圖所示。

在一些實施例中，每一導電構件120透過形成在基底118中之導電結構(未顯示)而電性連接至其中一導電構件124。導電結構可包括導電線路及導電插塞。在一些實施例中，接著 於基底118與基底180之間形成底膠層122以保護其間的導電接合結構。

可對本揭露書之實施例作出許多變化及/或調整。第2圖顯示根據一些實施例之晶片封裝體的剖面圖。在一些實施例中，未形成底膠層108。在一些實施例中，封裝層110填充基底180與(包含半導體晶片10及晶片堆疊20與30之)半導體晶片之間的空間。封裝層110圍繞導電接合結構106。在一些實施例中，由於未形成底膠層108，封裝層110直接接觸導電接合結構106。

在一些實施例中，基底180係用作中介基板(interposer)。在一些實施例中，中介基板不包括主動元件於其中。在一些其他實施例中，中介基板包括一或更多主動元件形成於其中。在一些實施例中，基底180為矽中介基板。基底180可用以增進晶片封裝體之結構強度及可靠度。然而，本揭露書之實施例不限於此。可對本揭露書之實施例作出許多變化及/或調整。在一些實施例中，未形成基底180。

第3A-3E圖顯示根據一些實施例之晶片封裝體的製程剖面圖。如第3A圖所示，根據一些實施例，將半導體晶片10及晶片堆疊20與30黏貼在承載基底300之上。可使用黏著層(未顯示)來將半導體晶片10及晶片堆疊20與30黏貼在承載基底300之上。在一些實施例中，承載基底300包括玻璃基底、陶瓷基底、半導體基底、高分子基底、其他適合的基底、或前述之組合。在一些實施例中，承載基底300為暫時性基底(temporary substrate)，用以於後續製程期間支撐半導體晶片10及晶片堆疊 20與30。之後，可移除承載基底300。

如第3B圖所示，根據一些實施例，於承載基底300之上形成封裝層310以包覆半導體晶片10及晶片堆疊20與30。在一些實施例中，封裝層310填充半導體晶片10及晶片堆疊20或30之間的空隙。在一些實施例中，封裝層310直接接觸晶片堆疊20與30之模塑化合物層210。

在一些實施例中，封裝層310包括高分子材料。在一些實施例中，封裝層310為模塑化合物層。模塑化合物層可包括具有填充物分布於其中之環氧基樹脂。填充物可包括絕緣纖維、絕緣顆粒、其他適合的構件、或前述之組合。

在一些實施例中，塗布液態模塑化合物材料，並接著進行加熱處理以固化液態模塑化合物材料。因此，液態模塑化合物材料受到硬化並轉變為封裝層310。在一些實施例中，加熱處理係於溫度介於約200度C至約230度C之間進行。加熱處理之處理時間可介於約1小時至約3小時之間。

如第3C圖所示，根據一些實施例，將封裝層310平坦化，使得半導體晶片10之頂表面露出。在一些實施例中，係使用研磨製程(grinding process)、化學機械研磨(CMP)製程、其他可應用的製程、或前述之組合而將封裝層310平坦化。在一些實施例中，晶片堆疊20或30之頂表面仍由封裝層310所覆蓋。在一些實施例中，晶片堆疊20與30在平坦化製程期間，受到封裝層310的保護。晶片堆疊20與30在平坦化製程期間未受到研磨。因此，晶片堆疊20與30免於在平坦化製程期間受損。晶片堆疊20與30之品質及可靠度獲顯著提升。

在一些實施例中，封裝層310覆蓋晶片堆疊20與30之頂部及側壁，如第3C圖所示。在一些實施例中，半導體晶片10之頂表面未由封裝層310所覆蓋。在一些實施例中，封裝層310之頂表面與半導體晶片10之頂表面大抵共平面，其可有助於後續的製程。

如第3D圖所示，根據一些實施例，移除承載基底300，使得半導體晶片10、晶片堆疊20與30、及封裝層310之底表面露出。在一些實施例中，半導體晶片10、晶片堆疊20與30、及封裝層310之底表面大抵彼此共平面。

之後，如第3D圖所示，根據一些實施例，於半導體晶片10及晶片堆疊20與30之底表面之上形成導電構件。在一些實施例中，導電構件包括金屬柱314及焊料構件316，如第1E圖所示。在一些其他實施例中，導電構件包括其他的型態。在一些實施例中，形成緩衝層(未顯示)以保護導電構件。

如第3E圖所示，根據一些實施例，將顯示於第3D圖之結構接合至基底318之上。在一些實施例中，基底318為電路板，例如是印刷電路板。在一些其他實施例中，基底318為陶瓷基底。在一些實施例中，導電構件320及324係形成在基底318之相反表面之上，如第3E圖所示。在一些實施例中，導電構件320及324為焊料凸塊，例如可控制塌陷晶片連接(C4)凸塊及/或球閘陣列(BGA)凸塊。在一些實施例中，將導電構件320及焊料構件316回焊並接合在一起，如第3E圖所示。

在一些實施例中，每一導電構件320透過形成在基底318中之導電結構(未顯示)而電性連接至其中一導電構件324。 導電結構可包括導電線路及導電插塞。在一些實施例中，接著於基底318與(包括半導體晶片10及晶片堆疊20與30)之晶片之間形成底膠層322以保護其間的導電接合結構。在一些實施例中，封裝層310不直接接觸其間的導電接合結構。

在一些實施例中，由於受到封裝層310的保護，晶片堆疊20與30免於在製程期間受損。例如，產生自封裝層310之平坦化及與基底318之接合製程的應力獲得了緩衝。增進了晶片封裝體的品質。

可對本揭露書之實施例作出許多變化及/或調整。第4圖顯示根據一些實施例之晶片封裝體的剖面圖。在一些實施例中，底膠層108不僅圍繞導電接合結構106，還進一步延伸至半導體晶片10的側壁上。半導體晶片10之部份的側壁由底膠層108所覆蓋。在一些實施例中，底膠層108延伸至晶片堆疊20與30之上。晶片堆疊20與30之部分的側壁由底膠層108所覆蓋。

可對本揭露書之實施例作出許多變化及/或調整。第5圖顯示根據一些實施例之晶片封裝體的剖面圖。顯示於第5圖之結構類似於顯示於第1F圖之結構。在一些實施例中，半導體晶片10放置於晶片堆疊20與半導體晶片40之間。在一些實施例中，半導體晶片10係高於晶片堆疊20或半導體晶片40。在一些實施例中，半導體晶片40與晶片堆疊20之高度係彼此不同。在一些實施例中，半導體晶片40係高於晶片堆疊20。

在一些實施例中，半導體晶片40包括半導體基底400及形成在半導體基底400中之內連線結構(未顯示)。例如， 內連線結構係形成在半導體基底400之底表面之上。內連線結構包括多個層間介電層及形成在層間介電層中之多個導電結構。這些導電結構包括導電線路、導電插塞、及導電接觸。導電結構之一些部份可用作導電接墊。

在一些實施例中，類似於半導體基底100，半導體基底400中形成有各種元件構件。元件構件例如包括電晶體(例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)、互補型金屬氧化半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel/N-channel field effect transistors，PFETs/NFETs)等)、二極體、或其他適合的構件。

元件構件透過內連線結構而彼此相連以形成積體電路元件。積體電路元件包括邏輯元件(logicdevices)、記憶體元件(memory devices)(例如，靜態隨機存取記憶體，SRAMs)、射頻(radio frequency，RF)元件、輸入/輸出(I/O)元件、單晶片系統(system-on-chip，SoC)元件、影像感測元件(image sensor devices)、其他可應用形式之元件、或前述之組合。在一些實施例中，半導體晶片40為單晶片系統(SoC)晶片，其包括多種功能。在一些實施例中，半導體晶片10及40的一或更多種的功能係彼此不同。

本揭露書之實施例行成晶片封裝體，其包括第一半導體晶片及第二半導體晶片。第二半導體晶片可為晶片堆疊。 第一半導體晶片與第二半導體晶片之高度係彼此不同。形成封裝層(例如，模塑化合物層)以包覆第一半導體晶片及第二半導體晶片。將封裝層薄化以露出第一半導體晶片。在薄化製程期間，第二半導體晶片受到封裝層之保護而免受直接研磨。由於在薄化製程期間受到封裝層的保護，第二半導體晶片(或晶片堆疊)免於受到負面影響。晶片封裝體的效能及可靠度獲顯著的提升。

根據一些實施例，提供了一種晶片封裝體。晶片封裝體包括晶片堆疊，其包括複數個半導體晶粒。晶片封裝體還包括半導體晶片，且半導體晶片高於晶片堆疊。晶片封裝體更包括封裝層，其覆蓋晶片堆疊之頂部與側壁及半導體晶片之側壁。

根據一些實施例，提供了一種晶片封裝體。晶片封裝體包括第一半導體晶片及第二半導體晶片。晶片封裝體還包括模塑化合物層，其圍繞第一半導體晶片及第二半導體晶片。模塑化合物層覆蓋第一半導體晶片之頂表面，且模塑化合物層之頂表面與第二半導體晶片之頂表面大抵共平面。

根據一些實施例，提供了一種晶片封裝體的形成方法。方法包括於基底之上接合第一半導體晶片及第二半導體晶片。方法還包括於基底之上形成封裝層以包覆第一半導體晶片及第二半導體晶片。方法更包括平坦化封裝層，使得第二半導體晶片之頂表面露出，而第一半導體晶片之頂表面由封裝層所覆蓋。

雖然本揭露書已以數個較佳實施例揭露如上，然 其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本揭露書之精神和範圍內，當可作任意之更動與潤飾，因此本揭露書之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧半導體晶片

20、30‧‧‧晶片堆疊(或半導體晶片)

100‧‧‧半導體基底

102‧‧‧金屬柱凸塊

104‧‧‧焊料構件

106‧‧‧導電接合結構

108‧‧‧底膠層

110‧‧‧封裝層

112‧‧‧緩衝層

114‧‧‧金屬柱

116‧‧‧焊料構件

118‧‧‧基底

120‧‧‧導電構件

122‧‧‧底膠層

124‧‧‧導電構件

180‧‧‧基底

182‧‧‧導電結構

184‧‧‧金屬柱凸塊

200、202A、202B、202C、202D、202E、202F、202G、202H‧‧‧半導體晶粒

206‧‧‧導電接合結構

208‧‧‧底膠構件

210‧‧‧模塑化合物層

282‧‧‧導電結構

Claims (15)

1. 一種晶片封裝體，包括：一晶片堆疊，包括複數個半導體晶粒；一半導體晶片，其中該半導體晶片高於該晶片堆疊；以及一封裝層，覆蓋該晶片堆疊之一頂部與側壁及該半導體晶片之側壁。
2. 如申請專利範圍第1項所述之晶片封裝體，其中該半導體晶片之一頂表面未被該封裝層所覆蓋。
3. 如申請專利範圍第1項所述之晶片封裝體，更包括一基底，其中該晶片堆疊及該半導體晶片透過複數個導電接合結構而接合在該基底之上。
4. 如申請專利範圍第3項所述之晶片封裝體，其中該基底為一半導體基底。
5. 如申請專利範圍第4項所述之晶片封裝體，更包括一導電結構，貫穿該基底且電性連接至其中一該些導電接合結構。
6. 如申請專利範圍第3項所述之晶片封裝體，其中該封裝層圍繞且直接接觸該些導電接合結構。
7. 如申請專利範圍第3項所述之晶片封裝體，更包括一底膠層，圍繞且直接接觸該些導電接合結構，其中該底膠層介於該基底與該封裝層之間。
8. 如申請專利範圍第7項所述之晶片封裝體，其中該底膠層直接接觸該封裝層。
9. 如申請專利範圍第1項所述之晶片封裝體，其中該晶片堆疊包括複數個記憶體晶粒。
10. 如申請專利範圍第1項所述之晶片封裝體，其中該封裝層之一頂表面與該半導體晶片之一頂表面大抵共平面。
11. 一種晶片封裝體，包括：一第一半導體晶片；一第二半導體晶片；以及一模塑化合物層，圍繞該第一半導體晶片及該第二半導體晶片，其中該模塑化合物層覆蓋該第一半導體晶片之一頂表面，且該模塑化合物層之一頂表面與該第二半導體晶片之一頂表面大抵共平面。
12. 如申請專利範圍第11項所述之晶片封裝體，其中該第二半導體晶片高於該第一半導體晶片。
13. 一種晶片封裝體的形成方法，包括：於一基底之上接合一第一半導體晶片及一第二半導體晶片；於該基底之上形成一封裝層以包覆該第一半導體晶片及該第二半導體晶片；以及平坦化該封裝層，使得該第二半導體晶片之一頂表面露出，而該第一半導體晶片之一頂表面由該封裝層所覆蓋。
14. 如申請專利範圍第13項所述之晶片封裝體的形成方法，其中在該平坦化製程期間，該第一半導體晶片未被研磨。
15. 如申請專利範圍第13項所述之晶片封裝體的形成方法，其中該第一半導體晶片及該第二半導體晶片係透過複數個導電接合結構而接合在該基底之上，且該方法更包括在形成該封裝層之前，形成一底膠層以圍繞該些導電接合結構。