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TW201703123A - 半導體裝置及其製造方法 - Google Patents

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TW201703123A
TW201703123A TW105103189A TW105103189A TW201703123A TW 201703123 A TW201703123 A TW 201703123A TW 105103189 A TW105103189 A TW 105103189A TW 105103189 A TW105103189 A TW 105103189A TW 201703123 A TW201703123 A TW 201703123A
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TW
Taiwan
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gate electrode
film
electrode
insulating film
region
Prior art date
Application number
TW105103189A
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English (en)
Inventor
三原竜善
篠原正昭
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201703123A publication Critical patent/TW201703123A/zh

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Abstract

本發明之目的在於提高半導體裝置之性能。 於半導體裝置之製造方法中，於控制閘極電極CG1之表面，依序形成絕緣膜16、導電膜17、含有矽之絕緣膜18、及包含矽之膜19。其次，藉由回蝕膜19，於控制閘極電極CG1之側面，介隔絕緣膜16、導電膜17及絕緣膜18將膜19殘留而形成間隔件SP11。其次，藉由回蝕導電膜17，形成包含間隔件SP11與控制閘極電極CG1之間、及間隔件SP11與半導體基板11之間之導電膜17之記憶體閘極電極MG1。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，係例如可適合使用於包含形成於半導體基板之半導體元件之半導體裝置及其製造方法者。
具有於半導體基板上形成有例如非揮發性記憶體等記憶胞等之記憶胞區域的半導體裝置已被廣泛使用。例如，作為非揮發性記憶體，有形成記憶胞之情形，該記憶胞包含使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconducor：金屬氮氧化合物半導體)膜之分割閘極型胞。此時，記憶胞係由具有控制閘極電極之控制電晶體及具有記憶體閘極電極之記憶電晶體之2個MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)形成。又，記憶體閘極電極係藉由於控制閘極電極之側面上，介隔絕緣膜使導電膜以側壁間隔件狀殘留而形成。
於日本專利特開2010-282987號公報(專利文獻1)中，揭示有一種技術，其係一種包含形成於半導體基板之主面之第1記憶胞及第2記憶胞之半導體裝置，且第1、第2記憶胞分別具有控制閘極與記憶體閘極。又，於日本專利特開2008-294088號公報(專利文獻2)中，揭示有一種技術，其係於一半導體裝置中具有非揮發性記憶胞，該非揮發性 記憶胞於半導體基板之主面之第1區域包含第1場效電晶體，於第2區域包含鄰接第1場效電晶體之第2場效電晶體。
於日本專利特開2007-5771號公報(專利文獻3)中，揭示有一種技術，其係於一積體半導體非揮發性記憶裝置中至少具有半導體基板；及複數個半導體非揮發性記憶元件，其等係於半導體基板上，至少具有具電荷保持部之絕緣閘極型場效電晶體而形成。又，於日本專利特開2011-210777號公報(專利文獻4)中，揭示有一種技術，其係於一半導體裝置中包含半導體基板、形成於半導體基板之上部之第1閘極電極、及形成於半導體基板之上部且與第1閘極電極相鄰之第2閘極。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-282987號公報
[專利文獻2]日本專利特開2008-294088號公報
[專利文獻3]日本專利特開2007-5771號公報
[專利文獻4]日本專利特開2011-210777號公報
作為包含此種記憶胞之半導體裝置，有如下述者：其包含藉由於同一晶片內混載記憶體閘極電極之閘極長度不同之記憶胞，動作速度迅疾且可複寫之次數較多之非揮發性記憶體；及具有高可靠性之非揮發性記憶胞。於如上述般，藉由於控制閘極電極之側面上，介隔絕緣膜使導電膜以側壁間隔件狀殘留而形成記憶體閘極電極之情形時，具有較長之閘極長度之記憶體閘極電極中之與控制閘極電極為相反側之部分之厚度較控制閘極電極側之部分之厚度薄。
然而，於將與控制閘極電極為相反側之部分之厚度較控制閘極電極側之部分之厚度薄之記憶體閘極電極用作遮罩而對半導體基板進 行離子注入之情形時，有注入至記憶體閘極電極中之厚度較薄之部分之雜質離子越過記憶體閘極電極，而到達至記憶體閘極電極下方之具有電荷蓄積部之閘極絕緣膜之虞。因此，由於記憶體閘極電極下方之閘極絕緣膜之膜質產生劣化等，而有使作為記憶胞之非揮發性記憶體之特性降低之虞，導致無法提高半導體裝置之性能。
其他課題與新穎之特徵可自本說明書之記述及附加圖式予以明瞭。
根據一實施形態，於半導體裝置之製造方法中，於第1閘極電極及第2閘極電極之各者之表面，依序形成第1絕緣膜、第1導電膜、含有矽之第2絕緣膜、及包含矽之第1膜。其次，藉由回蝕第1膜，於第1閘極電極之側面，介隔第1絕緣膜、第1導電膜及第2絕緣膜將第1膜殘留而形成第1側壁部。其次，藉由回蝕第1導電膜，形成包含第1側壁部與第1閘極電極之間、及第1側壁部與半導體基板之間之第1導電膜之第3閘極電極；於第2閘極電極之側面，介隔第1絕緣膜將第1導電膜殘留而形成第4閘極電極。第3閘極電極之閘極長度較第4閘極電極之閘極長度更長。
又，根據另一實施形態，半導體裝置包含第3閘極電極，其形成於第1閘極電極之側面；及第4閘極電極，其形成於第2閘極電極之側面。又，該半導體裝置包含第1側壁部，其係於第1閘極電極之側面，介隔第1絕緣膜及第3閘極電極而形成；及第2絕緣膜，其形成於第1側壁部與第3閘極電極之間。第2絕緣膜包含含有矽之絕緣膜，第1側壁部包含矽。第3閘極電極形成於第1側壁部與第1閘極電極之間，及第1側壁部與半導體基板之間。第3閘極電極之閘極長度較第4閘極電極之閘極長度更長。
根據一實施形態，可提高半導體裝置之性能。
1‧‧‧程式用非揮發性記憶體．模組
2‧‧‧資料用非揮發性記憶體．模組
3‧‧‧周邊電路
4‧‧‧RAM
5‧‧‧CPU/DSP
11‧‧‧半導體基板
11a‧‧‧主面
12‧‧‧元件分離膜
13‧‧‧絕緣膜
15‧‧‧絕緣膜
16‧‧‧絕緣膜
16a‧‧‧氧化矽膜
16c‧‧‧氧化矽膜
16b‧‧‧氮化矽膜
17a~17c‧‧‧導電膜部
17d‧‧‧槽部
18‧‧‧絕緣膜
19‧‧‧膜
21a‧‧‧n-型半導體區域
21b‧‧‧n-型半導體區域
22a‧‧‧n+型半導體區域
22b‧‧‧n+型半導體區域
23‧‧‧金屬矽化物膜
24‧‧‧絕緣膜
25‧‧‧層間絕緣膜
31‧‧‧絕緣膜
AR1‧‧‧活性區域
AR2‧‧‧活性區域
CG1‧‧‧控制閘極電極
CG2‧‧‧控制閘極電極
CGS1‧‧‧電極
CGS2‧‧‧電極
MGS1‧‧‧電極
MGS2‧‧‧電極
CNT‧‧‧接觸孔
CP1~CP4‧‧‧上覆絕緣膜
CT1‧‧‧控制電晶體
CT2‧‧‧控制電晶體
DM1‧‧‧虛設電極
DM2‧‧‧虛設電極
DS10‧‧‧距離
DS11‧‧‧距離
FT1~FT3‧‧‧膜厚
GIc1~GIc4‧‧‧閘極絕緣膜
GIm1‧‧‧閘極絕緣膜
GIm2‧‧‧閘極絕緣膜
GIm3‧‧‧絕緣膜
GIm4‧‧‧絕緣膜
IF11‧‧‧絕緣膜
IF13‧‧‧絕緣膜
IR1~IR4‧‧‧元件分離區域
IR11‧‧‧間隔
IT10‧‧‧間隔
L1‧‧‧閘極長度
L2‧‧‧閘極長度
M1‧‧‧記憶胞區域
M2‧‧‧記憶胞區域
M11‧‧‧胞形成區域
M12‧‧‧供電區域
M21‧‧‧胞形成區域
M22‧‧‧供電區域
MC1‧‧‧記憶胞
MC2‧‧‧記憶胞
MD1‧‧‧半導體區域
MD2‧‧‧半導體區域
MG1‧‧‧記憶體閘極電極
MG2‧‧‧記憶體閘極電極
MG101‧‧‧記憶體閘極電極
MS1‧‧‧半導體區域
MS2‧‧‧半導體區域
MT1‧‧‧記憶電晶體
MT2‧‧‧記憶電晶體
P1~P4‧‧‧部分
P101‧‧‧部分
P102‧‧‧部分
PG‧‧‧插塞
PW1‧‧‧p型井
PW2‧‧‧p型井
R1~R4‧‧‧抗蝕圖案
RF1‧‧‧抗蝕劑膜
RF2‧‧‧抗蝕劑膜
RG1‧‧‧區域
SE1‧‧‧供電電極部
SE2‧‧‧供電電極部
SE10‧‧‧供電電極部
SE11‧‧‧供電電極部
SIF‧‧‧絕緣膜
SP11~SP15‧‧‧間隔件
SP21~SP25‧‧‧間隔件
SP31~SP33‧‧‧間隔件
SP41~SP43‧‧‧間隔件
SW‧‧‧側壁間隔件
SW31~SW33‧‧‧側壁間隔件
TH1~TH4‧‧‧厚度
TH101‧‧‧厚度
TH102‧‧‧厚度
W1~W3‧‧‧寬度
WS‧‧‧寬度
X‧‧‧X軸方向
Y‧‧‧Y軸方向
圖1係表示實施形態1之半導體裝置之佈局構成例之圖。
圖2係實施形態1之半導體裝置之主要部分俯視圖。
圖3係實施形態1之半導體裝置之主要部分剖視圖。
圖4係實施形態1之半導體裝置之主要部分剖視圖。
圖5係表示實施形態1之半導體裝置之製造步驟之一部分的工序流程圖。
圖6係表示實施形態1之半導體裝置之製造步驟之一部分的工序流程圖。
圖7係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖8係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖9係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖10係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖11係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖12係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖13係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖14係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖15係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖16係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖17係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖18係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖19係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖20係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖21係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖22係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖23係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
圖24係實施形態1之半導體裝置之製造步驟中之主要部分俯視圖。
圖25係實施形態1之半導體裝置之製造步驟中之主要部分俯視圖。
圖26係實施形態1之半導體裝置之製造步驟中之主要部分俯視圖。
圖27係實施形態1之半導體裝置之製造步驟中之主要部分俯視圖。
圖28係實施形態1之半導體裝置之製造步驟中之主要部分俯視圖。
圖29係比較例之半導體裝置之製造步驟中之主要部分剖視圖。
圖30係實施形態1之第1變化例之半導體裝置之主要部分俯視圖。
圖31係實施形態1之第1變化例之半導體裝置之主要部分剖視圖。
圖32係實施形態1之第1變化例之半導體裝置之製造步驟中之主要部分俯視圖。
圖33係實施形態1之第1變化例之半導體裝置之製造步驟中之主要部分俯視圖。
圖34係實施形態1之第1變化例之半導體裝置之製造步驟中之主要部分俯視圖。
圖35係實施形態1之第1變化例之半導體裝置之製造步驟中之主要部分俯視圖。
圖36係實施形態1之第2變化例之半導體裝置之主要部分俯視圖。
圖37係實施形態1之第2變化例之半導體裝置之主要部分剖視圖。
圖38係實施形態1之第3變化例之半導體裝置之主要部分俯視圖。
圖39係實施形態1之第3變化例之半導體裝置之主要部分剖視圖。
圖40係實施形態2之半導體裝置之製造步驟中之主要部分剖視圖。
圖41係實施形態2之半導體裝置之製造步驟中之主要部分剖視 圖。
圖42係實施形態2之半導體裝置之製造步驟中之主要部分剖視圖。
圖43係實施形態2之半導體裝置之製造步驟中之主要部分剖視圖。
圖44係實施形態2之半導體裝置之製造步驟中之主要部分剖視圖。
於以下之實施形態中，為了方便起見，於必要時分割成複數個部分或實施形態進行說明，但除了特別明示之情形以外，其等並非相互無關係者，而存在一者為另一者之一部分或全部之變化例、詳細、補充說明等之關係。
又，於以下之實施形態中，於提及要素之數量等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明確限定為特定之數量之情形等以外，則並不限定於該特定之數量，亦可為特定之數量以上或以下。
進而，於以下之實施形態中，關於其構成要素(亦包含要素步驟等)，除特別明示之情形及認為原理上明確為必須之情形等以外，當然並非一定為必須。同樣地，於以下之實施形態中，於提及構成要素等之形狀、位置關係等時，除特別明示之情形及認為原理上明確並非如此之情形等以外，包含實質上與該形狀等近似或類似者等。該情況對於上述數值及範圍亦同樣。
以下，基於圖式詳細地說明具代表性之實施形態。再者，於用以說明實施形態之所有圖式中，對具有相同功能之構件標註相同符號，並省略其之重複說明。又，於以下之實施形態中，除特別必要時以外，原則上不重複進行同一或相同之部分的說明。
進而，實施形態中所使用之圖式中，存在雖為剖視圖但為易於觀圖而省略掉陰影線之情形。
(實施形態1) <半導體裝置之佈局構造例>
首先，對本實施形態1之半導體裝置之佈局構成例進行說明。圖1係表示實施形態1之半導體裝置之佈局構成例之圖。
如圖1所示，本實施形態1之半導體裝置包含程式用非揮發性記憶體．模組1、資料用非揮發性記憶體．模組2、周邊電路3、RAM(Random Access Memory：隨機存取記憶體)4、及CPU(Central Processing Unit：中央處理單元)/DSP(Digital Signal Processor：數位訊號處理器)5。
程式用非揮發性記憶體．模組1及資料用非揮發性記憶體．模組2包含非揮發性記憶體。程式用非揮發性記憶體．模組1、資料用非揮發性記憶體．模組2所包含之非揮發性記憶體係寫入動作及抹除動作均可進行電性複寫之非揮發性記憶體之一種，亦稱為可電性抹除之可程式化讀出專用記憶體。於本實施形態1中，程式用非揮發性記憶體．模組1、資料用非揮發性記憶體．模組2所包含之非揮發性記憶體係由MONOS型電晶體構成。MONOS型電晶體之寫入動作及抹除動作係利用例如福勒-諾德漢(Fowler-Nordheim：FN)型穿隧現象。再者，亦可使用熱電子或熱電洞進行寫入動作及抹除動作。
作為程式用非揮發性記憶體．模組1所包含之非揮發性記憶體，期望使用與資料用非揮發性記憶體．模組2所包含之非揮發性記憶體相比，動作速度迅疾，且可複寫之次數較多之非揮發性記憶體。另一方面，作為資料用非揮發性記憶體．模組2所包含之非揮發性記憶體，期望使用與程式用非揮發性記憶體．模組1所包含之非揮發性記憶體相比，具有高可靠性之非揮發性記憶體。
<半導體裝置之構造>
其次，對本實施形態1之半導體裝置之構造進行說明。圖2係實施形態1之半導體裝置之主要部分俯視圖。圖3及圖4係實施形態1之半導體裝置之主要部分剖視圖。
於圖3之剖視圖中，示出記憶胞區域M1所包含之胞形成區域M11、供電區域M12、及記憶胞區域M2所包含之胞形成區域M21、供電區域M22之主要部分剖視圖。又，於圖4之剖視圖中，放大示出胞形成區域M11、M21之剖面。於圖3中，胞形成區域M11之剖視圖係沿著圖2之A-A線之剖視圖，供電區域M12之剖視圖係沿著圖2之B-B線之剖視圖。又，於圖3中，胞形成區域M21之剖視圖係沿著圖2之C-C線之剖視圖，供電區域M22之剖視圖係沿著圖2之D-D線之剖視圖。再者，於圖2中，為易於理解，示出除去層間絕緣膜25、絕緣膜24、上覆絕緣膜CP1~CP4及側壁間隔件SW(參照圖3)而透視之狀態，並省略金屬矽化物層23及n+型半導體區域22a、22b之圖示。
如圖2所示，將於半導體基板11之主面11a內相互交叉，較理想為正交之2個方向設為X軸方向及Y軸方向。又，於本說明書中，所謂俯視下，係指自垂直於半導體基板11之主面11a之方向觀察時之情形。
如圖2~圖4所示，半導體裝置包含半導體基板11。半導體基板11例如為包含具有1~10Ωcm左右之電阻率之p型單晶矽等之半導體晶圓。
半導體裝置包含作為半導體基板11之主面11a之一部分區域之記憶胞區域M1、M2。又，記憶胞區域M1包含胞形成區域M11及供電區域M12，記憶胞區域M2包含胞形成區域M21及供電區域M22。於胞形成區域M11中，形成有作為非揮發性記憶體之記憶胞MC1，於供電區域M12中，形成有供電電極部SE1。又，於胞形成區域M21中，形成有作為非揮發性記憶體之記憶胞MC2，於供電區域M22中，形成有供 電電極部SE2。
首先，具體說明形成於胞形成區域M11之記憶胞MC1，及形成於胞形成區域M21之記憶胞MC2。
於胞形成區域M11中，半導體裝置包含活性區域AR1與元件分離區域IR1，於胞形成區域M21中，半導體裝置包含活性區域AR2與元件分離區域IR2。元件分離區域IR1及IR2係用於分離元件者，於元件分離區域IR1及IR2中，形成有元件分離膜12。活性區域AR1係由元件分離區域IR1規定，亦即區劃，藉由元件分離區域IR1與其他活性區域電性分離，於活性區域AR1中，形成有p型井PW1。活性區域AR2係由元件分離區域IR2規定，亦即區劃，藉由元件分離區域IR2與其他活性區域電性分離，於活性區域AR2中，形成有p型井PW2。亦即，活性區域AR1係形成有p型井PW1之區域，活性區域AR2係形成有p型井PW2之區域。p型井PW1及PW2具有p型之導電型。
如圖4所示，於胞形成區域M11之p型井PW1中，形成有包含記憶電晶體MT1及控制電晶體CT1之記憶胞MC1，於胞形成區域M21之p型井PW2中，形成有包含記憶電晶體MT2及控制電晶體CT2之記憶胞MC2。如圖2所示，於胞形成區域M11中，複數個記憶胞MC1實際上形成陣列狀，於胞形成區域M21中，複數個記憶胞MC2實際上形成陣列狀。又，於圖3中，示出複數個記憶胞MC1中之2個記憶胞MC1及複數個記憶胞MC2中之2個記憶胞MC2之剖面，於圖4中，示出複數個記憶胞MC1中之1個記憶胞MC1及複數個記憶胞MC2中之1個記憶胞MC2之剖面。
記憶胞MC1、MC2之各者係分割閘極型之記憶胞。亦即，如圖4所示，記憶胞MC1包含控制電晶體CT1，其具有控制閘極電極CG1；及記憶電晶體MT1，其連接於控制電晶體CT1，具有記憶體閘極電極MG1。又，記憶胞MC2包含控制電晶體CT2，其具有控制閘極電極 CG2；及記憶電晶體MT2，其連接於控制電晶體CT2，具有記憶體閘極電極MG2。
如圖2~圖4所示，記憶胞MC1具有n型半導體區域MS1、n型半導體區域MD1、控制閘極電極CG1、及記憶體閘極電極MG1；記憶胞MC2具有n型半導體區域MS2、n型半導體區域MD2、控制閘極電極CG2、及記憶體閘極電極MG2。n型半導體區域MS1、MS2及n型半導體區域MD1、MD2之各者具有與p型之導電型相反之導電型即n型導電型。又，記憶胞MC1具有形成於控制閘極電極CG1上之上覆絕緣膜CP1，記憶胞MC2具有形成於控制閘極電極CG2上之上覆絕緣膜CP2。
進而，記憶胞MC1具有形成於控制閘極電極CG1與半導體基板11之間之閘極絕緣膜GIc1；及閘極絕緣膜GIm1，其形成於記憶體閘極電極MG1與半導體基板11之間、及記憶體閘極電極MG1與控制閘極電極CG1之間。記憶胞MC2具有形成於控制閘極電極CG2與半導體基板11之間之閘極絕緣膜GIc2；及閘極絕緣膜GIm2，其形成於記憶體閘極電極MG2與半導體基板11之間、及記憶體閘極電極MG2與控制閘極電極CG2之間。
控制閘極電極CG1及記憶體閘極電極MG1係以閘極絕緣膜GIm1介隔於其等之相互對向之側面，亦即側壁之間之狀態，沿半導體基板11之主面11a延伸而排列配置。控制閘極電極CG1及記憶體閘極電極MG1之延伸方向係與圖3及圖4之紙面垂直之方向(圖2之Y軸方向)。控制閘極電極CG1係介隔閘極絕緣膜GIc1形成於位於半導體區域MD1與半導體區域MS1之間之部分之p型井PW1上，亦即半導體基板11上。又，記憶體閘極電極MG1係介隔閘極絕緣膜GIm1形成於位於半導體區域MD1與半導體區域MS1之間之部分之p型井PW1上，亦即半導體基板11上。又，於半導體區域MS1側，配置有記憶體閘極電極MG1， 於半導體區域MD1側，配置有控制閘極電極CG1。控制閘極電極CG1及記憶體閘極電極MG1形成記憶胞MC1，亦即非揮發性記憶體。
控制閘極電極CG2及記憶體閘極電極MG2係以閘極絕緣膜GIm2介隔於其等之相互對向之側面，亦即側壁之間之狀態，沿半導體基板11之主面11a延伸而排列配置。控制閘極電極CG2及記憶體閘極電極MG2之延伸方向係與圖3及圖4之紙面垂直之方向(圖2之Y軸方向)。控制閘極電極CG2係介隔閘極絕緣膜GIc2形成於位於半導體區域MD2與半導體區域MS2之間之部分之p型井PW2上，亦即半導體基板11上。又，記憶體閘極電極MG2係介隔閘極絕緣膜GIm2形成於位於半導體區域MD2與半導體區域MS2之間之部分之p型井PW2上，亦即半導體基板11上。又，於半導體區域MS2側，配置有記憶體閘極電極MG2，於半導體區域MD2側，配置有控制閘極電極CG2。控制閘極電極CG2及記憶體閘極電極MG2形成記憶胞MC2，亦即非揮發性記憶體。
再者，形成於控制閘極電極CG1上之上覆絕緣膜CP1亦沿半導體基板11之主面11a延伸，形成於控制閘極電極CG2上之上覆絕緣膜CP2亦沿半導體基板11之主面11a延伸。
控制閘極電極CG1與記憶體閘極電極MG1係其間介隔閘極絕緣膜GIm1地相互相鄰，記憶體閘極電極MG1介隔閘極絕緣膜GIm1，以側壁間隔件狀形成於控制閘極電極CG1之側面上，亦即側壁上。又，閘極絕緣膜GIm1形成於記憶體閘極電極MG1與半導體基板11，亦即p型井PW1之間，及記憶體閘極電極MG1與控制閘極電極CG1之間。
控制閘極電極CG2與記憶體閘極電極MG2係其間介隔閘極絕緣膜GIm2地相互相鄰，記憶體閘極電極MG2介隔閘極絕緣膜GIm2，以側壁間隔件狀形成於控制閘極電極CG2之側面上，亦即側壁上。又，閘極絕緣膜GIm2形成於記憶體閘極電極MG2與半導體基板11，亦即p型井PW2之間，及記憶體閘極電極MG2與控制閘極電極CG2之間。
再者，於本說明書中，例如，記憶體閘極電極MG1形成於控制閘極電極CG1之側面上，亦即側壁上，係指記憶體閘極電極MG1形成於控制閘極電極CG1之側面，亦即側壁之意。又，於本說明書中，例如，記憶體閘極電極MG1形成於控制閘極電極CG1之側面上，係指記憶體閘極電極MG1接觸控制閘極電極CG1之側面而形成，或記憶體閘極電極MG1夾著控制閘極電極CG1之側面形成於與控制閘極電極CG1相反之側。
記憶胞MC1不同於記憶胞MC2，其具有作為側壁部之間隔件SP11、絕緣膜IF11。間隔件SP11介隔閘極絕緣膜GIm1及記憶體閘極電極MG1形成於控制閘極電極CG1之側面上，亦即側壁上。絕緣膜IF11形成於間隔件SP11與記憶體閘極電極MG1之間。
記憶體閘極電極MG1不同於記憶體閘極電極MG2，其形成於間隔件SP11與控制閘極電極CG1之間，及間隔件SP11與半導體基板11，亦即p型井PW1之間。如圖4所示，將記憶體閘極電極MG1中之控制閘極電極CG1側之部分設為P1，將與控制閘極電極CG1為相反側之部分設為P2。此時，部分P1包含位於間隔件SP1與控制閘極電極CG1之間之部分之記憶體閘極電極MG1，部分P2包含位於間隔件SP11與半導體基板11，亦即p型井PW1之間之部分之記憶體閘極電極MG1。
半導體基板11之厚度方向上之部分P2之厚度TH2較半導體基板11之厚度方向上之部分P1之厚度TH1薄。又，部分P2之下表面之高度位置與部分P1之下表面之高度位置相等，部分P2之上表面之高度位置低於部分P1之上表面之高度位置。
再者，絕緣膜IF11形成於間隔件SP11與部分P1之間，及間隔件SP11與部分P2之間。又，閘極絕緣膜GIm1形成於部分P1與控制閘極電極CG1之間、部分P1與半導體基板11亦即p型井PW1之間、及部分P2與半導體基板11亦即p型井PW1之間。
藉由記憶體閘極電極MG1具有部分P1及部分P2，可使記憶體閘極電極MG1之閘極長度L1較記憶體閘極電極MG2之閘極長度L2長。亦即，於本實施形態1中，形成於胞形成區域M11之記憶體閘極電極MG1之閘極長度L1較形成於胞形成區域M21之記憶體閘極電極MG2之閘極長度L2長。具體而言，例如，可將記憶體閘極電極MG2之閘極長度L2例如設為30nm，且將記憶體閘極電極MG1之閘極長度L1例如設為50nm。
再者，於本說明書中，閘極長度係指與控制閘極電極CG1、CG2及記憶體閘極電極MG1、MG2之各者所延伸之方向(圖2之Y軸方向)交叉，較理想為正交之方向(圖2之X軸方向)上之控制閘極電極CG1、CG2及記憶體閘極電極MG1、MG2之各者的長度。
亦即，記憶體閘極電極MG1之閘極長度係記憶體閘極電極MG1之下表面之X軸方向上之寬度，記憶體閘極電極MG2之閘極長度係記憶體閘極電極MG2之下表面之X軸方向上之寬度。
如使用上述之圖1所說明般，作為程式用非揮發性記憶體．模組1所包含之非揮發性記憶體，較理想為使用與資料用非揮發性記憶體．模組2所包含之非揮發性記憶體相比，動作速度迅疾，且可複寫之次數較多之非揮發性記憶體。另一方面，作為資料用非揮發性記憶體．模組2所包含之非揮發性記憶體，較理想為使用與程式用非揮發性記憶體．模組1所包含之非揮發性記憶體相比，具有高可靠性之非揮發性記憶體。
因此，較理想為，於由具有較記憶體閘極電極MG2之閘極長度L2長之閘極長度L1之記憶體閘極電極MG1與控制閘極電極CG1形成之，作為非揮發性記憶體之記憶胞MC1中儲存資料。又，較理想為，於由具有較記憶體閘極電極MG1之閘極長度L1短之閘極長度L2之記憶體閘極電極MG2與控制閘極電極CG2形成之，作為非揮發性記憶體 之記憶胞MC2中儲存程式。
較理想為，X軸方向上之部分P1之寬度W1較X軸方向上之間隔件SP11之寬度WS寬。藉此，可縮短記憶體閘極電極MG1中之具有較部分P1之厚度TH1薄之厚度TH2之部分P2之X軸方向上之寬度W2。因此，可易於防止或抑制於進行用於形成n-型半導體區域21a、21b之離子注入時，所注入之雜質離子越過部分P2而到達至閘極絕緣膜GIm1。
形成於控制閘極電極CG1與p型井PW1之間之閘極絕緣膜GIc1係作為控制電晶體CT1之閘極絕緣膜發揮功能，形成於控制閘極電極CG2與p型井PW2之間之閘極絕緣膜GIc2係作為控制電晶體CT2之閘極絕緣膜發揮功能。又，形成於記憶體閘極電極MG1與p型井PW1之間之閘極絕緣膜GIm1係作為電晶體MT1之閘極絕緣膜發揮功能，形成於記憶體閘極電極MG2與p型井PW2之間之閘極絕緣膜GIm2係作為記憶電晶體MT2之閘極絕緣膜發揮功能。
閘極絕緣膜GIc1、GIc2之各者包含絕緣膜13。絕緣膜13包含氧化矽膜、氮化矽膜、氮氧化矽膜、或具有高於氮化矽膜之相對介電常數之高介電常數膜，亦即所謂High-k膜。再者，於本申請案中，提及High-k膜或高介電常數膜時，係指介電常數(相對介電常數)高於氮化矽之膜。作為絕緣膜13，例如可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。
閘極絕緣膜GIm1、GIm2之各者包含絕緣膜16。圖3中，為使圖示更易懂，絕緣膜16係作為1層膜被圖示，但如圖4所示，絕緣膜16包含例如包含氧化矽膜16a、氧化矽膜16上之作為電荷蓄積部之氮化矽膜16b、及氮化矽膜16b上之氧化矽膜16c。
再者，記憶體閘極電極MG1與p型井PW1之間之閘極絕緣膜GIm1係如上述般作為記憶電晶體MT1之閘極絕緣膜發揮功能。另一方面， 記憶體閘極電極MG1與控制閘極電極CG1之間之閘極絕緣膜GIm1係作為用於使記憶體閘極電極MG1與控制閘極電極CG1之間絕緣，亦即電性分離之絕緣膜發揮功能。又，閘極絕緣膜GIm2亦相同。
絕緣膜16中之氮化矽膜16b係用於蓄積電荷之絕緣膜，作為電荷蓄積部發揮功能。亦即，氮化矽膜16b係形成於絕緣膜16中之捕獲性絕緣膜。因此，絕緣膜16可視為於其內部具有電荷蓄積部之絕緣膜。
位於氮化矽膜16b之上下方之氧化矽膜16c及氧化矽膜16a可作為束縛電荷之電荷阻擋層發揮功能。可藉由設為由氧化矽膜16c及氧化矽膜16a夾著氮化矽膜16b之構造，進行對氮化矽膜16b之電荷蓄積。氧化矽膜16a、氮化矽膜16b及氧化矽膜16c亦可視為ONO(Oxide-Nitride-Oxide：氧化物-氮化物-氧化物)膜。
控制閘極電極CG1、CG2之各者包含導電膜14。導電膜14包含矽，例如包含被導入n型雜質之多晶矽膜即n型多晶矽膜等。具體而言，控制閘極電極CG1及CG2之各者包含經圖案化後之導電膜14。
記憶體閘極電極MG1及MG2之各者包含導電膜17。導電膜17包含矽，例如包含被導入n型雜質之多晶矽膜即n型多晶矽膜等。記憶體閘極電極MG1、MG2係藉由各向同性蝕刻，亦即回蝕以被覆控制閘極電極CG1、CG2之方式形成於半導體基板11上之導電膜17，介隔絕緣膜16將導電膜17殘留於控制閘極電極CG1、CG2之各者之側壁上而形成。因此，記憶體閘極電極MG1係介隔絕緣膜16以側壁間隔件狀形成於控制閘極電極CG1之側壁上，記憶體閘極電極MG2係介隔絕緣膜16以側壁間隔件狀形成於控制閘極電極CG2之側壁上。
上覆絕緣膜CP1、CP2之各者包含含有矽及氮之絕緣膜15。上覆絕緣膜CP1、CP2分別為保護控制閘極電極CG1、CG2之保護膜，是將導電膜14圖案化而形成控制閘極電極CG1、CG2時之硬遮罩膜。又，上覆絕緣膜CP1、CP2係於蝕刻導電膜17而形成記憶體閘極電極 MG1、MG2時，用於分別調整記憶體閘極電極MG1、MG2之各者之上表面高度的上覆膜。
絕緣膜IF11包含絕緣膜18。絕緣膜18例如包含氧化矽膜、氮化矽膜或氮氧化矽膜等含有矽之絕緣膜。
間隔件SP11包含膜19。膜19包含矽，例如包含被導入n型雜質之多晶矽膜即n型多晶矽膜等。間隔件SP11係藉由各向同性蝕刻，亦即回蝕以被覆控制閘極電極CG1之方式形成於半導體基板11上之膜19，介隔絕緣膜16、導電膜17及絕緣膜18將膜19殘留於控制閘極電極CG1之側壁上而形成。因此，間隔件SP11係介隔絕緣膜16、導電膜17及絕緣膜18，以側壁間隔件狀形成於控制閘極電極CG1之側壁上。
於導電膜17例如包含被導入n型或p型之第1雜質之矽，膜19例如包含被導入n型或p型之第2雜質之矽之情形時，可使導電膜17之第1雜質之濃度高於膜19之第2雜質之濃度。藉此，無論膜19之電阻率如何，可降低導電膜17之電阻率。
再者，絕緣膜18係將膜19圖案化而形成間隔件SP11時之蝕刻終止膜。又，導電膜17係去除自間隔件SP11露出之部分之絕緣膜18時之蝕刻終止膜。
半導體區域MS1、MS2之各者係作為源極區域或汲極區域之一者發揮功能之半導體區域，半導體區域MD1、MD2之各者係作為源極區域或汲極區域之另一者發揮功能之半導體區域。此處，半導體區域MS1、MS2之各者係例如作為源極區域發揮功能之半導體區域，半導體區域MD1、MD2之各者係例如作為汲極區域發揮功能之半導體區域。半導體區域MS1、MS2及半導體區域MD1、MD2之各者包含被導入n型雜質之半導體區域，分別具有LDD(Lightly doped drain：輕微摻雜之汲極)構造。
源極用之半導體區域MS1、MS2之各者具有n-型半導體區域21a、 及具有高於n-型半導體區域21a之雜質濃度之n+型半導體區域22a。又，汲極用之半導體區域MD1、MD2之各者具有n-型半導體區域21b、及藉由高於n-型半導體區域21b之雜質濃度之n+型半導體區域22b。
定義自p型井PW1、PW2之上表面，亦即半導體基板11之主面11a起至n-型半導體區域21a、21b及n+型半導體區域22a、22b之各者之下表面之深度為n型雜質之濃度與p型雜質之濃度相等之pn接合之深度，亦即接合深度。此時，n+型半導體區域22a接合深度較n-型半導體區域21a深，且雜質濃度更高，又，n+型半導體區域22b接合深度較n-型半導體區域21b深，且雜質濃度更高。
於記憶體閘極電極MG1、控制閘極電極CG1之相互非鄰接之側之側壁上，及記憶體閘極電極MG2、控制閘極電極CG2之相互非鄰接之側之側壁上，形成有包含氧化矽膜、氮化矽膜或該等之積層膜等絕緣膜之側壁間隔件SW。
於胞形成區域M11中，於夾著控制閘極電極CG1與記憶體閘極電極MG1相反之側，於與控制閘極電極CG1相鄰之部分，形成有側壁間隔件SW。此外，於夾著記憶體閘極電極MG1及間隔件SP11與控制閘極電極CG1相反之側，於與記憶體閘極電極MG1及間隔件SP11相鄰之部分，形成有側壁間隔件SW。又，於胞形成區域M21中，於夾著控制閘極電極CG2與記憶體閘極電極MG2相反之側，於與控制閘極電極CG2相鄰之部分，形成有側壁間隔件SW。此外，於夾著記憶體閘極電極MG2與控制閘極電極CG2相反之側，於與記憶體閘極電極MG2相鄰之部分，形成有側壁間隔件SW。
再者，如圖4所示，控制閘極電極CG1與側壁間隔件SW之間、記憶體閘極電極MG1與側壁間隔件SW之間、及間隔件SP11與側壁間隔件SW之間可介置例如包含氧化矽之絕緣膜SIF。又，控制閘極電極 CG2與側壁間隔件SW之間及記憶體閘極電極MG2與側壁間隔件SW之間，可介置例如包含氧化矽之絕緣膜SIF。
n-型半導體區域21a係相對記憶體閘極電極MG1、MG2之各者之側面自對準地形成，n+型半導體區域22a係相對記憶體閘極電極MG1、MG2之各者之側面上之側壁間隔件SW之側面自對準地形成。因此，低濃度之n-型半導體區域21a形成於記憶體閘極電極MG1及MG2之各者之側面上之側壁間隔件SW之下方，高濃度之n+型半導體區域22a形成於低濃度之n-型半導體區域21a之外側。因此，高濃度之n+型半導體區域22a係以接觸低濃度之n-型半導體區域21a之方式形成。
n-型半導體區域21b係相對控制閘極電極CG1、CG2之各者之側面自對準地形成，n+型半導體區域22b係相對控制閘極電極CG1、CG2之各者之側面上之側壁間隔件SW之側面自對準地形成。因此，低濃度之n-型半導體區域21b形成於控制閘極電極CG1、CG2之各者之側面上之側壁間隔件SW之下方，高濃度之n+型半導體區域22b形成於低濃度之n-型半導體區域21b之外側。因此，高濃度之n+型半導體區域22b係以接觸低濃度之n-型半導體區域21b之方式形成。再者，相鄰之2個記憶胞MC1共用高濃度之n+型半導體區域22b。
於位於控制閘極電極CG1下方之閘極絕緣膜GIc1之下方之部分之p型井PW1之上層部，形成控制電晶體CT1之通道區域，於位於控制閘極電極CG2下方之閘極絕緣膜GIc2之下方之部分之p型井PW2之上層部，形成控制電晶體CT2之通道區域。
於n+型半導體區域22a及n+型半導體區域22b之各者之上方，亦即n+型半導體區域22a及n+型半導體區域22b之各者之上表面，利用自對準矽化物(Salicide：Self Aligned Silicide)技術等形成有金屬矽化物層23。金屬矽化物層23例如包含矽化鈷層、矽化鎳層或摻鉑矽化鎳層 等。可利用金屬矽化物層23將擴散電阻或接觸電阻低電阻化。再者，金屬矽化物層23亦可形成於記憶體閘極電極MG1、MG2之各者之上方。
其次，具體說明形成於供電區域M12之供電電極部SE1及形成於供電區域M22之供電電極部SE2之構成。
如圖2及圖3所示，於供電區域M12中，半導體裝置包含元件分離區域IR3，於供電區域M22中，半導體裝置包含元件分離區域IR4。與元件分離區域IR1、IR2同樣地，元件分離區域IR3、IR4係用於分離元件者，於元件分離區域IR3、IR4中，形成有元件分離膜12。
於供電區域M12之元件分離區域IR3中，形成有包含電極CGS1、虛設電極DM1及電極MGS1之供電電極部SE1；於供電區域M22之元件分離區域IR4中，形成有包含電極CGS2、虛設電極DM2及電極MGS2之供電電極部SE2。再者，於電極CGS1及虛設電極DM1之各者之上，形成有上覆絕緣膜CP3，於電極CGS2及虛設電極DM2之各者之上，形成有上覆絕緣膜CP4。
電極CGS1係於供電區域MS12中，與控制閘極電極CG1一體地形成於半導體基板11上，亦即元件分離區域IR3上；電極CGS2係於供電區域M22中，與控制閘極電極CG2一體地形成於半導體基板11上，亦即元件分離區域IR4上。藉此，可介隔電極CGS1對控制閘極電極CG1供電，且可介隔電極CGS2對控制閘極電極CG2供電。
於電極CGS1與元件分離區域IR3之間，形成有閘極絕緣膜GIc3，於電極CGS2與元件分離區域IR4之間，形成有閘極絕緣膜GIc4。閘極絕緣膜GIc3可與閘極絕緣膜GIc1一體地形成，閘極絕緣膜GIc4可與閘極絕緣膜GIc2一體地形成。
虛設電極DM1係於供電區域M12中，與電極CGS1空開間隔形成於半導體基板11上，亦即元件分離區域IR3上。虛設電極DM2係於供 電區域M22中，與電極CGS2空開間隔形成於半導體基板11上，亦即元件分離區域IR4上。
電極MGS1係與記憶體閘極電極MG1一體地形成於虛設電極DM1之側面上，電極MGS2係與記憶體閘極電極MG2一體地形成於虛設電極DM2之側面上。藉此，可藉由電極MGS1對記憶體閘極電極MG1供電，且可藉由電極MGS2對記憶體閘極電極MG2供電。
於電極MGS1與元件分離區域IR3之間、及電極MGS1與虛設電極DM1之間，形成有於內部具有電荷蓄積部之、作為閘極絕緣膜之絕緣膜GIm3。又，於電極MGS2與元件分離區域IR4之間及電極MGS2與虛設電極DM2之間，形成有於內部具有電荷蓄積部之、作為閘極絕緣膜之絕緣膜GIm4。絕緣膜GIm3可與閘極絕緣膜GIm1一體地形成，絕緣膜GIm4可與閘極絕緣膜GIm2一體地形成。
於供電區域M12中，不同於供電區域M22，於虛設電極DM1之側面上，介隔絕緣膜GIm3及電極MGS1形成有作為側壁部之間隔件SP13。又，於間隔件SP13與電極MGS1之間，形成有絕緣膜IF13。
電極MGS1不同於電極MGS1，其形成於間隔件SP13與虛設電極DM1之間、及間隔件SP13與元件分離區域IR3之間。將電極MGS1中之虛設電極DM1側之部分設為P3，將與虛設電極DM1為相反側之部分設為P4。此時，部分P3包含位於間隔件SP13與虛設電極DM1之間之部分之電極MGS1，部分P4包含位於間隔件SP13與半導體基板11，亦即元件分離區域IR3之間之部分之電極MGS1。
半導體基板11之厚度方向上之部分P4之厚度TH4較半導體基板11之厚度方向上之部分P3之厚度TH3薄。又，部分P4之下表面之高度位置與部分P3之下表面之高度位置相等，部分P4之上表面之高度位置低於部分P3之上表面之高度位置。
再者，絕緣膜IF13形成於間隔件SP13與部分P3之間，及間隔件 SP13與部分P4之間。又，絕緣膜GIm3形成於部分P3與虛設電極DM1之間、部分P3與元件分離區域IR3之間、及部分P4與元件分離區域IR3之間。
絕緣膜GIm3、GIm4之各者係與閘極絕緣膜GIm1、GIm2之各者同樣地，包含絕緣膜16。電極CGS1、CGS2及虛設電極DM1、DM2之各者係與控制閘極電極CG1、CG2之各者同樣地，包含導電膜14。電極MGS1、GS2之各者係與記憶體閘極電極MG1、MG2之各者同樣地，包含導電膜17。上覆絕緣膜CP3、CP4之各者係與上覆絕緣膜CP1、CP2之各者同樣地，包含絕緣膜15。絕緣膜IF13係與絕緣膜IF11同樣地，包含絕緣膜18。間隔件SP13係與間隔件SP11同樣地，包含膜19。
其次，具體說明形成於胞形成區域M11之記憶胞MC1上、形成於供電區域M12之供電電極部SE1上、形成於胞形成區域M21之記憶胞MC2上、及形成於供電區域M22之供電電極部SE2上之構成。
於胞形成區域M11、供電區域M12、胞形成區域M21及供電區域M22中，於半導體基板11上，以被覆控制閘極電極CG1、CG2、上覆絕緣膜CP1、CP2、記憶體閘極電極MG1、MG2及各側壁間隔件SW之方式，形成有絕緣膜24。絕緣膜24例如包含氮化矽膜等。
於絕緣膜24上，形成有層間絕緣膜25。層間絕緣膜25包含氧化矽膜之單體膜或氮化矽膜與氧化矽膜之積層膜等。層間絕緣膜25之上表面被平坦化。
於層間絕緣膜25中，形成接觸孔CNT，於接觸孔CNT內，填入有作為導電體部之導電性插塞PG。
插塞PG係由形成於接觸孔CNT之底部及側壁上，亦即側面上之薄型障壁導體膜，及以填入接觸孔CNT之方式形成於該障壁導體膜上之主導體膜形成。於圖3及圖4中，為使圖式簡略化，將構成插塞PG 之障壁導體膜及主導體膜一體化而示出。再者，構成插塞PG之障壁導體膜例如可設為(Ti)膜、氮化鈦(TiN)膜或該等之積層膜，構成插塞PG之主導體膜可設為鎢(W)膜。
接觸孔CNT及填至其間之插塞PG於供電區域M12、M22中，形成於電極MGS1、MGS2及電極CGS1、CGS2之各者之上方等。於接觸孔CNT之底部中，例如電極MGS1、MGS2及電極CGS1、CGS2之各者之上方之金屬矽化物層23露出。此外，填入至接觸孔CNT之插塞PG係藉由與形成於電極MGS1、MGS2及電極CGS1、CGS2之各者之上方之金屬矽化物層23接觸，而與電極MGS1、MGS2及電極CGS1、CGS2之各者電性連接。
再者，雖圖3中省略圖示，但插塞PG亦可與n+型半導體區域22a、22b之各者電性連接。
於被填入插塞PG之層間絕緣膜25上，作為作為例如以銅(Cu)為主導電材料之填入配線之鑲嵌型配線，形成第1層配線層，雖於該第1層配線上，形成有作為鑲嵌型配線之上層配線，但此處省略其之圖式及說明。又，第1層配線及較其更上層之配線並非限定於鑲嵌型配線，而亦可將配線用之導電膜圖案化地形成，例如亦可設為鎢(W)配線或鋁(Al)配線等。
其次，說明形成於胞形成區域M11之記憶胞MC1之動作。再者，以下，雖對記憶胞MC1之動作進行說明，但形成於胞形成區域M21之記憶胞MC2之動作亦可同樣地予以設定。
於本實施形態1中，將對記憶電晶體之絕緣膜16中之電荷蓄積部即氮化矽膜16b之電子注入定義為「寫入」，將洞，即電洞之注入定義為「抹除」。進而，將電源電壓Vdd設為1.5V。
寫入方式可使用稱為所謂源極側注入(Source Side Injection：SSI)方式之熱電子寫入。此時，將施加至半導體區域MD1之電壓Vd例 如設為電源電壓Vdd左右、將施加至控制閘極電極CG1之電壓Vcg例如設為1V左右、將施加至記憶體閘極電極MG1之電壓Vmg例如設為12V左右。又，將施加至半導體區域MS1之電壓Vs例如設為6V左右、將施加至p型井PW1之電壓Vb例如設為0V左右。將上述各電壓施加至進行寫入之記憶胞MC1之各部位，使電子注入至記憶胞MC1之閘極絕緣膜GIm1中之氮化矽膜16中。
熱電子主要於介隔閘極絕緣膜GIm1位於記憶體閘極電極MG1下方之部分之通道區域產生，並被注入至閘極絕緣膜GIm1中之電荷蓄積部即氮化矽膜16b。所注入之熱電子將被閘極絕緣膜GIm1中之氮化矽膜16b中之陷井能級捕獲，其結果，記憶電晶體之閾值電壓(Vth)上升。
抹除方法可使用利用帶間隧穿(Band-To-Band Tunneling：BTBT)現象之熱電洞注入抹除方式。即，可藉由將於BTBT現象下產生之洞，亦即電洞注入至電荷蓄積部，亦即閘極絕緣膜GIm1中之氮化矽膜16b中而進行抹除。此時，將電壓Vd例如設為0V左右、將電壓Vcg例如設為0V左右、將電壓Vmg例如設為-6V左右、將電壓Vs例如設為6V左右、將電壓Vb例如設為0V左右。將上述各電壓施加至進行抹除之記憶胞MC1之各部位，藉由於BTBT現象下使產生洞進行之電場加速，將洞注入至記憶胞MC1之閘極絕緣膜GIm1中之氮化矽膜16b中，以此降低記憶電晶體之閾值電壓。
抹除方法亦可使用利用直接穿隧現象之洞注入的抹除方式。即，藉由利用直接穿隧現象將洞注入至電荷蓄積部，亦即閘極絕緣膜GIml中之氮化矽膜16b而進行抹除。此時，將電壓Vmg例如設為12V左右、將電壓Vb例如設為0V左右。藉此，藉由自記憶體閘極電極MG1側起，洞穿過氧化矽膜16c，利用直接穿隧現象注入至電荷蓄積部亦即氮化矽膜16b，與氮化矽膜16b中之電子相抵消而進行抹除。或 者，藉由氮化矽膜16b中之陷井能級捕獲被注入至氮化矽膜16b之洞而進行抹除。藉此，記憶電晶體之閾值電壓下降，成為抹除狀態。於使用此種抹除方法之情形時，與使用藉由BTBT現象之抹除方法之情形相比，可減少消耗電流。
於讀出時，將電壓Vd例如設為電源電壓Vdd左右、將電壓Vcg例如設為電源電壓Vdd左右、將電壓Vmg例如設為0V左右、將電壓Vs例如設為0左右、將電壓Vb例如設為0V左右。將上述各電壓施加至進行讀出之記憶胞MC1之各部位。藉由將讀出時之施加至記憶體閘極電極MG1之電壓Vmg設為寫入狀態之記憶電晶體之閾值電壓與抹除狀態之記憶電晶體之閾值電壓之間之值，可判別寫入狀態與抹除狀態。
<半導體裝置之製造方法>
其次，對本實施形態1之半導體裝置之製造方法進行說明。
圖5及圖6係表示實施形態1之半導體裝置之製造步驟之一部分的工序流程圖。圖7~圖23係表示實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。圖24~圖28係實施形態1之半導體裝置之製造步驟中之主要部分剖視圖。
於圖7~圖21之剖視圖中，示出記憶胞區域M1所包含之胞形成區域M11、供電區域M12，及記憶胞區域M2所包含之胞形成區域M21、供電區域M22之主要部分剖視圖。又，於圖22及圖23之剖視圖中，放大示出胞形成區域M11、M21之剖面。
於圖7~圖21中，胞形成區域M11之剖視圖係沿著圖2之A-A線之剖視圖，供電區域M12之剖視圖是沿著圖2之B-B線之剖視圖。又，於圖7~圖21中，胞形成區域M21之剖視圖係沿著圖2之C-C線之剖視圖，供電區域M22之剖視圖係沿著圖2之D-D線之剖視圖。
又，於本實施形態1中，針對在胞形成區域M11形成n通道型之控制電晶體CT1及記憶電晶體MT1，於胞形成區域M21形成n通道型之控 制電晶體CT2及記憶電晶體MT2之情形進行說明。惟，亦可設為相反之導電型，而於胞形成區域M11形成p通道型之控制電晶體CT1及記憶電晶體MT1，於胞形成區域M21形成p通道型之控制電晶體CT2及記憶電晶體MT2。
如圖7所示，首先，準備包含例如具有1~10Ωcm左右之電阻率之p型單晶矽等之，作為半導體晶圓之半導體基板11(圖5之步驟S1)。
其次，如圖7所示，形成元件分離膜12(圖5之步驟S2)，該元件分離膜於半導體基板11之主面11a之記憶胞區域M1中，成為區劃活性區域AR1之元件分離區域，於半導體基板11之主面11a之記憶胞區域M2中，成為區劃活性區域AR2之元件分離區域。元件分離膜12包含氧化矽等之絕緣體，可利用例如STI(Shallow Trench Isolation：淺槽隔離)法或LOCOS(Local oxidation of silicon：矽局部氧化)法等形成。例如，可藉由於元件分離區域中形成元件分離用之槽後，對該元件分離用之槽內填入例如包含氧化矽之絕緣膜而形成元件分離膜12。
再者，於圖7中，示出形成於供電區域M12、M22之元件分離膜12。
其次，如圖7所示，於記憶胞區域M1中，於活性區域AR1形成p型井PW1，於記憶胞區域M2中，於活性區域AR2形成p型井PW2(圖5之步驟S3)。p型井PW1及PW2係可藉由將例如硼(B)等p型雜質以離子注入法等導入至半導體基板11而形成。p型井PW1及PW2係自半導體基板11之主面11a起到達至特定深度而形成。亦即，準備藉由進行步驟S1~步驟S3，於記憶胞區域M1中具有形成於主面11a之p型井PW1，於記憶胞區域M2中具有形成於主面11a之p型井PW2之半導體基板11。
其次，利用例如使用氟化氫(HF)水溶液之濕式蝕刻等，去除半導體基板11之表面之自然氧化膜，藉由清潔半導體基板11之表面，將半 導體基板11之表面清潔化。藉此，半導體基板11之表面，亦即p型井PW1、PW2之表面露出。
其次，如圖7所示，於半導體基板11之主面11a之整面，形成絕緣膜13、導電膜14及絕緣膜15(圖5之步驟S4)。
於該步驟S4中，首先，如圖7所示，於記憶胞區域M1、M2中，於半導體基板11之主面11a，形成絕緣膜13。如上所述，作為絕緣膜13，可使用氧化矽膜、氮化矽膜、氮氧化矽膜，亦或High-k膜，亦即高介電常數膜，可用作絕緣膜13之材料例係如上述。又，亦可使用熱氧化法、濺鍍法、原子層沉積(Atomic Layer Deposition：ALD)法或化學氣相沈積(Chemical Vapor Deposition：CVD)法等形成。
於該步驟S4中，接著，如圖7所示，於半導體基板11之主面11a之整面，亦即絕緣膜13上，形成包含矽之導電膜14。
較理想為，導電膜14包含多晶矽膜，亦即多晶矽膜。可使用CVD法等形成此種導電膜14。可將導電膜14之膜厚設至足以上覆絕緣膜13之程度的厚度。又，成膜時，亦可將導電膜14成膜為非晶矽膜，繼而，以其後之熱處理，使非晶矽膜成為多晶矽膜。
作為導電膜14，較佳為使用例如被導入磷(P)或砷(As)等n型雜質，亦或硼(B)等p型雜質而成為低電阻率者。雜質可於導電膜14之成膜時或成膜後導入。於導電膜14之成膜時導入雜質之情形時，可藉由使導電膜14之成膜用之氣體混含摻雜氣體而成膜被導入雜質之導電膜14。另一方面，於矽膜之成膜後導入雜質之情形時，可藉由於有意識地不導入雜質而成膜矽膜後，以離子注入法等對該矽膜導入雜質而形成被導入雜質之導電膜14。
於該步驟S4中，接著，如圖7所示，於半導體基板11之主面11a之整面，亦即導電膜14上，形成含有矽及氮之絕緣膜15。例如，可使用例如CVD法等形成包含氮化矽膜之絕緣膜15。
再者，雖省略圖示，但亦可藉由於導電膜14與絕緣膜15之間，例如將包含矽膜之導電膜14之表面熱氧化，而形成包含例如具有6nm左右之厚度之氧化矽膜此類絕緣膜。
其次，如圖7所示，將絕緣膜15及導電膜14圖案化(圖5之步驟S5)。於該步驟S5中，例如使用光微影及蝕刻，將絕緣膜15及導電膜14圖案化。
首先，於絕緣膜15上形成抗蝕劑膜。其次，於胞形成區域M11、M21中之除形成控制閘極電極CG1、CG2之預設區域以外之區域，形成貫通抗蝕劑膜且到達至絕緣膜15之開口部，形成包含已形成有開口部之抗蝕劑膜的抗蝕圖案。又，於胞形成區域M12、M22中之除形成電極CGS1、CGS2及虛設電極DM1、DM2之預設區域以外之區域，形成貫通抗蝕劑膜且到達至絕緣膜15之開口部，形成包含已形成有開口部之抗蝕劑膜的抗蝕圖案。
此時，配置於胞形成區域M11、M21中之形成控制閘極電極CG1、CG2之預設區域之部分之絕緣膜15係由抗蝕劑膜被覆。又，配置於供電區域M12、M22中之形成電極CGS1、CGS2及虛設電極DM1、DM2之預設區域之部分之絕緣膜15係由抗蝕劑膜被覆。
其次，將抗蝕圖案用作蝕刻遮罩，例如利用乾式蝕刻等蝕刻導電膜15及導電膜14而將之圖案化。
藉此，於胞形成區域M11中，於半導體基板11上，形成包含導電膜14之控制閘極電極CG1，於控制閘極電極CG1與半導體基板11之間，形成包含控制閘極電極CG1與半導體基板11之間之絕緣膜13之閘極絕緣膜GIc1。又，形成包含形成於控制閘極電極CG1上之部分之絕緣膜15的上覆絕緣膜CP1。
又，於胞形成區域M21中，於半導體基板11上，形成包含導電膜14之控制閘極電極CG2，於控制閘極電極CG1與半導體基板11之間， 形成包含控制閘極電極CG2與半導體基板11之間之絕緣膜13之閘極絕緣膜GIc2。又，形成包含形成於控制閘極電極CG2上之部分之絕緣膜15的上覆絕緣膜CP2。
另一方面，於供電區域M12中，於半導體基板11上，形成包含導電膜14之電極CGS1及虛設電極DM1，形成包含電極CGS1及虛設電極DM1與元件分離區域IR3之間之絕緣膜13之閘極絕緣膜GIc3。亦即，電極CGS1及虛設電極DM1係於供電區域M12中，介隔閘極絕緣膜GIc3形成於元件分離區域IR3上，閘極絕緣膜GIc3形成於電極CGS1及虛設電極DM1與元件分離區域IR3之間。又，形成包含形成於電極CGS1上及虛設電極DM1上之部分之絕緣膜15的上覆絕緣膜CP3。
電極CGS1係與控制閘極電極CG1一體地形成，虛設電極DM1係與電極CGS1空開間隔而形成。再者，如圖7所示，電極CGS1上之上覆絕緣膜CP3只要殘留於虛設電極DM1側之部分之電極CGS1上即可。
又，於供電區域M22中，於半導體基板11上，形成包含導電膜14之電極CGS2及虛設電極DM2，形成包含電極CGS2及虛設電極DM2與元件分離區域IR4之間之絕緣膜13之閘極絕緣膜GIc4。亦即，電極CGS2及虛設電極DM2係於供電區域M22中，介隔閘極絕緣膜GIc4形成於元件分離區域IR4上，閘極絕緣膜GIc4形成於電極CGS2及虛設電極DM2與元件分離區域IR4之間。又，形成包含形成於電極CGS2上及虛設電極DM2上之部分之絕緣膜15的上覆絕緣膜CP4。
電極CGS2係與控制閘極電極CG2一體地形成，虛設電極DM2係與電極CGS2空開間隔而形成。再者，如圖7所示，電極CGS2上之上覆絕緣膜CP4只要殘留於虛設電極DM2側之部分之電極CGS2上即可。
其後，去除抗蝕圖案，亦即抗蝕劑膜。
再者，胞形成區域M11、M21中未被控制閘極電極CG1、CG2被覆之部分之絕緣膜13可藉由進行步驟S5之乾式蝕刻，或藉由於步驟S5之乾式蝕刻之後進行濕式蝕刻而去除。此外，於胞形成區域M11、M21中之未形成控制閘極電極CG1及CG2之部分中，半導體基板11之p型井PW1及PW2露出。
再者，於步驟S5中，可於進行後述之圖5之步驟S6之前，使用光微影技術及蝕刻技術，進行局部蝕刻電極CGS1上之上覆絕緣膜CP3及電極CGS2上之上覆絕緣膜CP4之步驟。藉此，如上所述，可將電極CGS1上之上覆絕緣膜CP3殘留於虛設電極DM1側之部分之電極CGS1上，將電極CGS2上之上覆絕緣膜CP4殘留於虛設電極DM2側之部分之電極CGS2上。
其次，如圖8所示，於半導體基板11之主面11a之整面，形成絕緣膜16(圖5之步驟S6)。再者，將放大進行該步驟S6時之胞形成區域M11及M21之剖面後所得者顯示於圖22。
於該步驟S6中，於胞形成區域M11、M21中，於露出之部分之半導體基板11之主面11a、控制閘極電極CG1、CG2之各者之表面、及上覆絕緣膜CP1、CP2之各者之表面，形成絕緣膜16。亦即，於步驟S6中，絕緣膜16係於胞形成區域M11、M21中，以被覆控制閘極電極CG1、CG2及上覆絕緣膜CP1、CP2之方式，形成於半導體基板11上。
又，於該步驟S6中，於胞形成區域M12、M22中，於電極CGS1、CGS2、虛設電極DM1、DM2及上覆絕緣膜CP3、CP4之各者之表面，形成絕緣膜16。亦即，於步驟S6中，絕緣膜16係於供電區域M12、M22中，以被覆電極CGS1、CGS2、虛設電極DM1、DM2及上覆絕緣膜CP3、CP4之方式，形成於半導體基板11上。
如圖22所示，絕緣膜16係於內部具有電荷蓄積部之絕緣膜，作為絕緣膜，包含自下而上地依序形成之氧化矽膜16a、氮化矽膜16b及 氧化矽膜16c之積層膜。
例如，可利用熱氧化法或ISSG(In Situ Steam Generation：原位蒸汽產生)氧化法等形成絕緣膜16中之氧化矽膜16a。又，例如，可藉由CVD法形成絕緣膜16中之氮化矽膜16b。進而，例如，可藉由CVD法或ISSG氧化法形成絕緣膜16中之氧化矽膜16c。
首先，於胞形成區域M11、M21中，於露出之部分之半導體基板11之主面11a、控制閘極電極CG1、CG2之各者之側面、上覆絕緣膜CP1、CP2之各者之上表面及側面，藉由例如熱氧化法或ISSG氧化法，形成氧化矽膜16a。又，於供電區域M12、M22中，於電極CGS1、CGS2之各者之上表面及側面、虛設電極DM1、DM2之各者之側面、上覆絕緣膜CP3、CP4之各者之上表面及側面，藉由例如熱氧化法或ISSG氧化法，形成氧化矽膜16a。
氧化矽膜16a之厚度例如可設為4nm左右。又，作為其他形態，亦可利用ALD法形成氧化矽膜16a。
其次，於氧化矽膜16a上，例如以CVD法形成氮化矽膜16b，進而，於氮化矽膜16b上，例如以CVD法、ISSG氧化法或此兩者，形成氧化矽膜16c。藉此，可形成包含氧化矽膜16a、氮化矽膜16b及氧化矽膜16c之積層膜之絕緣膜16。
絕緣膜16係作為記憶體閘極電極MG1及MG2(參照圖3)之閘極絕緣膜發揮功能，具有電荷保持功能。絕緣膜16具有由作為電荷阻擋層之氧化係膜16a與氧化矽膜16c夾著作為電荷蓄積部之氮化矽膜16b的構造。又，包含氧化矽膜16a、16c之電荷阻擋層之位障高度高於包含氮化矽膜16b之電荷蓄積部之位障高度。
再者，於本實施形態1中，使用氮化矽膜16b作為具有陷井能級之絕緣膜，使用氮化矽膜16b之情形時，可靠性之方面較為理想。然而，作為具有陷井能級之絕緣膜，並非限定於氮化矽膜，例如，亦可 使用氧化鋁(鋁)膜、氮化鉿膜或氧化鉭膜等具有高於氮化矽膜之介電常數的高介電常數膜。
其次，如圖8所示，於半導體基板11之主面11a之整面，亦即絕緣膜16上，形成包含矽之導電膜17(圖5之步驟S7)。再者，將放大進行該步驟S7時之胞形成區域M11及M21之剖面所得者顯示於圖22。
較理想為，導電膜17例如包含多晶矽膜，亦即多晶矽膜。可使用CVD法等形成此種導電膜17。又，成膜時，亦可將導電膜17成膜為非晶矽膜，繼而，以其後之熱處理，使非晶矽膜成為多晶矽膜。
作為導電膜17，較佳為使用例如被導入磷(P)或砷(As)等n型雜質，亦或硼(B)等p型雜質而成為低電阻率者。雜質可於導電膜17之成膜時或成膜後導入。可利用導電膜17之成膜後之離子注入對導電膜17導入雜質，亦可於導電膜17之成膜時對導電膜17導入雜質。於導電膜17之成膜時導入雜質之情形時，可藉由使導電膜17之成膜用之氣體混含摻雜氣體而成膜被導入雜質之導電膜17。
其次，如圖9所示，於半導體基板11之主面11a之整面，亦即導電膜17上，形成絕緣膜18(圖5之步驟S8)。絕緣膜18係蝕刻膜19(參照後述之圖9)時之蝕刻終止膜。又，導電膜17係蝕刻絕緣膜18時之蝕刻終止膜。
較理想為，作為此種蝕刻終止膜之絕緣膜18例如包含氧化矽膜、氮化矽膜或氮氧化矽膜等含有矽之絕緣膜。可使用熱氧化法、ISSG氧化法或CVD法等形成此種絕緣膜18。
其次，如圖9所示，於半導體基板11之主面11a之整面，亦即絕緣膜18上，形成包含矽之膜19(圖5之步驟S9)。如上所述，絕緣膜18係蝕刻膜19時之蝕刻終止膜。
較理想為，膜19例如包含多晶矽膜，亦即多晶矽膜。可使用CVD法等形成此種膜19。又，成膜時，亦可將膜19成膜為非晶矽膜， 繼而，以其後之熱處理，使非晶矽膜成為多晶矽膜。
形成於胞形成區域M21之記憶體閘極電極MG2(參照圖4)包含介隔絕緣膜16形成於控制閘極電極CG2之側面之部分之導電膜17。因此，記憶體閘極電極電極MG2之閘極長度L2(參照4)係與形成導電膜17時之導電膜17之膜厚相等，或與形成導電膜17後，至形成記憶體閘極電極MG2之前之期間中，導電膜17之表面被氧化而膜厚略微減薄之狀態下之導電膜17之膜厚相等。
另一方面，形成於胞形成區域M11之記憶體閘極電極MG1(參照圖4)之閘極長度例如與介隔絕緣膜16形成於控制閘極電極CG1之側面之部分之導電膜17、絕緣膜18及膜19之各者之合計膜厚相等。又，於形成導電膜17後，至形成記憶體閘極電極MG1之前之期間中，因導電膜17之表面被絕緣膜18及膜19被覆，故導電膜17之表面並未被氧化，導電膜17之膜厚未減薄。因此，記憶體閘極電極MG1之閘極長度L1(參照圖4)係與形成有導電膜17時之導電膜17之膜厚FT1、絕緣膜18之膜厚FT2及膜19之膜厚FT3之總和相等。因此，可使記憶體閘極電極MG1之閘極長度L1較記憶體閘極電極MG2之閘極長度L2長。
例如，於將記憶體閘極電極MG1之閘極長度L1(參照圖4)例如設為50nm、將記憶體閘極電極MG2之閘極長度L2(參照圖4)例如設為30nm之情形時，可將導電膜17之膜厚FT1例如設為40nm左右、將絕緣膜18之膜厚FT2例如設為5nm左右、將膜19之膜厚FT3例如設為10~20nm左右。
較理想為，導電膜17之膜厚FT1較膜19之膜厚FT3厚。藉此，可使X軸方向上之部分P1之寬度W1(參照圖4)較X軸方向之間隔件SP11之寬度WS寬，可縮短記憶體閘極電極MG1中之具有較部分P1之厚度TH1薄之厚度TH2之部分P2之，X軸方向上之寬度W2(參照圖4)。因此，於進行用於形成使用後述之圖19所說明之n-型半導體區域21a、 21b之離子注入時，可易於防止或抑制所注入之雜質離子越過部分P2而到達至p型井PW1。
又，於胞形成區域M11中，由膜19形成間隔件SP11(參照後述之圖10)。間隔件SP11係用於防止形成n-型半導體區域21a時離子注入之雜質離子越過位於間隔件SP11與半導體基板11之間之部分之記憶體閘極電極MG1而到達至閘極絕緣膜GIm1者。亦即，膜19無法作為記憶體閘極電極使用。因此，作為膜19，雖可使用例如被導入磷(P)或砷(As)等n型雜質亦或硼(B)等p型雜質而設為低電阻率者，但亦可使用未導入雜質設為高電阻率者。
於導電膜17例如包含被導入n型或p型之第1雜質之矽，膜19例如包含被導入n型或p型之第2雜質之矽之情形時，可使導電膜17之第1雜質之濃度高於膜19之第2雜質之濃度。藉此，無論膜19之電阻率為何，可降低導電膜17之電阻率。
或者，於導電膜17例如包含被導入n型或p型雜質之矽，膜19例如包含被導入n型或p型雜質之矽之情形時，可使導電膜17之第1雜質之濃度與膜19之第2雜質之濃度相等。藉此，於使用同種蝕刻劑蝕刻膜19及導電膜17時，可使蝕刻速度相互相等，可使半導體裝置之製造步驟更簡單。
又，只要絕緣膜18為蝕刻膜19時之蝕刻終止膜，導電膜17為蝕刻絕緣膜18時之蝕刻終止膜即可。因此，亦可取代絕緣膜18，而使用包含與導電膜17不同材料之膜，作為膜19，可使用包含與取代絕緣膜18所使用之膜不同材料之膜。
其次，如圖10所示，藉由使用各向同性蝕刻技術回蝕膜19，而形成作為側壁部之間隔件SP11(圖5之步驟S10)。再者，將進行該步驟S10時之胞形成區域M11及供電區域M12之俯視圖顯示於圖24。
於該步驟S10中，藉由以膜19之膜厚程度回蝕膜19，而例如於控 制閘極電極CG1之兩側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以側壁間隔件狀殘留。
藉此，於胞形成區域M11中，藉由於控制閘極電極CG1之兩側面中之，配置與該控制閘極電極CG1相鄰之記憶體閘極電極MG1之側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以隔壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP11。又，於胞形成區域M11中，藉由於控制閘極電極CG1之兩側面中之，與配置與該控制閘極電極CG1相鄰之記憶體閘極電極MG1之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以側壁間隔件殘留，而形成包含殘留之膜19之間隔件SP12。
另一方面，於胞形成區域M21中，藉由於控制閘極電極CG1之兩側面中之，配置與該控制閘極電極CG2相鄰之記憶體閘極電極MG2之側之側面，形成包含介隔絕緣膜16、導電膜17及絕緣膜18，以側壁間隔件狀殘留之膜19之間隔件SP21。又，於胞形成區域M21中，藉由於控制閘極電極CG2之兩側面中之，與配置與該控制閘極電極CG2相鄰之記憶體閘極電極MG2之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，將膜19以側壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP22。
此時，於供電區域M12中，藉由於虛設電極DM1之兩側面中之，與配置與該虛設電極DM1相鄰之電極CGS1之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以隔壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP13。又，於供電區域M12中，藉由於電極CGS1之兩側面中之，與配置與該電極CGS1相鄰之虛設電極DM1之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以側壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP14。又，於供電區域M12中，藉由於電極CGS1上之上覆絕緣膜CP3之兩側 面中之，與配置與該電極CGS1相鄰之虛設電極DM1之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以側壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP15。
又，此時，於供電區域M22中，藉由於虛設電極DM2之兩側面中之，與配置與該虛設電極DM2相鄰之電極CGS2之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，將膜19以側壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP23。又，於供電區域M22中，藉由於電極CGS2之兩側面中之，與配置與該電極CGS2相鄰之虛設電極DM2之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以側壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP24。又，於供電區域M22中，藉由於電極CGS2上之上覆絕緣膜CP4之兩側面中之，與配置與該電極CGS2相鄰之虛設電極DM2之側為相反側之側面，介隔絕緣膜16、導電膜17及絕緣膜18，使膜19以側壁間隔件狀殘留，而形成包含所殘留之膜19之間隔件SP25。
間隔件SP11與間隔件SP12形成於控制閘極電極CG1之相互成為相反側之側面，具有夾著控制閘極電極CG1大致對稱之構造。間隔件SP21與間隔件SP22形成於控制閘極電極CG2之相互成為相反側之側面，具有夾著控制閘極電極CG2大致對稱之構造。
其次，如圖11~圖13所示，去除間隔件SP12、SP21及SP22(圖5之步驟S11)。再者，將進行使用圖11所說明之步驟時之胞形成區域M11及供電區域M12之俯視圖顯示於圖25。又，將進行使用圖13所說明之步驟時之胞形成區域M11及供電區域M12之俯視圖顯示於圖26。
於該步驟S11中，於胞形成步驟M11、M21中，首先，如圖11所示，使用光微影，於半導體基板11上形成如間隔件SP11被覆而間隔件SP12、SP21及SP22露出之抗蝕圖案R1。此時，於供電區域M12及M22中，如圖11所示，使用光微影，於半導體基板11上形成如間隔件 SP13被覆而間隔件SP14、SP15及SP23~SP25露出之抗蝕圖案R1。
具體而言，首先，於記憶胞區域M1、M2中，於絕緣膜18上，以被覆間隔件SP11~SP15及SP21~SP25之方式，形成作為遮罩膜之抗蝕劑膜RF1。其次，將抗蝕劑膜RF1圖案化，於記憶胞區域M2中，去除抗蝕劑膜RF1，於記憶胞區域M1中，形成包含被覆間隔件SP11及SP13之抗蝕劑膜RF1之，作為遮罩圖案之抗蝕圖案R1，使間隔件SP12、SP14及SP15自抗蝕劑膜RF1露出。
於該步驟S11中，於胞形成區域M11、M21中，其次，如圖12所示，藉由將所形成之抗蝕圖案R1作為蝕刻遮罩之乾式蝕刻，去除間隔件SP12、SP21及SP22。另一方面，因間隔件SP11被抗蝕圖案R1被覆，故並未被蝕刻而殘留。此時，於供電區域M12、M22中，如圖12所示，去除間隔件SP14、SP15及SP23~SP25。另一方面，因間隔件SP13被抗蝕圖案R1被覆，故並未被蝕刻而殘留。
於該步驟S11中，其後，如圖13所示，去除抗蝕圖案R1。
於進行步驟S10後，於並未進行步驟S11，未去除間隔件SP12之情形下，於進行步驟S14之步驟而去除間隔件SP31時，有位於間隔件SP31與間隔件SP12之間之，例如包含氧化矽之絕緣膜18作為異物飛散之虞。又，由於飛散之異物附著於其他部分，於其後之步驟中成為所製造之半導體裝置之缺陷原因，而有降低良品率之虞。
另一方面，於本實施形態1中，因於進行步驟S10後，進行步驟S11而去除間隔件SP12，故於進行步驟S14之步驟，去除間隔件SP31時，可防止例如包含氧化矽之絕緣膜18作為異物飛散。又，可防止飛散之異物附著於其他部分，可防止或抑制於其後之步驟中成為所製造之半導體裝置之缺陷原因，可防止、抑制良品率之降低。
其次，如圖14所示，例如藉由濕式蝕刻等蝕刻，去除自間隔件S11及S13露出之部分之絕緣膜18(圖6之步驟S12)。此時，於胞形成區 域M11中，位於間隔件SP11與導電膜17之間之絕緣膜18未被去除而殘留，位於其他區域之絕緣膜18被去除。
其次，如圖15所示，藉由使用各向同性蝕刻技術回蝕導電膜17而形成記憶體閘極電極MG1、MG2(圖6之步驟S13)。再者，將進行該步驟S13時之胞形成區域M11及供電區域M12之俯視圖顯示於圖27。
於該步驟S13中，藉由以導電膜17之膜厚程度蝕刻導電膜17，於控制閘極電極CG1、CG2之各者之兩側面，介隔絕緣膜16使導電膜17以側壁間隔件狀殘留，並去除其他區域之導電膜17。
藉此，如圖15所示，於胞形成區域M11中，形成包含間隔件SP11與控制閘極電極CG1之間及間隔件SP11與半導體基板11之間之導電膜17的記憶體閘極電極MG1。又，於胞形成區域M11中，藉由於控制閘極電極CG1之兩側面中之，與配置與該控制閘極電極CG1相鄰之記憶體閘極電極MG1之側為相反側之側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之間隔件SP31。
另一方面，於胞形成區域M21中，藉由於控制閘極電極CG2之兩側面中之一側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之記憶體閘極電極MG2。又，於胞形成區域M21中，藉由於控制閘極電極CG2之兩側面中之，與配置與該控制閘極電極CG2相鄰之記憶體閘極電極MG2之側為相反側之側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之間隔件SP41。
此時，於供電區域M12中，形成包含間隔件SP13與虛設電極DM1之間及間隔件SP13與半導體基板11之間之導電膜17的電極MGS1。又，於供電區域M12中，藉由於電極CGS1之兩側面中之，與配置與該電極CGS1相鄰之虛設電極DM1之側為相反側之側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之 間隔件SP32。
再者，電極MGS1係與記憶體閘極電極MG1一體地形成。藉此，可藉由電極MGS1對記憶體閘極電極MG1供電。
又，於供電區域M12中，藉由於電極CGS1上之上覆絕緣膜CP3之兩側面中之，與配置與該電極CGS1相鄰之虛設電極DM1之側為相反側之側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之間隔件SP33。再者，於供電區域M12中，虛設電極DM1與電極CGS1之間係介隔絕緣膜16以導電膜17填入。
又，此時，於供電區域M22中，藉由於虛設電極DM2之兩側面中之，與配置與該虛設電極DM2相鄰之電極CGS2之側為相反側之側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之電極MGS2。又，於供電區域M22中，藉由於電極CGS2之兩側面中之，與配置與該電極CGS2相鄰之虛設電極DM22之側為相反側之側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之間隔件SP42。
又，於供電區域M22中，藉由於電極CGS2上之上覆絕緣膜CP4之兩側面中之，與配置與該電極CGS2相鄰之虛設電極DM2之側為相反側之側面，介隔絕緣膜16將導電膜17以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之間隔件SP43。再者，於供電區域M22中，虛設電極DM2與電極CGS2之間係介隔絕緣膜16以導電膜17填入。
記憶體閘極電極MG1係以介隔絕緣膜16與控制閘極電極CG1相鄰之方式形成，記憶體閘極電極MG2係以介隔絕緣膜16與控制閘極電極CG2相鄰之方式形成。記憶體閘極電極MG1與間隔件SP11形成於控制閘極電極CG1之相互成為相反側之側面。記憶體閘極電極MG2與間隔件SP41形成於控制閘極電極CG2之相互成為相反側之側面，具有夾著控制閘極電極CG2大致對稱之構造。
於控制閘極電極CG1上，形成有上覆絕緣膜CP1，於控制閘極電極CG2上，形成有上覆絕緣膜CP2。因此，記憶體閘極電極MG1包含介隔絕緣膜16以側壁間隔件狀殘留於上覆絕緣膜CP1之第1側之側面之導電膜17，記憶體閘極電極MG2包含介隔絕緣膜16以側壁間隔件狀殘留於上覆絕緣膜CP2之第1側之側面之導電膜17。又，間隔件SP31包含介隔絕緣膜16以側壁間隔件狀殘留於上覆絕緣膜CP1之與第1側為相反側之側面的導電膜17，間隔件SP41包含介隔絕緣膜16以側壁間隔件狀殘留於上覆絕緣膜CP2之與第1側為相反側之側面的導電膜17。
於步驟S13中形成之記憶體閘極電極MG1與半導體基板11之p型井PW1之間，及記憶體閘極電極MG1與控制閘極電極CG1之間，介置絕緣膜16，記憶體閘極電極MG1包含接觸絕緣膜16之導電膜17。又，於步驟S13中形成之記憶體閘極電極MG2與半導體基板11之p型井PW2之間，及記憶體閘極電極MG2與控制閘極電極CG2之間，介置絕緣膜16，記憶體閘極電極MG2包含接觸絕緣膜16之導電膜17。
於步驟S13之進行回蝕步驟後之階段，於胞形成區域M11中，未被記憶體閘極電極MG1及間隔件SP31之任一者被覆之部分之絕緣膜16露出。胞形成區域M11之記憶體閘極電極MG1下方之絕緣膜16成為記憶電晶體MT1之閘極絕緣膜GIm1(參照後述之圖18)。又，於步驟S13之進行回蝕步驟後之階段，於胞形成區域M21中，未被記憶體閘極電極MG2及間隔件SP41之任一者被覆之部分之絕緣膜16露出。胞形成區域M21之記憶體閘極電極MG2下方之絕緣膜16成為記憶電晶體MT2之閘極絕緣膜GIm2(參照後述之圖18)。
其次，如圖16及圖17所示，去除間隔件SP31及SP41(圖6之步驟S14)。
於該步驟S14中，於胞形成區域M11、M21中，首先，如圖16所 示，使用光微影，於半導體基板11上形成如記憶體閘極電極MG1、MG2及間隔件SP11被覆而間隔件SP31、SP41露出之抗蝕圖案R2。此時，於供電區域M12、M22中，位於電極MGS1、間隔件SP13及電極CGS1與虛設電極DM1之間之部分之導電膜17被抗蝕圖案被覆，而間隔件SP32、SP33、SP44及SP43露出。
具體而言，首先，於記憶胞區域M1、M2中，於絕緣膜16上，以被覆記憶體閘極電極MG1、MG2、電極CGS1、CGS2、電極MGS1、MGS2、間隔件SP11、SP13、SP31~SP33及SP41~SP43之方式，形成作為遮罩膜之抗蝕劑膜RF2。此時，以被覆位於電極CGS1與虛設電極DM1之間之部分之導電膜17，及位於電極CGS2與虛設電極DM2之間之部分之導電膜17之方式，形成抗蝕劑膜RF2。
其次，將抗蝕劑膜RF2圖案化，於記憶胞區域M1中，形成抗蝕圖案R2，其包含被覆位於記憶體閘極電極MG1、電極MGS1、間隔件SP11、SP13及電極CGS1與虛設電極DM1之間之部分之導電膜17的抗蝕劑膜RF2。既而，使間隔件SP31、SP32及SP33自抗蝕劑膜RF2露出。此時，將抗蝕劑膜RF2圖案化，於記憶胞區域M2中，形成抗蝕圖案R2，其包含被覆位於記憶體閘極電極MG2、電極MGS2及電極CGS2與虛設電極DM2之間之部分之導電膜17的抗蝕劑膜RF2。又，使間隔件SP41、SP42及SP43自抗蝕劑膜RF2露出。
於該步驟S14中，於胞形成區域M11、M21中，其次，如圖16所示，藉由將所形成之抗蝕圖案R2作為蝕刻遮罩之乾式蝕刻，去除間隔件SP31及SP41。另一方面，因記憶體閘極電極MG1、MG2及間隔件SP11被抗蝕圖案R2被覆，故未被蝕刻而殘留。此時，於供電區域M12、M22中，如圖16所示，去除間隔件SP32、SP33、SP42及SP43。另一方面，因位於電極MGS1、MGS2、間隔件SP13、電極CGS1與虛設電極DM1之間之部分之導電膜17，及位於電極CGS2與虛設電極 DM2之間之部分之導電膜17被抗蝕圖案R2被覆，故未被蝕刻而殘留。
於該步驟S14中，其後，如圖17所示，去除抗蝕圖案R2。
其次，如圖18所示，例如藉由濕式蝕刻等蝕刻，去除未被記憶體閘極電極MG1、MG2被覆之部分的絕緣膜16(圖6之步驟S15)。再者，將進行該步驟S15時之胞形成區域M11及供電區域M12之俯視圖顯示於圖28。
此時，於胞形成區域M11中，位於記憶體閘極電極MG1與p型井PW1之間，及記憶體閘極電極MG1與控制閘極電極CG1之間之部分的絕緣膜16未被去除而殘留，位於其他區域之部分之絕緣膜16被去除。又，於胞形成區域M11中，形成閘極絕緣膜GIm1，其包含位於記憶體閘極電極MG1與p型井PW1之間，及記憶體閘極電極MG1與控制閘極電極CG1之間之絕緣膜16。
又，此時，於胞形成區域M21中，位於記憶體閘極電極MG2與p型井PW2之間，及記憶體閘極電極MG2與控制閘極電極CG2之間之部分之絕緣膜16未被去除而殘留，位於其他區域之部分之絕緣膜16被去除。又，於胞形成區域M21中，形成閘極絕緣膜GIm2，其包含位於記憶體閘極電極MG2與p型井PW2之間，及記憶體閘極電極MG2與控制閘極電極CG2之間之絕緣膜16。
再者，於步驟S15中，亦可藉由去除絕緣膜16中之氧化矽膜16c及氮化矽膜16b，不去除氧化矽膜16a而將其殘留之方式進行蝕刻。
其次，如圖19所示，使用離子注入法等，形成n-型半導體區域21a及21b(圖6之步驟S16)。再者，將進行該步驟S16時之胞形成區域M11及M21之剖面放大者顯示於圖23。
於該步驟S16中，將控制閘極電極CG1、CG2及記憶體閘極電極MG1、MG2用作為遮罩，將例如砷(As)或磷(P)等n型雜質導入至半導 體基板11之p型井PW1、PW2。藉此，於胞形成區域M11中，於p型井PW1之上層部，形成n-型半導體區域21a、21b，於胞形成區域M21中，於p型井PW2之上層部，形成n-型半導體區域21a、21b。
此時，於胞形成區域M11中，n-型半導體區域21a自對準地形成於記憶體閘極電極MG1之側面，n-型半導體區域21b自對準地形成於控制閘極電極CG1之側面。又，於胞形成區域M21中，n-型半導體區域21a自對準地形成於記憶體閘極電極MG2之側面，n-型半導體區域21b自對準地形成於控制閘極電極CG2之側面。
再者，亦可於進行步驟S15之後、進行步驟S16之前，於周邊電路區域(省略圖示)中，例如使用光微影及蝕刻，將於步驟S5時於周邊電路區域經部分殘留之導電膜14(參照圖21)圖案化，形成包含導電膜14之閘極電極(省略圖示)。此時，於塗佈抗蝕劑之前，作為於周邊電路區域中將導電膜14圖案化時之記憶胞區域M1、M2之保護膜，亦可於記憶胞區域M1、M2中，於半導體基板11之主面11a，形成例如包含氧化矽膜之絕緣膜SIF與氮化矽膜(省略圖示)。且，亦可於周邊電路區域中形成閘極電極後，去除氮化矽膜。於此種情形時，步驟S16中，於形成n-型半導體區域21a、21b時，於記憶胞區域M1、M2中，以被覆控制閘極電極CG1、CG2、上覆絕緣膜CP1、CP2、記憶體閘極電極MG1、MG2及間隔件SP11之方式，形成絕緣膜SIF。
其次，如圖20所示，於控制閘極電極CG1、CG2之側面，及記憶體閘極電極MG1、MG2之側面，形成側壁間隔件SW(圖6之步驟S17)。
首先，於半導體基板11之主面11a之整面，形成側壁間隔件SW用之絕緣膜，例如藉由各向同性蝕刻回蝕所形成之絕緣膜。
如此，於胞形成區域M11中，藉由於夾著控制閘極電極CG1與記憶體閘極電極MG1相反之側，將與控制閘極電極CG1相鄰之部分之絕 緣膜殘留，而形成側壁間隔件SW。又，藉由於夾著記憶體閘極電極MG1及間隔件SP11與控制閘極電極CG1相反之側，將與記憶體閘極電極MG1及間隔件SP11相鄰之部分之絕緣膜殘留，而形成側壁間隔件SW。
再者，於胞形成區域M21中，藉由於夾著控制閘極電極CG2與記憶體閘極電極MG2相反之側，使與控制閘極電極CG2相鄰之部分之絕緣膜殘留而形成側壁間隔件SW。又，藉由於夾著記憶體閘極電極MG2與控制閘極電極CG2相反之側，將與記憶體閘極電極MG2相鄰之部分之絕緣膜殘留而形成側壁間隔件SW。
另一方面，於供電區域M12中，藉由於夾著電極MGS1與電極CGS1相反之側，將與電極MGS1相鄰之部分之絕緣膜殘留而形成側壁間隔件SW。又，藉由於夾著電極CGS1與虛設電極DM1相反之側，將與電極CGS1相鄰之部分之絕緣膜殘留而形成側壁間隔件SW。又，藉由將電極CGS1上之與上覆絕緣膜CP3相鄰之部分之絕緣膜殘留，形成側壁間隔件SW。
再者，於供電區域M22中，藉由於夾著電極MGS2與電極CGS2相反之側，將與電極MGS2相鄰之部分之絕緣膜殘留而形成側壁間隔件SW。又，藉由於夾著電極CGS2與虛設電極DM2相反之側，將與電極CGS2相鄰之部分之絕緣膜殘留而形成側壁間隔件SW。又，藉由將電極CGS2上之與上覆絕緣膜CP4相鄰之部分之絕緣膜殘留，形成側壁間隔件SW。
該等側壁間隔件SW包含氧化矽膜、氮化矽膜或該等之積層膜等絕緣膜。
其次，如圖21所示，使用離子注入法等，形成n+型半導體區域22a、22b(圖6之步驟S18)。於該步驟S18中，將控制閘極電極CG1、CG2、記憶體閘極電極MG1、MG2、及與該等相鄰之側壁間隔件SW 用作遮罩，將例如砷(As)或磷(P)等n型雜質導入至半導體基板11之p型井PW1、PW2。藉此，於胞形成區域M11中，於p型井PW1之上層部，形成n+型半導體區域22a、22b，於胞形成區域M21中，於p型井PW2之上層部，形成n+型半導體區域22a、22b。
此時，於胞形成區域M11中，n+型半導體區域22a係自對準地形成於記憶體閘極電極MG1之側面上之側壁間隔件SW，n+型半導體區域22b係自對準地形成於控制閘極電極CG1之側面上之側壁間隔件SW。又，於胞形成區域M21中，n+型半導體區域22a係自對準地形成於記憶體閘極電極MG2之側面上之側壁間隔件SW，n+型半導體區域22b係自對準地形成於控制閘極電極CG2之側面上之側壁間隔件SW。
如此，於胞形成區域M11中，藉由n-型半導體區域21a及較之為高雜質濃度之n+型半導體區域22a而具有LDD構造，形成作為記憶電晶體MT1(參照圖4)之源極區域發揮功能之n型半導體區域MS1。又，於胞形成區域M11中，藉由n-型半導體區域21b及較之為高雜質濃度之n+型半導體區域22b而具有LDD構造，形成作為控制電晶體CT1(參照圖4)之汲極區域發揮功能之n型半導體區域MD1。
又，於胞形成區域M21中，藉由n-型半導體區域21a及較之為高雜質濃度之n+型半導體區域22a而具有LDD構造，形成作為記憶電晶體MT2(參照圖4)之源極區域發揮功能之n型半導體區域MS2。又，於胞形成區域M21中，藉由n-型半導體區域21b及較之為高雜質濃度之n+型半導體區域22b而具有LDD構造，形成作為控制電晶體CT2(參照圖14)之汲極區域發揮功能之n型半導體區域MD2。
其後，進行用於將導入至n-型半導體區域21a、21b及n+型半導體區域22a、22b等之雜質活性化之熱處理，即活性化退火。
藉此，如圖21所示，於胞形成區域M11中，形成控制電晶體CT1(參照圖4)及記憶電晶體MT1(參照圖4)，由控制電晶體CT1及記憶 電晶體MT1形成作為非揮發性記憶體之記憶胞MC1。亦即，由控制閘極電極CG1、閘極絕緣膜GIc1、記憶體閘極電極MG1及閘極絕緣膜GIm1形成作為非揮發性記憶體之記憶胞MC1。
又，於胞形成區域M21中，形成控制電晶體CT2(參照圖4)及記憶電晶體MT2(參照圖4)，由控制電晶體CT2及記憶電晶體MT2形成作為非揮發性記憶體之記憶胞MC2。亦即，由控制閘極電極CG2、閘極絕緣膜GIc2、記憶體閘極電極MG2及閘極絕緣膜GIm2形成作為非揮發性記憶體之記憶胞MC2。
再者，於供電區域M12中，由電極CGS1、虛設電極DM1及電極MGS1形成供電電極部SE1，於供電區域M22中，由電極CGS2、虛設電極DM2及電極MGS2形成供電電極部SE2。
如上所述，記憶體閘極電極MG1之閘極長度L1(參照圖4)較記憶體閘極電極MG2之閘極長度L2(參照圖4)長。因具有閘極長度較長之記憶體閘極電極MG1之記憶胞MC1與具有閘極長度較短之記憶體閘極電極MG2之記憶胞MC2相比，具有高可靠性，故可期作為圖1之資料用非揮發性記憶體．模組2使用。另一方面，因具有閘極長度較短之記憶體閘極電極MG2之記憶胞MC2與具有閘極長度較長之記憶體閘極電極MG1之記憶胞MC1相比，動作速度迅疾，且可複寫之次數較多，故可期作為圖1之程式用非揮發性記憶體．模組1使用。
其次，如圖3所示，形成金屬矽化物層23(圖6之步驟S19)。於該步驟S19中，於半導體基板11之主面11a之整面，以被覆罩絕緣膜CP1、CP2、記憶體閘極電極MG1、MG2及側壁間隔件SW之方式，形成金屬膜。金屬膜例如包含鈷(Co)膜、鎳(Ni)膜或鎳鉑合金膜等，可使用濺鍍法等形成。又，藉由對半導體基板11實施熱處理，使n+型半導體區域22a、22b及記憶體閘極電極MG1、MG2之各者之上層部與金屬膜發生反應。藉此，分別於n+型半導體區域22a、22b及記憶體閘極 電極MG1、MG2之各者之上方形成金屬矽化物層23。
金屬矽化物層23例如可設為鈷矽化物層、鎳矽化物層或摻鉑鎳矽化物層。其後，去除未反應之金屬膜。可藉由進行此種所謂自對準矽化物製程，而如圖3所示般，於n+型半導體區域22a、22b及記憶體閘極電極MG1、MG2之各者之上方形成金屬矽化物層23。
此時，亦可於供電區域M12、M22中，於電極MGS1、MGS2、電極CGS1、CGS2及導電膜17之各者之上方，形成金屬矽化物層23。
其次，如圖3所示，於半導體基板11之主面11a之整面，形成絕緣膜24及層間絕緣膜25(圖6之步驟S20)。於該步驟S20中，首先，以被覆上覆絕緣膜CP1、CP2、閘極絕緣膜GIm1、GIm2、記憶體閘極電極MG1、MG2及側壁間隔件SW之方式，形成絕緣膜24。絕緣膜24例如包含氮化矽膜。例如，可藉由CVD法形成絕緣膜24。
其次，如圖3所示，於絕緣膜24上，形成層間絕緣膜25。層間絕緣膜25包含氧化矽膜之單體膜或氮化矽膜與氧化矽膜之積層膜等。於藉由例如CVD法形成層間絕緣膜25後，將層間絕緣膜25之上表面平坦化。
其次，如圖3所示，形成貫通層間絕緣膜25之插塞PG(圖6之步驟S21)。首先，藉由將使用光微影形成於層間絕緣膜25上之抗蝕圖案(未圖示)作為蝕刻遮罩乾式蝕刻層間絕緣膜25，於層間絕緣膜25形成接觸孔CNT。其次，於接觸孔CNT內，形成作為導電體部之包含鎢(W)等之導電性插塞PG。
於形成插塞PG時，例如，於包含接觸孔CNT之內部之層間絕緣膜25上，形成例如包含鈦(Ti)膜、氮化鈦(TiN)膜或該等之積層膜之障壁導體膜。繼而，以填埋接觸孔CNT之方式，於該障壁導體膜上形成包含鎢(W)膜等主導體膜，並藉由CMP(Chemical Mechanical Polishing：化學機械研磨)法或回蝕法等去除層間絕緣膜25上之不需 要之主導體膜及障壁導體膜。藉此，可形成插塞PG。再者，為使圖示簡略化，圖3中，將構成插塞PG之障壁導體膜及主導體膜一體化而示出。
如圖3所示，接觸孔CNT及填入至其間之插塞PG係於供電區域M12、M22中，形成於電極MGS1、MGS2及電極CGS1、CGS2之各者之上方等。於接觸孔CNT之底部，例如，電極MGS1、MGS2及電極CGS1、CGS2之各者之上方之金屬矽化物層23露出。又，填入至接觸孔CNT之插塞PG係藉由與形成於電極MGS1、MGS2及電極CGS1、CGS2之各者之上方之金屬矽化物層23接觸，而與電極MGS1、MGS2及電極CGS1、CGS2之各者電性連接。
再者，雖圖3中省略圖示，但插塞PG亦可與n+型半導體區域22a、22b之各者電性連接。
如以上般，製造本實施形態1之半導體裝置。再者，雖可於填入有插塞PG之層間絕緣膜25上，例如使用鑲嵌技術，形成例如以銅(Cu)為主導電膜之配線，但此處省略其之說明。
<比較例之半導體裝置之製造方法>
其次，對比較例之半導體裝置之製造方法進行說明。圖29係比較例之半導體裝置之製造步驟中之主要部分剖視圖。再者，圖29之剖視圖係進行相當於實施形態1之半導體裝置製造步驟中之步驟S16之步驟的步驟，且係於胞形成區域M11中形成n-型半導體區域21a、21b時之剖視圖。
於比較例之半導體裝置之製造方法中，進行相當於實施形態1之步驟S6及步驟S7之步驟，於形成絕緣膜16及導電膜17後，於導電膜17上形成氧化矽膜111。其次，藉由回蝕氧化矽膜111，及藉由於控制閘極電極CG1之側面，介隔絕緣膜16及導電膜17將氧化矽膜111殘留，而形成包含所殘留之氧化矽膜111之間隔件SP111。其次，藉由將包含 氧化矽膜111之間隔件SP111作為遮罩回蝕導電膜17，形成包含間隔件SP111與控制閘極電極CG1之間，及間隔件SP111與半導體基板11之間之導電膜17的記憶體閘極電極MG101。其次，於去除間隔件SP111後，進行相當於實施形態1之半導體裝置製造步驟中之步驟S16之步驟的步驟，亦即將記憶體閘極電極MG101用作遮罩進行離子注入之步驟，而形成n-型半導體區域21a、21b。
再者，比較例之半導體裝置之製造方法係與上述專利文獻1中所記載之半導體裝置之製造方法相同。
如圖29所示，記憶體閘極電極MG101中之與控制閘極電極CG1為相反側之部分P102之，半導體基板11之厚度方向上之厚度TH102較控制閘極電極CG1側之部分P101之，半導體基板11之厚度方向上之厚度TH101薄。又，於比較例之半導體裝置之製造方法中，於進行離子注入形成n-型半導體區域21a、21b時，部分P102上並未殘留有間隔件SP111等間隔件。
於形成n-型半導體區域21a、21b時，注入至p型井PW1之雜質離子之起始於p型井PW1之上表面之深度方向上之濃度分佈顯示最大值之深度位置例如為10~20nm。又，即使對包含多晶矽或單晶矽之部分P102離子注入雜質離子之情形時，起始於部分P102之上表面之深度方向上之濃度分佈顯示最大值之深度位置例如仍為10~20nm，與起始於p型井PW1之上表面之深度方向上之濃度分佈顯示最大值之深度位置大致相等。
因此，於比較例之半導體裝置之製造方法中，於部分P102，亦即導電膜17之膜厚例如為30nm左右之情形時，於形成n-型半導體區域21a、21b時，如圖29所示存在被注入至部分P102之雜質離子越過部分P102而到達至閘極絕緣膜GIm1之虞。因此，由於具有電荷蓄積部之閘極絕緣膜GIm1之膜質產生劣化等而存在作為記憶胞MC1之非揮 發性記憶體之特性降低之虞，從而無法提高具有非揮發性記憶體之半導體裝置之性能。
另一方面，例如，於進行活性化退火等熱處理時，p型井PW1中之雜質離子由於擴散而到達至閘極絕緣膜GIm1之可能性較小。因此，於雜質離子由於離子注入而到達至閘極絕緣膜GIm1之情形時，對閘極絕緣膜GIm1之膜質劣化的影響大於其後進行例如活性化退火等熱處理時，雜質離子由於擴散而到達至閘極絕緣膜GIm1之情形時對閘極絕緣膜GIm1之膜質劣化的影響。
又，作為抹除方法，於使用藉由BTBT現象之熱電洞注入抹除方式之情形時，對閘極絕緣膜GIm1中之源極區域側之部分注入電洞。因此，於所注入之雜質離子越過部分P102而到達至閘極絕緣膜GIm1中之源極區域側之部分之情形時，對閘極絕緣膜GIm1之膜質劣化之影響極大。
再者，於圖29所示之例中，與圖23所示之例同樣地，於形成n-型半導體區域21a、21b時，於記憶胞區域M1中，於半導體基板11之主面11a上，以被覆控制閘極電極CG1、上覆絕緣膜CP1、記憶體閘極電極MG101之方式形成有絕緣膜SIF。然而，絕緣膜SIF之膜厚相對記憶體閘極電極MG101所包含之導電膜17之膜厚而言較薄。因此，為防止雜質離子越過部分P102，僅形成絕緣膜SIF將難以達成。
<本實施形態之主要特徵與效果>
於本實施形態1之半導體裝置之製造方法中，於控制閘極電極CG1、CG2之各者之表面，依序形成絕緣膜16、導電膜17、含有矽之絕緣膜18、及包含矽之膜19。其次，藉由回蝕膜19，於控制閘極電極CG1之側面，介隔絕緣膜16、導電膜17及絕緣膜18將膜19殘留而形成間隔件SP11。其次，藉由回蝕導電膜17，形成包含間隔件SP11與控制閘極電極CG1之間及間隔件SP11與半導體基板11之間之導電膜17之 記憶體閘極電極MG1，於控制閘極電極CG2之側面，介隔絕緣膜16將導電膜17殘留而形成記憶體閘極電極MG2。記憶體閘極電極MG1之閘極長度較記憶體閘極電極MG2之閘極長度長。
本實施形態1之半導體裝置之製造方法亦與比較例之半導體裝置之製造方法同樣地，記憶體閘極電極MG1中之與控制閘極電極CG1為相反側之部分P2之厚度TH2較控制閘極電極CG1側之部分P1之厚度TH1薄。然而，於本實施形態1之半導體裝置之製造方法中，不同於比較例之半導體裝置之製造方法，於利用將記憶體閘極電極MG1用作遮罩之離子注入法形成n-型半導體區域21a時，於部分P2上，形成有間隔件SP11。
因此，如圖23所示，於形成n-型半導體區域21a、21b時，可防止或抑制所注入之雜質離子越過部分P2而到達至閘極絕緣膜GIm1。因此，因可防止或抑制具有電荷蓄積部之閘極絕緣膜GIm1之膜質產生劣化，可防止作為記憶胞MC1之非揮發性記憶體之特性之降低，故可提高具有非揮發性記憶體之半導體裝置之特性。
又，本實施形態1之半導體裝置包含形成於控制閘極電極CG1之側面之記憶體閘極電極MG1、及形成於控制閘極電極CG2之側面之記憶體閘極電極MG2。又，該半導體裝置包含介隔閘極絕緣膜GIm1及記憶體閘極電極MG1形成於控制閘極電極CG1之側面之間隔件SP11、及形成於間隔件SP11與記憶體閘極電極MG1之間之絕緣膜18。絕緣膜18包含含有矽之絕緣膜，間隔件SP11包含矽。記憶體閘極電極MG1形成於間隔件SP11與控制閘極電極CG1之間，及間隔件SP11與半導體基板11之間。記憶體閘極電極MG1之閘極長度較記憶體閘極電極MG2之閘極長度長。
於製造此種本實施形態1之半導體裝置之情形時，可防止或抑制如圖23所示於形成n-型半導體區域21a時，所注入之雜質離子越過部 分P2而到達至閘極絕緣膜GIm1。因此，因可防止或抑制具有電荷蓄積部之閘極絕緣膜GIm1之膜質產生劣化，可防止作為記憶胞MC1之非揮發性記憶體之特性之降低，故可提高具有非揮發性記憶體之半導體裝置之特性。
<半導體裝置之第1變化例>
於實施形態1之半導體裝置中，於供電區域M12中，於虛設電極DM1之側面，介隔絕緣膜GIm3、電極MGS1及絕緣膜IF13形成有間隔件SP13。另一方面，供電區域M12中，可無需形成間隔件SP13。將此種例作為實施形態1之第1變化例之半導體裝置進行說明。
圖30係實施形態1之第1變化例之半導體裝置之主要部分俯視圖。圖31係實施形態1之第1變化例之半導體裝置之主要部分剖視圖。圖32~圖35係實施形態1之第1變化例之半導體裝置之製造步驟中之主要部分俯視圖。
圖30所示之俯視圖放大示出圖2所示之俯視圖中之由兩點鏈線包圍之區域RG1。圖31所示之剖視圖係沿著圖30之B-B線之剖視圖。又，圖32~圖35係進行實施形態1中使用圖25~圖28所說明之步驟時之胞形成區域M11及供電區域M12之俯視圖。再者，為易於理解，作為圖31所示之剖視圖，示出相當於使用圖18所說明之步驟S15之剖視圖的剖視圖。
如圖30及圖31所示，於本第1變化例之半導體裝置中，於供電區域M12中，雖於虛設電極DM1之側面，介隔絕緣膜GIm3形成有電極MGS1，但未形成絕緣膜IF13(參照圖3)，亦未形成間隔件SP13(參照圖3)。
又，於本第1變化例之半導體裝置之製造方法中，於進行使用圖10及圖24所說明之步驟(圖5之步驟S10)後，進行使用圖11所說明之步驟(圖5之步驟S11)而形成抗蝕圖案R1。於形成該抗蝕圖案R1時，於供 電區域M12中，如圖32所示，使用光微影，於半導體基板11上形成如除間隔件SP14外，間隔件SP13亦露出之抗蝕圖案R1。亦即，形成如供電區域M12露出之抗蝕圖案R1。
於該步驟S11中，其次，於進行使用圖12所說明之步驟時，於供電區域M12中，藉由將所形成之抗蝕圖案R1作為蝕刻遮罩之乾式蝕刻，如圖33所示般，除去除間隔件SP14外，進而去除間隔件SP13。亦即，於供電區域M12中，去除膜19(參照圖10)。
於該步驟S11中，其後，於進行使用圖13所說明之步驟時，如圖33所示去除抗蝕圖案R1。
其次，於進行使用圖14所說明之步驟(圖6之步驟S12)後，進行使用圖15所說明之步驟(圖6之步驟S13)，於胞形成區域M11中，形成記憶體閘極電極MG1。此時，於供電區域M12中，如圖34所示，藉由於虛設電極DM1之兩側面中之，與配置與該虛設電極DM1相鄰之電極CGS1之側為相反側之側面上，介隔絕緣膜16(參照圖15)將導電膜17(參照圖15)以側壁間隔件狀殘留，而形成包含所殘留之導電膜17之電極MGS1。垂直於虛設電極DM1之側面之方向上之電極MGS1之下表面之寬度W3較記憶體閘極電極MG1之閘極長度L1短。再者，間隔件SP32及SP33(參照圖15)亦與實施形態1同樣地形成。
再者，電極MGS1係與記憶體閘極電極MG1一體地形成。藉此，可藉由電極MGS1對記憶體閘極電極MG1供電。
其次，於進行使用圖16及圖17所說明之步驟(圖6之步驟S14)後，進行使用圖18所說明之步驟(圖6之步驟S15)，如圖35所示，於胞形成區域M11及供電區域M12中，去除未被記憶體閘極電極MG1被覆之部分之絕緣膜16(參照圖17)。其後之步驟可設為與實施形態1相同。
如圖28所示，於實施形態1中，設為由虛設電極DM1、電極MGS1、間隔件SP13形成作為供電電極部SE1之供電電極部SE10。 又，將形成於胞形成區域M11之記憶胞MC1與形成於供電區域M12之供電電極部SE10之相距最近之距離設為距離DS10。
另一方面，如圖35所示，於本第1變化例中，設為由虛設電極DM1、電極MGS1形成作為供電電極部SE1之供電電極部SE11。又，將形成於胞形成區域M11之記憶胞MC1與形成於供電區域M12之供電電極部SE11之相距最近之距離設為距離DS11。
於將供電區域M12之Y軸方向上之長度設為相等之情形時，距離DS11較距離DS10長。亦即，於本第1變化例中，雖於胞形成區域M11中形成間隔件SP11，但並未於供電區域M12中形成間隔件SP13(參照圖28)，藉此，可使距離DS11較距離DS10長。或者，為使距離DS11與距離DS10相等，因可縮短供電區域M12之Y軸方向上之長度，故可沿Y軸方向高效能地配置胞形成區域M11。
又，如圖28所示，於實施形態1中，將Y軸方向上，包含夾著供電區域M12配置於兩側之2個胞形成區域M11之各者中所形成之作為汲極區域之半導體區域MD1之排列中之，排列於該供電區域M12側之端部之半導體體區域MD1彼此之間隔設為間隔IT10。間隔IT10係相當於形成供電電極部SE10之區域，亦即供電區域M12之Y軸方向上之長度的長度，亦稱為分流高度。
又，如圖35所示，於本第1變化中，將Y軸方向上，包含夾著供電區域M12配置於兩側之2個胞形成區域M11之各者中所形成之作為汲極區域之半導體區域MD1之排列中之，排列於該供電區域M12側之端部之半導體體區域MD1彼此之間隔設為間隔IT11。間隔IT11亦與間隔IT10同樣地，為相當於形成供電電極部SE11之區域，亦即供電區域M12之Y軸方向上之長度的長度，亦稱為分流高度。
於將供電區域M12之Y軸方向上之長度設為相等之情形時，距離DS11較距離DS10長，間隔IT11與間隔IT10相等。另一方面，如上所 述，為使距離DS11與距離DS10相等而縮短供電區域M12之Y軸方向上之長度之情形時，可縮短供電區域M12之Y軸方向上之長度，可使間隔IT11短於間隔IT10，可沿Y軸方向高效能地配置胞形成區域M11。
<半導體裝置之第2變化例>
於實施形態1之半導體裝置中，於供電區域M12中，虛設電極DM1與電極CGS1之間係以導電膜17填入。另一方面，於供電區域M12中，虛設電極DM1與電極CGS1之間可未被填入導電膜17。將此種例作為實施形態1之第2變化例之半導體裝置進行說明。
圖36係表示實施形態1之第2變化例之半導體裝置之主要部分俯視圖。圖37係實施形態1之第2變化例之半導體裝置之主要部分剖視圖。圖36所示之俯視圖放大示出圖2所示之俯視圖中之由兩點鏈線包圍之區域RG1。圖37所示之剖視圖係沿著圖36之B-B線之剖視圖。再者，為易於理解，作為圖37所示之剖視圖，示出相當於使用圖18所說明之步驟S15之剖視圖的剖視圖。
如圖36及圖37所示，於本第2變化例之半導體裝置中，與實施形態1之半導體裝置同樣地，於供電區域M12中，於虛設電極DM1之側面，介隔絕緣膜GIm3形成有電極MGS1、絕緣膜IF13、及間隔件SP13。
另一方面，於本第2變化例中，不同於第1實施形態，虛設電極DM1與電極CGS1之間並未完全被以導電膜17填入。因此，形成於虛設電極DM1與電極CGS1之間之導電膜17包含介隔絕緣膜GIm3形成於虛設電極DM1之電極CGS1側之側面之部分之，導電膜17之導電膜部17a。又，形成於虛設電極DM1與電極CGS1之間之導電膜17包含介隔絕緣膜GIm3形成於電極CGS1之虛設電極DM1側之側面之部分之，導電膜17之導電膜部17b；及包含介隔絕緣膜GIm3形成於元件分離區域IR3上之部分之，導電膜17之導電膜部17c。又，於導電膜部17a與導 電膜部17b之間，形成槽部17d，於槽部17d之內壁中，形成絕緣膜18，於絕緣膜18上，以填入至槽部17d之方式，形成有膜19。
雖於導電膜部17a、17b及膜19之各者之上層部中，形成金屬矽化物層(省略圖示)，但絕緣膜18之上層部則並未形成金屬矽化物層。因此，形成於導電膜部17a之上層部之金屬矽化物層與形成於導電膜部17b之上層部之金屬矽化物層並非一體地形成。亦即，形成於電極MGS1之上層部之金屬矽化物層與形成於記憶體閘極電極MG1之上層部之金屬矽化物層並非一體地形成。
然而，於本第2變化例中，形成於導電膜部17a之上層部之金屬矽化物層與形成於導電膜部17b之上層部之金屬矽化物層係藉由導電膜部17a、導電膜部17c、導電膜部17b而電性連接。因此，如本第2變化例，根據虛設電極DM1至電極CGS1之距離與導電膜17之膜厚關係，於介隔絕緣膜GIm3但虛設電極DM1與電極CGS1之間並未完全被以導電膜17填入之情形時，仍可使電極MGS1與記憶體閘極電極MG1電性地低電阻地連接。
<半導體裝置之第3變化例>
於實施形態1之第1變化例之半導體裝置中，供電區域M12中，並未形成間隔件SP13，虛設電極DM1與電極CGS1之間被以導電膜17填入。另一方面，雖供電區域M12中並未形成間隔件SP13，但虛設電極DM1與電極CGS1之間可未被導電膜17填入。將此種例作為實施形態1之第3變化例之半導體裝置進行說明。
圖38係實施形態1之第3變化例之半導體裝置之主要部分剖視圖。圖39係實施形態1之第3變化例之半導體裝置之主要部分剖視圖。圖38所示之俯視圖放大示出圖2所示之俯視圖中之由兩點鏈線包圍之區域RG1。圖39所示之剖視圖係沿著圖38之B-B線之剖視圖。再者，為易於理解，作為圖39所示之剖視圖，示出相當於使用圖18所說明之 步驟S15之剖視圖的剖視圖。
如圖38及圖39所示，於本第3變化例之半導體裝置中，與實施形態1之第1變化例之半導體裝置同樣地，於供電區域M12中，雖於虛設電極DM1之側面，介隔絕緣膜GIm3形成電極MGS1，但並未形成絕緣膜IF13(參照圖3)或間隔件SP13(參照圖3)。
另一方面，於本第3變化例中，不同於實施形態1之第1變化例，虛設電極DM1與電極CGS1之間並未完全被以導電膜17填入。因此，形成於虛設電極DM1與電極CGS1之間之導電膜17包含介隔絕緣膜GIm3形成於虛設電極DM1之電極CGS1側之側面之部分之，導電膜17的導電膜部17a。又，形成於虛設電極DM1與電極CGS1之間之導電膜17包含介隔絕緣膜GIm3形成於電極CGS1之虛設電極DM1側之側面之部分之，導電膜17之導電膜部17b；及包含介隔絕緣膜GIm3形成於元件分離區域IR3上之部分之，導電膜17之導電膜部17c。又，於導電膜部17a與導電膜部17b之間，形成有槽部17d。再者，於本第3變化例中，不同於實施形態1之第2變化例，槽部17d內，並未形成絕緣膜18(參照圖37)或膜19(參照圖37)。
於導電膜部17a、17b之各者之上層部中，形成金屬矽化物層(省略圖示)，但形成於導電膜部17a之上層部之金屬矽化物層與形成於導電膜部17b之上層部之金屬矽化物層並非一體地形成。亦即，形成於電極MGS1之上層部之金屬矽化物層與形成於記憶體閘極電極MG1之上層部之金屬矽化物層並非一體地形成。再者，因槽部17d係於形成側壁間隔件時，被填入例如包含氧化矽膜之絕緣膜，故導電膜部17c之上層部中，無法形成金屬矽化物層。
然而，本第3變化例仍與實施形態1之第2變化例同樣地，形成於導電膜部17a之上層部之金屬矽化物層與形成於導電膜部17b之上層部之金屬矽化物層係藉由導電膜部17a、導電膜部17c及導電膜部17b而 電性連接。因此，如本第3變化例，根據虛設電極DM1至電極CGS1之距離與導電膜17之膜厚關係，於介隔絕緣膜GIm3但虛設電極DM1與電極CGS1之間並未完全被以導電膜17填入之情形時，仍可使電極MGS1與記憶體閘極電極MG1電性地低電阻地連接。
(實施形態2)
於實施形態1中，如圖23所示，為抑制或防止於進行離子注入形成n-型半導體區域21a時，所注入之雜質離子越過部分P2而到達至半導體基板11，於部分P2上，形成有間隔件SP11。另一方面，於實施形態2中，為抑制或防止於進行離子注入形成n-型半導體區域21a時，所注入之雜質離子越過部分P102(參照後述之圖43)而到達至半導體基板11，於部分P102上，形成有例如包含氮化矽之側壁間隔件SW32(參照後述之圖43)。
再者，以下，對胞形成區域M11(參照圖3)之半導體裝置之製造方法進行說明。
圖40~圖44係實施形態2之製造步驟中之半導體裝置之主要部分剖視圖。
於本實施形態2之半導體裝置之製造方法中，進行相當於實施形態1之步驟S6及步驟S7之步驟，於形成絕緣膜16及導電膜17後，於導電膜17上形成氧化矽膜111(參照圖29)。其次，藉由回蝕氧化矽膜111，及藉由於控制閘極電極CG1之側面，介隔絕緣膜16及導電膜17將氧化矽膜111殘留，而形成包含所殘留之氧化矽膜111之間隔件SP111(參照圖29)。其次，藉由將包含氧化矽膜111之間隔件SP111作為遮罩回蝕導電膜17，形成包含間隔件SP111與控制閘極電極CG1之間、及間隔件SP111與半導體基板11之間之導電膜17的記憶體閘極電極MG101。至此處為止之步驟係與使用圖29所說明之比較例之半導體裝置之製造步驟相同。
於本實施形態2中，其次，如圖40所示，使用光微影，於半導體基板11上形成如記憶體閘極電極MG101及夾著記憶體閘極電極MG101位於與控制閘極電極CG1為相反側之部分之半導體11或絕緣膜SIF被覆蓋之抗蝕圖案R3。此時，夾著控制閘極電極CG1位於與記憶體閘極電極MG101為相反側之部分之半導體基板11或絕緣膜SIF係自抗蝕圖案R3露出。
又，將控制閘極電極CG1及抗蝕圖案R3用作遮罩，將例如砷(As)或磷(P)等n型雜質導入至半導體基板11之p型井PW1。藉此，於胞形成區域M11中，於p型井PW1之上層部，形成n-型半導體區域21b。其後，去除抗蝕圖案R3。
其次，如圖41所示，於半導體基板11之主面11a之整面，以被覆控制閘極電極CG1、上覆絕緣膜CP1及記憶體閘極電極MG101之方式，形成例如包含氮化矽之絕緣膜31。
其次，如圖42所示，藉由例如各向同性蝕刻回蝕所形成之絕緣膜31。如此，於胞形成區域M11中，藉由於夾著控制閘極電極CG1與記憶體閘極電極MG101相反之側，將與控制閘極電極CG1相鄰之部分之絕緣膜31殘留，而形成側壁間隔件SW31。又，藉由於夾著部分P101與控制閘極電極CG1相反之側，將與部分P101相鄰之部分之絕緣膜31殘留，而形成側壁間隔件SW32。進而，藉由於夾著部分P102與控制閘極電極CG1相反之側，將與部分P102相鄰之部分之絕緣膜31殘留，而形成側壁間隔件SW33。
其次，如圖43所示，使用光微影，於半導體基板11上形成如控制閘極電極CG1及夾著控制閘極電極CG1位於與記憶體閘極電極MG101為相反側之部分之半導體基板11或絕緣膜SIF被覆蓋之抗蝕圖案R4。此時，夾著記憶體閘極電極MG101位於與控制閘極電極CG1為相反側之部分之半導體基板11或絕緣膜SIF係自抗蝕圖案R4露出。
又，將記憶體閘極電極MG101及抗蝕圖案R4用作遮罩，將例如砷(As)或磷(P)等n型雜質導入至半導體基板11之p型井PW1。藉此，於胞形成區域M11中，於p型井PW1之上層部，形成n-型半導體區域21a。
其次，如圖44所示，去除抗蝕圖案R4，去除包含絕緣膜31之側壁間隔件SW31、SW32及SW33。其後之步驟可設為與實施形態1相同。
於本實施形態2之半導體裝置之製造方法中，於胞形成區域M11中，藉由將包含氧化矽膜111之間隔件SP111(參照圖29)作為遮罩回蝕導電膜17，形成具有部分P101與部分P102之記憶體閘極電極MG101。其次，於去除間隔件SP111後，對夾著控制閘極電極CG1位於與記憶體閘極電極MG101為相反側之部分之p型井PW1進行離子注入，形成n-型半導體區域21b。其次，於部分P101之側面形成側壁間隔件SW32後，對夾著記憶體閘極電極MG101位於與控制閘極電極CG1為相反側之部分之p型井PW1進行離子注入，形成n-型半導體區域21a。
本實施形態2之半導體裝置之製造方法亦與比較例之半導體裝置之製造方法同樣地，部分P102之半導體基板11之厚度方向上之厚度TH102較部分P101之半導體基板11之厚度方向上之厚度TH101薄。然而，於本實施形態2之半導體裝置之製造方法中，於進行離子注入而形成n-型半導體區域21a時，於部分P102上，形成有側壁間隔件SW32。
因此，於本實施形態2之半導體裝置之製造方法中，於進行離子注入形成n-型半導體區域21a時，可防止或抑制所注入之雜質離子越過部分P102而到達至半導體基板11。因此，因可防止或抑制具有電荷蓄積部之閘極絕緣膜GIm1之膜質產生劣化，可防止或抑制作為記憶 胞MC1之非揮發性記憶體之特性之降低，故可提高包含非揮發性記憶胞之半導體裝置之特性。
再者，於本實施形態2中，於進行用於形成n-型半導體區域21a之離子注入時，於部分P102之與控制閘極電極CG1為相反側之側面，形成有側壁間隔件SW33。因此，於進行用於形成n-型半導體區域21a之離子注入時，若自垂直於半導體基板11之主面11a之方向注入雜質離子，則存在俯視下n-型半導體區域21a自記憶體閘極電極MG101偏離之虞。
因此，較理想為，於進行用於形成n-型半導體區域21a之離子注入時，自相對於與半導體基板11之主面11a垂直之方向傾斜之方向注入雜質離子。藉此，可避免俯視下n-型半導體區域21a自記憶體閘極電極MG101偏離。亦即，可以俯視下與記憶體閘極電極MG101鄰接或與記憶體閘極電極MG101重疊之方式，形成n-型半導體區域21a。
以上，雖已基於實施形態具體說明由本發明人完成之發明，但毋庸贅言，本發明並非限定於上述實施形態者，而可於不脫離其主旨之範圍內進行各種變更。
11‧‧‧半導體基板
11a‧‧‧主面
12‧‧‧元件分離膜
16‧‧‧絕緣膜
17‧‧‧導電膜
18‧‧‧絕緣膜
19‧‧‧膜
AR1‧‧‧活性區域
AR2‧‧‧活性區域
CG1‧‧‧控制閘極電極
CG2‧‧‧控制閘極電極
CGS1‧‧‧電極
CGS2‧‧‧電極
CP1~CP4‧‧‧上覆絕緣膜
DM1‧‧‧虛設電極
DM2‧‧‧虛設電極
IF11‧‧‧絕緣膜
IF13‧‧‧絕緣膜
IR3‧‧‧元件分離區域
IR4‧‧‧元件分離區域
GIc1~GIc4‧‧‧閘極絕緣膜
M1‧‧‧記憶胞區域
M2‧‧‧記憶胞區域
M11‧‧‧胞形成區域
M12‧‧‧供電區域
M21‧‧‧胞形成區域
M22‧‧‧供電區域
MG1‧‧‧記憶體閘極電極
MG2‧‧‧記憶體閘極電極
MGS1‧‧‧電極
MGS2‧‧‧電極
PW1‧‧‧P型井
PW2‧‧‧P型井
SP11‧‧‧間隔件
SP13‧‧‧間隔件
SP31‧‧‧間隔件
SP32‧‧‧間隔件
SP33‧‧‧間隔件
SP41‧‧‧間隔件
SP42‧‧‧間隔件
SP43‧‧‧間隔件

Claims (15)

  1. 一種半導體裝置之製造方法，其包含如下步驟：(a)準備半導體基板；(b)於上述半導體基板之主面之第1區域，於上述半導體基板上形成第1閘極電極，於上述半導體基板之上述主面之第2區域，於上述半導體基板上形成第2閘極電極，於上述第1閘極電極與上述半導體基板之間，形成第1閘極絕緣膜，於上述第2閘極電極與上述半導體基板之間，形成第2閘極絕緣膜；(c)於上述第1區域及上述第2區域，於上述半導體基板之上述主面、上述第1閘極電極之表面、及上述第2閘極電極之表面，形成於內部具有電荷蓄積部之第1絕緣膜；(d)於上述第1絕緣膜上，形成第1導電膜；(e)於上述第1導電膜上，形成含有矽之第2絕緣膜；(f)於上述第2絕緣膜上，形成包含矽之第1膜；(g)於上述第1區域，藉由回蝕上述第1膜，於上述第1閘極電極之第1側面，介隔上述第1絕緣膜、上述第1導電膜及上述第2絕緣膜將上述第1膜殘留而形成第1側壁部，於上述第2區域，去除上述第1膜；(h)去除自上述第1側壁部露出之部分之上述第2絕緣膜；(i)藉由回蝕上述第1導電膜，形成包含上述第1側壁部與上述第1閘極電極之間、及上述第1側壁部與上述半導體基板之間之上述第1導電膜之第3閘極電極，於上述第2閘極電極之第2側面，介隔上述第1絕緣膜將上述第1導電膜殘留而形成第4閘極電極；且上述第3閘極電極之閘極長度較上述第4閘極電極之閘極長度 更長。
  2. 如請求項1之半導體裝置之製造方法，其中，上述(g)步驟包含如下步驟：(g1)藉由回蝕上述第1膜，於上述第1閘極電極之上述第1側面，形成上述第1側壁部，於上述第1閘極電極之與上述第1側面為相反側之第3側面，介隔上述第1絕緣膜、上述第1導電膜及上述第2絕緣膜使上述第1膜殘留而形成第2側壁部；於上述第2閘極電極之上述第2側面，介隔上述第1絕緣膜、上述第1導電膜及上述第2絕緣膜使上述第1膜殘留而形成第3側壁部；於上述第2閘極電極之與上述第2側面為相反側之第4側面，介隔上述第1絕緣膜、上述第1導電膜及上述第2導電膜使上述第1膜殘留而形成第4側壁部；(g2)於上述第2絕緣膜上，以被覆上述第1側壁部、上述第2側壁部、上述第3側壁部及上述第4側壁部之方式，形成遮罩膜；(g3)將上述遮罩膜圖案化，於上述第2區域，去除上述遮罩膜，於上述第1區域，形成包含被覆上述第1側壁部之上述遮罩膜之遮罩圖案，使上述第2側壁部自上述遮罩膜露出；及(g4)於上述(g3)步驟之後，去除上述第2側壁部、上述第3側壁部及上述第4側壁部。
  3. 如請求項1之半導體裝置之製造方法，其中，於上述(b)步驟中，於上述半導體基板之上述主面之第3區域，於上述半導體基板上，與上述第1閘極電極一體地形成第1電極，於上述半導體基板上，與上述第1電極空開間隔形成第1虛設電極；於上述(c)步驟中，於上述第3區域，於上述第1電極之表面及上述第1虛設電極之表面，形成上述第1絕緣膜； 於上述(g)步驟中，於上述第1虛設電極之第5側面，介隔上述第1絕緣膜、上述第1導電膜及上述第2絕緣膜將上述第1膜殘留而形成第5側壁部；於上述(h)步驟中，去除自上述第5側壁部露出之部分之上述第2絕緣膜；且於上述(i)步驟中，與上述第3閘極電極一體地形成包含上述第5側壁部與上述第1虛設電極之間、及上述第5側壁部與上述半導體基板之間之上述第1導電膜的第2電極。
  4. 如請求項1之半導體裝置之製造方法，其中，於上述(b)步驟中，於上述半導體基板之上述主面之第4區域，於上述半導體基板上，與上述第1閘極電極一體地形成第3電極，於上述半導體基板上，與上述第3電極空開間隔形成第2虛設電極；於上述(c)步驟中，於上述第4區域，於上述第3電極之表面及上述第2虛設電極之表面，形成上述第1絕緣膜；於上述(g)步驟中，於上述第4區域，去除上述第1膜；於上述(i)步驟中，於上述第2虛設電極之第6側面，介隔上述第1絕緣膜將上述第1導電膜殘留而形成第4電極；垂直於上述第6側面之方向上之上述第4電極之下表面之寬度短於上述第3閘極電極之閘極長度；且於上述(i)步驟中，將上述第4電極與上述第3閘極電極一體地形成。
  5. 如請求項1之半導體裝置之製造方法，其中，上述第1導電膜之膜厚較上述第1膜之膜厚更厚。
  6. 如請求項1之半導體裝置之製造方法，其中，上述第1導電膜包含矽。
  7. 如請求項6之半導體裝置之製造方法，其中，上述第1導電膜包含被導入第1導電型之第1雜質的矽；上述第1膜包含被導入第2導電型之第2雜質的矽；且上述第1導電膜之上述第1雜質之濃度高於上述第1膜之上述第2雜質之濃度。
  8. 如請求項6之半導體裝置之製造方法，其中，上述第2絕緣膜包含氧化矽膜。
  9. 如請求項1之半導體裝置之製造方法，其中，於上述(i)步驟中，形成包含上述第3閘極電極與上述半導體基板之間、及上述第3閘極電極與上述第1閘極電極之間之上述第2絕緣膜之第3閘極絕緣膜，且形成包含上述第4閘極電極與上述半導體基板之間、及上述第4閘極電極與上述第2閘極電極之間之上述第2絕緣膜之第4閘極絕緣膜。
  10. 如請求項9之半導體裝置之製造方法，其中，由上述第1閘極電極與上述第3閘極電極形成第1非揮發性記憶體；由上述第2閘極電極與上述第4閘極電極形成第2非揮發性記憶體；於上述第1非揮發性記憶體中儲存資料；且於上述第2非揮發性記憶體中儲存程式。
  11. 一種半導體裝置，其包含：半導體基板；第1閘極電極，其係於上述半導體基板之主面之第1區域，形成於上述半導體基板上；第2閘極電極，其係於上述半導體基板之上述主面之第2區域，形成於上述半導體基板上； 第1閘極絕緣膜，其形成於上述第1閘極電極與上述半導體基板之間；第2閘極絕緣膜，其形成於上述第2閘極電極與上述半導體基板之間；第3閘極電極，其形成於上述第1閘極電極之第1側面；第3閘極絕緣膜，其形成於上述第3閘極電極與上述半導體基板之間、及上述第3閘極電極與上述第1閘極電極之間，且於內部具有電荷蓄積部；第4閘極電極，其形成於上述第2閘極電極之第2側面；第4閘極絕緣膜，其形成於上述第4閘極電極與上述半導體基板之間，及上述第4閘極電極與上述第2閘極電極之間，於內部具有電荷蓄積部；第1側壁部，其係於上述第1閘極電極之上述第1側面，介隔上述第3閘極絕緣膜及上述第3閘極電極而形成；及第1絕緣膜，其形成於上述第1側壁部與上述第3閘極電極之間；上述第1側壁部包含矽；上述第1絕緣膜含有矽；上述第3閘極電極形成於上述第1側壁部與上述第1閘極電極之間，及上述第1側壁部與上述半導體基板之間；且上述第3閘極電極之閘極長度較上述第4閘極電極之閘極長度更長。
  12. 如請求項11之半導體裝置，其包含：第1電極，其係於上述半導體基板之上述主面之第3區域，與上述第1閘極電極一體地形成於上述半導體基板上；第1虛設電極，其係於上述第3區域，與上述第1電極空開間隔 形成於上述半導體基板上；第2電極，其與上述第3電極閘極一體地形成於上述第1虛設電極之第3側面；第2絕緣膜，其形成於上述第2電極與上述第1虛設電極之間；第2側壁部，其係於上述第1虛設電極之第3側面，介隔上述第2絕緣膜及上述第2電極而形成；及第3絕緣膜，其形成於上述第2側壁部與上述第2電極之間；上述第2側壁部包含矽；且上述第3絕緣膜含有矽。
  13. 如請求項11之半導體裝置，其包含：第3電極，其係於上述半導體基板之上述主面之第4區域，與上述第1閘極電極一體地形成於上述半導體基板上；第2虛設電極，其係於上述第4區域，與上述第3電極空開間隔形成於上述半導體基板上；第4電極，其與上述第3閘極電極一體地形成於上述第2虛設電極之第4側面；及第4絕緣膜，其形成於上述第4電極與上述第2虛設電極之間；上述第4電極包含矽；且垂直於上述第4側面之方向上之上述第4電極之下表面之寬度短於上述第3閘極電極之閘極長度。
  14. 如請求項11之半導體裝置，其中，上述第3閘極電極包含被導入第1導電型之第1雜質的矽；上述第1側壁部包含被導入第2導電型之第2雜質的矽；且上述第3閘極電極之上述第1雜質之濃度高於上述第1側壁部之上述第2雜質之濃度。
  15. 如請求項11之半導體裝置，其中， 由上述第1閘極電極與上述第3閘極電極形成第1非揮發性記憶體；由上述第2閘極電極與上述第4閘極電極形成第2非揮發性記憶體；於上述第1非揮發性記憶體中儲存資料；且於上述第2非揮發性記憶體中儲存程式。
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