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TW201702800A - 動態地調整非核心處理器電路之功率的技術 - Google Patents

動態地調整非核心處理器電路之功率的技術 Download PDF

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TW201702800A
TW201702800A TW105119215A TW105119215A TW201702800A TW 201702800 A TW201702800 A TW 201702800A TW 105119215 A TW105119215 A TW 105119215A TW 105119215 A TW105119215 A TW 105119215A TW 201702800 A TW201702800 A TW 201702800A
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克許那肯斯 席斯堤拉
狄恩 莫拉
凡維克 賈格
馬克 羅蘭德
瑟瑞許 杜萊斯瓦米
根拿帕第 司尼凡薩
傑佛瑞 吉爾勃特
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英特爾股份有限公司
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    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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Abstract

在一實施例中，本發明包括一多核心處理器，該多核心處理器具有一可變頻域，該可變頻域包括複數核心，及該處理器之非核心電路之至少一部分。此非核心部分可包括一快取記憶體、一快取記憶體控制器，及一互連結構。除了此可變頻域之外，該處理器可進一步具有一固定頻域，該固定頻域包括一功率控制單元(PCU)。此單元可被配置為造成該可變頻域之頻率改變，而無需耗用待決異動的非核心部分。其他實施例被描述並請求專利。

Description

動態地調整非核心處理器電路之功率的技術
本發明係有關於動態地調整非核心處理器電路之功率的技術。
維持功耗與輸出性能成正比是處理器量測的共同量尺。由於在從可攜式裝置，諸如智慧型手機及平板電腦到伺服器的許多不同的環境中運行處理器的成本越來越受到關注，此尤其為然。隨著一處理器所包含核心的數目的增加，以及其他組件更多地整合到一處理器內，一多核心處理器在核心外部的一部分開始耗用總處理器功率中的一更大部分。然而，用以降低一核心之功耗的功率管理技術不一定適用於一處理器之非核心部分。這是因為在核心執行的時候管理非核心功率的複雜協定相依性使然。
依據本發明之一實施例，係特地提出一種裝置，其包含：一多核心處理器，包括複數核心及一可變頻 域，該可變頻域包括系統代理器電路之第一部分，該第一系統代理器電路部分包括至少一快取記憶體、至少一快取記憶體控制器，及一互連結構，該多核心處理器進一步具有包括一功率控制單元(PCU)的至少一固定頻域，其中該PCU是用於造成該可變頻域的一頻率改變，而無需耗用待決異動之該第一系統代理器電路部分。
100、200、500、600‧‧‧處理器
105‧‧‧可變頻平面/可變平面
110‧‧‧處理器核心
1100-1107‧‧‧處理器核心
1200‧‧‧環形互連體/環
1202‧‧‧互連體
1203‧‧‧互連體
125‧‧‧UBOX
1300-1307‧‧‧快取記憶體控制器邏輯
1350-1357‧‧‧快取記憶體塊
140‧‧‧本地代理器
150‧‧‧功率控制單元(PCU)
1600‧‧‧BGF
1601‧‧‧磁泡產生器緩衝器(BGF)邏輯
1602‧‧‧BGF
1600-1602‧‧‧特定的磁泡產生器先進先出(FIFO)緩衝器(BGF)
165‧‧‧記憶體代理器
170‧‧‧代理器
175‧‧‧晶片上代理器
210‧‧‧可變頻平面
215、2150-2153‧‧‧單元
220‧‧‧全域互連
230‧‧‧局部互連
240a-240d‧‧‧BGF
250a-250d‧‧‧頻率平面
250‧‧‧頻率平面/單元
300‧‧‧凍結流程狀態機/方法
310‧‧‧方塊
320‧‧‧方塊/阻塞介面狀態
325‧‧‧時脈跨越清空檢查狀態
330‧‧‧停止BGF狀態
340‧‧‧閘控時脈狀態
350‧‧‧PLL重鎖狀態
360‧‧‧除去閘控時脈狀態
370‧‧‧程式BGF狀態
380‧‧‧開啟BGF狀態
390‧‧‧非阻塞介面狀態
400‧‧‧凍結流程
410‧‧‧閒置狀態
412、414、416、420-450‧‧‧方塊
510a-510n、610a-610n‧‧‧核心
515‧‧‧互連
520‧‧‧非核心/非核心邏輯
530‧‧‧共享快取記憶體
540‧‧‧集成記憶體控制器
550、6800-680n‧‧‧介面
555‧‧‧功率控制單元/PCU
559‧‧‧頻率改變邏輯
560‧‧‧系統記憶體
610‧‧‧核心域/域/核心
620‧‧‧圖形域/域
630‧‧‧環形互連
640‧‧‧LLC
6400-640n‧‧‧末級快取記憶體(LLC)
650‧‧‧系統代理器域/系統代理器電路
652‧‧‧顯示控制器
655‧‧‧功率控制單元
659‧‧‧頻率改變邏輯
670‧‧‧集成記憶體控制器(IMC)
700‧‧‧系統
720、720a-720d‧‧‧處理器插座/處理器
720a‧‧‧第一處理器插座
720b‧‧‧第二處理器插座
720c‧‧‧第三處理器插座
720d‧‧‧第四處理器插座
730、732、736‧‧‧链結
734、735、738‧‧‧互連
740a-d‧‧‧區域記憶體
800‧‧‧多處理器系統
814‧‧‧輸入/輸出(I/O)裝置
816‧‧‧第一匯流排
818‧‧‧匯流排橋接器
820‧‧‧第二匯流排
822‧‧‧鍵盤/滑鼠
824‧‧‧音頻I/O
826‧‧‧通訊裝置
828‧‧‧資料儲存單元
830‧‧‧編碼
832、834‧‧‧記憶體
838‧‧‧高性能圖形引擎
839‧‧‧P-P互連
850‧‧‧點對點互連
852、854‧‧‧P-P互連
870‧‧‧第一處理器
872‧‧‧記憶體控制器中心(MCH)/MCH
874a、874b‧‧‧處理器核心
876、878‧‧‧點對點(P-P)介面
880‧‧‧第二處理器
882‧‧‧MCH
884a、884b‧‧‧處理器核心
886、888‧‧‧P-P介面
890‧‧‧晶片組
892‧‧‧介面
894、898‧‧‧P-P介面
896‧‧‧介面
圖1是依據本發明之一實施例的一處理器的一方塊圖。
圖2是依據本發明之一實施例，被其他頻率平面圍繞的一可變頻平面的一方塊圖。
圖3是依據本發明之一實施例的一凍結流程狀態機的一流程圖。
圖4是依據本發明之一特定實施例的一凍結流程方法的一流程圖。
圖5是依據本發明之一實施例的一處理器的一方塊圖。
圖6是依據本發明之另一實施例的一多域處理器的一方塊圖。
圖7是依據本發明之另一實施例的一系統的一方塊圖。
圖8是依據本發明之一實施例的一系統的一方塊圖。
詳細說明
實施例可藉由使用一頻率改變方法來動態地依比例調整核外部分組件之頻率及電壓以使一處理器獲得更多的功率管理機會。依本文所用，「非核心部分」及「系統代理器」二詞可交換使用，以指稱一多核心處理器在核心本身外部的部分。作為範例且並非出於限制目的，此種非核心部分組件可包括快取記憶體、功率控制器、互連結構等。
在一多核心處理器的一特定實施例中，非核心組件，例如，末級快取記憶體(LLC)、快取記憶體控制器、互連、記憶體一致性代理器(例如，本地代理器)，及一中斷路由控制器(在本文中被稱作UBOX)可被包含在一可變電壓/頻域中。依本文所用，「域」一詞用以表示在相同的電壓及頻率點操作的一硬體及/或邏輯集合。作為一範例，一多核心處理器可包括多個域，諸如可變頻域及固定頻域。在其他實施例中，一處理器可進一步包括其他非核心處理引擎，諸如固定功能單元、圖形引擎等，其中這些非核心元件中至少有一些是在獨立於一核心域的域中。儘管一多域處理器的許多實施可在一單一半導體晶片上形成，不過其他實施也可藉由一多晶片封裝來實現，其中不同的域可存在於一單一封裝中的不同半導體晶片上。
在至少某些非核心部分電路連同一或多個核 心存在於一可變頻域中的實施例中，由於處理器中的核心的性能水平降低(藉由降低操作頻率)，非核心組件的頻率也可被降低。在具有95瓦特(W)的一熱設計功耗(TDP)的一處理器的一實施例中，在一性能水平從P1降至Pn時，每一處理器可額外節省大約7W。在一雙處理器系統中，在壁上測量這可節省達15.5W。這些性能水平可以按照一先進組態與平台介面(ACPI)標準之性能水平(例如，2006年10月10日發佈的Rev.3.0b)。一般而言，P1性能狀態可對應於一作業系統可請求的一最高性能保證狀態，而較低的P狀態可對應於較低的性能(且相應地較低的功率)狀態。
使用本發明的一實施例，各種不同的非核心處理器結構，諸如LLC，可具有一連同核心頻率一起按比例調整的頻率。隨著對核心性能需求的增加，此一手段確保快取記憶體頻寬(BW)增加，同時降低記憶體的延遲。以此方式，對於某些工作負荷之性能的頻率縮放可被改進。當一對應的LLC/快取記憶體控制器及非核心部分互連頻率也增加時，記憶體延遲可因一或多個核心的頻率的增加而降低。因此，一處理器的一非核心部分的縮放頻率增加處理器的性能。
儘管應性能需求來按比例調整非核心部分頻率/電壓可節省功率，但是在一非核心部分中的協定相依性太複雜時可能是困難的。習知的頻率改變流程完全耗用頻率將要改變的域中的所有異動。因此，在一習知的頻率 改變流程中，該流程完全地消除非核心部分中的多個異動之間的相依性。該流程首先完成與其他異動無相依性的(複數)異動，且接著完成與第一異動集合相依的異動。直到域中的所有異動都已耗用，此依賴鏈才消除。當有一或兩個異動源(transaction source)時，此方法相當簡單。然而，在一多核心處理器及多處理器系統中，非核心部分是多個源中的大量異動的交匯點。此外，額外的組件整合到非核心部分內使這項挑戰更加複雜。並且，視來源及異動(source and transaction)的類型而定，異動之間可能有排序需求。因此，依據一習知操作，一多處理器系統中的非核心部分的一完整耗用流程造成多處理器及多核心互連被耗用。此耗用流程不僅很花時間，而且還易於死鎖(deadlock)及活鎖(livelock)。這種情況是因為耗用的異動可能與另一插座上的異動有相依性，且異動間有相依性可能使程序易於死鎖。
因此，在各種不同的實施例中，非核心部分頻率可被按比例調整，而無需執行一完全的域耗用。取而代之地是，一全域時脈同步可被執行以改變頻率。
現在參照圖1，圖中繪示依據本發明之一實施例的一處理器的一方塊圖。如圖1中所示，處理器100可以是包括複數處理器核心1100-1107的一多核心處理器。儘管圖1之實施例中顯示有8個核心，但是應理解的是，本發明之範圍並不限於此。可以看出，處理器核心110及其他電路均可存在於處理器的一可變頻平面105中。依本 文所用，「平面」及「域」二詞可交換，且用以表示在相同電壓及頻率點操作的一硬體及/或邏輯集合。在各種不同的實施例中，可能存在多個域，每一個域可獨立地控制以在一可變的或固定的頻率及電壓下運作。
有關圖1，存在於處理器核心以外的可變頻平面105中的電路可對應於一系統代理器或非核心部分邏輯的不同部分。特別是在圖1之實施例中，此電路可包括各種不同的互連結構、快取記憶體控制器、代理器等。亦即，一環形互連1200可將核心耦合在一起，且可進一步耦合至包括由個別快取記憶體控制器邏輯1300-1307形成的一快取記憶體控制器的快取記憶體電路，每一個別快取記憶體控制器邏輯1300-1307可被耦合至一對應的快取記憶體塊1350-1357，每一快取記憶體塊1350-1357可以是一對應核心的末級快取記憶體組。
進一步看出，環形互連1200可進一步耦合至其他互連結構，即互連1202，互連1202又可經由一磁泡產生器緩衝器(BGF)邏輯1601與一晶片上代理器175(例如，符合PCI ExpressTM Specification Base Specification version 2.0(發佈於2007年1月17日)的快速週邊組件互連TM(PCIeTM)代理器)通訊。此代理器又可與晶片外裝置通訊，例如經由一PCIeTM互連或一直接媒體介面(DMI)互連。並且，另一互連1203可經由一BGF 1600與一代理器170(例如，依據可從位於美國加利福尼亞州聖克拉拉的英特爾公司獲得的一快速路徑互連(QPI)TM規格協定通訊的 代理器)通訊，代理器170又可經由一或多個QPITM鏈路在晶片外通訊。環1200進一步與一UBOX 125及一本地代理器140通訊。
需注意的是，可變頻平面105內的組件與此平面外部的組件之間的互連可能是經由一特定的磁泡產生器先進先出(FIFO)緩衝器(BGF)1600-1602。因此，可以看出，本地代理器140可經由BGF 1602與一記憶體代理器165通訊。可變頻平面105透過時脈域跨越被連接至其他平面，時脈域跨越可由磁泡產生器緩衝器邏輯來控制，這可使用FIFO緩衝器及在本文中被稱作BGF的對應邏輯來實施。
進一步看出，一功率控制單元(PCU)150可進一步存在於此可變頻平面外部。在各種不同的實施例中，PCU 150可執行各種不同的功率控制功能，且此外還可依據本發明之一實施例執行動作來完成可變頻平面105中的頻率改變。
在各種不同的實施例中，一凍結模式可被提供給非核心部分的可變頻域。此凍結模式旨在清空並阻塞對可變頻域的所有介面，並依賴於同步化時脈閘控來改變可變頻域的頻率，而非耗用異動狀態。為了說明構想，圖2中繪示被其他頻率平面圍繞的一可變頻平面。從圖2中可以看出，一處理器200的一可變頻平面210可耦合至其他頻率平面，即頻率平面250a-250d，每一個頻率平面可包括一或多個代理器，該一或多個代理器可在一特定頻率 平面操作。可以看出，為了在可變頻平面210與任一這些其他頻率平面250之間執行時脈跨越，一對應的BGF240a-240d可能存在。
在可變頻平面210內，複數單元2150-2153可在同一頻率運作。可以看出，這些不同的單元可經由一全域互連220彼此通訊。除此之外，點對點互連可耦合個別單元。例如，在圖2中所示之實施例中，單元2150可經由一局部互連230被耦合至單元2152。儘管圖2之實施例繪示此特定實施，但是應理解的是，本發明之範圍並不限於此。局部化耗用用以確保BGF在頻率改變時沒有正在進行的異動。然而，全域互連及局部互連，及單元2150-2153及單元250a-250d並未耗用。因此，在圖2中，單元2150-2153在一單一頻率平面中。它們使用時脈跨越FIFO，即BGF 240a-d被分別連接至單元250a-250d。儘管本發明之範圍並不限於此，但是在某些實施例中，單元215可以是核心及/或其他處理單元。且這些單元可在一凍結模式期間維持它們的待決異動及狀態，單元250也可以。
在一實施例中，為了使用一凍結流程來改變一可變域的頻率，該域可滿足以下條件。首先，執行時脈跨越的BGF並不是可反加壓的；這意味著若一異動引入BGF的一側，則另一側上應有一對應的位置可利用，所以保證BGF被耗用。其次，域中的時脈架構可被配置成使得域中的所有時脈可在同一時脈邊緣停止。若該平面具有 多個鎖相迴路(PLL)，則一廣播機制可被提供，以同步地閘控域中所有PLL的輸出。需注意的是，在完全相同的時脈上的可變頻域中的每一時脈的並行的時脈停止(及啟動)避免耗用所有異動的需求。此一情形是因為在時脈重啟時，運行中異動並未毀壞。除了停止及啟動同一時脈邊緣上的所有時脈之外，此時脈控制也可在與全域時脈相同對齊下執行，以在頻率改變前後維持相同時脈對齊方式的確定性及全域(全體處理器)功能。
一旦滿足了上述先決條件，控制邏輯，諸如中央控制器，就可依據本發明之一實施例來實施一基於凍結的流程。現在參照圖3，圖中繪示依據本發明之一實施例的一凍結流程狀態機300的一流程圖。
在一實施例中，此狀態機可藉由一PCU之邏輯及可變頻域內的相關邏輯來實施。例如，一主狀態機可能存在於PCU中，且子狀態機可能與可變頻域內外的各種不同的組件相關聯。從圖3中可以看出，方法300可從一閒置狀態開始運作(方塊310)。然後，控制轉到一阻塞介面狀態(方塊320)。一般而言，在阻塞介面狀態320期間，控制器可發送一廣播阻塞訊息至在頻域邊界的所有單元。在圖2的實施例中，這將會分別是單元2150-2153及單元250a-250d。此阻塞訊息可使用一全域互連獨立於BGF來發送。在接收訊息時，這些單元將阻塞它們所有的傳輸進入BGF。然而，需注意的是，該等單元可繼續接收來自BGF的訊息。響應於接收此阻塞訊息及對應的控制 該單元以阻塞其傳輸，每一單元發送成功阻塞傳輸的一確認至該控制器。在一段時間(這可能取決於BGF的深度及接收域的最低頻率，且可能約為4-8個匯流排時脈週期)之後，BGF將被清空且將維持清空狀態。即，由於阻塞而不再允許其他異動進入，BGF維持清空狀態。
一般而言，在時脈跨越清空檢查狀態325期間，控制器可發送一「BGF清空檢查」訊息給在邊界的所有單元(在圖2之實施例中分別為單元2150-2153及單元250a-250d)。響應於此訊息，每一單元藉由發送一對應的確認訊息給控制器來確認該「BGF清空檢查」訊息，在一實施例中，對應的確認訊息可以是一向控制器的「BGF已清空」確認訊息。一旦所有邊界單元都確認對應的BGF已清空，控制器就可確定所有時脈跨越被阻塞且清空。因此，控制轉到一停止BGF狀態。
一般而言，在停止BGF狀態330期間，控制器可發送一「BGF停止」命令至所有邊界單元。響應於接收此命令，所有BGF都將停止。停止BGF可藉由使一運行信號失效來實現，這又導致使BGF上的寫入及讀取啟用信號失效。因此，此時，非核心部分可能處於頻率可改變的狀態。因此，控制轉到一閘控時脈狀態340，其中控制器發送一「時脈閘控」命令至域中的所有PLL或魚骨型時脈。響應於此命令，整個域可在完全相同的時脈邊緣上停止。也就是說，與PLL相關聯之邏輯或在魚骨型時脈中的邏輯作用以閘控域中在同一時脈邊緣的所有時脈。 一般而言，「時脈閘控」命令可由一窗口內的每一時脈控制電路來接收，且每個這樣的電路的子狀態機邏輯可選擇一共同、確定性的時脈邊緣，在該時脈邊緣停止其對應的時脈。接下來，在一PLL重鎖狀態350，控制器發出命令以造成域中的PLL重鎖至新頻率。之後，在一除去閘控時脈狀態360，控制器可發送一「時脈除去閘控」命令至域中的所有PLL或魚骨型時脈。響應於此命令，在PLL或魚骨型時脈的邏輯可造成域中的所有時脈在同一時脈邊緣除去閘控。
接下來，控制轉到一程式BGF狀態370，其中控制器可發送一命令以重新編程所有單元的BGF。因為域現在被設定成一新頻率，BGF配置也被改變而如此。在此命令被發送之後，進入一開啟BGF狀態380，其中該控制器發送一命令以啟動所有BGF。最後，在一非阻塞介面狀態390，該控制器發送一命令使所有到邊界單元的流量除去阻塞。因此，此時，頻率轉移至新頻率已完成。需注意的是，上述圖3的流程圖是使用一凍結操作來執行一頻率改變的廣義流程。然而，應理解的是，本發明之範圍並不限於此，且取決於一特定的處理器實施，可能以不同的特定方式來執行一凍結操作以改變非核心部分頻率。
現在參照圖4，圖中繪示依據本發明之一特定實施例的一凍結流程實施的一流程圖。該流程一般可從耗用處理器的一或多個核心的操作開始，且之後，一基於凍結的可變頻流程可用以改變存在於一可變頻平面中的至少 一部分之一非核心部分的頻率。然而，應注意的是，在其他實施例中，可能使一核心類似地模組化成其間有時脈跨越的不同單元。以此方式，也可避免耗用異動的核心，且代之僅有緩衝器或核心之模組化單元之間的其他結構被可耗用。
從圖4中可以看出，凍結流程400可在一處理器處於一閒置狀態410時開始。接下來，控制轉到方塊412，在此直接快取記憶體存取(DCA)訊息可被阻止被發送給各種不同的核心。需注意的是，所述的關於凍結流程的此操作及其他操作可藉由自一特定代理器發出的一請求及自一請求目的地返回給請求之代理器的一確認來實施。作為一範例，一功率控制單元可向一對應的快取記憶體控制器或其他這種邏輯發起此一請求，且對應地接收一回傳確認。
接下來，響應於此確認，控制器可使所有核心停頓(方塊414)。在一實施例中，該等核心可由執行一柵欄指令以確保所有先前的異動都在柵欄指令引退之前完成被耗用，此時，停止發出新指令。響應於接收此一請求的一確認，UBOX核心可耗用其訊息(方塊416)。在確認此操作時，一晶片間互連(IDI)，諸如環形互連，可被關閉。接著，響應於確認此請求，一記憶體控制器與可變頻平面之間的一記憶體介面可被阻塞(方塊420)。之後，可變頻域內的一致性介面可被阻塞(方塊422)。接著，可變頻域與一I/O介面之間的一介面可被阻塞(方塊424)。之 後，一快取記憶體控制器及末級快取記憶體可被阻塞並耗用(方塊426)。之後，BGF可停止且可變頻域之時脈(例如，核心快取記憶體環(CCR)時脈)可被閘控(方塊428)。
因此，此時，可變頻域準備好要改變頻率。在此操作之後，各種不同的PLL可被重鎖至一新頻率(方塊430)。在此操作之後，可能會出現一延遲或等待期，這可能會執行一預定量的時間，例如，依據一確定性計時器(方塊432)。在此計時器逾期時，各種不同的操作可以如上文所討論的倒序執行以除去閘控、除去阻塞及喚醒或以其他方式啟用上述被阻塞、停止或停頓的各種不同的結構。首先，在方塊434，CCR時脈可被除去閘控，BGF開始運行，且一時戳計數器(TSC)從PCU被下載。以此方式，在可變頻域的頻率變化期間更新的此計時器值是經過時間的一準確表示。從圖4中可以看出，倒序操作可從方塊434到方塊450順次執行。因此，可變頻域的頻率可藉由這些不同的操作而改變，而無需耗用至少可變頻域的非核心部分。此時，新頻率是使用中的，且在方塊410，控制返回至閒置狀態。儘管圖4之實施例描述此特定實施，但是應理解的是，本發明之範圍並不限於此。
因此，在各種不同的實施例中，實施例可執行一凍結操作來改變一非核心部分可變頻域的頻率，而非耗用一整個可變頻域，包括核心部分及非核心部分。這樣做，可避免執行一複雜的完整耗用流程，執行複雜的完整耗用流程可能受制於架構流程相依性，尤其是在一多插座 系統中。更進一步，實施例提供一與頻域中之實際的架構組件無相依性的頻率改變流程。換言之，不論架構中是否有異動相依性，凍結流程操作都可使用，且因此可擴展到許多不同的架構。除此之外，基於凍結的流程僅集中在可變頻域之邊界，使得可變頻域內部的不在邊界上的單元可能完全不知道頻率改變流程。
現在參照圖5，圖中繪示依據本發明之一實施例的一處理器的一方塊圖。如圖5中所示，處理器500可以是包括複數核心510a-510n的一多核心處理器。在一實施例中，每一個這樣的核心可以是一獨立的功率域，且可被配置成在一獨立的電壓及/或頻率運作，或者該等核心可能都是一單一域。各種不同的核心可經由一互連515而被耦合至包括各種不同組件的一系統代理器或非核心部分520。可以看出，非核心部分520可包括一共享快取記憶體530，該共享快取記憶體可以是一末級快取記憶體。除此之外，該非核心部分還可包括一集成記憶體控制器540、各種不同的介面550及一功率控制單元555。
在各種不同的實施例中，功率控制單元555可包括頻率改變邏輯559，該頻率改變邏輯559可以是用以啟動處理器的一或多個可變頻域的一頻率改變操作之控制的邏輯，這可被執行而無需耗用異動之域，如上所述者。
進一步參照圖5，處理器500可與一系統記憶體560通訊，例如經由一記憶體匯流排。除此之外，藉由 介面550，可連接至各種不同的晶片外組件，諸如周邊裝置、大量儲存器等。雖然圖5之實施例繪示此特定實施，但是本發明之範圍並不限於此。例如，儘管非核心部分邏輯520被繪示為在邏輯上與一核心域分離，上述內容中應理解的是，許多非核心部分，除了PCU 555，可位於具有一或多個核心的一可變頻域中。
現在參照圖6，圖中繪示依據本發明之另一實施例的一多域處理器的一方塊圖。如圖6之實施例中所示，處理器600包括多個域。具體而言，一核心域610可包括複數核心610a-610n，一圖形域620可包括一或多個圖形引擎，且可能進一步存在一系統代理器域650。在各種不同的實施例中，系統代理器域650的一功率控制部分可在一固定頻率執行，且可維持一直通電以處理頻率改變事件及功率管理，使得核心域610及620可被控制，以動態地改變它們的頻率，而無需耗用異動出現的域。
需注意的是，雖然僅繪示出三個域，但是應理解的是，本發明之範圍並不限於此，且在其他實施例中，可能存在額外的域。例如，可能存在多個核心域，每一個域包括至少一個核心。以此方式，可實現對可在一特定頻率執行的大量處理器核心的更細粒化的控制。
一般而言，每一核心域610除了各種不同的執行單元及額外的處理元件以外還可進一步包括低級快取記憶體。各種不同的核心又可彼此耦合，並耦合至由複數末級快取記憶體(LLC)6400-640n單元形成的一共享快取記 憶體。在各種不同的實施例中，LLC 640可以是在核心及圖形引擎以及各種不同的媒體處理電路中共享。可以看出，一環形互連630將核心耦合在一起，且在核心、圖形域620與系統代理器電路650之間提供互連。儘管為了便於說明而未在圖中繪示，但是應理解的是，非核心電路的附加部分可含括在核心域610中。
在圖6之實施例中，系統代理器域650可包括顯示控制器652，該顯示控制器652可提供對一相關顯示器的控制及連接至一相關顯示器的一介面。可進一步看出，系統代理器域650可包括一功率控制單元655，該功率控制單元655可包括依據本發明之一實施例的一頻率改變邏輯659。在各種不同的實施例中，此邏輯可執行演算法，諸如圖3及4中所示者，因而動態地改變一處理器的一或多個域的一頻率。
從圖6中可進一步看出，一處理器600可進一步包括一集成記憶體控制器(IMC)670，該集成記憶體控制器(IMC)670可提供連接至一系統記憶體，諸如動態隨機存取記憶體(DRAM)的一介面。可能存在多個介面6800-680n以使處理器與其他電路之間能夠互連。例如，在一實施例中，可提供至少一DMI介面以及一或多個PCIeTM介面。再進一步，為了在其他代理器，諸如額外的處理器或其他電路之間提供通訊，也可提供依據一QPITM協定的一或多個介面。儘管在圖6之實施例中以此一高標準繪示，但是應理解的是，本發明之範圍並不限於此。
實施例可在從行動裝置，諸如智慧型手機、平板電腦等，到多處理器伺服器系統的許多不同的系統中實施。圖7是可經由點對點(PtP)互連耦合在一起的一系統的一方塊圖。如圖7中所示，系統700可包括多個處理器插座，即處理器插座720a-720d(通稱處理器插座720)。每一個處理器插座可以是依據本發明之一實施例，可執行動態頻率控制的一多核心處理器。可以看出，每一個處理器720可包括與區域記憶體740a-d的一對應部分形成介面的一記憶體控制器，以及與一或多個周邊裝置形成介面的一I/O主站(為了便於說明，未在圖7中繪示)。
為了使系統700的各種不同的處理器之間能夠通訊，可存在各種不同的點對點互連來將組件耦合在一起。具體而言，如圖7中所示，每一個處理器插座720可包括連接至與其他處理器插座連接的三個鏈路的一介面。因此，第一處理器插座720a可在其與第二、第三及第四處理器插座720b-d之間提供與鏈路730、732及736連接的一介面。同樣地，第二處理器插座720b分別經由互連734及738被耦合至第三及第四處理器插座720c及720d。同樣地，第三及第四處理器插座720c及720d經由一互連735而耦合。雖然在圖7之實施例中描述了此一特定實施例，但是應理解的是，本發明之範圍並不限於此。
圖8繪示實施例可被使用的另一系統類型。可以看出，多處理器系統800是一點對點互連系統，且包括經由一點對點互連850耦合的第一處理器870及第二處 理器880。如圖8中所示，每一處理器870及880可以是多核心處理器，包括第一及第二處理器核心(即處理器核心874a及874b，以及處理器核心884a及884b)，但是處理器中可能有更多核心存在。每一個處理器可包括一PCU或其他邏輯，以執行處理器的一或多個域的頻率改變，如本文所述者。
仍參照圖8，第一處理器870進一步包括一記憶體控制器中心(MCH)872及點對點(P-P)介面876及878。同樣地，第二處理器880包括一MCH 882及P-P介面886及888。如圖8中所示，MCH 872及882將處理器耦合至各自的記憶體，即一記憶體832及一記憶體834，記憶體832及記憶體834可能是本地連接至各自的處理器的系統記憶體(例如，DRAM)的一部分。第一處理器870及第二處理器880可經由P-P互連852及854分別被耦合至一晶片組890。如圖8中所示，晶片組890包括P-P介面894及898。
此外，晶片組890包括藉由一P-P互連839耦合晶片組890與一高性能圖形引擎838的一介面892。晶片組890又可經由一介面896耦合至第一匯流排816。如圖8中所示，各種不同的輸入/輸出(I/O)裝置814，以及將第一匯流排816耦合至第二匯流排820的一匯流排橋接器818可被耦合至第一匯流排816。各種不同的裝置可被耦合至第二匯流排820，包括，例如鍵盤/滑鼠822、通訊裝置826及一資料儲存單元828，諸如磁碟機或其他大量 儲存裝置，在一實施例中，可包括編碼830。而且，一音頻I/O 824可被耦合至第二匯流排820。實施例可被併入包括行動裝置，諸如智慧型手機、平板電腦、隨身型易網機等的其他類型的系統。
實施例可以以編碼來實施且可儲存在儲存有指令的一非暫態儲存媒體上，該儲存媒體可用以程式化一系統以執行該等指令。儲存媒體可包括但並不限於任一種類型的磁碟，包括軟碟、光碟、固態硬碟(SSD)、唯讀光碟(CD-ROM)、可重複寫入光碟(CD-RW)，及磁光碟、半導體裝置，諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可程式化唯讀記憶體(EPROM)、快閃記憶體、電子可抹除可程式化唯讀記憶體(EEPROM)、磁卡或光學卡，或適於儲存電子指令的任何其他類型的媒體。
雖然本發明已相對於為數有限的實施例描述，但是熟於此技者將瞭解的是其有許多修改及變化。後附申請專利範圍意圖涵蓋落入本發明之真正精神及範圍內的所有此種修改及變化。
100‧‧‧處理器
105‧‧‧可變頻平面/可變平面
110‧‧‧處理器核心
1100-1107‧‧‧處理器核心
1200‧‧‧環形互連/環
1202‧‧‧互連
1203‧‧‧互連
125‧‧‧UBOX
1300-1307‧‧‧快取記憶體控制器邏輯
1350-1357‧‧‧快取記憶體塊
140‧‧‧本地代理器
150‧‧‧功率控制單元(PCU)
1600‧‧‧BGF
1601‧‧‧磁泡產生器緩衝器(BGF)邏輯
1602‧‧‧BGF
1600-1602‧‧‧特定的磁泡產生器先進先出(FIFO)緩衝器(BGF)
165‧‧‧記憶體代理器
170‧‧‧代理器
175‧‧‧晶片上代理器

Claims (17)

  1. 一種處理器，其包含：可變頻域，其包括複數個核心以及從該複數個核心分離之第一系統代理器電路部分，該第一系統代理器電路部分包括至少一快取記憶體、至少一快取控制器以及互連結構；以及至少一固定頻域，其包括功率控制單元(PCU)、與一或多個晶片外裝置通訊的第一代理器、經由一或多個鏈路在晶片外通訊的第二代理器以及記憶體代理器，其中該PCU係用以同步閘控該可變頻域之複數個時脈的時脈並維持與一或多個全域時脈的對齊以及之後導致該可變頻域的頻率改變而無需耗用來自包括該複數個核心之一或多個的複數個來源之待決異動之該第一系統代理器電路部分。
  2. 如申請專利範圍第1項之多核心處理器，其中該PCU用以使該至少一快取記憶體和該複數個核心能夠並行頻率改變。
  3. 如申請專利範圍第1項之多核心處理器，更包含非核心邏輯，該非核心邏輯具有存在於該可變頻域中的第一部分以及存在於該至少一固定頻域中的第二部分。
  4. 如申請專利範圍第3項之多核心處理器，更包含介面，該介面包含用以耦合該可變頻域至該處理器之第一固定頻域的磁泡產生器緩衝器，其中該PCU係用以耗用該介面以及用以阻塞該介面，以及之後能夠造成該可變頻域的頻率改變。
  5. 如申請專利範圍第4項之多核心處理器，其中該PCU在頻率變化期間係用以執行凍結模式以阻塞該介面，其中在該凍結模式中，該PCU係用以防止該第一固定頻域以及該可變頻域發送異動到該介面中。
  6. 如申請專利範圍第1項之多核心處理器，其中該可變頻域包括用以耦合該可變頻域之複數個單元的全域互連，及用以耦合該複數個單元中的一第一單元及一第二單元的一局部互連。
  7. 一種方法，其包含以下步驟：阻止在處理器之第一頻域中的第一單元發送異動至在該處理器之該第一頻域與該第二頻域之間耦合的邊界單元，該第一單元包含末級快取(LLC)；響應於確定該邊界單元中無異動，停止該邊界單元；及在共用時脈邊緣上閘控該第一頻域之複數個時脈，並將該複數個時脈的頻率從第一時脈頻率改變成第二時脈頻率，同時維持與該處理器之一或多個全域時脈的對齊，而無需耗用從複數個來源接收的該第一單元的異動，包括改變該LLC和與該LLC相關的核心之頻率從該第一時脈頻率改變為該第二時脈頻率。
  8. 如申請專利範圍第7項之方法，其中該第一單元包含該處理器的系統代理器單元。
  9. 如申請專利範圍第7項所述之方法，更包含從該處理器之功率控制單元(PCU)發送阻塞信號至該第一單 元，以阻止該第一單元發送該等異動至該邊界單元。
  10. 如申請專利範圍第9項之方法，更包含接收來自該第一單元之該第一單元響應於該阻塞信號而阻止發送該等異動至該邊界單元的確認
  11. 如申請專利範圍第10項之方法，更包含：使該第一頻域之複數個核心停頓；以及阻塞該第一頻域和一第二頻域之間的複數介面。
  12. 如申請專利範圍第9項之方法，其中改變該複數個時脈之頻率包括將複數個鎖相迴路(PLL)從該第一時脈頻率重載成該第二時脈頻率。
  13. 一種系統，其包含：第一多核心處理器，其包括複數個核心以及可變頻域，該可變頻域具有系統代理器電路，該系統代理器電路包括本地代理器電路、共享快取記憶體、快取控制器以及包括用以導致該可變頻域之頻率改變而無需耗用待決異動之該可變頻域、在共用時脈邊緣上停止該可變頻域之複數個時脈以及更新該可變頻域之頻率同時該複數個時脈被停止且對齊在該複數個時脈和該第一多核心處理器之一或多個全域時脈之間被維持的控制邏輯功率控制單元(PCU)；第二多核心處理器，耦合至該第一多核心處理器；及系統記憶體之第一部分，其耦合至該第一多核心處理器，以及該系統記憶體之第二部分，其耦合至該第二多核心處理器。
  14. 如申請專利範圍第13項之系統，其中該頻率控制邏輯在頻率改變期間係用以阻止該可變頻域中的第一單元發送異動至在該第一多核心處理器之該可變頻域與第二頻域之間耦合的邊界單元。
  15. 如申請專利範圍第13項之系統，其中該頻率控制邏輯係用以響應於確定該邊界單元中無異動而停止該邊界單元，以及發送阻塞信號至該第一單元以阻止該第一單元發送該等異動至該邊界單元，以及接收來自該第一單元之該第一單元響應於該阻塞信號而阻止發送該等異動至該邊界單元的確認。
  16. 如申請專利範圍第15項所述之系統，其中該頻率控制邏輯係用以在接收該阻塞信號之確認之後，使該可變頻域之該複數個核心停頓，且阻塞在該可變頻域與該第二頻域之間的複數個介面。
  17. 如申請專利範圍第15項所述之系統，其中該PCU係用以在該頻率已經更新之後，提供時戳計數器之值至該可變頻域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI786091B (zh) * 2017-03-28 2022-12-11 美商高通公司 用於使用工作循環之功率管理之積體電路及方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9074947B2 (en) 2011-09-28 2015-07-07 Intel Corporation Estimating temperature of a processor core in a low power state without thermal sensor information
US8914650B2 (en) 2011-09-28 2014-12-16 Intel Corporation Dynamically adjusting power of non-core processor circuitry including buffer circuitry
US9026815B2 (en) * 2011-10-27 2015-05-05 Intel Corporation Controlling operating frequency of a core domain via a non-core domain of a multi-domain processor
US9946319B2 (en) * 2012-11-20 2018-04-17 Advanced Micro Devices, Inc. Setting power-state limits based on performance coupling and thermal coupling between entities in a computing device
US9442559B2 (en) 2013-03-14 2016-09-13 Intel Corporation Exploiting process variation in a multicore processor
US9836637B2 (en) * 2014-01-15 2017-12-05 Google Llc Finger print state integration with non-application processor functions for power savings in an electronic device
US9507405B2 (en) * 2014-06-18 2016-11-29 Oracle International Corporation System and method for managing power in a chip multiprocessor using a proportional feedback mechanism
US9535476B2 (en) 2014-09-26 2017-01-03 Intel Corporation Apparatus and method to transfer data packets between domains of a processor
US9864647B2 (en) 2014-10-23 2018-01-09 Qualcom Incorporated System and method for dynamic bandwidth throttling based on danger signals monitored from one more elements utilizing shared resources
US10509588B2 (en) 2015-09-18 2019-12-17 Qualcomm Incorporated System and method for controlling memory frequency using feed-forward compression statistics
US9660799B1 (en) * 2015-11-24 2017-05-23 Intel Corporation Changing the clock frequency of a computing device
US10073718B2 (en) 2016-01-15 2018-09-11 Intel Corporation Systems, methods and devices for determining work placement on processor cores
US10147464B1 (en) 2017-06-20 2018-12-04 Apple Inc. Managing power state in one power domain based on power states in another power domain
US11256657B2 (en) 2019-03-26 2022-02-22 Intel Corporation System, apparatus and method for adaptive interconnect routing
US11132201B2 (en) 2019-12-23 2021-09-28 Intel Corporation System, apparatus and method for dynamic pipeline stage control of data path dominant circuitry of an integrated circuit
US20200374310A1 (en) * 2020-08-11 2020-11-26 Intel Corporation Protection from network initiated attacks
US12093100B2 (en) 2020-09-26 2024-09-17 Intel Corporation Hierarchical power management apparatus and method
TWI805447B (zh) * 2022-07-14 2023-06-11 新唐科技股份有限公司 控制裝置及其操作方法
KR102722978B1 (ko) * 2023-03-30 2024-10-28 리벨리온 주식회사 뉴럴 프로세서, 뉴럴 프로세싱 장치 및 이의 클럭 게이팅 방법

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163153A (en) 1989-06-12 1992-11-10 Grid Systems Corporation Low-power, standby mode computer
US5630107A (en) * 1992-09-30 1997-05-13 Intel Corporation System for loading PLL from bus fraction register when bus fraction register is in either first or second state and bus unit not busy
US5522087A (en) 1994-03-22 1996-05-28 Verifone Inc. System for selectively operating in different modes depending upon receiving signal from a host computer within a time window upon power up
US5590341A (en) 1994-09-30 1996-12-31 Intel Corporation Method and apparatus for reducing power consumption in a computer system using ready delay
US5621250A (en) 1995-07-31 1997-04-15 Ford Motor Company Wake-up interface and method for awakening an automotive electronics module
US6141692A (en) * 1996-07-01 2000-10-31 Sun Microsystems, Inc. Directory-based, shared-memory, scaleable multiprocessor computer system having deadlock-free transaction flow sans flow control protocol
US5931950A (en) 1997-06-17 1999-08-03 Pc-Tel, Inc. Wake-up-on-ring power conservation for host signal processing communication system
US6823516B1 (en) 1999-08-10 2004-11-23 Intel Corporation System and method for dynamically adjusting to CPU performance changes
US7539885B2 (en) 2000-01-13 2009-05-26 Broadcom Corporation Method and apparatus for adaptive CPU power management
US7010708B2 (en) 2002-05-15 2006-03-07 Broadcom Corporation Method and apparatus for adaptive CPU power management
JP2001318742A (ja) 2000-05-08 2001-11-16 Mitsubishi Electric Corp コンピュータシステムおよびコンピュータ読み取り可能な記録媒体
KR100361340B1 (ko) 2000-05-15 2002-12-05 엘지전자 주식회사 씨피유 클럭 제어 방법
US6792392B1 (en) 2000-06-30 2004-09-14 Intel Corporation Method and apparatus for configuring and collecting performance counter data
US6748546B1 (en) 2000-09-26 2004-06-08 Sun Microsystems, Inc. Method and apparatus for reducing power consumption
US6829713B2 (en) 2000-12-30 2004-12-07 Intel Corporation CPU power management based on utilization with lowest performance mode at the mid-utilization range
US7058824B2 (en) 2001-06-15 2006-06-06 Microsoft Corporation Method and system for using idle threads to adaptively throttle a computer
US20030061383A1 (en) 2001-09-25 2003-03-27 Zilka Anthony M. Predicting processor inactivity for a controlled transition of power states
US7111179B1 (en) 2001-10-11 2006-09-19 In-Hand Electronics, Inc. Method and apparatus for optimizing performance and battery life of electronic devices based on system and application parameters
CN100428138C (zh) * 2002-04-19 2008-10-22 皇家飞利浦电子股份有限公司 用于改变输出速率的方法和设备
US6996728B2 (en) 2002-04-26 2006-02-07 Hewlett-Packard Development Company, L.P. Managing power consumption based on utilization statistics
US7051227B2 (en) 2002-09-30 2006-05-23 Intel Corporation Method and apparatus for reducing clock frequency during low workload periods
US6898689B2 (en) 2002-11-15 2005-05-24 Silicon Labs Cp, Inc. Paging scheme for a microcontroller for extending available register space
US7043649B2 (en) 2002-11-20 2006-05-09 Portalplayer, Inc. System clock power management for chips with multiple processing modules
US6971033B2 (en) 2003-01-10 2005-11-29 Broadcom Corporation Method and apparatus for improving bus master performance
US7089443B2 (en) * 2003-01-23 2006-08-08 University Of Rochester Multiple clock domain microprocessor
JP4061492B2 (ja) 2003-02-10 2008-03-19 ソニー株式会社 情報処理装置および消費電力制御方法
US7093147B2 (en) 2003-04-25 2006-08-15 Hewlett-Packard Development Company, L.P. Dynamically selecting processor cores for overall power efficiency
US7272732B2 (en) 2003-06-30 2007-09-18 Hewlett-Packard Development Company, L.P. Controlling power consumption of at least one computer system
TW200502847A (en) 2003-07-08 2005-01-16 Benq Corp Control device and method for reducing number of interrupts in a processor
US7146514B2 (en) 2003-07-23 2006-12-05 Intel Corporation Determining target operating frequencies for a multiprocessor system
US7272730B1 (en) 2003-07-31 2007-09-18 Hewlett-Packard Development Company, L.P. Application-driven method and apparatus for limiting power consumption in a processor-controlled hardware platform
US7194643B2 (en) 2003-09-29 2007-03-20 Intel Corporation Apparatus and method for an energy efficient clustered micro-architecture
US7770034B2 (en) 2003-12-16 2010-08-03 Intel Corporation Performance monitoring based dynamic voltage and frequency scaling
US7321979B2 (en) * 2004-01-22 2008-01-22 International Business Machines Corporation Method and apparatus to change the operating frequency of system core logic to maximize system memory bandwidth
US7272736B2 (en) * 2004-03-03 2007-09-18 Intel Corporation Method and system for fast frequency switch for a power throttle in an integrated device
US7451333B2 (en) 2004-09-03 2008-11-11 Intel Corporation Coordinating idle state transitions in multi-core processors
US20070156992A1 (en) 2005-12-30 2007-07-05 Intel Corporation Method and system for optimizing latency of dynamic memory sizing
US9001801B2 (en) 2004-09-07 2015-04-07 Broadcom Corporation Method and system for low power mode management for complex Bluetooth devices
US7941585B2 (en) 2004-09-10 2011-05-10 Cavium Networks, Inc. Local scratchpad and data caching system
US7426648B2 (en) 2004-09-30 2008-09-16 Intel Corporation Global and pseudo power state management for multiple processing elements
US7434073B2 (en) 2004-11-29 2008-10-07 Intel Corporation Frequency and voltage scaling architecture
US7502948B2 (en) 2004-12-30 2009-03-10 Intel Corporation Method, system, and apparatus for selecting a maximum operation point based on number of active cores and performance level of each of the active cores
US8041967B2 (en) 2005-02-15 2011-10-18 Hewlett-Packard Development Company, L.P. System and method for controlling power to resources based on historical utilization data
US7454632B2 (en) 2005-06-16 2008-11-18 Intel Corporation Reducing computing system power through idle synchronization
US7430673B2 (en) 2005-06-30 2008-09-30 Intel Corporation Power management system for computing platform
US8301868B2 (en) 2005-09-23 2012-10-30 Intel Corporation System to profile and optimize user software in a managed run-time environment
US20070079294A1 (en) 2005-09-30 2007-04-05 Robert Knight Profiling using a user-level control mechanism
US20070106827A1 (en) 2005-11-08 2007-05-10 Boatright Bryan D Centralized interrupt controller
US7430676B2 (en) * 2006-03-03 2008-09-30 Apple, Inc. Method and apparatus for changing the clock frequency of a memory system
US20070245163A1 (en) 2006-03-03 2007-10-18 Yung-Hsiang Lu Power management in computer operating systems
US7437270B2 (en) 2006-03-30 2008-10-14 Intel Corporation Performance state management
US7752468B2 (en) 2006-06-06 2010-07-06 Intel Corporation Predict computing platform memory power utilization
US7529956B2 (en) 2006-07-17 2009-05-05 Microsoft Corporation Granular reduction in power consumption
US7930564B2 (en) 2006-07-31 2011-04-19 Intel Corporation System and method for controlling processor low power states
US7949887B2 (en) 2006-11-01 2011-05-24 Intel Corporation Independent power control of processing cores
US7730340B2 (en) 2007-02-16 2010-06-01 Intel Corporation Method and apparatus for dynamic voltage and frequency scaling
US8589632B1 (en) * 2007-03-09 2013-11-19 Cypress Semiconductor Corporation Arbitration method for programmable multiple clock domain bi-directional interface
WO2008117133A1 (en) 2007-03-26 2008-10-02 Freescale Semiconductor, Inc. Anticipation of power on of a mobile device
JP2008257578A (ja) 2007-04-06 2008-10-23 Toshiba Corp 情報処理装置、スケジューラおよび情報処理置のスケジュール制御方法
US8140925B2 (en) * 2007-06-26 2012-03-20 International Business Machines Corporation Method and apparatus to debug an integrated circuit chip via synchronous clock stop and scan
US7971074B2 (en) 2007-06-28 2011-06-28 Intel Corporation Method, system, and apparatus for a core activity detector to facilitate dynamic power management in a distributed system
US8578193B2 (en) 2007-11-28 2013-11-05 International Business Machines Corporation Apparatus, method and program product for adaptive real-time power and perfomance optimization of multi-core processors
US8024590B2 (en) 2007-12-10 2011-09-20 Intel Corporation Predicting future power level states for processor cores
US20090150696A1 (en) 2007-12-10 2009-06-11 Justin Song Transitioning a processor package to a low power state
US7966506B2 (en) 2007-12-12 2011-06-21 Intel Corporation Saving power in a computer system
WO2009075102A1 (ja) * 2007-12-13 2009-06-18 Panasonic Corporation クロック制御装置、クロック制御方法、クロック制御プログラム及び集積回路
US8442697B2 (en) 2007-12-18 2013-05-14 Packet Digital Method and apparatus for on-demand power management
KR101459140B1 (ko) 2007-12-26 2014-11-07 엘지전자 주식회사 전원관리 제어 장치 및 방법
US8156362B2 (en) 2008-03-11 2012-04-10 Globalfoundries Inc. Hardware monitoring and decision making for transitioning in and out of low-power state
US8954977B2 (en) 2008-12-09 2015-02-10 Intel Corporation Software-based thread remapping for power savings
US8443151B2 (en) * 2009-11-09 2013-05-14 Intel Corporation Prefetch optimization in shared resource multi-core systems
US8700943B2 (en) 2009-12-22 2014-04-15 Intel Corporation Controlling time stamp counter (TSC) offsets for mulitple cores and threads
US8943334B2 (en) * 2010-09-23 2015-01-27 Intel Corporation Providing per core voltage and frequency control
US9286257B2 (en) * 2011-01-28 2016-03-15 Qualcomm Incorporated Bus clock frequency scaling for a bus interconnect and related devices, systems, and methods
US8914650B2 (en) 2011-09-28 2014-12-16 Intel Corporation Dynamically adjusting power of non-core processor circuitry including buffer circuitry

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI786091B (zh) * 2017-03-28 2022-12-11 美商高通公司 用於使用工作循環之功率管理之積體電路及方法

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