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TW201701487A - 半導體裝置及其製造方法 - Google Patents

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TW201701487A
TW201701487A TW105106951A TW105106951A TW201701487A TW 201701487 A TW201701487 A TW 201701487A TW 105106951 A TW105106951 A TW 105106951A TW 105106951 A TW105106951 A TW 105106951A TW 201701487 A TW201701487 A TW 201701487A
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TW105106951A
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Inventor
天羽生淳
Original Assignee
瑞薩電子股份有限公司
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Abstract

本發明在對電荷保持部注入載子以實行資料的改寫的MONOS記憶體中，使半導體裝置的可靠度提高。本發明在以使對包含電荷保持部在內的ONO膜的寫入、刪除的各動作中的載子注入位置合致為目的而將記憶體閘極電極的閘極長度縮小時，為了充分確保通道長度，在半導體基板SB的主面的凹部內形成ONO膜。製造該構造的步驟，利用第1以及第2蝕刻對多晶矽膜進行階段性地加工，藉此形成控制閘極電極CG，並利用第2蝕刻，於控制閘極電極CG的旁邊的單側的半導體基板SB的主面形成該凹部。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其可應用於例如具有非揮發性記憶體的半導體裝置的製造過程中。
作為可電性寫入、刪除的非揮發性半導體記憶裝置，EEPROM（Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體）為人所廣泛使用。該等記憶裝置，在MISFET的閘極電極下，具有被氧化膜所包圍的導電性的浮遊閘極電極或是捕集性絶緣膜，將浮遊閘極或捕集性絶緣膜（電荷保持部）的電荷累積狀態當作記憶資訊，並讀取該記憶資訊作為電晶體的閾值。
所謂捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出例如氮化矽膜等。藉由對該等電荷累積區域注入、釋放電荷，令MISFET的閾值改變，使其作為記憶元件而運作。關於使用捕集性絶緣膜的非揮發性半導體記憶裝置，存在一種使用MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物半導體）膜的分離閘極型單元。
專利文獻1（日本特開2006－332143號公報）記載了一種分離閘極型的MONOS記憶體，其在半導體基板的主面，且係比控制閘極電極的正下方的半導體基板的第1面更低的第2面上，形成記憶體閘極電極。
專利文獻2（日本特開2008－288503號公報）記載了一種分離閘極型的MONOS記憶體，其利用FN隧道實行刪除動作。
專利文獻3（日本特開2009－010104號公報）記載了在半導體基板上混合搭載資料用的記憶體單元與程式碼用的記憶體單元的技術內容。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2006－332143號公報 [專利文獻2] 日本特開2008－288503號公報 [專利文獻3] 日本特開2009－010104號公報
[發明所欲解決的問題] 在分離閘極型的MONOS記憶體的記憶體單元的捕集絶緣膜中，有時因為寫入動作而被注入電荷的區域與因為刪除動作而被釋放電荷的區域並未重疊。此時，會產生資料的改寫效率以及保持特性降低的問題。
於是，作為避免穿透特性的降低同時解決上述問題的構造，如專利文獻1所記載的，在半導體基板的主面中，於比控制閘極電極更深的區域形成捕集絶緣膜以及記憶體閘極電極的構造，已為人所習知。
吾人考慮，在形成該等構造的步驟中，藉由對半導體基板上的多晶矽膜，用微影技術實行1次蝕刻以形成控制閘極電極，之後，在控制閘極電極的旁邊的區域之中的一側的區域被光阻膜所覆蓋的狀態下，藉由蝕刻，使另一側的區域之半導體基板的主面後退。像這樣使控制閘極電極的旁邊的一側的區域之半導體基板的主面後退，則該光阻膜的端部必須位在控制閘極電極的正上方。
然而，隨著近年來半導體裝置朝向細微化發展，控制閘極電極的閘極長度也變小，故會發生使該光阻膜的端部位在控制閘極電極的正上方非常困難的問題。其結果，所製造之半導體裝置的不良品率提高，故半導體裝置的可靠度降低。
其他問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
在本案所揭示的實施態樣之中，若簡單説明代表性態樣的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置的製造方法，在形成分離閘極型的MONOS記憶體時，利用第1以及第2蝕刻對多晶矽膜進行階段性地加工，藉此形成控制閘極電極，並利用第2蝕刻，於控制閘極電極的旁邊的單側的半導體基板的主面形成凹部，然後將包含電荷保持部在內的絶緣膜形成於該凹部內。 [發明的功效]
若根據本發明一實施態樣，便可使半導體裝置的可靠度提高。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，具有相同功能的構件會附上相同的符號，其重複説明省略。另外，以下的實施態樣，除了特別有其必要時以外，相同或同樣部分的説明原則上不重複。
（實施態樣1） 本實施態樣以及以下的實施態樣的半導體裝置，係具備非揮發性記憶體（非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置）的半導體裝置。在此所説明的非揮發性記憶體，係分離閘極型的MONOS型記憶體（以下簡稱為MONOS記憶體）。在本實施態樣以及以下的實施態樣中，非揮發性記憶體，係針對以n通道型MISFET（MISFET，Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）為基本構件的記憶體單元進行説明。
另外，本實施態樣以及以下的實施態樣的極性（寫入、刪除、讀取時的施加電壓的極性以及載子的極性），係用來說明以n通道型MISFET為基本構件的記憶體單元的態樣的動作者，當以p通道型MISFET為基本構件時，藉由將施加電位以及載子的導電型等的全部的極性反轉，便可獲得在原理上相同的動作。
＜關於半導體裝置的製造方法＞ 參照圖1～圖12説明本實施態樣的半導體裝置的製造方法。
圖1～圖3以及圖5～圖12，係本實施態樣的半導體裝置的製造步驟中的剖面圖。圖4，係本實施態樣的半導體裝置的製造步驟中的俯視圖。
在此，係針對形成n通道型的MISFET（控制電晶體以及記憶體電晶體）的態樣進行説明，惟亦可將導電型反轉而形成p通道型的MISFET（控制電晶體以及記憶體電晶體）。
在半導體裝置的製造步驟中，首先，如圖1所示的，準備由具有例如1～10Ωcm左右的比電阻的p型單晶矽（Si）等所構成的半導體基板（半導體晶圓）SB。接著，在半導體基板SB的主面形成溝槽，並在該溝槽內形成元件分離區域（圖中未顯示）。元件分離區域，例如由氧化矽膜所構成，可利用STI（Shallow Trench Isolation，淺溝槽隔離）法形成。其中，元件分離區域，亦可利用例如LOCOS（Local Oxidization of Silicon，矽局部氧化）法等形成。
另外，圖1所示之區域，係之後記憶體單元的形成區域。在此，與形成元件分離區域同時，在形成記憶體單元的區域之外的區域，形成具有與元件分離區域EI同樣的構造的對準記號（圖中未顯示）。
接著，藉由對半導體基板SB的主面實行離子注入，以在半導體基板SB的主面形成p型的井部WL。井部WL，係藉由將p型的雜質 [ 例如B（硼）] 以較低的濃度注入所形成。井部WL，從半導體基板SB的主面，形成到半導體基板SB的中間深度。之後，對半導體基板SB實行熱處理，使井部WL內的雜質擴散。另外，雖並未圖示以及詳細説明，惟在形成p型的電場效應電晶體或包含該電晶體的記憶體單元的區域，藉由對半導體基板SB的主面注入n型的雜質 [ 例如As（砷）或P（磷）] 離子，以形成n型的井部。
接著，實行熱氧化等，在露出的半導體基板SB的頂面，形成膜厚較小的絶緣膜IF1。藉此，半導體基板SB的頂面，被絶緣膜IF1所覆蓋。絶緣膜IF1，例如由氧化矽膜所構成。之後，在半導體基板SB的主面全面上，用例如CVD（Chemical Vapor Deposition，化學氣相沉積）法，形成多晶矽膜PS1。藉此，在半導體基板SB上，隔著絶緣膜IF1形成多晶矽膜PS1。多晶矽膜PS1，係用來形成後述的控制閘極電極CG的導體膜。
多晶矽膜PS1，亦可在成膜時形成為非晶矽膜，然後以之後的熱處理，使該非晶矽膜，變成由多結晶矽膜所構成的多晶矽膜PS1。另外，多晶矽膜PS1，在成膜時不導入雜質，在成膜後注入n型的雜質 [ 例如As（砷）或P（磷）] 離子，並以之後的熱處理使該雜質擴散，藉此成為低電阻的導體膜。
接著，如圖2所示的，用微影技術，在多晶矽膜PS1上，以彼此隔著間隔的方式，形成複數個光阻膜PR1。在相鄰的各光阻膜PR1之間，多晶矽膜PS1的頂面露出。在此，在相鄰的各光阻膜PR1之間多晶矽膜PS1露出的區域，亦即，光阻膜PR1開口的區域，係在之後的步驟，於半導體基板SB的主面，形成記憶體單元的汲極區域之區域。另外，對由光阻膜PR1所構成的光阻圖案實行曝光時所使用的光遮罩的位置對準，係以上述對準記號為基準進行。
另外，在此，在與之後的步驟形成記憶體單元的區域不同的區域，在用圖5於之後所述的微影步驟中，亦形成光阻膜（圖中未顯示），其用來形成曝光用遮罩的位置對準所使用的對準記號。
接著，如圖3所示的，將光阻膜PR1當作遮罩使用並實行乾蝕刻（異向性蝕刻），以將多晶矽膜PS1的一部分以及絶緣膜IF1的一部分分別除去。該蝕刻在到達絶緣膜IF1的時點中止。此時絶緣膜IF1的一部分殘留在半導體基板SB上，從多晶矽膜PS1露出的絶緣膜IF1，被之後的洗淨步驟等的濕蝕刻除去。在此，並不實行之後更使半導體基板SB的主面後退的蝕刻。之後，將光阻膜PR1除去。
藉由像這樣對多晶矽膜PS1以及絶緣膜IF1實行加工，使半導體基板SB的主面的一部分露出。多晶矽膜PS1，被分割成在沿著半導體基板SB的主面的第1方向上並排的複數個圖案。另外，受到加工的複數個多晶矽膜PS1，分別在沿著半導體基板SB的主面的方向上，且與該第1方向正交的第2方向上，亦即圖3的深度方向上延伸。
另外，如圖4所示的，該蝕刻步驟，藉由在與形成記憶體單元的區域不同的區域，將多晶矽膜PS1的一部分除去，以形成對準記號MK。對準記號MK，具有由多晶矽膜PS1被除去的區域（亦即溝槽）所構成的圖案，該圖案具有在俯視下將縱向條狀溝槽並排的條紋狀構造。該對準記號MK，係在使用微影技術實行曝光時，為了對用圖3所説明的多晶矽膜PS1的加工位置，在用圖5於之後所述的步驟中實行光遮罩的位置對準，而使用的圖案。另外，圖式雖省略，惟用來檢査對準是否正確進行的記號亦同時形成。
對準記號MK，在俯視下，形成在矩形的多晶矽膜PS1的圖案內，並具有複數個條狀的圖案，在該條狀的圖案的底部，半導體基板SB的主面露出。另外，在圖中係顯示出令在俯視下朝第2方向延伸的圖案，在與第2方向正交的第1方向上並排複數個的布局，惟實際上，令朝第1方向延伸的圖案，在第2方向上並排複數個的布局，亦有其必要。
接著，如圖5所示的，用微影技術，在半導體基板SB上以及多晶矽膜PS1上形成由光阻膜PR2所構成的光阻圖案。在形成該光阻圖案時，首先，將光阻膜PR2塗布在半導體基板SB的主面全面上。接著，藉由隔著光遮罩對光阻膜PR2實行曝光以轉印圖案，接著，藉由實行顯影處理，以形成光阻膜PR2的光阻圖案。
對準記號MK（參照圖4），在微影步驟中，係用於該光遮罩的位置對準。亦即，在微影步驟中，使用設置了該光遮罩以及半導體基板SB的曝光裝置所附設的光學裝置等檢測對準記號MK的圖案，以實行對準記號MK與光遮罩的位置對準。
在實行該光遮罩的位置對準時，不使用在元件分離區域之形成步驟中所形成的對準記號，而係使用在最初對多晶矽膜PS1實行加工的步驟（參照圖3）所形成的對準記號MK，如在本實施態樣的變化實施例中於之後所述的，係為了防止一對控制閘極電極的各自的閘極長度產生差異。若以良好的精度實行對準記號MK與光遮罩的位置對準，便可使光阻膜PR2的光阻圖案的端部，相對於由絶緣膜IF1以及多晶矽膜PS1所構成的堆疊膜的側壁，位於所期望的位置。
光阻膜PR2，係覆蓋在第1方向上相鄰的各多晶矽膜PS1之間的區域之半導體基板的主面以及與該區域鄰接的多晶矽膜PS1的頂面的一部分的圖案。亦即，各多晶矽膜PS1的頂面，在第1方向上的兩端，分別被不同的光阻膜PR2所覆蓋，在第1方向上的中央部位，從光阻膜PR2露出。在相鄰的各光阻膜PR2之間多晶矽膜PS1的頂面露出的區域，係在之後的步驟中，於半導體基板SB的主面形成記憶體單元的源極區域，並在半導體基板SB的主面上形成記憶體閘極電極的區域。
接著，如圖6所示的，藉由將光阻膜PR2當作遮罩使用並實行乾蝕刻（異向性蝕刻），以將多晶矽膜PS1的一部分、絶緣膜IF1的一部分以及半導體基板SB的頂面的一部分除去。該乾蝕刻，例如，在到達絶緣膜IF1的時點暫時中止，之後繼續實行乾蝕刻，使半導體基板SB的主面後退例如10～30nm左右。控制半導體基板SB的主面的後退距離的方法，例如可藉由設定蝕刻到達絶緣膜IF1之後所實行之蝕刻的時間，來控制蝕刻量。
另外，上述乾蝕刻均係以輕易將矽（Si）除去的條件實行者，例如由氧化矽膜所構成的絶緣膜IF1，會被該條件的蝕刻除去（貫穿）。相對於此，亦可在以輕易將矽（Si）除去的條件將多晶矽膜PS1除去之後，切換成輕易將氧化矽（SiO2 ）除去的條件將絶緣膜IF1除去，再以輕易將矽（Si）除去的條件將半導體基板SB的主面的一部分除去。
在此，圖5所示之多晶矽膜PS1的圖案，其在第1方向上的中心部位被除去而斷開。藉此，形成複數個由多晶矽膜PS1所構成的控制閘極電極CG。亦即，藉由對1個上述圖案進行加工，以形成2個控制閘極電極CG。控制閘極電極CG在第2方向上延伸，且在第1方向上並排複數個。亦即，第1方向係控制閘極電極CG的閘極長度方向，第2方向係控制閘極電極CG的閘極寬度方向。另外，藉由上述蝕刻，在各控制閘極電極CG的正下方，形成由絶緣膜IF1所構成的閘極絶緣膜GI。
藉由上述蝕刻，半導體基板SB的主面的一部分往下方後退。因此，在一部分的區域中，在相鄰的各控制閘極電極CG之間，形成了半導體基板SB的主面的一部分凹陷的區域，亦即凹部（溝槽）。該凹部的深度，亦即，在相對於半導體基板SB的主面垂直的方向上的從半導體基板SB的主面算起的距離，比上述元件分離區域之形成深度以及井部WL的形成深度更小。
接著，如圖7所示的，利用灰化處理等將光阻膜PR2除去。於特定的控制閘極電極CG與相對於該控制閘極電極CG在第1方向上相鄰的一側的控制閘極電極CG之間的半導體基板SB的主面，形成了上述凹部。相對於此，於該特定的控制閘極電極CG與相對於該控制閘極電極CG在第1方向上相鄰的另一側的控制閘極電極CG之間的半導體基板SB的主面，並未形成上述凹部。亦即，於既定的控制閘極電極CG的旁邊的一側的區域之半導體基板SB的主面形成了凹部，於既定的控制閘極電極CG的旁邊的另一側的區域之半導體基板SB的主面並未形成凹部。
從由閘極絶緣膜GI以及控制閘極電極CG所構成的堆疊膜露出的半導體基板SB的主面，且係並未形成凹部的主面，其高度與閘極絶緣膜GI的正下方的半導體基板SB的主面的高度幾乎相同。凹部的底面，亦即半導體基板SB的頂面，其高度相對於並未形成凹部的區域之半導體基板SB的主面，位於更低例如10～30nm的位置。
如上所述的，在此，並非藉由對多晶矽膜PS1（參照圖1）實行1次蝕刻以形成控制閘極電極CG，而係對多晶矽膜PS1實行合計2次的加工以形成控制閘極電極CG。亦即，藉由用圖3所説明的第1蝕刻形成控制閘極電極CG的一側的側壁，並藉由用圖6所説明的第2蝕刻形成控制閘極電極CG的另一側的側壁。
令蝕刻在半導體基板SB的主面停止的該第1蝕刻與使半導體基板SB的主面後退以形成凹部的該第2蝕刻，亦可互換順序實行。然而，若從防止在半導體基板SB上產生殘渣的觀點來看，宜如用圖1～圖7所説明的，在第1蝕刻之後實行第2蝕刻。其理由如以下所説明的，當光阻膜PR2（參照圖5）係採用3層的光阻膜時，可能會產生殘渣。
3層光阻膜，係指包含在半導體基板SB上依序形成的基底層、中間層以及上部光阻層在內的膜層。上部光阻層具有感光性，係可藉由曝光、顯影轉印圖案的膜層。中間層含有碳（C）等，係保存穩定性高的膜層。基底層，係與中間層的組合可發揮反射防止功效的膜層。
當光阻膜PR2採用3層的光阻膜並對被加工膜（多晶矽膜）進行加工時，首先，藉由對上部光阻層進行曝光、顯影，使其形成圖案，並將該上部光阻層當作遮罩使用，然後進行蝕刻，使中間層形成圖案。此時，在蝕刻的過程中，當中間層的一部分被除去時，上部光阻層因為該蝕刻而逐漸薄膜化，進而被除去。之後，將中間層的圖案當作遮罩使用並進行蝕刻，使基底層形成圖案。此時，中間層因為該蝕刻而逐漸薄膜化，進而被除去。之後，藉由將基底層當作遮罩使用並進行蝕刻，便可使被加工膜（多晶矽膜）形成圖案。之後，利用灰化處理將基底層除去。
在此，當先實行第2蝕刻時，為了在之後實行第1蝕刻所形成的光阻膜PR2，會埋入包含因為第2蝕刻而形成於半導體基板SB的主面的凹部在內的深溝槽內。此時，由於上述基底層沿著該深溝槽形成，故在該凹部的正上方，基底層的頂面形成凹陷，而中間層會埋入該凹陷的內側。若使用包含該等中間層在內的3層光阻膜形成圖案，則在將中間層當作遮罩使用並使基底層形成圖案時，會有中間層殘留在半導體基板SB的主面的凹部的正上方之虞。
含碳的中間層，即使實行用來除去基底層的灰化處理也不會被除去，而會殘留下來。因此，會產生由上述中間層所構成的殘渣殘留在半導體基板SB上的問題。因此，宜在第1蝕刻之後實行第2蝕刻。
接著，如圖8所示的，在半導體基板SB的主面全面上，形成記憶體電晶體的閘極絶緣膜用的堆疊膜，亦即ONO（oxide-nitride-oxide，氧化物-氮化物-氧化物）膜ON。ONO膜ON，覆蓋半導體基板SB的頂面，還有由閘極絶緣膜GI以及控制閘極電極CG所構成的堆疊膜的側壁以及頂面。另外，在圖8～圖12中，為了使圖式更容易明瞭，僅顯示出圖7的剖面所示的區域之中的中央的2個控制閘極電極CG的附近的區域之剖面。亦即，圖8顯示出形成於半導體基板SB的主面，且在第1方向上相鄰的凹部，以及相鄰的該等凹部之間的一對控制閘極電極CG。
另外，在圖8以後的圖式中，除了圖8的一部分所示的放大剖面圖之外，會將構成ONO膜ON的堆疊膜的堆疊構造的圖式省略。亦即，並不顯示出構成ONO膜ON的各膜層之間的界線。ONO膜ON，係內部具有電荷累積部的絶緣膜。具體而言，ONO膜ON，係由形成在半導體基板SB上的第1氧化矽膜（底層氧化膜）OX1、形成在第1氧化矽膜OX1上的氮化矽膜N1，以及形成在氮化矽膜N1上的第2氧化矽膜（頂層氧化膜）OX2的堆疊膜所構成。氮化矽膜N1，係具有作為電荷累積部的功能的捕集性絶緣膜。
第1氧化矽膜OX1以及第2氧化矽膜OX2，例如可利用氧化處理（熱氧化處理）或CVD法或是其組合形成。此時的氧化處理，亦可使用ISSG氧化。上述氮化矽膜N1，例如可利用CVD法形成。第1氧化矽膜OX1以及第2氧化矽膜OX2的各自的厚度，例如為2～10nm左右，上述氮化矽膜N1的厚度，例如為5～15nm左右。
接著，以覆蓋ONO膜ON的表面的方式，在半導體基板SB的主面全面上，用例如CVD法形成多晶矽膜PS2。藉此，露出的ONO膜ON的側壁以及頂面，被多晶矽膜PS2所覆蓋。亦即，於控制閘極電極CG的側壁，隔著ONO膜ON形成了多晶矽膜PS2。多晶矽膜PS2的膜厚，比多晶矽膜PS1（參照圖1）的膜厚更小。
多晶矽膜PS2，亦可在成膜時形成為非晶矽膜，然後在之後的熱處理多結晶化。多晶矽膜PS2，係例如n型的雜質 [ 例如磷（P）] 以較高的濃度導入的膜層。另外，亦可因應需要，在不含雜質的狀態下形成多晶矽膜PS2，並利用之後用來形成源極、汲極區域之注入步驟，導入雜質。多晶矽膜PS2，係用來形成後述的記憶體閘極電極MG的導體膜。
在此所謂的膜厚，係指在特定的膜層的情況下，在相對於該膜層的基底的表面垂直的方向上的該膜層的厚度。例如，像ONO膜ON的頂面等那樣，當在沿著半導體基板SB的主面的面之上，沿著該面形成多晶矽膜PS2時，多晶矽膜PS2的膜厚，係指在相對於半導體基板SB的主面垂直的方向上的多晶矽膜PS2的厚度。另外，像ONO膜ON的側壁那樣，在以與相對於半導體基板SB的主面垂直的壁部接觸的方式形成的部分的多晶矽膜PS2的情況下，多晶矽膜PS2的膜厚，係指在相對於該側壁垂直的方向上的多晶矽膜PS2的厚度。
在此，ONO膜ON以及多晶矽膜PS2，亦埋入在各控制閘極電極CG的旁邊半導體基板SB的主面後退的凹部的內側。因此，當該凹部非常深時，該凹部內的ONO膜ON以及多晶矽膜PS2的底面，位於比閘極絶緣膜GI與半導體基板SB的主面的界面更低的區域。然而，當該凹部的深度比ONO膜ON的膜厚更小時，多晶矽膜PS2不會形成在凹部內，凹部的正上方的多晶矽膜PS2的底面，位於比閘極絶緣膜GI與半導體基板SB的主面的界面更高的區域。
接著，如圖9所示的，利用乾蝕刻法，回蝕多晶矽膜PS2，使ONO膜ON的頂面露出。該回蝕步驟，藉由對多晶矽膜PS2進行異向性蝕刻（回蝕），以在由閘極絶緣膜GI以及控制閘極電極CG所構成的堆疊膜的兩側的側壁上，隔著ONO膜ON，使多晶矽膜PS2殘留成側壁狀。藉此，於上述堆疊膜的兩側的側壁之中的與半導體基板SB的主面的凹部鄰接的一側的側壁，形成由隔著ONO膜ON殘留成側壁狀的多晶矽膜PS2所構成的記憶體閘極電極MG。
接著，用微影技術，將覆蓋與各控制閘極電極CG的一側的側壁相鄰的記憶體閘極電極MG，且露出與該控制閘極電極CG的另一側的側壁相鄰的多晶矽膜PS2的光阻圖案（圖中未顯示），形成在半導體基板SB上。之後，以該光阻圖案為蝕刻遮罩進行蝕刻，將夾著控制閘極電極CG形成在記憶體閘極電極MG的相反側的多晶矽膜PS2除去。之後，將該光阻圖案除去。此時，記憶體閘極電極MG，由於被光阻圖案所覆蓋，故並未受到蝕刻而殘留下來。
接著，將ONO膜ON之中的並未被記憶體閘極電極MG所覆蓋而露出的部分蝕刻（例如濕蝕刻）除去。此時，記憶體閘極電極MG的正下方的ONO膜ON並未被除去而殘留下來。同樣地，位於包含閘極絶緣膜GI以及控制閘極電極CG在內的堆疊膜與記憶體閘極電極MG之間的ONO膜ON，並未被除去而殘留下來。由於其他區域之ONO膜ON被除去，故半導體基板SB的頂面露出，另外，控制閘極電極CG的頂面也露出。另外，控制閘極電極CG的側壁，且係並未與記憶體閘極電極MG相鄰的該側的側壁，也露出。
像這樣，以與控制閘極電極CG相鄰的方式，在半導體基板SB上，隔著內部具有電荷累積部的ONO膜ON形成記憶體閘極電極MG。亦即，記憶體閘極電極MG，形成在與控制閘極電極CG鄰接的區域，且係於半導體基板SB的主面形成了凹部的區域之半導體基板SB的頂面的正上方。相對於此，在與控制閘極電極CG鄰接的區域，且係於半導體基板SB的主面並未形成凹部的區域，並未形成記憶體閘極電極MG。雖圖中未顯示，惟記憶體閘極電極MG，分別形成在第1方向上的凹部的兩端，在凹部的一部分，且係與記憶體閘極電極MG鄰接的區域，半導體基板SB的頂面露出。
ONO膜ON的底面與上述凹部的底面，亦即半導體基板SB的頂面接觸。ONO膜ON的側壁，且係記憶體閘極電極MG所接觸之側壁的相反側的側壁，與控制閘極電極CG的側壁、閘極絶緣膜GI的側壁，以及半導體基板SB的側壁（亦即凹部的側壁）接觸。
接著，如圖10所示的，用離子注入法等形成複數個n－ 型半導體區域（雜質擴散區域）EX。亦即， 將控制閘極電極CG、記憶體閘極電極MG以及ONO膜ON等當作遮罩（離子注入阻止遮罩）使用，對半導體基板SB的主面以離子注入法導入例如砷（As）或磷（P）等的n型雜質，藉此形成複數個n－ 型半導體區域EX。另外，亦可在各自不同的步驟中，以不同的條件，形成控制閘極電極CG側的延伸區域EX以及記憶體閘極電極MG側的延伸區域EX。此時，用光阻圖案，限定延伸區域EX的形成位置。
雖圖中未顯示，惟亦可在n－ 型半導體區域EX形成前，利用例如氮化矽膜、氧化矽膜，或該等膜層的堆疊膜等，形成覆蓋由閘極絶緣膜GI、控制閘極電極CG、ONO膜ON以及記憶體閘極電極MG所構成的構造體的側壁的偏置間隔件。另外，亦可在n－ 型半導體區域EX形成前或形成後，將p型的雜質 [ 例如B（硼）] 導入n－ 型半導體區域EX的形成區域之附近以形成暈輪區域，藉此調整之後形成的控制電晶體以及記憶體電晶體的閾值電壓。
形成於包含控制閘極電極CG以及記憶體閘極電極MG在內的上述構造體的旁邊的半導體基板SB的頂面的一對n－ 型半導體區域EX，構成之後形成的控制電晶體以及記憶體電晶體的源極、汲極區域之一部分。在該一對n－ 型半導體區域EX之中，記憶體閘極電極MG側的n－ 型半導體區域EX，形成於半導體基板SB的主面的凹部的底面，亦即半導體基板SB的頂面。
接著，形成覆蓋上述構造體的兩側的側壁的側壁SW。側壁SW，可用例如CVD法在半導體基板SB上依序形成例如氧化矽膜以及氮化矽膜，之後，利用異向性蝕刻將該氧化矽膜以及該氮化矽膜的一部分除去，使半導體基板SB的頂面、控制閘極電極CG以及記憶體閘極電極MG的各自的頂面露出，藉此以自我對準的方式形成。側壁SW亦可考慮利用堆疊膜形成，惟在圖式中不會顯示出構成該堆疊膜的各膜層之間的界面。
接著，用離子注入法等將複數個n＋ 型半導體區域（雜質擴散區域）DF形成於半導體基板SB的頂面。亦即，藉由將控制閘極電極CG、記憶體閘極電極MG、ONO膜ON以及側壁SW等當作遮罩使用，對半導體基板SB的主面以離子注入法導入n型雜質 [ 例如砷（As）或磷（P）] ，便可形成複數個n＋ 型半導體區域DF。n＋ 型半導體區域DF，比起n－ 型半導體區域EX而言，雜質濃度更高，且接合深度（形成深度）更深。另外，亦可將n＋ 型半導體區域DF以比n－ 型半導體區域EX更淺的接合深度形成。
於上述構造體的旁邊，形成了一對n＋ 型半導體區域DF。在該一對n＋ 型半導體區域DF之中，記憶體閘極電極MG側的n＋ 型半導體區域DF，形成於半導體基板SB的主面的凹部的底面，亦即半導體基板SB的頂面。
藉此，形成具有由延伸區域（亦即n－ 型半導體區域EX）與雜質濃度比n－ 型半導體區域EX更高的擴散層（亦即n＋ 型半導體區域DF）所構成的LDD（Lightly Doped Drain，輕摻雜汲極）構造的源極、汲極區域。接著，實行使導入源極區域以及汲極區域用的半導體區域（n－ 型半導體區域EX以及n＋ 型半導體區域DF）等的雜質活性化的熱處理，亦即活性化退火處理。
包含控制閘極電極CG、記憶體閘極電極MG以及側壁SW在內的構造體的旁邊的形成於半導體基板SB的頂面的一對n＋ 型半導體區域DF，構成控制電晶體以及記憶體電晶體的源極、汲極區域之一部分。亦即，控制閘極電極CG與其旁邊的一對源極、汲極區域，構成控制電晶體。另外，記憶體閘極電極MG與其旁邊的一對源極、汲極區域，構成記憶體電晶體。
該控制電晶體以及該記憶體電晶體，構成分離閘極型的MONOS記憶體的記憶體單元MC。因此，藉由上述的步驟，便可形成記憶體單元MC。
接著，形成矽化物層S1。矽化物層S1，可藉由實行所謂的自我對準矽化物（Salicide，Self Aligned Silicide）程序而形成。具體而言，可依照以下方式形成矽化物層S1。
亦即，首先，在包含n＋ 型半導體區域DF、控制閘極電極CG以及記憶體閘極電極MG的各自的頂面上在內的半導體基板SB的主面全面上，形成（堆積）矽化物層S1形成用的金屬膜。該金屬膜，可使用單體的金屬膜（純金屬膜）或是合金膜。該金屬膜，例如， 由鈷（Co）膜、鎳（Ni）膜，或是鎳鉑合金膜所構成，可使用濺鍍法等形成。
然後，藉由對半導體基板SB實施熱處理（矽化物層S1形成用的熱處理），使n＋ 型半導體區域DF、控制閘極電極CG以及記憶體閘極電極MG的各表層部分，與該金屬膜發生反應。藉此，於n＋ 型半導體區域DF、控制閘極電極CG以及記憶體閘極電極MG的各自的上部，形成矽化物層S1。之後，利用濕蝕刻等將未發生反應的該金屬膜除去，製得圖11所示的構造。矽化物層S1，例如可為鈷矽化物層、鎳矽化物層，或是鎳鉑矽化物層。
接著，如圖11所示的，在半導體基板SB的主面全面上，以覆蓋記憶體單元MC的方式，形成層間絶緣膜IL1。層間絶緣膜IL1，例如由氧化矽膜的單體膜所構成，可使用例如CVD法等形成。在此，例如以比控制閘極電極CG的膜厚更厚的膜厚形成層間絶緣膜IL1。另外，在圖11以及之後的圖式中，雖省略圖式，惟在為了形成後述的接觸孔而實行的蝕刻步驟中，具有暫時停止蝕刻之功能的氮化矽膜（蝕刻阻止膜）形成在半導體基板SB的主面與層間絶緣膜IL1之間。亦即，在半導體基板SB上，依序形成該蝕刻阻止膜以及層間絶緣膜IL1。
接著，用CMP（Chemical Mechanical Polishing，化學機械研磨）法等，研磨層間絶緣膜IL1的頂面。之後，形成複數個接觸栓塞CP。
亦即，將用微影技術形成在層間絶緣膜IL1上的光阻圖案（圖中未顯示）當作蝕刻遮罩使用，對層間絶緣膜IL1進行乾蝕刻。藉此，形成複數個貫通層間絶緣膜IL1的接觸孔（開口部、貫通孔）。
在各接觸孔的底部，半導體基板SB的主面的一部分，亦即n＋ 型半導體區域DF的表面上的矽化物層S1的一部分，控制閘極電極CG的表面上的矽化物層S1的一部分，或是，記憶體閘極電極MG的表面上的矽化物層S1的一部分等露出。另外，控制閘極電極CG以及記憶體閘極電極MG的各自的正上方的接觸孔，形成在圖中未顯示的區域。
接著，在各接觸孔內，形成複數個由鎢（W）等所構成的導電性的接觸栓塞CP，作為連接用的導電體。形成接觸栓塞CP，例如，係在包含接觸孔內部在內的層間絶緣膜IL1上，形成障蔽導體膜（例如鈦膜、氮化鈦膜，或是該等膜層的堆疊膜）。然後，在該障蔽導體膜上，以完全填埋各接觸孔內部的方式，形成由鎢膜等所構成的主導體膜，然後將接觸孔外部的不要的主導體膜以及障蔽導體膜利用CMP法或是回蝕法等除去，藉此便可形成接觸栓塞CP。
埋入接觸孔的接觸栓塞CP，以與n＋ 型半導體區域DF、控制閘極電極CG以及記憶體閘極電極MG的各自的上部等電連接的方式形成。各接觸栓塞CP，與n＋ 型半導體區域DF上的矽化物層S1的頂面、控制閘極電極CG上的矽化物層S1的頂面，以及，記憶體閘極電極MG上的矽化物層S1的頂面等連接。
另外，為了簡化圖式，在圖11中，將構成接觸栓塞CP的障蔽導體膜以及主導體膜（鎢膜）顯示成一體。另外，在圖11的剖面圖中，並未顯示出控制閘極電極CG以及記憶體閘極電極MG各自之上的接觸孔以及接觸栓塞CP。亦即，接觸栓塞CP與各自在閘極寬度方向上延伸的控制閘極電極CG以及記憶體閘極電極MG，在圖中未顯示的區域連接。
接著，如圖12所示的，在埋入了接觸栓塞CP的層間絶緣膜IL1上形成包含第1層配線M1在內的第1配線層。配線M1，可使用所謂的單金屬鑲嵌技術形成。第1配線層，具有層間絶緣膜IL2，以及貫通層間絶緣膜IL2的第1層配線M1。配線M1的底面，與接觸栓塞CP的頂面連接。之後的步驟的圖式雖省略，惟在第1配線層上，依序形成第2配線層以及第3配線層等，以形成堆疊配線層，之後，利用切割步驟使半導體晶圓單片化，製得複數片半導體晶片。如以上所述的，製造出本實施態樣的半導體裝置。
＜關於非揮發性記憶體的動作＞ 接著，針對非揮發性記憶體的動作例，參照圖26進行説明。
圖26，係表示在本實施態樣的「寫入」、「刪除」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。圖26的表格，記載了分別在「寫入」、「刪除」以及「讀取」時，對圖12所示之記憶體單元MC的記憶體閘極電極MG所施加的電壓Vmg、對源極區域所施加的電壓Vs、對控制閘極電極CG所施加的電壓Vcg、對汲極區域所施加的電壓Vd，以及對半導體基板頂面的井部WL所施加的基本電壓Vb。在此所謂的選擇記憶體單元，係指被選擇作為實行「寫入」、「刪除」或是「讀取」的對象的記憶體單元。另外，在圖12所示之非揮發性記憶體的例子中，記憶體閘極電極MG側的活性區域為源極區域，控制閘極電極CG側的活性區域為汲極區域。
圖26的表格所示者為電壓施加條件的較佳的一例，並非僅限於此，可因應需要作出各種變更。另外，在本實施態樣中，將對記憶體電晶體的ONO膜ON（參照圖12）中的電荷累積部（亦即氮化矽膜N1，參照圖13）的電子的注入定義為「寫入」，將正電洞（hole，正電孔）的注入定義為「刪除」。
另外，在圖26的表格中，A欄，係對應寫入方法為SSI方式且刪除方法為BTBT方式的態樣，B欄，係對應寫入方法為SSI方式且刪除方法為FN方式的態樣。
SSI方式，可視為係對氮化矽膜注入熱電子以實行記憶體單元的寫入的動作方法，BTBT方式，可視為係對氮化矽膜注入熱電洞以實行記憶體單元的刪除的動作方法，FN方式，可視為係利用正電洞的穿隧以實行刪除的動作方法。針對FN方式換言之， FN方式的刪除，可視為係對氮化矽膜利用FN隧道效應注入正電洞以實行記憶體單元的刪除的動作方式。以下，具體進行説明。
本實施態樣，可使用稱為所謂SSI（Source Side Injection，源極側注入）方式的從源極側注入熱電子以實行寫入的寫入方式（熱電子注入寫入方式）。
SSI方式的寫入，藉由將例如圖26的表格的A欄或是B欄的「寫入動作電壓」所示的電壓（Vmg＝12V、Vs＝6V、Vcg＝1.5V、Vd＝1V、Vb＝0V），施加於實行寫入的選擇記憶體單元的各部位，以將電子注入到選擇記憶體單元的ONO膜ON中的氮化矽膜中，進而實行寫入。
此時，熱電子，在2個閘極電極（記憶體閘極電極MG以及控制閘極電極CG）之間的下方的半導體基板SB內，亦即在通道區域（源極、汲極之間）發生，熱電子注入記憶體閘極電極MG之下的ONO膜ON中的電荷累積部（亦即氮化矽膜）。所注入之熱電子（電子），被ONO膜ON中的氮化矽膜中的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓上升。亦即，記憶體電晶體成為寫入狀態。
刪除方法，具有稱為所謂BTBT方式的利用BTBT（Band-To-Band Tunneling，帶間穿隧現象）注入熱電洞以實行刪除的刪除方式（熱電洞注入刪除方式），以及稱為所謂FN方式的利用FN（Fowler Nordheim，富爾諾罕）穿隧以實行刪除的刪除方式（穿隧刪除方式）。
BTBT方式的刪除，係將利用BTBT所產生之正電洞（正電孔）注入到電荷累積部（ONO膜ON中的氮化矽膜）以實行刪除。例如，對實行刪除的選擇記憶體單元的各部位，施加圖26的表格的A欄的「刪除動作電壓」所示的電壓（Vmg＝－6V、Vs＝7V、Vcg＝0V、Vd＝0V、Vb＝0V）。藉此，利用BTBT現象使半導體基板SB內產生正電洞，並利用電場加速將正電洞注入到選擇記憶體單元的ONO膜ON中的氮化矽膜中，藉此使記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為刪除狀態。
FN方式的刪除，係對實行刪除的選擇記憶體單元的各部位，施加例如圖26的表格的B欄的「刪除動作電壓」所示的電壓（Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V），在選擇記憶體單元中，使正電洞從記憶體閘極電極MG穿隧並注入到ONO膜ON中的氮化矽膜，以實行刪除。此時，正電洞從記憶體閘極電極MG利用FN穿隧（FN隧道效應）穿過第2氧化矽膜（頂層氧化膜）並注入到ONO膜ON中，被ONO膜ON中的氮化矽膜中的捕集位準所捕獲，或是與因為寫入而被捕集到ONO膜ON中的電子結合，進而消滅。其結果，記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為刪除狀態。
在讀取時，對實行讀取的選擇記憶體單元的各部位，施加例如圖26的表格的A欄或是B欄的「讀取動作電壓」所示的電壓。藉由將讀取時對記憶體閘極電極MG所施加的電壓Vmg，設為在寫入狀態下的記憶體電晶體的閾值電壓與在刪除狀態下的閾值電壓之間的數値，便可辨別寫入狀態與刪除狀態。
＜關於本實施態樣的功效＞ 以下，說明圖23～圖25所示之比較例的半導體裝置的問題點，並針對本實施態樣的功效，用圖13等進行説明。圖23以及圖24，係説明比較例的動作的半導體裝置的剖面圖，圖25，係另一比較例的半導體裝置的製造步驟中的剖面圖。圖13，係說明本實施態樣的半導體裝置的動作的剖面圖。
圖23以及圖24所示之比較例的半導體裝置，具有分離閘極型的記憶體單元MCA。記憶體單元MCA的構造，除了在半導體基板SB的主面中，於包含ONO膜ON以及記憶體閘極電極MG的正下方在內的區域並未形成凹部此點以外，與圖12所示之記憶體單元MC的構造相同。亦即，半導體基板SB的主面大致平坦，ONO膜ON的底面與控制閘極電極CG的正下方的閘極絶緣膜GI的底面的高度幾乎相同。
在此，於記憶體閘極電極MG側的半導體基板SB的主面形成了源極區域，於控制閘極電極CG側的半導體基板SB的主面形成了汲極區域。另外，在圖23中將半導體基板SB上的矽化物層、接觸栓塞、側壁、層間絶緣膜以及配線等的圖式省略。
該比較例的資料寫入，例如，係藉由對汲極區域施加1V、對源極區域施加6V、對記憶體閘極電極MG施加12V、對控制閘極電極CG施加1.5V、對井部WL施加0V以實行之。此時，藉由從汲極區域側流到源極區域之電子產生熱電子，該熱電子通過ONO膜ON的下層的第1氧化矽膜OX1，並注入到氮化矽膜N1，藉此實行寫入動作。
資料的刪除，例如，係藉由對汲極區域施加0V、對源極區域施加7V、對記憶體閘極電極MG施加－6V、對控制閘極電極CG以及井部WL施加0V以實行之。此時，在半導體基板SB內所產生之熱電洞，通過ONO膜ON的下層的第1氧化矽膜OX1，注入到氮化矽膜N1，藉此實行刪除動作。亦即，在此係藉由來自基板的熱電子注入（亦即SSI方式）以實行寫入，並藉由來自基板的熱電洞注入（亦即BTBT方式）以實行刪除。
然而，上述的寫入時的對氮化矽膜N1的熱電子的注入，係在記憶體閘極電極MG之下，且靠近控制閘極電極CG側的a位置產生，刪除時的對氮化矽膜N1的熱電洞的注入，係在靠近源極區域之b位置產生。因此，當a與b的位置分開時，在寫入時的氮化矽膜N1內的熱電子的分布與刪除時的氮化矽膜N1內的熱電洞的分布之間容易產生差異。此時，為了刪除氮化矽膜N1中的電子，必須注入更多的熱電洞，故下層的第1氧化矽膜OX1會劣化，其結果，會導致資料保持特性的劣化。另外電子與正電洞會累積在氮化矽膜N1中，其結果，也會導致資料改寫耐性的劣化。
相對於此，不僅利用熱電洞注入實行刪除動作的態樣，利用FN方式使正電洞從記憶體閘極電極MG內注入到氮化矽膜N1中以實行刪除動作的態樣也會產生同樣的問題。亦即，吾人認為，如圖24所示的，在利用熱電子注入所進行的寫入動作時，半導體基板SB內的電子，會從控制閘極電極CG側跨越到源極區域側，並在跨越區域某種程度之後注入氮化矽膜N1。
相對於此，利用FN方式所進行的刪除，由於正電洞從記憶體閘極電極MG內集中注入到ONO膜ON的角部，故因為利用電子注入所進行的寫入與利用正電洞注入所進行的刪除的位置不一致所導致的問題，與用圖23所説明的情況同樣，也會發生。
為了防止上述的問題的發生，將記憶體閘極電極MG的寬度W（參照圖23）縮小係有效的手段。這是因為，當將寬度W縮小時，在圖23所示之例中，可拉近a與b的位置，在圖24所示之例中，可使寫入時的電子的注入位置，集中到ONO膜ON的角部附近。然而，記憶體電晶體的閘極長度（亦即寬度W）的縮小，會導致記憶體電晶體的穿透特性的降低，而成為非揮發性記憶元件的切斷洩漏電流增加的原因。
因此，如圖13所示的，藉由在控制閘極電極CG的正下方的半導體基板SB的主面與記憶體閘極電極MG的正下方的半導體基板SB的主面之間設置高低差，並將ONO膜ON形成在比半導體基板的主面更低的位置，即使在將記憶體閘極電極MG的寬度W（參照圖23）縮小的情況下，亦可使記憶體電晶體的通道長度實際有效地伸長。亦即，該通道長度，係形成於半導體基板SB的主面的凹部的深度（高低差的高度）與在源極、汲極區域之間ONO膜ON和該凹部的底面接觸的距離相加的長度。
因此，由於比起圖23以及圖24所示之比較例而言，可加大通道長度，故可抑制切斷洩漏電流的增加。藉由將記憶體閘極電極MG的閘極長度（寬度W）縮小，便可使在寫入動作中電子注入氮化矽膜N1的位置與在刪除動作中正電洞注入氮化矽膜N1的位置接近。
亦即，可使圖23所示之電子注入位置a與正電洞注入位置b接近並重疊。
另外，如圖13所示的，在寫入動作中半導體基板SB內的電子的一部分，在控制閘極電極CG之下的半導體基板SB內往源極區域側移動，就這樣直行前進，從凹部的側壁注入到ONO膜ON內。另外，並未直行前進而繞到ONO膜ON的底面側的電子的大部分，注入到ONO膜ON的角部附近。因此，比起如圖24所示的並未形成凹部的情況而言，電子注入區域更集中在ONO膜ON的角部附近。其結果，便可使電子注入範圍與FN方式的正電洞注入範圍重疊。
根據以上所述，便無必要注入過量的正電洞以刪除氮化矽膜N1內的電子。因此，不會導致切斷洩漏電流的增大，並可使改寫耐性以及資料保持特性提高。
在此，可考慮使用以下的方法，作為於半導體基板的主面的一部分形成凹部，以降低ONO膜以及記憶體閘極電極MG的形成位置的製造方法。亦即，首先，實行用圖1所説明的步驟。之後，作為比較例，可考慮如圖25所示的，用微影技術以及乾蝕刻法，以一次的加工步驟形成由多晶矽膜PS1（參照圖1）所構成的控制閘極電極CG，之後，在覆蓋各控制閘極電極CG的一側的側壁的狀態下，利用蝕刻，使另一側的側壁附近的半導體基板SB的主面後退。
具體而言，如圖25所示的，以一次的蝕刻形成控制閘極電極CG的兩側的側壁，藉此形成控制閘極電極CG的圖案，之後，形成端部位在控制閘極電極CG的正上方的光阻膜PR。光阻膜PR，係覆蓋各控制閘極電極CG的一側的側壁並露出另一側的側壁的光阻圖案。亦即，在閘極長度方向上的各控制閘極電極CG的旁邊的半導體基板SB的主面之中，一側的側壁側的半導體基板SB的主面，被光阻膜PR所覆蓋，另一側的側壁側的半導體基板SB的主面，從光阻膜PR露出。
藉由在該狀態下將光阻膜PR當作遮罩使用並進行等向性或是異向性蝕刻，便可將從光阻膜PR露出的半導體基板SB的主面的一部分除去，並藉此於半導體基板SB的主面形成凹部。之後的步驟，藉由實行用圖8～圖12所説明的步驟，便可如圖13所示的，形成於記憶體閘極電極MG的正下方的半導體基板SB的主面設置了高低差的構造。
然而，隨著半導體裝置朝向細微化發展，當控制閘極電極CG的尺寸被縮小時，如圖25所示的使光阻膜PR的端部位在控制閘極電極CG的正上方有其困難。例如，當控制閘極電極CG的閘極長度為60nm，且形成光阻膜PR所進行之曝光的使控制閘極電極CG相對於形成位置重疊的精度為±30nm時，若重疊產生最大偏差，則光阻膜PR的端部會位在控制閘極電極CG的側壁的正上方。
再加上控制閘極電極CG的尺寸差異以及光阻膜PR的尺寸差異等因素，可能會發生光阻膜PR超出到控制電晶體的源極區域側，光阻膜PR覆蓋控制閘極電極CG整體以及該控制閘極電極CG的兩側的半導體基板SB的主面的情況。另外，若相鄰的控制閘極電極CG的其中一方的整體被光阻膜PR所覆蓋，則也會有另一方的控制閘極電極CG的整體從光阻膜PR露出，且控制電晶體的汲極區域側的半導體基板SB的主面露出之虞。
當1個控制閘極電極CG整體被光阻膜PR所覆蓋時，源極區域側的半導體基板SB的主面的蝕刻便無法從控制閘極電極CG的端部實行。另外，當1個控制閘極電極CG整體從光阻膜PR露出時，與控制閘極電極CG的汲極區域側的端部鄰接的半導體基板SB的主面，與源極區域側同樣被蝕刻而後退。如是，便無法獲得圖13所示的剖面形狀，而產生半導體裝置無法正常運作的問題。亦即，在半導體裝置的製造步驟中不良品的發生率提高，半導體裝置的可靠度降低。另外，若為了避免該等問題的發生，而不縮小控制閘極電極CG的尺寸，則會妨礙到半導體裝置的細微化。
因此，本實施態樣，如用圖2～圖7所説明的，利用2次蝕刻階段性地對多晶矽膜PS1進行加工，以形成控制閘極電極CG。在曝光形成圖5所示之光阻膜PR2的光阻圖案時，由於多晶矽膜PS1的第1方向上的寬度比圖25所示的控制閘極電極CG的閘極長度更大，故可輕易地使光阻膜PR2的端部位在多晶矽膜PS1的正上方。
亦即，當欲形成例如60nm的閘極長度的控制閘極電極CG（參照圖7）時，只要以使光阻膜PR2的端部位於從圖5所示的多晶矽膜PS1的端部向該多晶矽膜PS1的另一側的端部60nm的位置的方式進行曝光即可。此時，即使相對於多晶矽膜PS1的端部的重疊精度為±30nm，仍可防止光阻膜PR2的終端位置從多晶矽膜PS1的正上方的區域超出。
因此，若像本實施態樣這樣，用2個遮罩進行2次加工以形成控制閘極電極CG，以第1蝕刻形成控制閘極電極CG的一側的側壁，並以第2蝕刻形成控制閘極電極CG的另一側的側壁以及半導體基板SB的主面的凹部，便可穩當地製得圖12以及圖13所示的構造。
因此，即使在控制閘極電極CG的尺寸縮小的情況下，仍可確實地於與控制閘極電極CG鄰接的半導體基板SB的主面形成凹部，另外，可防止汲極區域側的半導體基板SB的主面受到蝕刻而後退。因此，可輕易地實現將ONO膜ON以及記憶體閘極電極MG形成在較低的位置的態樣，並可防止因為通道長度的縮小而導致切斷洩漏電流的增大，同時將記憶體閘極電極MG的閘極長度縮小。藉此，便可使改寫耐性以及資料保持特性提高。因此，可使半導體裝置的可靠度提高。
使改寫耐性以及資料保持特性提高的功效，可在實行從基板注入熱電子作為寫入方式，並實行從基板注入熱電洞作為刪除方式的情況下獲得。亦即，在寫入動作中利用SSI方式實行注入，並在刪除動作中利用BTBT方式實行注入的情況下，可獲得該功效。另外，該功效，亦可在實行從基板注入熱電子作為寫入方式，並利用FN方式實行從記憶體閘極電極注入正電洞作為刪除方式的情況下獲得。
本實施態樣，便無必要在實行該等動作時，為了避免因為發生寫入時的注入位置與刪除時的注入位置的偏差所導致的問題，而實行過量的寫入／刪除用的注入。因此，在MONOS記憶體的記憶體單元中，可防止ONO膜的劣化，並可防止改寫耐性以及資料保持特性的劣化。
＜關於變化實施例＞ 以下，針對本實施態樣的半導體裝置的變化實施例，用圖14～圖16進行説明。圖14以及圖15，係作為本實施態樣的變化實施例的半導體裝置的製造步驟中的剖面圖。圖16，係表示控制閘極電極的閘極長度與閾值電壓的關係圖。
本變化實施例，係針對當複數個控制閘極電極CG的各自的閘極長度產生差異時，藉由調整用來形成暈輪區域之雜質注入量，以防止控制電晶體的閾值電壓產生差異此點，進行說明。
本變化實施例的製造步驟，首先，實行與用圖1～圖9所説明的步驟同樣的步驟，之後，如圖14所示的，藉由在半導體基板上形成光阻膜PR3的圖案，以覆蓋記憶體閘極電極MG以及半導體基板SB的主面的凹部。之後，藉由將光阻膜PR3當作遮罩使用並實行離子注入，以形成暈輪區域HLR、HLL。暈輪區域HLR、HLL，係為了調整之後形成的控制電晶體以及記憶體電晶體的閾值電壓，而對半導體基板SB的主面，注入與控制電晶體以及記憶體電晶體的源極、汲極區域之導電型不同的導電型的雜質離子所形成的半導體區域。
在此，利用斜向離子注入法，分別形成暈輪區域HLR、HLL。暈輪區域HLR，係雜質濃度比暈輪區域HLL更高的半導體區域。暈輪區域HLR、HLL，形成於之後形成的控制電晶體的汲極區域側，並未形成於源極區域側。
接著，如圖15所示的，藉由實行用圖10～圖12所説明的步驟，以形成半導體裝置。
在此，吾人認為，當圖5所示之光阻膜PR2的形成位置，相對於在用圖3所説明之蝕刻步驟中受到加工的多晶矽膜PS1的圖案偏移時，如圖14所示的，在第1方向（閘極長度方向）上相鄰的一對控制閘極電極CGW、CGN之中，一側的閘極長度會變小，另一側的閘極長度會變大。亦即，在第1方向上，複數個閘極長度較小的控制閘極電極CGN與閘極長度較大的控制閘極電極CGW會交替並排形成。此時，分別包含該等控制閘極電極CG的控制電晶體的特性會產生差異。另外，圖14，與圖7同樣，顯示出包含4個控制閘極電極的剖面。
如圖14所示的，控制閘極電極CGN的閘極長度，因為上述光阻膜PR2的形成位置的偏移，而比標準的控制閘極電極CG（參照圖12）更小。另外，控制閘極電極CGW的閘極長度，因為上述光阻膜PR2的形成位置的偏移，而比標準的控制閘極電極CG（參照圖12）更大。在此，將寬度較小的控制閘極電極CGN的閘極長度稱為Lcg－A，將寬度較大的控制閘極電極CGW的閘極長度稱為Lcg－B，將控制閘極電極CG的標準的閘極長度稱為Lcg－T。
例如，標準的閘極長度Lcg－T，亦即目標尺寸為60nm，當產生5nm的偏差時，閘極長度Lcg－A為55nm，閘極長度Lcg－B為65nm。實際上，除了光遮罩的重疊偏差以外，因為光阻膜的尺寸變動、晶圓面內差異、照射內差異等主要原因，閘極長度也會發生變動。另外，重疊偏差也具有面內的差異，晶圓面內、批次內同樣具有偏差傾向。
因此，在某一批次的控制閘極電極的蝕刻之後，分別對該批次的某一晶圓的面內的複數個晶片，以SEM（Scanning Electron Microscope，掃描電子顯微鏡）測定一對控制閘極電極的各自的閘極長度，藉由將其結果平均化，便可進行以下的判斷。亦即，可判斷在該批次的各晶圓所形成的一對相鄰的控制閘極電極之中，一方的控制閘極電極的閘極長度為例如55nm左右，另一方的控制閘極電極的閘極長度為例如65nm左右。另外，當晶圓之間的變動較大時，便必須對每一晶圓掌握一對相鄰的控制閘極電極的閘極長度。
用圖16説明如上所述的控制閘極電極的閘極長度偏離所期望的尺寸（目標尺寸、標準尺寸）時控制電晶體的閾值位置電壓特性的變動。圖16的曲線，係以横軸為控制閘極電極的閘極長度Lcg，以縱軸為控制電晶體的閾值電壓Vth的曲線。在圖中，由上往下依序表示特性A的曲線、標準特性的曲線，以及，特性B的曲線。標準特性的曲線，係表示在並未實行因應控制閘極電極的尺寸差異的暈輪注入量的調整的情況下，根據控制閘極電極的閘極長度Lcg而變化的閾值電壓Vth的特性的曲線。
如圖16所示的，包含具有標準的閘極長度Lcg－T的控制閘極電極在內的控制電晶體的閾值電壓，依照圖所示之3條曲線之中的中間的曲線，亦即依照標準特性的曲線，為Vth－T。相對於此，包含具有比標準的閘極長度更短的閘極長度Lcg－A的控制閘極電極在內的控制電晶體的閾值電壓，依照標準特性的曲線，為Vth－A。另外，包含具有比標準的閘極長度更長的閘極長度Lcg－B的控制閘極電極在內的控制電晶體的閾值電壓，依照標準特性的曲線，為Vth－B。像這樣，具有比起作為目標的Vth－T而言有所偏離的特性的控制電晶體，其電路動作產生不良情況的可能性提高，故必須進行調整以形成接近目標的閾值電壓Vth－T的特性。
如圖14所示的，在形成包含閘極長度較小的控制閘極電極CGN在內的控制電晶體以及包含閘極長度較大的控制閘極電極CGW在內的控制電晶體時，除了對汲極區域側的半導體基板SB的主面注入形成延伸區域（亦即n－ 型半導體區域EX）用的離子之外，更實行暈輪注入，以形成暈輪區域HLR、HLL。暈輪注入，係藉由注入與電晶體的源極、汲極區域極性不同的離子，以控制短通道效應者。暈輪注入，無論是在n－ 型半導體區域EX的形成前或是形成後實行均可。在此，如圖15所示的，除了n－ 型半導體區域EX的頂面之外，以覆蓋n－ 型半導體區域EX的周圍的方式形成暈輪區域HLR、HLL。
暈輪區域HLR，比起在控制閘極電極以標準的閘極長度Lcg－T形成時形成暈輪區域之情況而言，係以較高的濃度將p型雜質 [ 例如B（硼）] ，相對於半導體基板SB的主面從斜向的角度對半導體基板SB的主面注入所形成。藉由像這樣使用斜向離子注入法，暈輪區域HLR在半導體基板SB內以覆蓋n－ 型半導體區域EX的方式形成。斜向離子注入，例如，係從比垂直注入時更傾斜20～30度左右的角度實行離子注入。
藉由形成暈輪區域HLR，形成了暈輪區域HLR的部分的基板濃度，比並未形成暈輪區域HLR的情況更高。因此，可抑制n－ 型半導體區域EX所致之空乏層往通道側的延伸，並緩和短通道效應。
暈輪區域，係為了緩和短通道效應，在控制閘極電極以標準的閘極長度Lcg－T形成時也會形成者。在此，當如圖14所示的控制閘極電極CGN的閘極長度Lcg－A較小時，藉由使暈輪注入的離子注入量增加，便可使如圖16所示的控制電晶體的閾值電壓相對於閘極長度的相依特性，從標準特性的曲線，變成圖中的特性A的曲線。因此，具備具有較短的閘極長度Lcg－A的控制閘極電極CGN的控制電晶體的閾值電壓，依照特性A，接近目標的閾值電壓Vth－T。
另外，圖14所示的暈輪區域HLL，比起在控制閘極電極以標準的閘極長度Lcg－T形成時形成暈輪區域之情況而言，係以較低的濃度將p型雜質 [ 例如B（硼）] 相對於半導體基板SB的主面從斜向的角度對半導體基板SB的主面注入所形成。
藉由形成暈輪區域HLL，形成了暈輪區域HLL的部分的基板濃度，比並未形成暈輪區域HLL的情況更低。因此，n－ 型半導體區域EX所致之空乏層往通道側的延伸情況擴張，可加速短通道效應。
暈輪區域，係為了緩和短通道效應，在控制閘極電極以標準的閘極長度Lcg－T形成的情況下也會形成者。在此，在控制閘極電極CGW的閘極長度Lcg－B較大的情況下，藉由使暈輪注入的離子注入量降低，便可使如圖16所示的控制電晶體的閾值電壓相對於閘極長度的相依特性，從標準特性的曲線，變成圖中的特性B的曲線。因此，具備具有較長的閘極長度Lcg－B的控制閘極電極CGW的控制電晶體的閾值電壓，依照特性B，接近目標的閾值電壓Vth－T。
另外，圖14所示之剖面，將暈輪區域HLR與暈輪區域HLL的界線，明確地顯示於相鄰的控制閘極電極CGN、CGW的彼此之間的中心。然而，實際上在利用斜向離子注入形成暈輪區域HLR、HLL時，對不會成為控制閘極電極CGN、CGW以及光阻膜PR3的陰影的部分，會注入為了形成暈輪區域HLR而注入的雜質離子以及為了形成暈輪區域HLL而注入的雜質離子二者。因此，上述界線會變得模糊而不確定。
然而，實際上有助於閾值電壓調整者，係控制閘極電極CGN的正下方的暈輪區域HLR以及控制閘極電極CGW的正下方的暈輪區域HLL，控制閘極電極CGN的正下方的暈輪區域HLR與控制閘極電極CGW的正下方的暈輪區域HLL具有不同的硼（B）濃度。
如以上所説明的，吾人認為，當利用2次蝕刻形成控制閘極電極時會因為光遮罩的位置偏移等而使控制閘極電極的閘極長度產生差異。即使在該等情況下，藉由提高形成於具有比標準更小的閘極長度的控制閘極電極CGN的汲極區域側的半導體基板SB的主面的暈輪區域HLR的濃度，便可使具有控制閘極電極CGN的控制電晶體的閾值電壓接近所期望的數値。
另外，藉由降低形成於具有比標準更大的閘極長度的控制閘極電極CGW的汲極區域側的半導體基板SB的主面的暈輪區域HLL的濃度，便可使具有控制閘極電極CGW的控制電晶體的閾值電壓接近所期望的數値。因此，可防止因為控制閘極電極的閘極長度的差異而導致記憶體單元的特性發生變動，故可使電路動作穩定，藉此，便可使半導體裝置的可靠度提高。
（實施態樣2） 本實施態樣，係針對防止當控制閘極電極的閘極長度產生差異時因為互補型記憶體單元所具有的一對記憶體單元的特性產生差異而導致電路動作不穩定此點，用圖17進行説明。圖17，係本實施態樣的半導體裝置的平面布局。
由於包含必須複數次改寫的記憶體在內的模組容易劣化，故有時會使用互補型記憶體單元。亦即，資料用記憶體，由於經過非常多次（例如25萬次左右）的改寫，故有時寫入特性以及刪除特性會劣化，或是資料保持時的閾值電壓會產生變動。該等問題，可藉由採用互補型的記憶體構造而獲得解決。另外，除了資料用記憶體之外，尚存在一種會經過比資料用記憶體更少次（例如1000次左右）的改寫的程式碼用記憶體。
互補型記憶體，係為了保存1個資料，而將具有互補關係的資料，分別記憶於2個記憶體單元的記憶體。亦即，當使其中一方的第1記憶體單元記憶「1」的資料時，便使另一方的第2記憶體單元記憶「0」的資料。相反的，當使其中一方的第1記憶體單元記憶「0」的資料時，便使另一方的第2記憶體單元記憶「1」的資料。
在該等互補資料之中，利用位元線BL讀取其中一方的資料，並利用位元線ZBL讀取另一方的資料。互補型記憶體，係藉由比較位元線BL、ZBL各自所讀取的資料並使感測放大器運作，以使感測敏感度提高的記憶體。亦即，根據構成第1記憶體單元的電晶體的閾值電壓與構成第2記憶體單元的電晶體的閾值電壓的不同，位元線BL、ZBL各自所流過的電流也不同。由於為了保存1個資料需要2個記憶體單元，故模組面積會增加，惟由於資料用記憶體比起程式碼用記憶體而言記憶體搭載量為較小規模，故即使採用互補型記憶體，晶片整體的模組面積增加率仍很小。
圖17，顯示出資料用的2個記憶體單元MCN以及2個記憶體單元MCW。在圖17中，在與形成於記憶體單元MCN、MCW各自之上的位元線BL、ZBL在俯視下重疊的區域中，將控制閘極電極CGN、CGW以及記憶體閘極電極MG的輪廓以虛線表示。另外，將形成於位元線BL、ZBL各自之下，並與記憶體單元MCN、MCW的源極、汲極區域連接的接觸栓塞CP以透視方式表示。
如針對前述實施態樣1的變化實施例所説明的，本案的控制閘極電極係由使用2個遮罩（光遮罩）的2次蝕刻所形成。因此，有時會因為遮罩的位置偏移等原因，使得在第1方向（閘極長度方向）上並排的一對控制閘極電極之中，一方的控制閘極電極的閘極長度比標準的閘極長度更小，且另一方的控制閘極電極的閘極長度比標準的閘極長度更大。在圖17所示的平面布局中，顯示出具有閘極長度較大的控制閘極電極CGW的記憶體單元MCW，與具有閘極長度比控制閘極電極CGW更小的控制閘極電極CGN的記憶體單元MCN。
1個記憶體單元MCW與1個記憶體單元MCN，在X軸方向（第1方向、閘極長度方向）上相鄰配置。另外，共有同一控制閘極電極CGW的2個記憶體單元MCW，在Y軸方向（第2方向、閘極寬度方向）上相鄰配置。另外，共有同一控制閘極電極CGN的2個記憶體單元MCN，在Y軸方向（第2方向、閘極寬度方向）上相鄰配置。在Y軸方向上相鄰的記憶體單元MCN，共有1個控制閘極電極CGN以及1個記憶體閘極電極MG。同樣地，在Y軸方向上相鄰的記憶體單元MCW，共有1個控制閘極電極CGW以及1個記憶體閘極電極MG。
在X軸方向上相鄰的控制閘極電極CGW、CGN，形成於同一活性區域AR，該控制閘極電極CGW、CGN所共有的汲極區域，透過接觸栓塞CP與位元線BL或是ZBL的其中一方連接。亦即，在Y軸方向上相鄰的記憶體單元MCN之中，一方的記憶體單元MCN的汲極區域與位元線BL連接，另一方的記憶體單元MCN的汲極區域與位元線ZBL連接。同樣地，在Y軸方向上相鄰的記憶體單元MCW之中，一方的記憶體單元MCW的汲極區域與位元線BL連接，另一方的記憶體單元MCW的汲極區域與位元線ZBL連接。
圖17，在資料用記憶體設為互補型的情況下，將成對的2個記憶體單元以虛線的框包圍表示之。圖17， 將互補型記憶體的成對的記憶體單元顯示出2個。另外，在此係針對將在Y軸方向上鄰接的各記憶體單元設為互補型記憶體對的態樣顯示平面布局，惟並非必須一定為互相相鄰者，只要使具有同一控制閘極電極的各記憶體單元成對即可。像這樣，本實施態樣，係以使共有具有同一閘極長度的1個控制閘極電極的各記憶體單元成對構成互補型記憶體為特徴。
藉由以共有同一控制閘極電極的各記憶體單元構成互補型記憶體，該等記憶體單元的控制閘極電極的閘極長度為同一。因此，即使在X軸方向上並排的各控制閘極電極之間於閘極長度產生了差異，仍可防止因此而導致構成互補型記憶體的2個記憶體單元之間產生特性差異。因此，可在使用互補型記憶體時防止錯誤動作，故可提高電路動作的穩定性。亦即，可使半導體裝置的可靠度提高。
（實施態樣3） 本實施態樣，係針對藉由形成在資料用的記憶體單元中於記憶體閘極電極的正下方的半導體基板的主面形成凹部，並在程式碼用的記憶體單元中於記憶體閘極電極的正下方的半導體基板的主面並未形成凹部的構造，以防止在程式碼用記憶體中於記憶體單元產生特性差異此點，用圖18～圖22進行説明。圖18～圖22，係本實施態樣的半導體裝置的製造步驟中的剖面圖。圖18～圖22，在圖的左側顯示出資料用記憶體區域1A，在圖的右側顯示出程式碼用記憶體區域2A。
非揮發性記憶體，有時會搭載必須複數次改寫的資料用記憶體（例如變動資料記錄用的記憶體），與無須複數次改寫的程式碼用記憶體（例如程式碼記錄用的記憶體）這2種模組。本實施態樣的半導體裝置，在必須複數次改寫的資料用記憶體的形成步驟中，藉由使用前述實施態樣1所説明的製造方法，挖掘源極區域側的基板的頂面以形成凹部，在無須複數次改寫的程式碼用記憶體中，以1次蝕刻形成控制閘極電極，且控制閘極電極的附近的基板不會受到挖掘。
另外，如用圖23以及圖24所説明的，在程式碼用記憶體區域2A中若不挖掘源極區域側的基板，則必須形成具有不會產生穿透現象的閘極長度（通道長度）的記憶體閘極電極。其中，當使用FN注入的刪除方式時，亦可將資料用記憶體與程式碼用記憶體的各自的記憶體閘極電極的閘極長度設為相同大小。
本實施態樣的製造步驟，首先，實行與用圖1所説明的步驟同樣的步驟，之後，如圖18所示的，與用圖2所説明的步驟同樣地，在多晶矽膜PS1上形成光阻膜PR1的光阻圖案。在此，在資料用記憶體區域1A，形成與圖2所示之光阻膜PR1同樣的光阻膜PR1。相對於此，在程式碼用記憶體區域2A，形成複數個由比形成於資料用記憶體區域1A的圖案更細的圖案所構成的光阻膜PR1。
形成於程式碼用記憶體區域2A的光阻膜PR1的寬度，對應之後形成於程式碼用記憶體區域2A的控制閘極電極CG的閘極長度。亦即，光阻膜PR1，在資料用記憶體區域1A，覆蓋之後形成的控制電晶體以及記憶體電晶體的源極區域之形成區域，並露出汲極區域之形成區域，相對於此，在程式碼用記憶體區域2A，露出之後形成的控制電晶體以及記憶體電晶體的源極區域以及汲極區域二者的形成區域。
接著，如圖19所示的，實行與用圖3以及圖4所説明的步驟同樣的步驟。藉此，在資料用記憶體區域1A，與圖3同樣，多晶矽膜PS1以及絶緣膜IF1受到加工。
另外，在程式碼用記憶體區域2A，藉由將光阻膜PR1當作遮罩使用並實行乾蝕刻（第1蝕刻），使多晶矽膜PS1以及絶緣膜IF1受到加工。藉此，形成由多晶矽膜PS1所構成的控制閘極電極CGC，以及由絶緣膜IF1所構成的閘極絶緣膜GI。在此由於並未利用乾蝕刻挖掘半導體基板SB的主面，故在控制閘極電極CGC的正下方的區域以及控制閘極電極CGC的旁邊的區域，半導體基板SB的主面的高度大致平均一致。
接著，如圖20所示的，藉由實行與用圖5所説明的步驟同樣的步驟，以形成光阻膜PR2。亦即，形成於資料用記憶體區域1A的光阻膜PR2的圖案形狀，與圖5所示的光阻膜PR2相同。在程式碼用記憶體區域2A，利用光阻膜PR2覆蓋由閘極絶緣膜GI與控制閘極電極CGC所構成的堆疊膜以及半導體基板SB的主面。亦即，利用光阻膜PR2覆蓋整個程式碼用記憶體區域2A。
接著，如圖21所示的，實行與用圖6以及圖7所説明的步驟同樣的步驟。亦即，實行第2蝕刻。藉此，於資料用記憶體區域1A形成閘極絶緣膜GI以及控制閘極電極CG，且使資料用記憶體區域1A的一部分的半導體基板SB的主面後退以形成凹部。在實行第2蝕刻時，由於程式碼用記憶體區域2A被光阻膜PR2所保護，故控制閘極電極CGC以及控制閘極電極CGC的周圍的半導體基板SB的主面並未受到蝕刻。
因此，於資料用記憶體區域1A的控制閘極電極CG的旁邊的一側的區域之半導體基板SB的主面形成了凹部，相對於此，於程式碼用記憶體區域2A的控制閘極電極CGC的旁邊的兩側的半導體基板SB的主面並未形成凹部。
接著，如圖22所示的，藉由實行與用圖8～圖12所説明的步驟同樣的步驟，形成本實施態樣的半導體裝置。亦即，於資料用記憶體區域1A，形成了與圖12所示之構造相同的記憶體單元MC。相對於此，於程式碼用記憶體區域2A，雖亦形成了包含控制閘極電極CGC以及記憶體閘極電極MGC在內的記憶體單元MC，惟構成記憶體單元MC的記憶體閘極電極MGC以及由ONO膜ON所構成的堆疊膜，形成於與控制閘極電極CGC相同的高度。
亦即，在與控制閘極電極CGC鄰接的記憶體閘極電極MGC以及ONO膜ON的正下方的半導體基板SB的主面並未形成凹部，在程式碼用記憶體區域2A的活性區域中的半導體基板SB的主面大致平坦。因此，資料用記憶體區域1A的ONO膜ON的底面，位於比程式碼用記憶體區域2A的ONO膜ON的底面更低的區域。另外，圖22，與圖18～圖21不同，在資料用記憶體區域1A以及程式碼用記憶體區域2A中，分別顯示出僅包含一對控制閘極電極在內的區域之剖面。
像這樣，在本實施態樣中，資料用記憶體的記憶體單元MC，與前述實施態樣1相同，用2枚遮罩形成控制閘極電極CG，並將記憶體閘極電極MG的正下方的半導體基板SB的頂面的高度降低。相對於此，程式碼用記憶體的記憶體單元MC，僅用1枚遮罩形成（限定）控制閘極電極CGC的圖案，且並未使記憶體閘極電極MGC的正下方的半導體基板SB的主面後退。另外，在此係將閘極長度比資料用記憶體區域1A的記憶體閘極電極MG更大的記憶體閘極電極MGC形成於程式碼用記憶體區域2A。此時，在資料用記憶體區域1A與程式碼用記憶體區域2A，利用各別的步驟形成記憶體閘極電極MG、MGC。
本實施態樣，在資料用記憶體區域1A中，藉由於半導體基板SB的主面的一部分形成凹部，並降低與控制閘極電極CG鄰接的ONO膜ON以及記憶體閘極電極MG的形成位置，而可獲得與前述實施態樣1同樣的功效。亦即，如用圖23以及圖24所示之比較例所説明的，當寫入、刪除動作的載子注入位置存在差異時，為了實行刪除動作必須注入過量的正電洞，肇因於此，在實行複數次改寫的記憶體單元，會產生寫入、刪除特性的劣化以及資料保持特性的劣化的問題。本實施態樣，在必須複數次改寫的資料用記憶體中，使在ONO膜ON內的寫入注入與刪除注入的位置接近，故可防止該等特性的劣化。
在此，如在前述實施態樣1的變化實施例中所説明的，當利用2次蝕刻形成控制閘極電極時，會發生在相鄰的各控制閘極電極之間其控制閘極電極的尺寸產生差異，進而在包含該等控制閘極電極在內的各記憶體單元之間其特性產生差異的問題。當程式碼用記憶體採用與前述實施態樣1同樣的記憶體單元構造時，程式碼用記憶體也會發生同樣的問題。
相對於此，像圖22所示之程式碼用記憶體那樣，比起資料用記憶體而言實行改寫動作的頻度非常低的記憶體，即使為了刪除動作，而對ONO膜ON注入過量的正電洞，也幾乎不會發生寫入、刪除特性的劣化以及資料保持特性的劣化，故不會造成問題。因此，縮短記憶體閘極電極MGC的閘極長度（通道長度）以使寫入、刪除動作的載子注入位置接近所能獲得的功效較小。因此，使記憶體閘極電極MGC的正下方的半導體基板SB的頂面後退以縮小記憶體電晶體的閘極長度的必要性降低。相對於此，在程式碼用記憶體的製造步驟中，當利用2次蝕刻形成控制閘極電極時，控制閘極電極會產生尺寸差，記憶體單元的特性會產生不一致的問題。
本實施態樣，在資料用記憶體區域1A，形成與前述實施態樣1同樣的記憶體單元MC，在程式碼用記憶體區域2A，以一次蝕刻形成控制閘極電極CGC，且並未使半導體基板SB的頂面後退而形成記憶體閘極電極MGC。因此，即使在資料用記憶體的控制閘極電極CG的形成步驟中發生遮罩重疊偏移等，仍可防止在程式碼用記憶體因為控制閘極電極CGC的尺寸差而產生記憶體單元的特性的差異。
另外，就資料用記憶體而言，即使一對控制閘極電極產生尺寸差，其所造成的問題仍可利用在前述實施態樣1的變化實施例或是前述實施態樣2中所説明的構造解除或是減輕。另外，在一對控制閘極電極的閘極長度產生了差異的情況下的特性差的影響，可藉由將所形成之控制閘極電極的閘極長度預先設定得較大，而相對減輕。如上所述的，由於半導體晶片的資料用記憶體的搭載量的規模較小，故即使擴大控制閘極電極的閘極長度，對晶片面積增加的影響仍很小。
在圖22所示的資料用記憶體區域1A中，與用圖14所説明的前述實施態樣1的變化實施例同樣，當在複數個控制閘極電極之間產生尺寸差時，在第1方向上，閘極長度較小的控制閘極電極CGN（參照圖14）與閘極長度較大的控制閘極電極CGW（參照圖14）係複數個交替並排形成。此時，在本實施態樣中形成於程式碼用記憶體區域2A的控制閘極電極CGC的閘極長度，比控制閘極電極CGN更大，且比控制閘極電極CGW更小。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於前述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
例如，亦可將前述實施態樣1、前述實施態樣1的變化實施例、前述實施態樣2以及前述實施態樣3之中的任2個以上的構造組合。另外，當配合如圖14所示的資料用記憶體的控制閘極電極的閘極長度變更暈輪注入的注入量時，且像前述實施態樣3那樣形成程式碼用記憶體時，可考慮以與資料用記憶體的暈輪注入條件不同的條件（例如注入濃度以及注入角度）實行程式碼用記憶體的暈輪注入。
1A‧‧‧資料用記憶體區域
2A‧‧‧程式碼用記憶體區域
a、b‧‧‧位置
AR‧‧‧活性區域
BL‧‧‧位元線
CG、CGC、CGN、CGW‧‧‧控制閘極電極
CP‧‧‧接觸栓塞
DF‧‧‧n＋型半導體區域
EX‧‧‧n－型半導體區域
GI‧‧‧閘極絶緣膜
HLL、HLR‧‧‧暈輪區域
IF1‧‧‧絶緣膜
IL1、IL2‧‧‧層間絶緣膜
Lcg－T、Lcg－A、Lcg－B‧‧‧閘極長度
M1‧‧‧配線
MC、MCA、MCN、MCW‧‧‧記憶體單元
MG、MGC‧‧‧記憶體閘極電極
MK‧‧‧對準記號
N1‧‧‧氮化矽膜
ON‧‧‧ONO膜
OX1‧‧‧第1氧化矽膜
OX2‧‧‧第2氧化矽膜
PR、PR1～PR3‧‧‧光阻膜
PS1‧‧‧多晶矽膜
PS2‧‧‧多晶矽膜
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SW‧‧‧側壁
Vth－T、Vth－A、Vth－B‧‧‧閾值電壓
WL‧‧‧井部
W‧‧‧寬度
X、Y‧‧‧方向
ZBL‧‧‧位元線
[圖1] 係實施態樣1之半導體裝置的製造步驟中的剖面圖。 [圖2] 係接續圖1的半導體裝置的製造步驟中的剖面圖。 [圖3] 係接續圖2的半導體裝置的製造步驟中的剖面圖。 [圖4] 係接續圖2的半導體裝置的製造步驟中的俯視圖。 [圖5] 係接續圖3的半導體裝置的製造步驟中的剖面圖。 [圖6] 係接續圖5的半導體裝置的製造步驟中的剖面圖。 [圖7] 係接續圖6的半導體裝置的製造步驟中的剖面圖。 [圖8] 係接續圖7的半導體裝置的製造步驟中的剖面圖。 [圖9] 係接續圖8的半導體裝置的製造步驟中的剖面圖。 [圖10] 係接續圖9的半導體裝置的製造步驟中的剖面圖。 [圖11] 係接續圖10的半導體裝置的製造步驟中的剖面圖。 [圖12] 係接續圖11的半導體裝置的製造步驟中的剖面圖。 [圖13] 係説明實施態樣1之半導體裝置的動作的剖面圖。 [圖14] 係實施態樣1的變化實施例的半導體裝置的製造步驟中的剖面圖。 [圖15] 係接續圖14的半導體裝置的製造步驟中的剖面圖。 [圖16] 係表示控制閘極電極的閘極長度與閾值電壓的關係的曲線圖。 [圖17] 係實施態樣2的半導體裝置的平面布局圖。 [圖18] 係實施態樣3的半導體裝置的製造步驟中的剖面圖。 [圖19] 係接續圖18的半導體裝置的製造步驟中的剖面圖。 [圖20] 係接續圖19的半導體裝置的製造步驟中的剖面圖。 [圖21] 係接續圖20的半導體裝置的製造步驟中的剖面圖。 [圖22] 係接續圖21的半導體裝置的製造步驟中的剖面圖。 [圖23] 係説明比較例的半導體裝置的動作的剖面圖。 [圖24] 係説明比較例的半導體裝置的動作的剖面圖。 [圖25] 係比較例的半導體裝置的製造步驟中的剖面圖。 [圖26] 係表示在「寫入」、「刪除」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。
CG‧‧‧控制閘極電極
GI‧‧‧閘極絶緣膜
PR2‧‧‧光阻膜
SB‧‧‧半導體基板
WL‧‧‧井部

Claims (16)

  1. 一種半導體裝置的製造方法，其特徵為包含： （a）準備具有沿著主面依序鄰接並排的第1區域、第2區域以及第3區域之半導體基板的步驟； （b）在該半導體基板的該主面上依序形成第1絶緣膜以及第1導體膜的步驟； （c）將該第1區域之該第1導體膜除去的步驟； （d）將該第3區域之該第1導體膜、該第1絶緣膜，以及該半導體基板的頂面的一部分除去以於該半導體基板的該頂面形成凹部的步驟； （e）在該（c）步驟以及（d）步驟之後，在該第3區域之該半導體基板的該凹部的底面上，依序形成內部包含電荷保持部的第2絶緣膜以及記憶體閘極電極的步驟；以及 （f）在該第2區域以及該第3區域並排的方向上，以夾著該第2區域以及該第3區域之方式，於該半導體基板的該頂面形成一對第1導電型的第1源極區域以及該第1導電型的第1汲極區域之步驟； 在該（c）步驟以及（d）步驟之後，殘留在該第2區域之該第1導體膜，構成第1控制閘極電極； 該第1控制閘極電極、於該第1控制閘極電極的側壁隔著該第2絶緣膜相鄰的該記憶體閘極電極、該第1源極區域以及該第1汲極區域，構成非揮發性記憶體的第1記憶體單元。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1記憶體單元，藉由從該半導體基板側對該第2絶緣膜內注入電子或是正電洞以實行資料的寫入、刪除。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1記憶體單元，藉由從該半導體基板側對該第2絶緣膜內注入電子以寫入資料，並藉由從該記憶體閘極電極對該第2絶緣膜內注入正電洞以實行刪除。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該半導體基板的該主面，依序鄰接並排著該第1區域、該第2區域、該第3區域、第4區域、第5區域以及第6區域； 於該（c）步驟，將該第1以及第6區域之該第1導體膜除去； 於該（d）步驟，將該第3以及第4區域之該第1導體膜、該第1絶緣膜，以及該半導體基板的該頂面的一部分除去以形成該凹部； 於該（e）步驟，在該第3以及第4區域之各自的該凹部的該底面上，依序形成該第2絶緣膜以及該記憶體閘極電極； 於該（f）步驟，形成該第1源極區域以及該第1汲極區域，並在該第4區域以及該第5區域並排的方向上，以夾著該第4區域以及該第5區域之方式，於該半導體基板的該頂面形成一對該第1導電型的第2源極區域以及該第1導電型的第2汲極區域； 更包含：（g）步驟，在該（e）步驟之後，於該第1區域之該半導體基板的該主面，形成與該第1導電型不同的第2導電型的第1半導體區域，並於該第6區域之該半導體基板的該主面，形成該第2導電型的第2半導體區域； 在該（c）步驟以及（d）步驟之後，殘留在該第5區域之該第1導體膜，構成第2控制閘極電極； 該第2控制閘極電極、該第4區域之該記憶體閘極電極、該第2源極區域以及該第2汲極區域，構成該非揮發性記憶體的第2記憶體單元； 該第1控制閘極電極的閘極長度，比該第2控制閘極電極的閘極長度更大； 該第1半導體區域之雜質濃度，比該第2半導體區域之雜質濃度更低。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該半導體基板的該主面，存在依序鄰接並排的該第1區域、該第2區域、該第3區域、第4區域、第5區域以及第6區域，與互相鄰接並排的第7區域以及第8區域； 於該（c）步驟，藉由將該第1以及第6區域之該第1導體膜，與該第7區域之旁邊的兩側的該第1導體膜除去，以形成由殘留在該第7區域之該第1導體膜所構成的第3控制閘極電極； 於該（d）步驟，將該第3以及第4區域之該第1導體膜、該第1絶緣膜，以及該半導體基板的該頂面的一部分除去以形成該凹部； 於該（e）步驟，在該第3以及第4區域之各自的該凹部的該底面上，還有，在該第8區域之該半導體基板的該主面上，依序形成該第2絶緣膜以及該記憶體閘極電極； 於該（f）步驟，形成該第1源極區域以及該第1汲極區域，並在該第4區域以及該第5區域並排的方向上，以夾著該第4區域以及該第5區域之方式，於該半導體基板的該頂面形成一對該第1導電型的第2源極區域以及該第1導電型的第2汲極區域，並以夾著該第7區域之方式，於該半導體基板的該主面形成一對該第1導電型的第3源極區域以及該第1導電型的第3汲極區域； 在該（c）步驟以及（d）步驟之後，殘留在該第5區域之該第1導體膜，構成第2控制閘極電極； 該第2控制閘極電極、於該第2控制閘極電極的側壁隔著該第2絶緣膜相鄰的該記憶體閘極電極、該第2源極區域以及該第2汲極區域，構成該非揮發性記憶體的第2記憶體單元； 該第3控制閘極電極、於該第3控制閘極電極的側壁隔著該第2絶緣膜相鄰的該記憶體閘極電極、該第3源極區域以及該第3汲極區域，構成該非揮發性記憶體的第3記憶體單元。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中， 該第1、第2記憶體單元構成資料用記憶體，該第3記憶體單元構成程式碼用記憶體。
  7. 如申請專利範圍第5項之半導體裝置的製造方法，其中， 該第3控制閘極電極的閘極長度，比該第1控制閘極電極的閘極長度更大，且比該第2控制閘極電極的閘極長度更小。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該凹部的該底面，位於比該半導體基板的該主面與該第1絶緣膜的界面更下方的位置。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1汲極區域，相對於該第2區域，形成於該第1區域側的該半導體基板的該主面；該第1源極區域，相對於該第2區域，形成於該第3區域側的該凹部的該底面。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在沿著該半導體基板的該主面的第1方向上相鄰形成的一對記憶體單元的各自的該第1控制閘極電極，彼此閘極長度相異； 該第1記憶體單元，在與該第1方向正交的第2方向上並排形成複數個； 在該第2方向上並排，且共有1個該第1控制閘極電極的2個該第1記憶體單元，構成互補型記憶體。
  11. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該（c）步驟，藉由將該第1導體膜除去以形成對準記號； 於該（d）步驟，以該對準記號為基準，決定將該第1導體膜、該第1絶緣膜，以及該半導體基板的該頂面的一部分除去的位置。
  12. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（c）步驟之後實行該（d）步驟。
  13. 一種半導體裝置，其特徵為包含： 半導體基板，其具有沿著主面並排的第1區域以及第2區域； 控制閘極電極，其隔著第1絶緣膜形成在該半導體基板上； 內部具有電荷保持部的第2絶緣膜以及記憶體閘極電極，其依序形成在與該控制閘極電極的一側之側壁相鄰的區域之該半導體基板的該主面上；以及 源極區域以及汲極區域，其以夾著該控制閘極電極以及該記憶體閘極電極的方式形成於該半導體基板的該主面； 該記憶體閘極電極，隔著該第2絶緣膜與該控制閘極電極相鄰； 該控制閘極電極、該記憶體閘極電極、該源極區域以及該汲極區域，構成非揮發性記憶體的記憶體單元； 該記憶體單元，分別形成於該第1區域以及該第2區域； 該第1區域之該第2絶緣膜的底面，位於比該第1絶緣膜的底面以及該第2區域之該第2絶緣膜的底面更下方的位置。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該第1區域之該記憶體單元構成資料用記憶體，該第2區域之該記憶體單元構成程式碼用記憶體。
  15. 如申請專利範圍第13項之半導體裝置，其中， 於該第1區域，複數個該記憶體單元在該控制閘極電極的閘極長度方向上並排配置； 在該閘極長度方向上相鄰的該控制閘極電極的其中一方，其閘極長度比該第2區域之該控制閘極電極更大； 在該閘極長度方向上相鄰的該控制閘極電極的另一方，其閘極長度比該第2區域之該控制閘極電極更小。
  16. 如申請專利範圍第13項之半導體裝置，其中， 該第2區域之該記憶體閘極電極的閘極長度，比該第1區域之該記憶體閘極電極的閘極長度更大。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465374B (zh) * 2013-09-13 2017-03-29 中国科学院微电子研究所 半导体器件制造方法
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
JP2019109447A (ja) * 2017-12-20 2019-07-04 ルネサスエレクトロニクス株式会社 半導体装置
US11038108B2 (en) * 2019-05-24 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Step height mitigation in resistive random access memory structures

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5014591B2 (ja) * 2005-05-24 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2008059768A1 (en) * 2006-11-14 2008-05-22 Nec Corporation Semiconductor device
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2009010104A (ja) 2007-06-27 2009-01-15 Renesas Technology Corp 半導体装置およびその製造方法
JP5129541B2 (ja) * 2007-10-15 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2009124106A (ja) * 2007-10-26 2009-06-04 Renesas Technology Corp 半導体装置およびその製造方法
JP5524632B2 (ja) 2010-01-18 2014-06-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2011159712A (ja) * 2010-01-29 2011-08-18 Renesas Electronics Corp 不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
JP2014204041A (ja) * 2013-04-08 2014-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015008226A (ja) 2013-06-25 2015-01-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2014160846A (ja) * 2014-04-10 2014-09-04 Renesas Electronics Corp 半導体記憶装置

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