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TWI727125B - 半導體裝置及其製造方法 - Google Patents

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TWI727125B
TWI727125B TW106142850A TW106142850A TWI727125B TW I727125 B TWI727125 B TW I727125B TW 106142850 A TW106142850 A TW 106142850A TW 106142850 A TW106142850 A TW 106142850A TW I727125 B TWI727125 B TW I727125B
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gate electrode
control gate
semiconductor substrate
memory
film
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熊谷誠二
大關和之
木暮克佳
Original Assignee
日商瑞薩電子股份有限公司
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Abstract

本發明之目的係在分離閘極型的MONOS記憶體中，防止因為記憶體閘極電極的閘極長度的差異而導致不良率增大，並令半導體裝置的可靠度提高。為了達成上述目的，本發明對矽膜實行異向性較強、相對於氧化矽的選擇比較低的第1乾蝕刻，之後，實行異向性較弱、相對於氧化矽的選擇比較高的第2乾蝕刻，藉此，形成由該矽膜所構成的控制閘極電極CG，之後，於控制閘極電極CG的側面形成側壁狀的記憶體閘極電極MG。在此，第1乾蝕刻，依照蝕刻時間設定表，因應所欲製造之記憶體的期望特性以及該矽膜的膜厚決定蝕刻時間的長度，以控制第1乾蝕刻以及第2乾蝕刻各自的蝕刻量，藉此控制記憶體閘極電極MG的閘極長度L1。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其係可應用於例如具有非揮發性記憶體之半導體裝置的製造過程中者。
關於可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)已為人所廣泛使用。該等記憶裝置，係在MISFET的閘極電極之下，具有被氧化膜所包圍的導電性的浮遊閘極電極或捕集性絶緣膜，並以浮遊閘極或捕集性絶緣膜(電荷保持部)的電荷累積狀態作為記憶資訊，進而讀取該記憶資訊作為電晶體的閾值者。
捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出氮化矽膜等作為一例。利用對該等電荷累積區域的電荷的注入、釋放令MISFET的閾值改變，以令其運作成為記憶元件。關於使用了捕集性絶緣膜的非揮發性半導體記憶裝置，存在一種使用了MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)膜的分離閘極型單元。
於專利文獻1(日本特開2014-72484號公報)、專利文獻2(日本特開2005-123518號公報)、專利文獻3(日本特開2012-94790號公報)以及專利文獻4(日本特開2004-111749號公報)，記載了在分離閘極型的MONOS記憶體中，於控制(選擇)閘極電極的側面設置推拔部的技術內容。另外，於專利文獻3，記載了令隔著ONO(Oxide Nitride Oxide，氧化物-氮化物-氧化物)膜與記憶體閘極電極鄰接的控制閘極電極的側面的下部後退的技術內容。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2014-72484號公報
[專利文獻2]日本特開2005-123518號公報
[專利文獻3]日本特開2012-94790號公報
[專利文獻4]日本特開2004-111749號公報
在分離閘極型的MONOS記憶體中，記憶體閘極電極的閘極長度的大小會對記憶體的特性造成很大的影響。在此，當利用蝕刻形成分離閘極型的MONOS記憶體的控制閘極電極時，為了令蝕刻在適當的時序結束，有時會在實行了異向性較高的第1蝕刻之後，實行異向性較低的第2蝕刻，以形成控制閘極電極。當 並未特別控制該等蝕刻各自的蝕刻量時，控制閘極電極的形狀會產生差異，故會產生因此記憶體閘極電極的閘極長度發生變動，進而導致記憶體的特性也發生變動的問題。
另外，可將記憶體閘極電極的閘極長度不同的元件形成於各別晶圓，則可於每片晶圓形成搭載了具有期望特性的記憶體的產品，進而實現令半導體裝置趨向低成本化之目的。
然而，於控制閘極電極的側面所形成之側壁狀的記憶體閘極電極的閘極長度的大小，相依於為了形成記憶體閘極電極所成膜之導電膜的膜厚而決定之。因此，該導電膜的成膜，係以對複數片晶圓同時實行成膜的批次式的成膜方法實行之。此時，在各晶圓之間分製出閘極長度不同的記憶體閘極電極是很困難的。基於同樣的理由，在從1片晶圓所製得的各晶片之間，分製出具有彼此相異之閘極長度的記憶體閘極電極也是很困難的，而在1片晶片上，混合搭載具有彼此相異之閘極長度的記憶體閘極電極也是很困難的。
其他問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。
簡單說明本案所揭示的實施態樣之中的具代表性者的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置的製造方法，依照蝕刻條件設定表，因應為了形成控制閘極電極所成膜之導電膜的膜厚，控制將控制閘極電極的側面加工成垂直的距離，藉此控制控制閘極電極的側面的下部的裙襬長度，之後，於控制閘極電極的側面隔著電荷累積膜形成記憶體閘極電極。
本發明一實施態樣之半導體裝置，在半導體基板上，具備分離閘極型的第1記憶體單元以及分離閘極型的第2記憶體單元，第1記憶體單元的第1記憶體閘極電極的第1閘極長度，比第2記憶體單元的第2記憶體閘極電極的第2閘極長度更小。
根據本發明一實施態樣，可令半導體裝置的可靠度提高。
另外，可令半導體裝置的性能提高。
1A:第1記憶體單元區域
1B:第2記憶體單元區域
a、b、b1、b2、c、c1、c2、d、d1、d2:距離
CG、CG1、CG2、CGA、CGB:控制閘極電極
CP:接觸栓塞
D1、D2、DF:擴散區域
E1、E2、EX:延伸區域
GI1、GI2:閘極絶緣膜
IF1:絶緣膜
IL:層間絶緣膜
L1、L2:閘極長度
M1:配線
MC、MC1、MC2、MCA、MCB:記憶體單元
MG、MG1、MG2、MGA、MGB:記憶體閘極電極
N1:氮化矽膜
ON:ONO膜
OX1:氧化矽膜
OX2:氧化矽膜
PR1、PR2、PR3:光阻膜
PS1、PS2:矽膜
S1:矽化物層
SB、SBA、SBB:半導體基板
SW:側壁
[圖1]係本發明之實施態樣1的半導體裝置的製造步驟中的剖面圖。
[圖2]係接續圖1的半導體裝置的製造步驟中的剖面圖。
[圖3]係接續圖2的半導體裝置的製造步驟中的剖面圖。
[圖4]係接續圖3的半導體裝置的製造步驟中的剖面圖。
[圖5]係接續圖4的半導體裝置的製造步驟中的剖面圖。
[圖6]係接續圖5的半導體裝置的製造步驟中的剖面圖。
[圖7]係接續圖6的半導體裝置的製造步驟中的剖面圖。
[圖8]係接續圖7的半導體裝置的製造步驟中的剖面圖。
[圖9]係接續圖8的半導體裝置的製造步驟中的剖面圖。
[圖10]係接續圖9的半導體裝置的製造步驟中的剖面圖。
[圖11]係表示對本發明之實施態樣1的半導體裝置的控制閘極電極進行加工時的穿透時間設定表。
[圖12]係本發明之實施態樣2的半導體裝置的製造步驟中的剖面圖。
[圖13]係接續圖12的半導體裝置的製造步驟中的剖面圖。
[圖14]係接續圖13的半導體裝置的製造步驟中的剖面圖。
[圖15]係接續圖14的半導體裝置的製造步驟中的剖面圖。
[圖16]係接續圖15的半導體裝置的製造步驟中的剖面圖。
[圖17]係接續圖16的半導體裝置的製造步驟中的剖面圖。
[圖18]係本發明之實施態樣3的半導體裝置的剖面圖。
[圖19]係本發明之實施態樣3的半導體裝置的製造步驟中的剖面圖。
[圖20]係接續圖19的半導體裝置的製造步驟中的剖面圖。
[圖21]係接續圖20的半導體裝置的製造步驟中的剖面圖。
[圖22]係接續圖21的半導體裝置的製造步驟中的剖面圖。
[圖23]係接續圖22的半導體裝置的製造步驟中的剖面圖。
[圖24]係接續圖23的半導體裝置的製造步驟中的剖面圖。
[圖25]係接續圖24的半導體裝置的製造步驟中的剖面圖。
[圖26]係接續圖25的半導體裝置的製造步驟中的剖面圖。
[圖27]係接續圖26的半導體裝置的製造步驟中的剖面圖。
[圖28]係本發明之實施態樣3的變化實施例1的半導體裝置的剖面圖。
[圖29]係本發明之實施態樣3的變化實施例2的半導體裝置的剖面圖。
[圖30]係本發明之實施態樣3的變化實施例3的半導體裝置的剖面圖。
[圖31]係本發明之實施態樣3的變化實施例4的半導體裝置的剖面圖。
[圖32]係表示在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。
[圖33]係比較例之半導體裝置的剖面圖。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行說明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充說明等的關係。另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數值、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數目，在特定的數目以上或以下均可。再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，根據圖式詳細說明實施態樣。另外，在用來說明實施態樣的全部圖式中，會對具有相同功能的構件附上相同的符號，其重複說明省略。另外，在以下的實施態樣中，除了特別必要時以外，相同或同樣的部分的說明原則上不重複。
本案的半導體裝置，係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)的半導體裝置。在此所說明之非揮發性記憶體，係分離閘極型的MONOS型記憶體(以下簡稱為MONOS記憶體)。在以下的實施態樣中，非揮發性記憶體，係針對以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)為基本構件的記憶體單元進行說明。
另外，本案的極性(寫入、消去、讀取時的施加電壓的極性以及載體的極性)，係用來說明以n通道型MISFET為基本構件的記憶體單元的態樣的動作者，當以p通道型MISFET為基本構件時，藉由將施加電位以及載體的導電型等的全部的極性反轉，便可獲得在原理上相同的動作。
另外，本案所謂的遮罩，係指用來保護一部分的對象物免於受到蝕刻的保護膜(蝕刻遮罩)，或是保護一部分的對象物免於受到離子注入的保護膜(離子注入阻止遮罩)。
(實施態樣1)
<關於半導體裝置的製造方法>
參照圖1~圖11說明本實施態樣之半導體裝置的製造方法。圖1~圖10，係本實施態樣之半導體裝置的製造步驟中的剖面圖。圖11，係表示對控制閘極電極進行加工時的穿透時間(蝕刻時間)的設定表的一個範例。在此，係針對形成n通道型的MISFET(控制電晶體以及記憶體電晶體)的態樣進行說明，惟亦可將導電型逆轉而形成p通道型的MISFET(控制電晶體以及記憶體電晶體)。
在本實施態樣之半導體裝置的製造步驟中，首先，如圖1所示的，準備由具有例如1~10Ωcm左右之比電阻的p型單晶矽(Si)等所構成的半導體基板(半導體晶圓)SB。接著，於半導體基板SB的主面形成溝槽，並在該溝槽內形成元件分離區域(圖中未顯示)。元件分離區域，係由例如氧化矽膜所構成，可利用STI(Shallow Trench Isolation，淺溝槽隔離)法形成。然而，元件分離區域，亦可利用例如LOCOS(Local Oxidization of Silicon，矽局部氧化)法等形成。另外，圖1所示之區域，係之後記憶體單元的形成區域。
接著，對半導體基板SB的主面實行離子注入，以於半導體基板SB的主面形成p型的井部(圖中未顯示)。井部，係藉由對半導體基板SB的主面以較低的濃度導入p型的雜質[例如B(硼)]所形成。井部，從半導體基板SB的主面，形成到半導體基板SB的中間深度。之後，對半導體基板SB實行熱處理，令井部內的雜質擴散。另外，雖並無圖式以及詳細說明，惟在p型的電場效應電晶體或包含 其在內的記憶體單元的形成區域中，會對半導體基板SB的主面注入n型的雜質[例如砷(As)或P(磷)]離子，以形成n型的井部。
接著，對半導體基板SB的主面實行離子注入，以於半導體基板SB的主面形成p型的半導體區域，亦即通道區域(圖中未顯示)。通道區域，係藉由對半導體基板SB的主面以較低的濃度導入p型的雜質[例如B(硼)]所形成。通道區域，形成於半導體基板SB的主面，通道區域的形成深度，比井部的形成深度更淺。通道區域，具有調整之後形成的控制電晶體以及記憶體電晶體的閾值電壓的功能。
接著，實行熱氧化等，於露出之半導體基板SB的頂面形成絶緣膜IF1。藉此，半導體基板SB的頂面，被絶緣膜IF1所覆蓋。絶緣膜IF1，係由例如氧化矽膜所構成。之後，在半導體基板SB的主面全面上，用例如CVD(Chemical Vapor Deposition，化學氣相沉積)法，形成矽膜PS1。藉此，在半導體基板SB上，隔著絶緣膜IF1形成矽膜PS1。矽膜PS1，係用來形成後述之控制閘極電極CG的導電膜。
矽膜PS1，亦可在成膜時形成為非晶矽膜，然後用之後的熱處理令該非晶矽膜變成由多晶矽膜所構成的矽膜PS1。另外，矽膜PS1，亦可在成膜時不導入雜質，而係在成膜後注入n型的雜質[例如砷(As)或P(磷)]離子，並用之後的熱處理令該雜質擴散，以成為低電阻的導電膜。矽膜PS1的膜厚，以如圖1所示 的膜厚(距離)a表示之。膜厚(距離)a的單位為nm。在此，矽膜PS1的膜厚a，例如為250nm。
接下來，如圖2所示的，用微影技術實行第1乾蝕刻(異向性蝕刻)，以將矽膜PS1的一部分除去，之後，如圖3所示的，改變蝕刻條件，實行第2乾蝕刻，以將矽膜PS1全部除去，藉此形成由矽膜PS1所構成的控制閘極電極CG。像這樣在加工途中變更蝕刻條件之目的，在於：令用來形成控制閘極電極CG的蝕刻在適當的時序結束，以及令控制閘極電極CG的側面的下部，形成往横方向擴張的裙襬形狀。
亦即，如圖2所示的，在矽膜PS1的頂面上形成由光阻膜PR1所構成的光阻圖案。該光阻圖案，係覆蓋矽膜PS1的頂面的一部分，並露出其他區域的矽膜PS1的頂面的圖案。矽膜PS1被光阻膜PR1所覆蓋之區域，係在之後的步驟形成控制閘極電極CG的區域。然而，在本實施態樣中，控制閘極電極CG的一部分以比光阻膜PR1的正下方的區域更往横方向側(外側)擴張的方式突出。
接著，將光阻膜PR1當作遮罩(蝕刻遮罩)使用，實行第1乾蝕刻，以令並未被光阻膜PR1所覆蓋之區域的矽膜PS1的頂面後退。在此，並未將矽膜PS1全部除去，而係將矽膜PS1的頂面挖蝕到矽膜PS1的中間深度。亦即，即便實行第1乾蝕刻步驟，絶緣膜IF1亦並未露出。
該第1乾蝕刻，使用CH2F2(二氟甲烷)氣體以及SF6(六氟化硫)氣體作為蝕刻氣體，並以較大的RF(Radio Frequency，射頻)功率實行之。以該條件實行之乾蝕刻其異向性較高，故因為從光阻膜PR1露出之區域的矽膜PS1的頂面的後退所形成的矽膜PS1的側面，相對於半導體基板SB的主面具有垂直或接近垂直的角度。亦即，第1乾蝕刻，係可形成相對於半導體基板SB的主面垂直的側面的穿透蝕刻。另外，第1乾蝕刻，係相對於氧化矽的選擇比較小的蝕刻。
在本實施態樣中，根據圖11所示之表格決定在第1乾蝕刻步驟中挖蝕矽膜PS1的距離b。換言之，根據圖11所示之表格，決定為了將矽膜PS1挖蝕距離b所實行之第1乾蝕刻的蝕刻時間的長度。亦即，在第1乾蝕刻中，並非以終點檢出判斷結束蝕刻的時序，而係根據圖11所示之表格記載的時間決定蝕刻時間的時間分配，並調整蝕刻量(加工量、距離b)。終點檢出，係指用目視或感測器等感知蝕刻時的發光狀態的變化，並判斷結束蝕刻的時序的方法。藉由實行第1乾蝕刻，並未被光阻膜PR1所覆蓋之區域的矽膜PS1，以具有既定距離c之膜厚的狀態殘留下來。
於圖11，顯示出用來因應矽膜PS1的膜厚a設定實行對後述之控制閘極電極進行加工時的穿透蝕刻的時間(穿透時間)的表格的一個範例。在圖11所示之表格中，在横方向上記載區分1~區分5的欄位，在縱方向上記載不同特性之產品A、產品B以及產品C各自的欄位。產品A、產品B以及產品C，係各自搭載了具有彼此相異之特性的記憶體的產品(半導體晶片)，其區分出半導體裝置製造步驟所製造之吾人所期望的產品種類。
產品A，係搭載了「因為之後形成的記憶體閘極電極的閘極長度較大，故具有寫入動作較快、消去動作較慢之特性」的記憶體的產品。產品B，係搭載了「因為之後形成的記憶體閘極電極的閘極長度為比產品A更小但比產品C更大的標準程度的大小，故具有寫入動作以及消去動作均為標準程度之特性」的記憶體的產品。產品C，係搭載了「因為之後形成的記憶體閘極電極的閘極長度較小，故具有寫入動作較慢、消去動作較快之特性」的記憶體的產品。另外，產品A，因為記憶體閘極電極的閘極長度較大，故具有所記憶之資訊的保持特性(以下有時會簡稱為保持特性)較高的性質，亦即具有保留特性較佳的性質。相對於此，產品C，因為記憶體閘極電極的閘極長度較小，故具有所記憶之資訊的保持特性較低的性質，亦即具有保留特性較差的性質。另外，產品B，具有位在產品A以及產品C的中間的保留特性。另外，在此所謂的標準，係指位在產品A以及產品C的中間的特性的意思。
圖11的横向並排的各列的區分1~5，係依照為了形成控制閘極電極所成膜之矽膜PS1的膜厚a所選擇的區分。在圖11中並排成行列狀的從46秒到54秒的欄位，係根據所欲製造之產品A~C與膜厚a的組合所設定之第1乾蝕刻的蝕刻時間。在本實施態樣中，膜厚a的值例如為250nm，故從該表格之區分3該欄選擇穿透時間。此時，當製造例如產品C為吾人所期望時，便實行用圖2所說明之第1乾蝕刻48秒鐘。以下，針對形成產品C的態樣進行說明。
另外，當矽膜PS1的膜厚a為例如252.5nm，且欲製造產品C時，便依照圖11之表格的區分4，實行第1乾蝕刻49秒鐘。像這樣，當膜厚a較大時，便將穿透時間拉長，以令距離b增大。藉此，無論膜厚a的大小為何，均可令距離c為固定且為吾人所期望的大小。
用圖2所說明之步驟，並非係對複數片晶圓同時實行者，而係對每片晶圓實行者。亦即，第1乾蝕刻，以枚葉式的處理形式實行。因此，即使在各晶圓之間膜厚a的值存在差異，藉由依照圖11之表格實行加工(第1乾蝕刻)，便可令該等晶圓各自之加工後的矽膜PS1的膜厚(距離c)為固定的大小。另外，在複數片晶圓各自之膜厚a的值為相同以及膜厚a存在差異這二種情況下，均可因應所欲製造之產品(例如產品A~產品C)的特性適當變更第1乾蝕刻的蝕刻時間的長度，而令每片晶圓的距離c為不同的大小。因此，亦可在各晶圓之間形成具有相異之特性的記憶體。
接著，如圖3所示的，將光阻膜PR1當作遮罩使用，實行第2乾蝕刻，以將並未被光阻膜PR1所覆蓋之矽膜PS1(參照圖2)除去，藉此，令絶緣膜IF1露出，並形成由矽膜PS1所構成之控制閘極電極CG。然而，在此，並未被光阻膜PR1所覆蓋之矽膜PS1，並未全部被除去，而係在光阻膜PR1的正下方區域的附近，殘留了矽膜PS1的一部分。亦即，控制閘極電極CG的側面的下部，形成越靠近半導體基板SB越往横方向擴張的裙襬形狀。
換言之，控制閘極電極CG的側面，係由利用第1乾蝕刻形成之上部的側面(第1側面)與利用第2乾蝕刻形成之下部的側面(第2側面)所構成，該下部的側面(第2側面)具有推拔部。第2側面，具有從控制閘極電極CG的頂面側開始越靠近底面側，在横方向上越遠離控制閘極電極CG的頂面的形狀。因此，在閘極長度方向上的控制閘極電極CG的底面的寬度，比控制閘極電極CG的頂面的寬度更寬。
亦即，在從第1側面的上端到下端的高度中，控制閘極電極CG的寬度為固定，惟從第2側面的上端往下端，控制閘極電極CG的寬度逐漸變大。亦即，控制閘極電極CG的下部，越靠近控制閘極電極CG的底面寬度越寬。在本案中，將該等控制閘極電極CG的形狀稱為裙襬形狀(推拔形狀)。另外，在此所謂的横方向，係指沿著半導體基板SB的主面的方向。
該第2乾蝕刻，使用HBr(溴化氫)氣體以及O2(氧)氣體作為蝕刻氣體，並以比第1乾蝕刻的上述RF功率更低的中等RF功率實行之。以該條件實行的乾蝕刻其異向性比第1乾蝕刻更低，且沉積性比第1乾蝕刻更高。亦即，於正在實行第2乾蝕刻的當中，所除去之矽膜PS1的一部分容易再度附著於控制閘極電極CG。因此，控制閘極電極CG的側面的下部會形成裙襬形狀(推拔形狀)。藉此，控制閘極電極CG的閘極長度方向的寬度，在控制閘極電極CG與絶緣膜IF1接觸的界面為最大。
控制閘極電極CG的底面的裙襬長度，以距離d表示之。距離(裙襬長度)d，係指在閘極長度方向上，控制閘極電極CG的底面的端部比控制閘極電極CG的頂面的端部更向外側突出的距離。換言之，距離(裙襬長度)d，意指在閘極長度方向上，在控制閘極電極CG的兩側側面的其中一側，控制閘極電極CG的下端往横方向擴張的量。亦即，控制閘極電極CG的底面的寬度，比控制閘極電極CG的頂面的寬度更寬2d大小的寬度。亦即，控制閘極電極CG的頂面的大小與控制閘極電極CG的底面的大小的差的1/2的值為距離d的大小。
另外，第2乾蝕刻，相較於第1乾蝕刻，係相對於氧化矽的選擇比較大的蝕刻。因此，可在由氧化矽膜所構成之絶緣膜IF1因為第2乾蝕刻而露出的時點實行終點檢出，並令第2乾蝕刻結束。藉此，在結束第2乾蝕刻的時點，控制閘極電極CG的旁邊的半導體基板SB的主面被絶緣膜IF1所覆蓋。
利用第2乾蝕刻將矽膜PS1除去的膜厚量，亦即蝕刻量，以距離c表示之。膜厚a、距離b以及c均係在相對於半導體基板SB的主面垂直的方向(垂直方向)上的距離，該等距離的關係以a=b+c表示之。
在用圖2所說明之第1乾蝕刻中，依照圖11所示之穿透時間設定表設定蝕刻時間的理由，在於：無論矽膜PS1(參照圖1)的膜厚a的值的大小為何，均利用第1乾蝕刻殘留吾人所期望之膜厚c的矽膜PS1，並利用之後的第2乾蝕刻形成具有吾人所期望之裙襬形狀的控制閘極電極CG。亦即，藉由依照穿透時間設定表(蝕刻時間設定表)實行乾蝕刻，便可令控制閘極電極CG的側面之中的具有相 對於半導體基板SB的主面垂直的側面的第1側面的下端的端部總是位在固定位置。藉此，便可防止以第2乾蝕刻除去之矽膜PS1的膜厚(距離c)意外地變動，故可利用第2乾蝕刻常態地形成具有吾人所期望之裙襬長d的控制閘極電極CG。
像這樣由第1乾蝕刻以及第2乾蝕刻所形成之控制閘極電極CG的閘極長度，為在閘極長度方向上的控制閘極電極CG的底面的寬度的大小，亦即，為控制閘極電極CG的頂面的寬度加上2d的大小。控制閘極電極CG，係上部具有長方形的剖面，且與該上部連接的下部具有平台形狀的剖面的圖案。控制閘極電極CG，在沿著半導體基板SB的主面的方向且係與閘極長度正交的閘極寬度方向(亦即圖3的深度方向)上延伸。
用圖3所說明之步驟，並非係對複數片晶圓同時實行者，而係對每片晶圓實行者。亦即，第2乾蝕刻，以枚葉式的處理形式實行之。因此，因應所欲製造之產品(例如產品A~產品C)的特性對每片晶圓適當變更第2乾蝕刻的蝕刻條件，便可於每片晶圓形成具有不同形狀以及不同閘極長度的控制閘極電極CG。亦即，可對每片晶圓變更控制閘極電極CG的第2側面的傾斜度。換言之，可變更控制閘極電極CG的裙襬長度d，亦可令控制閘極電極CG的第2側面以相對於半導體基板SB的主面垂直的角度形成，或是可像後述的實施態樣2那樣令控制閘極電極CG的第2側面形成逆推拔部。因此，可在各晶圓之間形成具有不同特性的記憶體。
接下來，如圖4所示的，在將光阻膜PR1除去之後，用HF(氟酸)實行洗淨(濕蝕刻)步驟，將從控制閘極電極CG露出的絶緣膜IF1除去，以令半導體基板 SB的主面露出。藉此，形成由位在控制閘極電極CG的底面與半導體基板SB的主面之間的絶緣膜IF1所構成的閘極絶緣膜GI1。
接著，在半導體基板SB的主面全面上，形成一部分成為記憶體電晶體的閘極絶緣膜的堆疊膜，亦即ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)膜ON。ONO膜ON，覆蓋半導體基板SB的頂面，並覆蓋由閘極絶緣膜GI1以及控制閘極電極CG所構成之堆疊膜的側面以及頂面。
ONO膜ON，係內部具有電荷累積部的絶緣膜。具體而言，ONO膜ON，係由形成在半導體基板SB上的氧化矽膜(底層氧化膜)OX1、形成在氧化矽膜OX1上的氮化矽膜N1以及形成在氮化矽膜N1上的氧化矽膜(頂層氧化膜)OX2的堆疊膜所構成。氮化矽膜N1，係具有作為電荷累積部之功能的捕集性絶緣膜，亦即電荷累積膜(電荷累積部)。
氧化矽膜OX1以及氧化矽膜OX2，可由例如氧化處理(熱氧化處理)或CVD法或是其組合所形成。此時的氧化處理，亦可使用ISSG氧化。上述氮化矽膜N1，可利用例如CVD法形成。氧化矽膜OX1以及氧化矽膜OX2各自的厚度，例如為2~10nm左右，上述氮化矽膜N1的厚度，例如為5~15nm左右。
接著，以覆蓋ONO膜ON的表面的方式，在半導體基板SB的主面全面上，用例如CVD法形成既定膜厚的矽膜(導電膜)PS2。藉此，所露出之ONO膜ON的 側面以及頂面，被矽膜PS2所覆蓋。亦即，於控制閘極電極CG的側面，隔著ONO膜ON形成了矽膜PS2。
在此所謂的膜厚，係指在特定的膜層的情況下，在相對於該膜層的基底的表面垂直的方向上的該膜層的厚度。例如，當在像ONO膜ON的頂面等那樣的沿著半導體基板SB的主面的平面之上，沿著該平面形成矽膜PS2時，矽膜PS2的膜厚，係指在相對於ONO膜ON的該頂面垂直的方向上，亦即，在相對於半導體基板SB的主面垂直的方向上的矽膜PS2的厚度。另外，當係與像覆蓋控制閘極電極CG的第1側面的ONO膜ON的側面那樣的相對於半導體基板SB的主面垂直的平面接觸而形成的部分的矽膜PS2時，矽膜PS2的膜厚，係指在相對於該側面垂直的方向(横方向)上的矽膜PS2的厚度。
在此，使用對複數片晶圓同時形成矽膜PS2的方式(批次式)。亦即，在1個成膜裝置內設置複數片晶圓(半導體基板)並在該狀態下，利用1次的成膜處理，對各晶圓同時形成矽膜PS2。
接下來，如圖5所示的，利用乾蝕刻法，回蝕矽膜PS2，以令ONO膜ON的頂面露出。在此，係令與半導體基板SB的主面接觸的ONO膜ON的一部分的頂面，以及，控制閘極電極CG的正上方的ONO膜ON的頂面露出。
在該回蝕步驟中，對矽膜PS2進行異向性蝕刻(回蝕)，以在由閘極絶緣膜GI1以及控制閘極電極CG所構成之堆疊膜的兩側側面的旁邊，隔著ONO膜ON， 將矽膜PS2殘留成側壁狀。在該堆疊膜的兩側所殘留之側壁狀的矽膜PS2之中，其中一方，構成記憶體閘極電極MG。記憶體閘極電極MG，係藉由乾蝕刻(異向性蝕刻)，以自我對準的方式形成於控制閘極電極CG的旁邊，而具有側壁形狀的電極。
接下來，如圖6所示的，用微影技術，將覆蓋與控制閘極電極CG的一側側面相鄰的記憶體閘極電極MG且露出與控制閘極電極CG的另一側側面相鄰的矽膜PS2的光阻圖案(圖中未顯示)形成在半導體基板SB上。之後，將該光阻圖案當作蝕刻遮罩使用，實行蝕刻，以將夾著控制閘極電極CG形成在記憶體閘極電極MG的相反側的矽膜PS2除去。之後，將該光阻圖案除去。此時，記憶體閘極電極MG，被光阻圖案所覆蓋，故並未受到蝕刻而殘留下來。
接著，將ONO膜ON之中的並未被記憶體閘極電極MG所覆蓋而露出的部分利用蝕刻(例如濕蝕刻)除去之。此時，記憶體閘極電極MG的正下方的ONO膜ON並未被除去而殘留下來。同樣地，位在包含閘極絶緣膜GI1以及控制閘極電極CG在內的堆疊膜與記憶體閘極電極MG之間的ONO膜ON，並未被除去而殘留下來。其他區域的ONO膜ON被除去，故半導體基板SB的頂面露出，另外，控制閘極電極CG的頂面露出。另外，控制閘極電極CG的側面，亦即並未被記憶體閘極電極MG所覆蓋的該側的側面露出。
像這樣，以與控制閘極電極CG相鄰的方式，在半導體基板SB上，隔著內部具有電荷累積部的ONO膜ON，形成記憶體閘極電極MG。記憶體閘極電極MG， 在與控制閘極電極CG相鄰的區域，隔著ONO膜ON形成在半導體基板SB的主面上。在此，控制閘極電極CG的側面的下部(第2側面)具有裙襬形狀，控制閘極電極CG的一部分往記憶體閘極電極MG側擴大。因此，記憶體閘極電極MG，其與控制閘極電極CG的第1側面相鄰的部分，越靠近半導體基板SB的主面，閘極長度方向的寬度越寬，惟其與控制閘極電極CG的第2側面相鄰的部分，越靠近半導體基板SB的主面，閘極長度方向的寬度越窄。亦即，記憶體閘極電極MG的閘極長度L1，並非記憶體閘極電極MG的最大的寬度，而係記憶體閘極電極MG的底面的寬度，閘極長度L1比記憶體閘極電極MG的最大的寬度更小。
在裙襬長度d不同的各種記憶體單元中，裙襬長度d與記憶體閘極電極MG的閘極長度L1，具有如以下所述之關係。例如，當控制閘極電極CG的裙襬長度d為17nm時，記憶體閘極電極MG的閘極長度L1為59nm，當裙襬長度d為20nm時，閘極長度L1為53nm，當裙襬長度d為23nm時，閘極長度L1為53nm。像這樣，裙襬長度d與閘極長度L1的和並非必定為固定。
在此，可藉由收集距離c以及裙襬長度d的測定結果，而將對具有既定膜厚(距離c)的矽膜PS1(參照圖2)以一定的蝕刻條件實行第2乾蝕刻(參照圖3)時所形成之控制閘極電極CG的裙襬長度d資料庫化作為經驗法則。另外，可藉由收集裙襬長度d、矽膜PS2(參照圖4)的膜厚，以及，閘極長度L1的測定結果，而將裙襬長度d與矽膜PS2的膜厚對應所得之閘極長度L1資料庫化作為經驗法則。
本實施態樣的主要特徴之一，在於藉由形成具有裙襬形狀的控制閘極電極CG，以控制受到控制閘極電極CG的形狀影響所形成之記憶體閘極電極MG的閘極長度L1，而形成具有期望特性的MONOS記憶體的元件。
接下來，如圖7所示的，將控制閘極電極CG當作遮罩(離子注入阻止遮罩)使用，實行離子注入，以於半導體基板SB的主面形成一對延伸區域(雜質擴散區域、n-型半導體區域)EX。亦即，將例如砷(As)等的n型雜質，用離子注入法導入半導體基板SB的主面，以形成延伸區域EX。
接下來，如圖8所示的，形成覆蓋包含閘極絶緣膜GI1、控制閘極電極CG、ONO膜ON以及記憶體閘極電極MG在內的圖案的兩側側面的絶緣膜，亦即側壁SW。側壁SW，可用例如CVD法在半導體基板SB上依序形成氧化矽膜以及氮化矽膜，之後，利用異向性蝕刻將該氧化矽膜以及該氮化矽膜的一部分除去，以令半導體基板SB的主面、控制閘極電極CG以及記憶體閘極電極MG各自的頂面露出，藉此，以自我對準的方式形成。
亦即，在一對側壁SW之中，一方以與記憶體閘極電極MG的側面接觸的方式形成，另一方以與控制閘極電極CG的側面接觸的方式形成。側壁SW雖可認為係由堆疊膜所形成，惟在圖式中並未顯示出構成該堆疊膜的各膜層之間的界面。
接著，將上述圖案以及側壁SW當作遮罩(離子注入阻止遮罩)使用，實行離子注入，以於半導體基板SB的主面形成一對擴散區域(雜質擴散區域、n+型 半導體區域)DF。具體而言，係將n型雜質[砷(As)或磷(P)]，用離子注入法，以較高的濃度導入半導體基板SB的主面，藉此形成擴散區域DF。
延伸區域EX，比擴散區域DF形成深度(接合深度)更小。延伸區域EX以與擴散區域DF接觸的方式形成。以上述的方式，形成由延伸區域EX以及比延伸區域EX雜質濃度更高的擴散層(亦即擴散區域DF)所構成的一對源極、汲極區域。亦即，該源極、汲極區域，具有LDD(Lightly Doped Drain，輕摻雜汲極)構造。源極區域，具有互相接觸的延伸區域以及擴散區域DF，汲極區域，具有互相接觸的延伸區域以及擴散區域DF。在一對擴散區域DF彼此之間，一對延伸區域EX以互相分開的方式形成。
接著，實行用來令導入構成源極區域以及汲極區域的半導體區域(延伸區域EX、擴散區域DF)等的雜質活性化的熱處理，亦即活性化退火處理。藉此，形成控制電晶體以及記憶體電晶體，還有由該等電晶體所構成的記憶體單元MC。
控制閘極電極CG與其旁邊的一對源極、汲極區域，構成控制電晶體。另外，記憶體閘極電極MG與其旁邊的一對源極、汲極區域構成記憶體電晶體。該控制電晶體以及該記憶體電晶體，構成分離閘極型的MONOS記憶體的記憶體單元MC。一對延伸區域EX之間的半導體基板SB的主面附近的井部，係在記憶體單元MC動作時形成通道的通道區域。
接下來，如圖9所示的，形成矽化物層S1。矽化物層S1，可藉由實行所謂的自我對準矽化物(Salicide，Self Aligned Silicide)步驟而形成。具體而言，可依照以下的方式形成矽化物層S1。
亦即，在包含擴散區域DF、控制閘極電極CG以及記憶體閘極電極MG各自的頂面在內的半導體基板SB的主面全面上，形成(堆積)用來形成矽化物層S1的金屬膜。該金屬膜，可使用單體的金屬膜(純金屬膜)或合金膜。該金屬膜，例如，係由鈷(Co)膜、鎳(Ni)膜，或是鎳鉑合金膜所構成，可用濺鍍法等形成。
然後，藉由對半導體基板SB實施熱處理(用來形成矽化物層S1的熱處理)，以令擴散區域DF、控制閘極電極CG以及記憶體閘極電極MG的各表層部分，與該金屬膜發生反應。藉此，以與擴散區域DF、控制閘極電極CG以及記憶體閘極電極MG各自的頂面接觸的方式，形成了矽化物層S1。之後，將並未發生反應的該金屬膜利用濕蝕刻等除去，製得圖9所示之構造。矽化物層S1，例如可為鈷矽化物層、鎳矽化物層，或者鎳鉑矽化物層。
接著，在半導體基板SB的主面全面上，以覆蓋記憶體單元MC的方式，形成層間絶緣膜IL。層間絶緣膜IL，係由例如氧化矽膜的單體膜所構成，可用例如CVD法等形成。在此，例如將層間絶緣膜IL的膜厚形成得比控制閘極電極CG的膜厚更厚。接著，用CMP(Chemical Mechanical Polishing，化學機械研磨)法等研磨層間絶緣膜IL的頂面。
接下來，如圖10所示的，將用微影技術形成在層間絶緣膜IL上的光阻圖案(圖中未顯示)當作蝕刻遮罩使用，對層間絶緣膜IL進行乾蝕刻。藉此，形成複數個貫通層間絶緣膜IL的接觸孔(開口部、貫通孔)。
在各接觸孔的底部，半導體基板SB的主面的一部分，亦即擴散區域DF各自的表面上的矽化物層S1的頂面、控制閘極電極CG的表面上的矽化物層S1的頂面，還有，記憶體閘極電極MG的表面上的矽化物層S1的頂面等部位露出。在圖式中，僅顯示出擴散區域DF正上方的接觸孔。
接著，在各接觸孔內，形成複數個由鎢(W)等所構成之導電性的接觸栓塞CP，作為連接用的導電體。欲形成接觸栓塞CP，例如，係先在包含接觸孔的內部在內的層間絶緣膜IL上，形成障蔽導電膜(例如鈦膜、氮化鈦膜，或是該等膜層的堆疊膜)。然後，在該障蔽導電膜上以完全填埋各接觸孔內部的方式形成由鎢膜等所構成的主導電膜，接著，將接觸孔的外部的不要的主導電膜以及障蔽導電膜利用CMP法或回蝕法等除去，藉此，便可形成複數個接觸栓塞CP。
埋入接觸孔的複數個接觸栓塞CP，與擴散區域DF、控制閘極電極CG以及記憶體閘極電極MG各自的頂面，透過矽化物層S1電連接。各接觸栓塞CP，與擴散區域DF上的矽化物層S1的頂面、控制閘極電極CG上的矽化物層S1的頂面，以及記憶體閘極電極MG上的矽化物層S1的頂面等連接。
另外，為了簡化圖式，在圖10中，係將構成接觸栓塞CP的障蔽導電膜以及主導電膜(鎢膜)顯示成一體。另外，在圖10的剖面圖中，並未顯示出控制閘極電極CG以及記憶體閘極電極MG各自所連接的接觸栓塞CP。亦即，在圖中未顯示的區域中，對於在閘極寬度方向上延伸的控制閘極電極CG以及記憶體閘極電極MG，分別連接了接觸栓塞CP。
接著，在埋入了接觸栓塞CP的層間絶緣膜IL上形成包含第1層的配線M1在內的第1配線層。配線M1，可用所謂的單金屬鑲嵌技術形成。第1配線層，具有：形成在層間絶緣膜IL上的層間絶緣膜(圖中未顯示)，以及貫通層間絶緣膜的第1層的配線M1。配線M1的底面，與接觸栓塞CP的頂面連接。之後的步驟的圖式雖省略，惟會在第1配線層上，依序形成第2配線層以及第3配線層等以形成堆疊配線層，然後，利用切割步驟令半導體晶圓單片化，以製得複數片半導體晶片。以上述的方式，製造出本實施態樣的半導體裝置。
<關於非揮發性記憶體的動作>
接下來，針對非揮發性記憶體的動作例，參照圖32進行說明。圖32，係表示本實施態樣在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。在圖32的表格中，記載了分別在「寫入」、「消去」以及「讀取」時，對如圖10所示之記憶體單元MC的記憶體閘極電極MG所施加的電壓Vmg、對源極區域所施加的電壓Vs、對控制閘極電極CG所施加的電壓Vcg、對汲極區域所施加的電壓Vd，以及對半導體基板頂面的p型井部所施加的基本電壓Vb。
在此所謂的選擇記憶體單元，係指被選擇作為實行「寫入」、「消去」或「讀取」之對象的記憶體單元。另外，在圖10所示之非揮發性記憶體的例子中，形成於各記憶體單元的記憶體閘極電極MG側的活性區域的延伸區域EX以及擴散區域DF構成源極區域，形成於控制閘極電極CG側的活性區域的延伸區域EX以及擴散區域DF構成汲極區域。
另外，圖32的表格所示者僅係電壓施加條件的較佳的一例，並非僅限於此，可因應需要作出各種變更。另外，在本實施態樣中，係將對記憶體電晶體的ONO膜ON(參照圖10)中的電荷累積部(亦即氮化矽膜N1)的電子的注入定義為「寫入」，並將電洞(hole，正電洞)的注入定義為「消去」。
另外，在圖32的表格中，A欄，對應寫入方式為SSI方式，且消去方式為BTBT方式的態樣，B欄，對應寫入方式為SSI方式，且消去方式為FN方式的態樣，C欄，對應寫入方式為FN方式，且消去方式為BTBT方式的態樣，D欄，對應寫入方式為FN方式，且消去方式為FN方式的態樣。
SSI方式，可認為係藉由對氮化矽膜N1注入熱電子以實行記憶體單元的寫入的動作方式，BTBT方式，可認為係藉由對氮化矽膜N1注入熱電洞以實行記憶體單元的消去的動作方式，FN方式，可認為係利用電子或電洞的穿隧以實行寫入或消去的動作方式。關於FN方式，若用另一種表現方式敘述，則FN方式的寫入，可認為係藉由對氮化矽膜N1利用FN穿隧效應注入電子以實行記憶體單元的寫 入的動作方式，FN方式的消去，可認為係藉由對氮化矽膜N1利用FN穿隧效應注入電洞以實行記憶體單元的消去的動作方式。以下，具體說明之。
寫入方式，存在稱為所謂SSI(Source Side Injection，源極側注入)方式的從源極側注入熱電子以實行寫入的寫入方式(熱電子注入寫入方式)，以及稱為所謂FN方式的利用FN(Fowler Nordheim，富爾諾罕)穿隧實行寫入的寫入方式(穿隧寫入方式)。
SSI方式的寫入，例如係將如圖32的表格的A欄或B欄的「寫入動作電壓」所示的電壓(Vmg=10V、Vs=5V、Vcg=1V、Vd=0.5V、Vb=0V)，施加於實行寫入的選擇記憶體單元的各部位，以將電子注入到選擇記憶體單元的ONO膜ON中的氮化矽膜N1中，藉此實行寫入。
此時，熱電子，在2個閘極電極(記憶體閘極電極MG以及控制閘極電極CG)之間的下方的通道區域(源極、汲極間)產生，熱電子注入到記憶體閘極電極MG之下的電荷累積部(亦即氮化矽膜N1)。所注入之熱電子(電子)，被ONO膜ON中的氮化矽膜N1中的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓便上升。亦即，記憶體電晶體成為寫入狀態。
FN方式的寫入，例如係將如圖32的表格的C欄或D欄的「寫入動作電壓」所示的電壓(Vmg=-12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)，施加於實行寫入的選擇記憶體單元的各部位，在選擇記憶體單元中，令電子從記憶體閘 極電極MG穿隧並注入到ONO膜ON中的氮化矽膜N1以實行寫入。此時，電子從記憶體閘極電極MG利用FN穿隧(FN穿隧效應)穿過氧化矽膜(頂層氧化膜)OX2注入到ONO膜ON中，被ONO膜ON中的氮化矽膜N1中的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓便上升。亦即，記憶體電晶體成為寫入狀態。
另外，在FN方式的寫入中，亦可令電子從半導體基板SB穿隧並注入到氮化矽膜N1以實行寫入，此時，寫入動作電壓，例如可設為令圖32的表格的C欄或D欄的「寫入動作電壓」的正負反轉者。
消去方式，存在稱為所謂BTBT方式的利用BTBT(Band-To-Band Tunneling，能帶間穿隧現象)注入熱電洞以實行消去的消去方式(熱電洞注入消去方式)，以及稱為所謂FN方式的利用FN(Fowler Nordheim，富爾諾罕)穿隧以實行消去的消去方式(穿隧消去方式)。
BTBT方式的消去，係將因為BTBT所產生之電洞(正電洞)注入到電荷累積部(氮化矽膜N1)以實行消去。例如係將如圖32的表格的A欄或C欄的「消去動作電壓」所示的電壓(Vmg=-6V、Vs=6V、Vcg=0V、Vd=open、Vb=0V)，施加於實行消去的選擇記憶體單元的各部位。藉此，利用BTBT現象令電洞產生並進行電場加速以將電洞注入到選擇記憶體單元的氮化矽膜N1中，藉此令記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為消去狀態。
FN方式的消去，例如係將如圖32的表格的B欄或D欄的「消去動作電壓」所示的電壓(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)，施加於實行消去的選擇記憶體單元的各部位，在選擇記憶體單元中，令電洞從記憶體閘極電極MG穿隧並注入到氮化矽膜N1以實行消去。此時，電洞從記憶體閘極電極MG利用FN穿隧(FN穿隧效應)穿過氧化矽膜(頂層氧化膜)OX2注入到ONO膜ON中，被ONO膜ON中的氮化矽膜N1中的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓便降低。亦即，記憶體電晶體成為消去狀態。
另外，在FN方式的消去中，亦可令電洞從半導體基板SB穿隧並注入到氮化矽膜N1以實行消去，此時，消去動作電壓，例如可設為令圖32的表格的B欄或D欄的「消去動作電壓」的正負反轉者。
在讀取時，例如係將如圖32的表格的A欄、B欄、C欄或D欄的「讀取動作電壓」所示的電壓，施加於實行讀取的選擇記憶體單元的各部位。藉由將在讀取時對記憶體閘極電極MG所施加之電壓Vmg，設為寫入狀態的記憶體電晶體的閾值電壓與消去狀態的閾值電壓之間的值，便可辨別寫入狀態與消去狀態。
<關於本實施態樣之半導體裝置的製造方法的功效>
以下，說明圖33所示之比較例的半導體裝置的問題點，並針對本實施態樣的功效進行說明。圖33，係表示比較例之半導體裝置的剖面圖。
在分離閘極型的MONOS記憶體中，記憶體閘極電極的閘極長度的大小，會對記憶體的資訊的寫入速度、消去速度以及保持特性造成很大的影響。例如，記憶體閘極電極的閘極長度很大的記憶體，具有「寫入速度較快、消去速度較慢、保持特性良好」的特性。相對於此，記憶體閘極電極的閘極長度較小的記憶體，具有「寫入速度較慢、消去速度較快、保持特性較差」的特性。
在此，本發明人，在製造分離閘極型的MONOS記憶體的過程中，發現為了形成記憶體閘極電極所成膜之矽膜的膜厚越薄，產品的不良率越高，控制電晶體的閾值電壓越高，產品的不良率越高，以及，記憶體電晶體的閾值電壓越低，產品的不良率越高。調查像這樣不良率提高的原因，本發明人發現，決定記憶體特性的主要因素之一，亦即記憶體閘極電極的閘極長度的大小，相依於控制閘極電極的形狀的變化而增減，以及，該等記憶體閘極電極的閘極長度的值的增減係上述不良率提高的原因。另外，不良的產品，例如，係指搭載了不具有吾人所期望之寫入速度、吾人所期望之消去速度或吾人所期望之保持特性的記憶體的半導體晶片。
控制閘極電極的形狀意外地發生變動的主要理由，在於當利用蝕刻形成控制閘極電極時，係將異向性較高的蝕刻與該蝕刻之後所實行的異向性較低的蝕刻組合而對矽膜進行加工，以形成控制閘極電極。
亦即，異向性較高的蝕刻係相對於氧化矽的選擇比較低的蝕刻，故欲在吾人所期望之時序令蝕刻結束較為困難，是故，在此，係在實行了異向性較高的 該蝕刻之後，更進一步，實行相對於氧化矽的選擇比較高且異向性較低的蝕刻，以對控制閘極電極進行加工。實行該等異向性較低的蝕刻，係控制閘極電極的側面的下部形成裙襬形狀的原因。因此，在不控制異向性較高之蝕刻的蝕刻量與異向性較低之蝕刻的蝕刻量的情況下，控制閘極電極的下部的裙襬長度會意外地發生變動，其結果，記憶體閘極電極的閘極長度會發生變動，故不良率會提高。
將因為控制閘極電極的形狀差異而記憶體閘極電極的閘極長度發生變動的態樣的比較例的半導體裝置，顯示於圖33。圖33，係表示2個比較例之半導體裝置的剖面圖。在圖33中，將彼此相異的晶圓，亦即半導體基板SBA與半導體基板SBB，並排顯示之。另外，在圖33中，省略了側壁、接觸栓塞、層間絶緣膜以及配線等的圖式。在此，係針對為了將半導體基板SBA的上部的記憶體單元MCA與半導體基板SBB的上部的記憶體單元MCB形成為彼此具有相同之特性的元件而製造各半導體裝置的態樣進行說明。
即使欲在半導體基板SBA以及半導體基板SBB各自的上部形成相同特性的元件，有時形成在不同晶圓上的分離閘極型的記憶體單元MCA以及分離閘極型的記憶體單元MCB各自的記憶體特性仍會產生差異。這是因為，在對矽膜進行加工以各別形成控制閘極電極CGA、CGB時，如上所述的，為了在吾人所期望的時序令蝕刻結束，會在實行了異向性較高的蝕刻之後，實行異向性較低的蝕刻，以各別形成控制閘極電極CGA、CGB。
在此，即使形成在半導體基板SBA以及半導體基板SBB各自之上的該矽膜的膜厚彼此相同，對半導體基板SBA上的矽膜實行異向性較高之乾蝕刻的時間(穿透時間)，與對半導體基板SBB上的矽膜實行異向性較高之乾蝕刻的時間(穿透時間)仍會產生差異。因此，之後對半導體基板SBA上的矽膜所實行之異向性較低的乾蝕刻的蝕刻量，比對半導體基板SBB上的矽膜所實行之異向性較低的乾蝕刻的蝕刻量更小。
其結果，形成在控制閘極電極CGA的側面的下部的裙襬形狀的裙襬長度，比形成在控制閘極電極CGB的側面的下部的裙襬形狀的裙襬長度更小，控制閘極電極CGA與控制閘極電極CGB彼此之間的剖面形狀產生差異。因此，在之後的步驟以與控制閘極電極CGA的側面相鄰的方式形成的記憶體閘極電極MGA的閘極長度，比以與控制閘極電極CGB的側面相鄰的方式形成的記憶體閘極電極MGB的閘極長度更大。像這樣，在不控制為了形成控制閘極電極CGA、CGB所實行之2種乾蝕刻各自的蝕刻時間的情況下，所形成之記憶體閘極電極的閘極長度會意外地產生差異。因此，會產生在記憶體單元MCA、MCB彼此之間記憶體特性有所差異的問題，搭載了不具有期望特性的記憶體單元的產品便會被視為係不良品。因此，會產生半導體裝置的可靠度降低的問題，以及，半導體裝置的產能降低的問題。
於是，本發明人，針對「藉由操縱控制閘極電極CG的形狀，以實現具備擁有期望特性之記憶體的半導體裝置的製造方法」進行了檢討。
作為該製造方法，本實施態樣，依照圖11所示之蝕刻時間設定表，因應為了形成控制閘極電極所成膜之第1矽膜的膜厚a，選擇對控制閘極電極垂直加工的穿透時間，實行第1乾蝕刻，之後，以控制閘極電極的側面的下部形成裙襬形狀的方式，實行第2乾蝕刻。藉此，便可將第2乾蝕刻所形成之裙襬形狀的側面的高度(亦即距離c)控制成吾人所期望的大小。亦即，可控制控制閘極電極的裙襬形狀。藉此，便可在之後的步驟，於與控制閘極電極的側面相鄰的區域，形成具有吾人所期望之閘極長度的側壁狀的記憶體閘極電極。
具體而言，在用圖2所說明的步驟中，依照上述蝕刻時間設定表，因應矽膜PS1的膜厚a，選擇對矽膜PS1垂直加工的穿透時間，實行第1乾蝕刻。藉此，便可控制第1乾蝕刻的蝕刻量，而令矽膜PS1形成吾人所期望的膜厚(距離c)。亦即，之後實行的第2乾蝕刻的蝕刻量必定為距離c。由於以該等方式便可控制第2乾蝕刻的蝕刻量，故可控制控制閘極電極CG(參照圖3)的側面的下部的裙襬長度d。亦即，管理、控制實行第1乾蝕刻以及第2乾蝕刻的時間分配，藉此，便可將之後的步驟所形成的側壁狀的記憶體閘極電極MG(參照圖6)的閘極長度L1控制成吾人所期望的值。
因此，可防止記憶體閘極電極MG的閘極長度L1的值意外地發生變動，故可令搭載了MONOS記憶體的半導體裝置的不良率降低。因此，可令半導體裝置的可靠度提高。另外，可令半導體裝置的產能提高。
另外，若可在既定晶圓與其他晶圓之間分製出彼此特性存在差異的記憶體，便可製造出吾人所期望之數目的搭載了既定特性之記憶體的晶圓，故可令半導體裝置的生產效率提高。在此，以自我對準的方式形成的側壁形狀的記憶體閘極電極的閘極長度的大小，例如，受到為了形成記憶體閘極電極所成膜之矽膜的膜厚的影響。亦即，若該矽膜的膜厚較大，則記憶體閘極電極的閘極長度也較大。
因此，如上所述的，作為在不同晶圓之間分製出具有彼此相異之閘極長度的記憶體閘極電極的方法，吾人思及在該等晶圓上堆積具有各別之膜厚的矽膜，並對該等矽膜實行異向性蝕刻，以分別形成彼此閘極長度相異之記憶體閘極電極的方法。
然而，當將複數片晶圓設置在1個成膜裝置的爐內，並對該等晶圓全部同時實行成膜處理時，亦即當實行批次式的成膜處理時，雖可提高半導體裝置的生產效率，惟無法於每片晶圓以不同的膜厚形成用來形成記憶體閘極電極的矽膜。亦即，相較於以批次式對複數片晶圓形成相同膜厚之該矽膜的態樣，於每片晶圓以不同的膜厚形成該矽膜的態樣，會產生半導體裝置的生產效率降低、半導體裝置的製造成本增加的問題。
另外，若以令記憶體閘極電極的閘極長度增大為目的，而過度地增加為了形成記憶體閘極電極所成膜之矽膜的膜厚，則記憶體閘極電極的剖面積會增大，記憶體閘極電極的電阻會降低，因此會產生半導體裝置的特性意外地發生 變動的問題。另外，若以令記憶體閘極電極的閘極長度縮小為目的，而過度地減少為了形成記憶體閘極電極所成膜之矽膜的膜厚，則會產生於記憶體閘極電極的頂面形成矽化物層以及於該矽化物層連接接觸栓塞變困難的問題。亦即，半導體裝置變得無法正常地動作。另外，由於各記憶體單元之間的距離縮小，故例如相鄰的各記憶體閘極電極之間變得容易發生短路。為了避免該等問題，有必要重新設計半導體裝置，其結果，半導體裝置的製造成本會增加。
相對於此，在本實施態樣之半導體裝置的製造方法中，藉由控制為了形成控制閘極電極CG(參照圖3)而對矽膜PS1(參照圖1)進行加工時的蝕刻時間的長度，便可控制控制閘極電極CG的裙襬形狀，故可控制在控制閘極電極CG形成之後所形成的記憶體閘極電極MG(參照圖6)的閘極長度L1。亦即，在本實施態樣中，無論將為了形成記憶體閘極電極MG所堆積的矽膜PS2(參照圖4)形成在複數片晶圓各自之上的方法是否為批次式，均利用枚葉式的加工處理形成控制閘極電極CG。因此，藉由控制在進行用來形成控制閘極電極CG的加工時所實行之2種蝕刻的蝕刻量(蝕刻時間的分配)，便可對每片晶圓各別地控制記憶體閘極電極MG的閘極長度L1。
此意味著，可在各晶圓之間，分製出具有彼此相異且為吾人所期望之閘極長度的記憶體閘極電極。因此，可令形成了所欲製造之產品的晶圓形成必要的數量，故可令半導體裝置的生產效率提高。亦即，可防止半導體裝置的製造成本增加，同時可製造出搭載了在產品間具有彼此相異之特性的記憶體的各種產品。
作為具體的製造方法，吾人思及將具有固定膜厚之矽膜PS1(參照圖1)形成在2片晶圓各自之上，之後，令對形成在其中一方的晶圓上的矽膜PS1所實行之第1乾蝕刻的時間，比對形成在另一方的晶圓上的矽膜PS1所實行之第1乾蝕刻的時間更長。藉此，對形成在其中一方的晶圓上的矽膜PS1所實行之第2乾蝕刻的時間，便比對形成在另一方的晶圓上的矽膜PS1所實行之第2乾蝕刻的時間更短。其結果，便可在2片晶圓之間，分製出具有彼此相異之裙襬長度的控制閘極電極CG(參照圖3)。因此，形成在該等控制閘極電極CG的旁邊的記憶體閘極電極MG(參照圖6)的閘極長度，形成彼此相異的大小。
另外，在本實施態樣中，無須以令記憶體閘極電極的閘極長度增大為目的，而增加為了形成記憶體閘極電極所成膜之矽膜的膜厚，亦無須以令記憶體閘極電極的閘極長度縮小為目的，而減少為了形成記憶體閘極電極所成膜之矽膜的膜厚。因此，可防止因為記憶體閘極電極的剖面積的增大所導致之記憶體閘極電極的電阻的降低、記憶體閘極電極的上部的矽化物層的形成情況不良的發生、接觸栓塞與記憶體閘極電極的連接情況不良的發生，以及，因為各記憶體單元之間的距離縮小所導致之短路的發生。
亦即，可在將記憶體閘極電極的電阻保持固定的情況下，形成產品用途所要求之性能不同的記憶體。因此，可令半導體裝置的可靠度提高。另外，無須為了變更記憶體閘極電極的閘極長度而重新設計半導體裝置的布局等，其結果，可降低半導體裝置的製造成本。
本實施態樣，如圖10所示的，由於可形成閘極長度L1較小的記憶體閘極電極MG，故可形成具有「寫入速度較慢、消去速度較快、保持特性較差」之特性的記憶體單元MC。該等記憶體單元MC，具有對搭載於資訊改寫次數較少之產品的記憶體所要求的性能。
本實施態樣之記憶體單元MC，其控制閘極電極CG具有裙襬形狀，受到該形狀的影響，記憶體閘極電極MG的底面與控制閘極電極CG側的側面的分界線的角部較平緩，故該角部的電場較緩和。因此，電子注入到ONO膜ON內的效率降低，故寫入速度減慢。相對於此，記憶體閘極電極MG的該角部接近源極區域，故消去效率提高，其結果，消去速度加快。
另外，在圖11的蝕刻條件設定表中係顯示出產品A~C共3個欄位，惟並非僅限於該3種產品，吾人所期望製造之產品的種類可適當增減之。另外，在圖11的蝕刻條件設定表中係顯示出區分1~5共5個欄位，惟並非僅限於該5個區分，區分的數目可適當增減之。另外，該區分1~5係將膜厚a以每2nm作一區分，惟相鄰的各區分之間的膜厚a的差可適當變更之。藉由將該區分設定得更細，便可令第1乾蝕刻的加工精度提高。
另外，如在後述之實施態樣3中用圖20~圖23所說明的，藉由在以光阻膜覆蓋形成具有彼此相異之特性的記憶體的各個區域的狀態下實行控制閘極電極CG 的加工，亦可在從1片晶圓所製得的各半導體晶片之間，形成具有相異特性的記憶體。
(實施態樣2)
該實施態樣1，係針對當控制閘極電極的下部具有往横方向擴張之裙襬形狀時，令記憶體單元的不良率降低的情況，以及，在各別的晶圓之間分製出具有彼此相異之特性的記憶體單元的情況，進行說明。以下，用圖12~圖17，針對當控制閘極電極的下部具有在横方向上縮窄的形狀時，令記憶體單元的不良率降低的情況，以及，在各別的晶圓之間分製出具有彼此相異之特性的記憶體單元的情況，進行說明。圖12~圖17，係本實施態樣2之半導體裝置的製造步驟中的剖面圖。
本實施態樣，首先，如圖12所示的，實行與用圖1所說明之步驟同樣的步驟，以在半導體基板SB上依序形成絶緣膜IF1與膜厚a的矽膜PS1。
接下來，如圖13所示的，實行與用圖2所說明之步驟同樣的步驟，以光阻膜PR1作為遮罩實行第1乾蝕刻，令從光阻膜PR1露出之矽膜PS1的頂面，後退距離b。在該第1乾蝕刻中，與該實施態樣1同樣，依照圖11所示之蝕刻時間設定表決定適當的蝕刻時間長度。
接下來，如圖14所示的，將光阻膜PR1當作遮罩使用，實行第2乾蝕刻，以將並未被光阻膜PR1所覆蓋的矽膜PS1(參照圖2)除去，藉此令絶緣膜IF1露出， 並形成由矽膜PS1所構成的控制閘極電極CG。然而，在此係將並未被光阻膜PR1所覆蓋的矽膜PS1全部除去，而且，光阻膜PR1的正下方的矽膜PS1的一部分也被除去。亦即，控制閘極電極CG的側面的下部，形成越靠近半導體基板SB横方向的寬度越狹窄的逆推拔形狀。
換言之，控制閘極電極CG的側面，係由第1乾蝕刻所形成之上部的側面(第1側面)以及第2乾蝕刻所形成之下部的側面(第2側面)所構成，該下部的側面(第2側面)具有逆推拔部。第2側面，具有從控制閘極電極CG的頂面側越靠近底面側，在横方向上，從第1側面側越靠近控制閘極電極CG的中心側的形狀。因此，在閘極長度方向上的控制閘極電極CG的底面的寬度，比控制閘極電極CG的頂面的寬度更窄。
由於第2側面具有逆推拔部，故控制閘極電極CG的側面的下部，在閘極長度方向上往控制閘極電極CG的中心側後退、凹入。亦即，在垂直方向上，在控制閘極電極CG的第2側面與半導體基板SB的主面之間並未形成控制閘極電極CG，在閘極長度方向上的控制閘極電極CG其端部的下部具有屋簷狀的形狀。本案所謂的推拔形狀，係指既定膜層的側面相對於半導體基板SB的主面傾斜的態樣，控制閘極電極CG位在第2側面的正下方，於第2側面的正上方控制閘極電極CG並未存在的區域必定存在的形狀。另外，本案所謂的逆推拔形狀，係指既定膜層的側面相對於半導體基板SB的主面傾斜的態樣，控制閘極電極CG位在第2側面的正上方，於第2側面的正下方控制閘極電極CG並未存在的區域必定存在的形狀。
亦即，在從第1側面的上端到下端的高度中，控制閘極電極CG的寬度為固定，惟從第2側面的上端往下端，控制閘極電極CG的寬度逐漸縮小。亦即，控制閘極電極CG的下部，越靠近控制閘極電極CG的底面寬度越窄。在本案中，將該等控制閘極電極CG的形狀稱為逆推拔形狀。
該第2乾蝕刻，使用HBr(溴化氫)氣體、O2(氧)氣體以及He(氦)氣體作為蝕刻氣體，並以比第1乾蝕刻的RF功率以及該實施態樣1的第2乾蝕刻的RF功率均更小的RF功率實行之。以該條件實行的乾蝕刻其異向性比第1乾蝕刻更低，且沉積性比第1乾蝕刻以及該實施態樣1的第2乾蝕刻均更高。亦即，於正在實行本實施態樣之第2乾蝕刻的當中，所除去之矽膜PS1的一部分容易再度附著於控制閘極電極CG。然而，由於在此會對矽膜PS1實行過度蝕刻，故控制閘極電極CG的側面的下部並未形成裙襬形狀(推拔形狀)，而係形成逆推拔形狀。亦即，在本實施態樣的第2乾蝕刻中，係實行具有比該實施態樣1的第2乾蝕刻更接近等向性蝕刻之性質的乾蝕刻。因此，控制閘極電極CG的在閘極長度方向上的寬度，在控制閘極電極CG與絶緣膜IF1接觸的界面為最小。
控制閘極電極CG的底面的後退寬度，以距離d表示之。距離(後退寬度、後退量)d，係指在閘極長度方向上，控制閘極電極CG的底面的端部比控制閘極電極CG的頂面的端部更往控制閘極電極CG的中央側後退的距離。換言之，距離d，意指在閘極長度方向上，在控制閘極電極CG的兩側側面的其中一方的下部，控制閘極電極CG的下端往横方向縮窄的距離。亦即，控制閘極電極CG的底面的寬 度，比控制閘極電極CG的頂面的寬度更縮窄2d的大小。亦即，控制閘極電極CG的頂面的大小與控制閘極電極CG的底面的大小的差的1/2的值為距離d的大小。
另外，第2乾蝕刻，相較於第1乾蝕刻以及該實施態樣1的第2乾蝕刻，係相對於氧化矽的選擇比較大的蝕刻。因此，可在由氧化矽膜所構成之絶緣膜IF1因為第2乾蝕刻而露出的時點實行終點檢出，並令第2乾蝕刻結束。藉此，在結束第2乾蝕刻的時點，控制閘極電極CG的旁邊的半導體基板SB的主面被絶緣膜IF1所覆蓋。
利用第2乾蝕刻除去矽膜PS1的膜厚量，亦即蝕刻量，以距離c表示之。膜厚a、距離b以及c均係在相對於半導體基板SB的主面垂直的方向(垂直方向)上的距離，該等距離的關係以a=b+c表示之。
在用圖2所說明的第1乾蝕刻中，依照圖11所示之穿透時間的設定表設定蝕刻時間的理由，在於：無論矽膜PS1(參照圖1)的膜厚a的值的大小為何，均利用第1乾蝕刻殘留吾人所期望之膜厚c的矽膜PS1，並利用之後的第2乾蝕刻形成具有吾人所期望之逆推拔形狀的控制閘極電極CG。
像這樣由第1乾蝕刻以及第2乾蝕刻所形成之控制閘極電極CG的閘極長度，為在閘極長度方向上的控制閘極電極CG的底面的寬度的大小，亦即，為控制閘極電極CG的頂面的寬度減去2d的大小。控制閘極電極CG，為上部具有長方形剖 面，且與該上部連接的下部具有上底比下底更大之梯形剖面的圖案。第2乾蝕刻，以枚葉式的處理形式實行之。
接下來，如圖15所示的，藉由實行與用圖4所說明之步驟同樣的步驟，形成由位在控制閘極電極CG的底面與半導體基板SB的主面之間的絶緣膜IF1所構成的閘極絶緣膜GI2。
接著，在半導體基板SB的主面全面上，依序形成ONO膜ON以及矽膜(導電膜)PS2。此時，由ONO膜ON以及矽膜PS2所構成的堆疊膜，會埋入控制閘極電極CG的第2側面與半導體基板SB的主面之間的凹部(後退部)內。亦即，第2側面與第2側面的正下方的半導體基板SB的主面，被該堆疊膜所覆蓋。其結果，於第2側面的正下方至少存在氧化矽膜OX1。另外，當第2側面的後退寬度d很大時，可能會有於第2側面的正下方，存在氧化矽膜OX1以及氮化矽膜N1的態樣、存在ONO膜ON的態樣，還有，存在ONO膜ON以及矽膜PS2的態樣。在此，係使用對複數片晶圓同時形成矽膜PS2的方式(批次式)。
接下來，如圖16所示的，藉由實行與用圖5以及圖6所說明的步驟，於控制閘極電極CG的側面，隔著ONO膜ON，以自我對準的方式形成由矽膜PS2所構成之側壁狀的記憶體閘極電極MG。在記憶體閘極電極MG與半導體基板SB的主面之間，隔設著該ONO膜ON。
在此，由於控制閘極電極CG的側面的下部(第2側面)具有逆推拔形狀，且由ONO膜ON以及記憶體閘極電極MG所構成之堆疊膜的一部分埋入第2側面的正下方的凹部，故記憶體閘極電極MG的一部往控制閘極電極CG側擴張。因此，與第2側面相鄰的記憶體閘極電極MG，在與控制閘極電極CG的第2側面相鄰的部分中，越靠近半導體基板SB的主面，閘極長度方向的寬度越大。亦即，記憶體閘極電極MG的閘極長度L2，係記憶體閘極電極MG的最大寬度，且係記憶體閘極電極MG的底面的寬度。
本實施態樣的主要特徴之一，在於藉由形成具有逆推拔形狀的控制閘極電極CG，以控制受到控制閘極電極CG的形狀影響所形成之記憶體閘極電極MG的閘極長度L2，藉此形成具有期望特性的MONOS記憶體的元件。
接下來，如圖17所示的，實行與用圖7~圖10所說明之步驟同樣的步驟。藉此，形成由一對延伸區域EX以及一對擴散區域DF所構成的源極、汲極區域，以形成由控制電晶體以及記憶體電晶體所構成的記憶體單元MC。之後，形成矽化物層S1、層間絶緣膜IL、接觸栓塞CP以及配線M1。之後，依序形成第2配線層以及第3配線層等以形成堆疊配線層，之後，利用切割步驟令半導體晶圓單片化，以製得複數片半導體晶片。以上述的方式，製造出本實施態樣的半導體裝置。
像本實施態樣這樣，形成具有逆推拔形狀的控制閘極電極CG的態樣，亦可藉由在對矽膜PS1(參照圖13以及圖14)進行加工時依照蝕刻時間設定表控制蝕 刻量，以控制記憶體閘極電極MG的閘極長度L2。因此，可獲得與該實施態樣1同樣的功效。然由於在本實施態樣中係以記憶體閘極電極MG的閘極長度L2擴大的方式形成逆推拔形狀的控制閘極電極CG，故可形成像圖11所示之產品A那樣的具有「寫入速度快、消去速度慢、保持特性優異」的特性的記憶體單元MC。
另外，如在該實施態樣1所說明的，在本實施態樣中，亦可在各晶圓之間，分製出具有彼此相異之吾人所期望的閘極長度的記憶體閘極電極。在此，係分別於不同的晶圓，形成具有逆推拔形狀的控制閘極電極CG。
作為具體的製造方法，吾人思及先將具有固定膜厚的矽膜PS1(參照圖12)形成在2片晶圓各自之上，之後，令對形成在其中一方的晶圓上的矽膜PS1所實行之第1乾蝕刻的時間，比對形成在另一方的晶圓上的矽膜PS1所實行之第1乾蝕刻的時間更長。藉此，對形成在其中一方的晶圓上的矽膜PS1所實行之第2乾蝕刻的時間，會比對形成在另一方的晶圓上的矽膜PS1所實行之第2乾蝕刻的時間更短。其結果，便可在2片晶圓之間，分製出具有彼此相異之後退寬度的控制閘極電極CG(參照圖14)。因此，形成在該等控制閘極電極CG的旁邊的記憶體閘極電極MG(參照圖16)的閘極長度，形成彼此相異的大小。
在本實施態樣中，如圖17所示的，可形成閘極長度L2較大的記憶體閘極電極MG，故可形成具有「寫入速度較快、消去速度較慢、保持特性良好」之特性的記憶體單元MC。該等記憶體單元MC，具有對搭載於資訊改寫次數較多之產品的記憶體所要求的性能。
在該等記憶體單元MC中，記憶體閘極電極MG的角部往控制閘極電極CG側以銳角的態樣突出，故電場容易集中。因此，在寫入動作中，當令從汲極區域流動過來的電子在控制閘極電極CG之下受到加速，而注入記憶體閘極電極MG的側面與底面的分界線的角部時，將電子注入記憶體閘極電極MG的效率會提高，故寫入速度會變快。相對於此，在消去動作中係令電洞從源極區域側注入ONO膜ON。此時，累積很多電子的記憶體閘極電極MG的角部離源極區域很遠，故消去效率降低。因此，消去速度變慢。
(實施態樣3)
在該實施態樣1、2中，係針對令記憶體單元的不良率降低，以及，在各別晶圓之間分製出具有彼此相異之特性的記憶體單元，進行說明。相對於此，以下，用圖18~圖27，針對於1片半導體晶片，混合搭載具有彼此相異之特性的記憶體單元進行說明。圖18，係本實施態樣3之半導體裝置的剖面圖。圖19~圖27，係本實施態樣之半導體裝置的製造步驟中的剖面圖。
<關於半導體裝置的構造>
將本實施態樣之半導體裝置，顯示於圖18。在圖18中，於圖的左側顯示出第1記憶體單元區域1A，於圖的右側顯示出第2記憶體單元區域1B。第1記憶體單元區域1A以及第2記憶體單元區域1B，係存在於同一半導體基板SB的區域，且係沿著該半導體基板SB的主面並排的區域，在俯視下並未互相重疊。另外，第1 記憶體單元區域1A以及第2記憶體單元區域1B，係共同存在於同一半導體晶片的區域。
第1記憶體單元區域1A，例如，係形成「改寫次數較少(例如最大為100~1000次左右)，故並未被要求較高的改寫耐性，而係被要求較快的改寫速度」的記憶體的區域。另外，第2記憶體單元區域1B，係形成「必須確保非常多次(例如1萬~10萬次左右)的改寫耐性，而被要求較高的保持特性」的記憶體的區域。具體而言，第1記憶體單元區域1A係形成編碼快閃記憶體的區域，第2記憶體單元區域1B係形成資料快閃記憶體的區域。
如圖18所示的，本實施態樣之半導體裝置，具有1個半導體基板SB。於半導體基板SB的主面，形成了p型的井部(圖中未顯示)，以及形成深度比p型的井部更淺的p型的半導體區域，亦即通道區域(圖中未顯示)。井部以及通道區域，係將p型的雜質[例如B(硼)]導入半導體基板SB的主面所形成的區域。
在第1記憶體單元區域1A的半導體基板SB上，隔著閘極絶緣膜GI1形成了控制閘極電極CG1。閘極絶緣膜GI1係由例如氧化矽膜所構成，控制閘極電極CG1係由例如多晶矽膜所構成。控制閘極電極CG1，係由第1部分以及第1部分之下的第2部分所構成，第1部分，係相對於半導體基板SB的主面具有垂直的側面，而具有長方形的剖面形狀的部分，第2部分，係具備相對於半導體基板SB的主面具有推拔部的側面，而具有下底比上底大的梯形的剖面形狀的部分。亦即，控制閘極電極CG1具有裙襬形狀(推拔形狀)。因此，控制閘極電極CG1的在閘極長 度方向上的第2部分的寬度，從第2部分的上端往下端逐漸變大。第1部分的垂直方向的厚度以距離b1表示之，第2部分的垂直方向的厚度以距離c1表示之。另外，控制閘極電極CG1的裙襬長度，以距離(裙襬長度)d1表示之。
在閘極長度方向上，在控制閘極電極CG1的兩側側面之中，於一側的側面，記憶體閘極電極MG1隔著ONO膜ON形成側壁狀。在記憶體閘極電極MG1與半導體基板SB的主面之間亦隔著該ONO膜ON。ONO膜ON，從記憶體閘極電極MG1與半導體基板SB的主面之間，連續地形成到記憶體閘極電極MG1與控制閘極電極CG1之間。ONO膜ON，具有在半導體基板SB上依序堆疊氧化矽膜OX1、氮化矽膜N1以及氧化矽膜OX2的堆疊構造。
由於控制閘極電極CG1具有裙襬形狀，且記憶體閘極電極MG1的並未與控制閘極電極CG1的側面互相對向的該側的側面，具有接近垂直方向的傾斜，故與第2部分相鄰的該部分的記憶體閘極電極MG1的閘極長度方向的寬度，越靠近半導體基板SB的主面越小。在此，記憶體閘極電極MG1的底面的短邊方向的寬度，為記憶體閘極電極MG1的閘極長度L1。
在半導體基板SB上，形成了覆蓋包含閘極絶緣膜GI1、控制閘極電極CG1、ONO膜ON以及記憶體閘極電極MG1在內之圖案的兩側側面的絶緣膜，亦即側壁SW。另外，以夾著該圖案的正下方的半導體基板SB的主面(通道區域)的方式，形成了一對延伸區域E1以及一對擴散區域D1。在閘極長度方向上，延伸區域E1位在比擴散區域D1更靠該圖案側的位置。延伸區域E1以及擴散區域D1，係對半 導體基板SB的主面導入n型的雜質[例如砷(As)或P(磷)]所形成的n型半導體區域，延伸區域E1具有比擴散區域D1更低的雜質濃度。另外，延伸區域E1具有比擴散區域D1更淺的形成深度，擴散區域D1具有比井部更淺的形成深度。延伸區域E1以及擴散區域D1，構成源極、汲極區域。
控制閘極電極CG1與其旁邊的一對源極、汲極區域，構成控制電晶體。另外，記憶體閘極電極MG1與其旁邊的一對源極、汲極區域，構成記憶體電晶體。該控制電晶體以及該記憶體電晶體，構成分離閘極型的MONOS記憶體的記憶體單元MC1。
在第2記憶體單元區域1B的半導體基板SB上，隔著閘極絶緣膜GI2形成了控制閘極電極CG2。閘極絶緣膜GI2係由例如氧化矽膜所構成，控制閘極電極CG2係由例如多晶矽膜所構成。控制閘極電極CG2，係由第3部分以及第3部分之下的第4部分所構成，第3部分，係相對於半導體基板SB的主面具有垂直的側面，而具有長方形的剖面形狀的部分，第4部分，係具備相對於半導體基板SB的主面具有逆推拔部的側面，而具有下底比上底小的梯形的剖面形狀的部分。亦即，控制閘極電極CG2具有逆推拔形狀。因此，控制閘極電極CG2的在閘極長度方向上的第4部分的寬度，從第4部分的上端往下端逐漸地變小。
第3部分的垂直方向的厚度以距離b2表示之，第4部分的垂直方向的厚度以距離c2表示之。另外，控制閘極電極CG2的後退寬度，以距離d2表示之。
在閘極長度方向上，在控制閘極電極CG2的兩側側面之中，於一側的側面，記憶體閘極電極MG2隔著ONO膜ON形成側壁狀。在記憶體閘極電極MG2與半導體基板SB的主面之間亦隔著該ONO膜ON。ONO膜ON，從記憶體閘極電極MG2與半導體基板SB的主面之間，連續地形成到記憶體閘極電極MG2與控制閘極電極CG2之間。
由於控制閘極電極CG2於第4部分的横方向的端部具有凹部(屋簷部分)，且記憶體閘極電極MG2的並未與控制閘極電極CG2的側面互相對向的該側的側面，具有接近垂直方向的傾斜，故與第4部分相鄰的該部分的記憶體閘極電極MG2的閘極長度方向的寬度，越靠近半導體基板SB的主面越大。在此，記憶體閘極電極MG2的底面的短邊方向的寬度，為記憶體閘極電極MG2的閘極長度L2。
在半導體基板SB上，形成了以覆蓋包含閘極絶緣膜GI2、控制閘極電極CG2、ONO膜ON以及記憶體閘極電極MG2在內的圖案的兩側側面的絶緣膜，亦即側壁SW。另外，以夾著該圖案的正下方的半導體基板SB的主面(通道區域)的方式，形成了一對延伸區域E2以及一對擴散區域D2。在閘極長度方向上，延伸區域E2位在比擴散區域D2更靠該圖案側的位置。延伸區域E2以及擴散區域D2，係對半導體基板SB的主面導入n型的雜質[例如砷(As)或P(磷)]所形成之n型半導體區域，延伸區域E2具有比擴散區域D2更低的雜質濃度。另外，延伸區域E2具有比擴散區域D2更淺的形成深度，擴散區域D2具有比井部更淺的形成深度。延伸區域E2以及擴散區域D2，構成源極、汲極區域。
控制閘極電極CG2與其旁邊的一對源極、汲極區域，構成控制電晶體。另外，記憶體閘極電極MG2與其旁邊的一對源極、汲極區域，構成記憶體電晶體。該控制電晶體以及該記憶體電晶體，構成分離閘極型的MONOS記憶體的記憶體單元MC2。
另外，於控制閘極電極CG1、CG2、記憶體閘極電極MG1、MG2、擴散區域D1以及D2各自的頂面，形成了矽化物層S1。另外，在第1記憶體單元區域1A以及第2記憶體單元區域1B中，在半導體基板SB的主面上，以覆蓋記憶體單元MC1、MC2的方式，形成了由例如氧化矽膜所構成的層間絶緣膜IL。
另外，貫通層間絶緣膜IL的連接部(亦即接觸栓塞CP)形成了複數個，各接觸栓塞CP，透過矽化物層S1，與控制閘極電極CG1、CG2、記憶體閘極電極MG1、MG2、擴散區域D1或D2其中任一個電連接。另外，在接觸栓塞CP上，形成了與接觸栓塞CP連接的配線M1。接觸栓塞CP主要係由例如W(鎢)所構成，配線M1主要係由例如Cu(銅)所構成。
如圖18所示的，記憶體單元MC1的記憶體閘極電極MG1的閘極長度L1，比記憶體單元MC2的記憶體閘極電極MG2的閘極長度L2更小。這是因為，於具有裙襬形狀的控制閘極電極CG1以及具有逆推拔形狀的控制閘極電極CG2各自的側面以自我對準的方式形成了側壁形狀的記憶體閘極電極MG1、MG2。
因此，本實施態樣之半導體裝置，可在同一半導體晶片上，混合搭載記憶體閘極電極的閘極長度彼此相異的複數種類的記憶體單元。藉此，便可在半導體晶片上形成不同種類的特性彼此相異的記憶體單元。因此，當欲製造被要求之性能彼此相異的記憶體時，便無須各別地準備搭載了具有既定特性之記憶體的半導體晶片以及搭載了具有其他特性之記憶體的半導體晶片。因此，可實現令半導體裝置趨向細微化之目的。另外，可提高半導體裝置的布局的自由度。
<關於半導體裝置的製造方法>
以下，用圖19~圖27，針對本實施態樣之半導體裝置的製造方法進行說明。在圖19~圖27中，於圖式的左側顯示出第1記憶體單元區域1A，於圖式的右側顯示出第2記憶體單元區域1B。
在本實施態樣之半導體裝置的製造步驟中，首先，如圖19所示的，準備由p型的單晶矽(Si)等所構成的半導體基板SB。雖在圖中並未顯示，惟於半導體基板SB的頂面形成了元件分離區域。接著，藉由對半導體基板SB的主面實行離子注入步驟，以於半導體基板SB的主面形成p型的井部(圖中未顯示)以及通道區域(圖中未顯示)。
井部以及通道區域，各自亦可分別在第1記憶體單元區域1A以及第2記憶體單元區域1B中，以彼此相異的濃度形成。在此，以形成於第1記憶體單元區域1A的電晶體的閾值電壓提高，且形成於第2記憶體單元區域1B的電晶體的閾值電壓降低的方式，調整第1記憶體單元區域1A以及第2記憶體單元區域1B的通道區域 的雜質濃度。這是為了提高形成於第1記憶體單元區域1A的記憶體單元的改寫速度，並提高形成於第2記憶體單元區域1B的記憶體單元的改寫耐性(保持特性)。
接著，與用圖1所說明之步驟同樣，在第1記憶體單元區域1A以及第2記憶體單元區域1B各自的半導體基板SB上依序形成絶緣膜IF1以及矽膜PS1。矽膜PS1具有膜厚a。
接下來，如圖20所示的，與用圖2所說明的步驟同樣，用微影技術實行第1乾蝕刻(異向性蝕刻)，以將第1記憶體單元區域1A的矽膜PS1的一部分除去。之後，如圖21所示的，與用圖3所說明的步驟同樣，改變蝕刻條件，實行第2乾蝕刻，以將第1記憶體單元區域1A的矽膜PS1的整個膜層除去，藉此形成由矽膜PS1所構成的控制閘極電極CG1。像這樣在加工途中變更蝕刻條件之目的，在於：令用來形成控制閘極電極CG1的蝕刻在適當時序結束，以及令控制閘極電極CG1的側面的下部形成往横方向擴張的裙襬形狀。
亦即，如圖20所示的，在矽膜PS1的頂面上形成由光阻膜PR2所構成的光阻圖案。該光阻圖案，係覆蓋第2記憶體單元區域1B的矽膜PS1的頂面的全部以及第1記憶體單元區域1A的矽膜PS1的頂面的一部分並露出其他區域的矽膜PS1的頂面的圖案。
接著，將光阻膜PR2當作遮罩(蝕刻遮罩)使用，實行第1乾蝕刻，以令並未被光阻膜PR2所覆蓋之區域的矽膜PS1的頂面，後退距離b1。以第1乾蝕刻步驟 挖蝕矽膜PS1的距離b1，依照圖11所示的表格決定之。藉由實行第1乾蝕刻，並未被光阻膜PR2所覆蓋之區域的矽膜PS1，以具有距離c之膜厚的狀態殘留下來。在此，為了於第1記憶體單元區域1A，形成具有「寫入速度較慢、消去速度較快、保持特性較差」之特性的記憶體單元，參照圖11所示之蝕刻時間設定表，因應膜厚a，決定第1乾蝕刻的蝕刻時間的長度。
接著，如圖21所示的，將光阻膜PR2當作遮罩使用，實行第2乾蝕刻，以將並未被光阻膜PR2所覆蓋的矽膜PS1除去，藉此令絶緣膜IF1露出，並形成由矽膜PS1所構成的控制閘極電極CG1。控制閘極電極CG1的側面的下部，形成越靠近半導體基板SB越往横方向擴張的裙襬形狀。控制閘極電極CG1的底面的裙襬長度，以距離d1表示之。
利用第2乾蝕刻將矽膜PS1除去的膜厚量，亦即蝕刻量，以距離c1表示之。膜厚a、距離b1以及c1均係在相對於半導體基板SB的主面垂直的方向(垂直方向)上的距離，該等距離的關係以a=b1+c1表示之。
接下來，如圖22所示的，在將光阻膜PR2除去之後，實行與用圖13所說明之步驟同樣的步驟。亦即，以光阻膜PR3作為遮罩，實行第3乾蝕刻，藉此，令從光阻膜PR3露出之矽膜PS1的頂面，後退距離b2。在該第3乾蝕刻中，與該實施態樣2同樣，依照圖11所示之蝕刻時間設定表適當決定蝕刻時間的長度。在此所形成之光阻膜PR3，係覆蓋第1記憶體單元區域1A的半導體基板SB的主面的全部，並覆蓋第2記憶體單元區域1B的一部分的矽膜PS1的頂面的光阻圖案。
在此，為了於第2記憶體單元區域1B，形成具有「寫入速度較快、消去速度較慢、保持特性良好」之特性的記憶體單元，參照圖11所示之蝕刻時間設定表，因應膜厚a，決定第3乾蝕刻的蝕刻時間的長度。
接下來，如圖23所示的，與用圖14所說明之步驟同樣，將光阻膜PR3當作遮罩使用，實行第4乾蝕刻，以將並未被光阻膜PR3所覆蓋之矽膜PS1除去，藉此令絶緣膜IF1露出，並形成由矽膜PS1所構成之控制閘極電極CG2。第4乾蝕刻，係以具有比第2乾蝕刻更接近等向性蝕刻之性質的條件實行的蝕刻，故控制閘極電極CG2的側面的下部，形成越靠近半導體基板SB横方向的寬度越窄的逆推拔形狀。
控制閘極電極CG2的底面的後退寬度，以距離d2表示之。距離(後退寬度、後退量)d2，係指在閘極長度方向上，控制閘極電極CG2的底面的端部比控制閘極電極CG2的頂面的端部更往控制閘極電極CG2的中央側後退的距離。
利用第4乾蝕刻將矽膜PS1除去的膜厚量，亦即蝕刻量，以距離c2表示之。膜厚a、距離b2以及c2均係在垂直方向上的距離，該等距離的關係以a=b2+c2表示之。
接下來，如圖24所示的，在將光阻膜PR3除去之後，實行與用圖4所說明之步驟同樣的步驟，以形成由第1記憶體單元區域1A的絶緣膜IF1所構成的閘極絶 緣膜GI1，以及由第2記憶體單元區域1B的絶緣膜IF1所構成的閘極絶緣膜GI2，之後，在半導體基板SB的主面上，依序形成ONO膜ON以及矽膜PS2。
接下來，如圖25所示的，實行與用圖5以及圖6所說明之步驟同樣的步驟。藉此，於控制閘極電極CG1的一側側面的旁邊，隔著ONO膜ON，形成由矽膜PS2所構成之側壁狀的記憶體閘極電極MG1，並於控制閘極電極CG2的一側側面的旁邊，隔著ONO膜ON，形成由矽膜PS2所構成之側壁狀的記憶體閘極電極MG2。與具有裙襬形狀之控制閘極電極CG1相鄰的記憶體閘極電極MG1的閘極長度L1，比與具有逆推拔形狀之控制閘極電極CG2相鄰的記憶體閘極電極MG2的閘極長度L2更小。
接下來，如圖26所示的，實行與用圖7所說明之步驟同樣的步驟，以於第1記憶體單元區域1A形成一對延伸區域E1，並於第2記憶體單元區域1B形成一對延伸區域E2。
接著，實行與用圖8所說明之步驟同樣的步驟，以於第1記憶體單元區域1A，形成覆蓋包含閘極絶緣膜GI1、控制閘極電極CG1、ONO膜ON以及記憶體閘極電極MG1在內的圖案的兩側側面的絶緣膜，亦即側壁SW。另外，於第2記憶體單元區域1B，形成覆蓋包含閘極絶緣膜GI2、控制閘極電極CG2、ONO膜ON以及記憶體閘極電極MG2在內的圖案的兩側側面的絶緣膜，亦即側壁SW。之後，於第1記憶體單元區域1A形成一對擴散區域D1，並於第2記憶體單元區域1B形成一對擴散區域D2。
延伸區域E1以及擴散區域D1構成第1記憶體單元區域1A的源極、汲極區域，延伸區域E2以及擴散區域D2構成第2記憶體單元區域1B的源極、汲極區域。延伸區域E1、E2，亦可用彼此相異的條件形成。另外，擴散區域D1、D2，亦可用彼此相異的條件形成。之後，實行活性化退火處理。藉此，形成控制電晶體以及記憶體電晶體，還有，由該等電晶體所構成的記憶體單元MC1、MC2。
亦即，控制閘極電極CG1與其旁邊的一對源極、汲極區域，構成控制電晶體。另外，記憶體閘極電極MG1與其旁邊的一對源極、汲極區域，構成記憶體電晶體。同樣地，控制閘極電極CG2與其旁邊的一對源極、汲極區域，構成控制電晶體。另外，記憶體閘極電極MG2與其旁邊的一對源極、汲極區域，構成記憶體電晶體。第1記憶體單元區域1A的控制電晶體以及記憶體電晶體，構成分離閘極型的MONOS記憶體的記憶體單元MC1，第2記憶體單元區域1B的控制電晶體以及記憶體電晶體，構成分離閘極型的MONOS記憶體的記憶體單元MC2。
接下來，如圖27所示的，實行與用圖9以及圖10所說明之步驟同樣的步驟。藉此，形成矽化物層S1、層間絶緣膜IL、接觸栓塞CP以及配線M1。之後，依序形成第2配線層以及第3配線層等，以形成堆疊配線層，之後，利用切割步驟令半導體晶圓單片化，製得複數片半導體晶片。以上述的方式，製造出本實施態樣的半導體裝置。
在本實施態樣之半導體裝置的製造方法中，分別於第1記憶體單元區域1A以及第2記憶體單元區域1B形成了不同剖面形狀的控制閘極電極CG1、CG2。因此，可將具備擁有閘極長度L1之記憶體閘極電極MG1的記憶體單元MC1，以及具備擁有比閘極長度L1更大之閘極長度L2的記憶體閘極電極MG2的記憶體單元MC2，混合搭載於同一半導體晶片。在此，如用圖20~圖23所說明的，為了形成控制閘極電極CG1所實行之乾蝕刻步驟，以及為了形成控制閘極電極CG2所實行之乾蝕刻步驟，以形成具有彼此相異之特性的記憶體為目的，依照圖11所示之蝕刻時間設定表實行加工。
藉此，便可分製出具有裙襬形狀的控制閘極電極CG1，以及具有逆推拔形狀的控制閘極電極CG2。因此，藉由以與該等控制閘極電極CG1、CG2各自的側面相鄰的方式自我對準地形成側壁形狀的記憶體閘極電極MG1、MG2，便可將形成於第1記憶體單元區域1A的記憶體閘極電極MG1的閘極長度L1，以及形成於第2記憶體單元區域1B的記憶體閘極電極MG2的閘極長度L2控制成各別的大小。
因此，藉由使用本實施態樣之半導體裝置的製造方法，便可在同一半導體晶片上，形成不同種類的特性彼此相異的記憶體單元。因此，當欲製造被要求之性能彼此相異的記憶體時，便無須各別地準備搭載了具有既定特性之記憶體的半導體晶片，以及搭載了具有其他特性之記憶體的半導體晶片。因此，可實現半導體裝置趨向細微化之目的。另外，可提高半導體裝置的布局的自由度。另外，可降低半導體裝置的製造成本。
另外，在此，距離b1、b2各自的值可彼此相同，亦可彼此相異，距離c1、c2各自的值可彼此相同，亦可彼此相異。
<變化實施例1>
於圖28，顯示出本實施態樣之變化實施例1的半導體裝置的剖面圖。在圖28中，與圖18同樣，將第1記憶體單元區域1A以及第2記憶體單元區域1B並排顯示之。
圖28所示之構造，除了控制閘極電極CG2具有裙襬形狀，因此記憶體閘極電極MG2的閘極長度L2縮小此點以外，與用圖18所說明的構造相同。然而，距離b1、b2各自的值彼此相異，距離c1、c2各自的值彼此相異。
本變化實施例之第1記憶體單元區域1A的記憶體單元MC1，可利用與用圖19~圖27所說明之記憶體單元MC1同樣的製造方法形成。相對於此，第2記憶體單元區域1B的記憶體單元MC2，可利用與用圖19~圖27所說明之記憶體單元MC1同樣的製造方法形成。因此，控制閘極電極CG1、CG2均具有裙襬形狀。然而，控制閘極電極CG2的第3部分的垂直方向(高度方向)的距離b2，比控制閘極電極CG1的第1部分的垂直方向(高度方向)的距離b1更大。因此，控制閘極電極CG2的第4部分的垂直方向(高度方向)的距離c2，比控制閘極電極CG1的第2部分的垂直方向(高度方向)的距離c1更小。
因此，相較於控制閘極電極CG1的裙襬長度d1，控制閘極電極CG2的裙襬長度d2更小。該等構造，可藉由在實行用來形成控制閘極電極CG2的第3乾蝕刻時，以「相較於形成在第1記憶體單元區域1A的記憶體單元MC1的期望特性，將具有例如寫入速度更快之特性的記憶體單元MC2形成於第2記憶體單元區域1B」為前提，依照圖11的蝕刻時間設定表設定蝕刻時間而實現之。
亦即，即使在「在同一半導體基板SB上，形成具備擁有裙襬形狀之控制閘極電極CG1的記憶體單元MC1，以及具備擁有裙襬形狀之控制閘極電極CG2的記憶體單元MC2」的情況下，亦可藉由將第1乾蝕刻的蝕刻時間以及第3乾蝕刻的蝕刻時間設定為不同的長度，而令記憶體單元MC1、MC2的性能形成差異。
亦即，若以比為了形成控制閘極電極CG2的第3部分所實行之第3乾蝕刻更短的時間，實行為了形成控制閘極電極CG1的第1部分所實行之第1乾蝕刻，則距離b1便會比距離b2更小。其結果，為了形成控制閘極電極CG1的第2部分所實行之第2乾蝕刻，便會比為了形成控制閘極電極CG2的第4部分所實行之第4乾蝕刻實行更長的時間，故距離c1會比距離c2更大。因此，可令裙襬長度d1比裙襬長度d2更大，藉此，便可令記憶體閘極電極MG1的閘極長度L1，比記憶體閘極電極MG2的閘極長度L2更小。
藉由實現該等構造，便可形成相較於圖18所示之構造彼此性能之差異縮小的記憶體單元MC1、MC2。
<變化實施例2>
於圖29，顯示出本實施態樣之變化實施例2的半導體裝置的剖面圖。在圖29中，與圖18同樣，將第1記憶體單元區域1A以及第2記憶體單元區域1B並排顯示之。
圖29所示之構造，除了「控制閘極電極CG1不具有裙襬形狀，而具有垂直的側面，因此記憶體閘極電極MG1的閘極長度L1擴大」此點以外，與用圖18所說明的構造相同。其中，距離b1、b2各自的值彼此相異，距離c1為0或接近0的值。
本變化實施例之第2記憶體單元區域1B的記憶體單元MC2，可利用與用圖19~圖27所說明之記憶體單元MC2同樣的製造方法形成。相對於此，第1記憶體單元區域1A的控制閘極電極CG1，係利用第1乾蝕刻將矽膜PS1(參照圖19)的幾乎全部的膜厚除去以形成之，因此，具有長方形的剖面形狀。
像這樣，亦可形成不具有裙襬形狀也不具有逆推拔形狀而係具有垂直側面的控制閘極電極CG1，作為構成記憶體單元MC1的電極。在本變化實施例中，亦可令記憶體閘極電極MG1的閘極長度L1與記憶體閘極電極MG2的閘極長度L2形成差異，故可獲得與用圖18所說明之半導體裝置同樣的功效。
<變化實施例3>
於圖30，顯示出本實施態樣之變化實施例3的半導體裝置的剖面圖。在圖30中，與圖18同樣，將第1記憶體單元區域1A以及第2記憶體單元區域1B並排顯示之。
圖30所示之構造，除了「控制閘極電極CG2不具有裙襬形狀，而係具有垂直的側面，因此記憶體閘極電極MG2的閘極長度L2縮小」此點以外，與用圖18所說明的構造相同。其中，距離b1、b2各自的值彼此相異，距離c2為0或接近0的值。
與該變化實施例2不同，亦可像本變化實施例這樣，混合搭載具備擁有裙襬形狀之控制閘極電極CG1的記憶體單元MC1，以及具備擁有沿著垂直方向之側面的控制閘極電極CG2的記憶體單元MC2。在該情況下，亦可令記憶體閘極電極MG1的閘極長度L1與記憶體閘極電極MG2的閘極長度L2形成差異，故可獲得與用圖18所說明之半導體裝置同樣的功效。
<變化實施例4>
於圖31，顯示出本實施態樣之變化實施例4的半導體裝置的剖面圖。在圖31中，與圖18同樣，將第1記憶體單元區域1A以及第2記憶體單元區域1B並排顯示之。
與圖28所示之該變化實施例1的半導體裝置不同，如圖31所示的，亦可分別於第1記憶體單元區域1A以及第2記憶體單元區域1B，將所形成之控制閘極電極 CG1、CG2均形成為逆推拔形狀。在此，令第1記憶體單元區域1A的距離b1比第2記憶體單元區域1B的距離b2更大。亦即，令為了形成控制閘極電極CG1的第1部分所實行之第1乾蝕刻，比為了形成控制閘極電極CG2的第3部分所實行之第3乾蝕刻，實行更長的時間。因此，距離b1比距離b2更大。
其結果，實行為了形成控制閘極電極CG1的第2部分所實行之第2乾蝕刻的時間，比實行為了形成控制閘極電極CG2的第4部分所實行之第4乾蝕刻的時間更短，故距離c1比距離c2更小。因此，後退寬度d1比後退寬度d2更小，故可令記憶體閘極電極MG1的閘極長度L1，比記憶體閘極電極MG2的閘極長度L2更小。
藉由實現該等構造，便可形成相較於圖18所示之構造彼此性能之差異縮小的記憶體單元MC1、MC2。
以上，係根據實施態樣具體說明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
b、c、d‧‧‧距離
CG‧‧‧控制閘極電極
GI1‧‧‧閘極絶緣膜
L1‧‧‧閘極長度
MG‧‧‧記憶體閘極電極
N1‧‧‧氮化矽膜
ON‧‧‧ONO膜
OX1‧‧‧氧化矽膜
OX2‧‧‧氧化矽膜
SB‧‧‧半導體基板

Claims (10)

  1. 一種半導體裝置的製造方法，其特徵為包含：(a)準備第1半導體基板的步驟；(b)在該第1半導體基板的主面上隔著第1絶緣膜形成具有第1膜厚的第1導電膜的步驟；(c)實行第1乾蝕刻，以令該第1導電膜的一部分的頂面後退到該第1導電膜的中間深度的步驟；(d)在該(c)步驟之後，用與該第1乾蝕刻不同的條件實行第2乾蝕刻，以將該第1導電膜的該一部分除去，藉此令該第1絶緣膜露出，以形成由該第1導電膜所構成之第1控制閘極電極的步驟；(e)以覆蓋該第1控制閘極電極的方式，在該第1半導體基板上，形成內部包含電荷保持部的第2絶緣膜的步驟；(f)以覆蓋該第1控制閘極電極以及該第2絶緣膜的方式形成第2導電膜的步驟；(g)對該第2導電膜實行第3乾蝕刻，以令該第1半導體基板的該主面的一部分從該第2導電膜露出，藉此令由該第2導電膜所構成之第1記憶體閘極電極在該第1控制閘極電極的旁邊形成為側壁狀的步驟；(h)於該第1半導體基板的該主面形成第1源極、汲極區域的步驟；(a1)準備第2半導體基板的步驟；(b1)在該第2半導體基板的主面上隔著第3絶緣膜形成具有第2膜厚的第3導電膜的步驟； (c1)實行第4乾蝕刻，以令該第3導電膜的一部分的頂面後退到該第3導電膜的中間深度的步驟；(d1)在該(c1)步驟之後，用與該第4乾蝕刻不同的條件實行第5乾蝕刻，以將該第3導電膜的該一部分除去，藉此令該第3絶緣膜露出，以形成由該第3導電膜所構成之第2控制閘極電極的步驟；(e1)以覆蓋該第2控制閘極電極的方式，在該第2半導體基板上，形成內部包含電荷保持部的第4絶緣膜的步驟；(f1)以覆蓋該第2控制閘極電極以及該第4絶緣膜的方式形成第4導電膜的步驟；(g1)對該第4導電膜實行第6乾蝕刻，以令該第2半導體基板的該主面的一部分從該第4導電膜露出，藉此令由該第4導電膜所構成之第2記憶體閘極電極在該第2控制閘極電極的旁邊形成為側壁狀的步驟；以及(h1)於該第2半導體基板的該主面形成第2源極、汲極區域的步驟；該第1控制閘極電極、該第1記憶體閘極電極以及該第1源極、汲極區域，構成第1記憶體單元；在該(c)步驟中，依照蝕刻時間設定表，因應該第1膜厚以及該第1記憶體單元的期望特性，設定實行該第1乾蝕刻的時間長度；該第2控制閘極電極、該第2記憶體閘極電極以及該第2源極、汲極區域，構成第2記憶體單元；在該(c1)步驟中，依照該蝕刻時間設定表，因應該第2膜厚以及該第2記憶體單元的期望特性，設定實行該第4乾蝕刻的時間長度；該(f)步驟以及該(f1)步驟，係在將該第1半導體基板以及該第2半導體基板設置在成膜裝置內的狀態下，形成該第2導電膜以及該第4導電膜； 該第1控制閘極電極，係由第1部分以及該第1部分之下的第2部分所構成；該第2部分的側面，相對於該第1半導體基板的該主面具有推拔部，該第1控制閘極電極的在閘極長度方向上的該第2部分的寬度，越靠近該第1半導體基板的該主面越大；該第2控制閘極電極，係由第3部分以及該第3部分之下的第4部分所構成；該第4部分的側面，相對於該第2半導體基板的該主面具有逆推拔部，該第2控制閘極電極的在閘極長度方向上的該第4部分的寬度，越靠近該第2半導體基板的該主面越小。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，該第1絶緣膜係由氧化矽膜所構成，該第1乾蝕刻的相對於氧化矽的選擇比，比該第2乾蝕刻的相對於氧化矽的選擇比更低。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中，該第1部分的側面，係沿著相對於該第1半導體基板的該主面垂直的方向。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在該(c)步驟中，令該第1乾蝕刻實行比該第4乾蝕刻更長的時間。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在該(d1)步驟中，令該第5乾蝕刻實行比該第2乾蝕刻更長的時間。
  6. 一種半導體裝置的製造方法，其特徵為包含：(a)準備第1半導體基板的步驟，其中，準備具有第1區域以及第2區域的該第1半導體基板；(b)在該第1半導體基板的主面上隔著第1絶緣膜形成具有第1膜厚的第1導電膜的步驟，其中，於該第1區域以及該第2區域形成該第1絶緣膜以及該第1導電膜；(c)實行第1乾蝕刻，以令該第1導電膜的一部分的頂面後退到該第1導電膜的中間深度的步驟，其中，令該第1區域的該第1導電膜的該一部分的該頂面後退；(d)在該(c)步驟之後，用與該第1乾蝕刻不同的條件實行第2乾蝕刻，以將該第1導電膜的該一部分除去，藉此令該第1絶緣膜露出，以形成由該第1導電膜所構成之第1控制閘極電極的步驟，其中，於該第1區域形成該第1控制閘極電極；(c1)實行第4乾蝕刻，以令該第2區域的該第1導電膜的該一部分的該頂面後退到該第1導電膜的中間深度的步驟；(d1)在該(c1)步驟之後，實行第5乾蝕刻，以將該第2區域的該第1導電膜的該一部分除去，藉此令該第1絶緣膜露出，以形成由該第1導電膜所構成之第2控制閘極電極的步驟；(e)以覆蓋該第1控制閘極電極的方式，在該第1半導體基板上，形成內部包含電荷保持部的第2絶緣膜的步驟，其中，以覆蓋該第1控制閘極電極以及該第2控制閘極電極的方式，形成該第2絶緣膜；(f)以覆蓋該第1控制閘極電極以及該第2絶緣膜的方式形成第2導電膜的步驟，其中，以覆蓋該第1控制閘極電極、該第2控制閘極電極以及該第2絶緣膜的方式形成該第2導電膜； (g)對該第2導電膜實行第3乾蝕刻，以令該第1半導體基板的該主面的一部分從該第2導電膜露出，藉此令由該第2導電膜所構成之第1記憶體閘極電極在該第1控制閘極電極的旁邊形成為側壁狀的步驟，其中，實行該第3乾蝕刻，以形成該第1記憶體閘極電極，並令由該第2導電膜所構成之第2記憶體閘極電極在該第2控制閘極電極的旁邊形成為側壁狀；(h)於該第1半導體基板的該主面形成第1源極、汲極區域的步驟，其中，於該第1區域形成該第1源極、汲極區域；以及(h1)於該第2區域的該第1半導體基板的該主面形成第2源極、汲極區域的步驟；該第1控制閘極電極、該第1記憶體閘極電極以及該第1源極、汲極區域，構成第1記憶體單元；在該(c)步驟中，依照蝕刻時間設定表，因應該第1膜厚以及該第1記憶體單元的期望特性，設定實行該第1乾蝕刻的時間長度；該第2控制閘極電極、該第2記憶體閘極電極以及該第2源極、汲極區域，構成第2記憶體單元；在該(c1)步驟中，依照該蝕刻時間設定表，因應該第1膜厚以及該第2記憶體單元的期望特性，設定實行該第4乾蝕刻的時間長度；該第1記憶體閘極電極的第1閘極長度，比該第2記憶體閘極電極的第2閘極長度更小。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，其中，該第1記憶體單元以及該第2記憶體單元，混合搭載於半導體晶片。
  8. 一種半導體裝置，其特徵為包含：半導體基板，其具有第1區域以及第2區域；第1控制閘極電極，其隔著第1絶緣膜形成在該第1區域的該半導體基板上；側壁狀的第1記憶體閘極電極，其形成在該第1控制閘極電極的一側側面的旁邊；第2絶緣膜，其從該第1控制閘極電極與該第1記憶體閘極電極之間形成到該第1記憶體閘極電極與該半導體基板的主面之間，且內部包含電荷保持部；第1源極、汲極區域，其形成於該第1區域的該半導體基板的該主面；第2控制閘極電極，其隔著第3絶緣膜形成在該第2區域的該半導體基板上；側壁狀的第2記憶體閘極電極，其形成在該第2控制閘極電極的一側側面的旁邊；第4絶緣膜，其從該第2控制閘極電極與該第2記憶體閘極電極之間形成到該第2記憶體閘極電極與該半導體基板的該主面之間，且內部包含電荷保持部；以及第2源極、汲極區域，其形成於該第2區域的該半導體基板的該主面；該第1控制閘極電極、該第1記憶體閘極電極以及該第1源極、汲極區域，構成第1記憶體單元；該第2控制閘極電極、該第2記憶體閘極電極以及該第2源極、汲極區域，構成第2記憶體單元；該第1記憶體閘極電極的第1閘極長度，比該第2記憶體閘極電極的第2閘極長度更小；該第1控制閘極電極，係由第1部分以及該第1部分之下的第2部分所構成；該第2部分的側面，相對於該半導體基板的該主面具有推拔部，該第1控制閘極電極的在閘極長度方向上的該第2部分的寬度，越靠近該半導體基板的該主面越大； 該第2控制閘極電極，係由第3部分以及該第3部分之下的第4部分所構成；該第4部分的側面，相對於該半導體基板的該主面具有逆推拔部，該第2控制閘極電極的在閘極長度方向上的該第4部分的寬度，越靠近該半導體基板的該主面越小。
  9. 一種半導體裝置，其特徵為包含：半導體基板，其具有第1區域以及第2區域；第1控制閘極電極，其隔著第1絶緣膜形成在該第1區域的該半導體基板上；側壁狀的第1記憶體閘極電極，其形成在該第1控制閘極電極的一側側面的旁邊；第2絶緣膜，其從該第1控制閘極電極與該第1記憶體閘極電極之間形成到該第1記憶體閘極電極與該半導體基板的主面之間，且內部包含電荷保持部；第1源極、汲極區域，其形成於該第1區域的該半導體基板的該主面；第2控制閘極電極，其隔著第3絶緣膜形成在該第2區域的該半導體基板上；側壁狀的第2記憶體閘極電極，其形成在該第2控制閘極電極的一側側面的旁邊；第4絶緣膜，其從該第2控制閘極電極與該第2記憶體閘極電極之間形成到該第2記憶體閘極電極與該半導體基板的該主面之間，且內部包含電荷保持部；以及第2源極、汲極區域，其形成於該第2區域的該半導體基板的該主面；該第1控制閘極電極、該第1記憶體閘極電極以及該第1源極、汲極區域，構成第1記憶體單元；該第2控制閘極電極、該第2記憶體閘極電極以及該第2源極、汲極區域，構成第2記憶體單元； 該第1記憶體閘極電極的第1閘極長度，比該第2記憶體閘極電極的第2閘極長度更小；該第1控制閘極電極，係由第1部分以及該第1部分之下的第2部分所構成；該第2部分的側面，相對於該半導體基板的該主面具有推拔部，該第1控制閘極電極的在閘極長度方向上的該第2部分的寬度，越靠近該半導體基板的該主面越大；該第2控制閘極電極，係由第3部分以及該第3部分之下的第4部分所構成；該第4部分的側面，相對於該半導體基板的該主面具有推拔部，該第2控制閘極電極的在閘極長度方向上的該第4部分的寬度，越靠近該半導體基板的該主面越大；該第2部分的裙襬長度，比該第4部分的裙襬長度更大。
  10. 一種半導體裝置，其特徵為包含：半導體基板，其具有第1區域以及第2區域；第1控制閘極電極，其隔著第1絶緣膜形成在該第1區域的該半導體基板上；側壁狀的第1記憶體閘極電極，其形成在該第1控制閘極電極的一側側面的旁邊；第2絶緣膜，其從該第1控制閘極電極與該第1記憶體閘極電極之間形成到該第1記憶體閘極電極與該半導體基板的主面之間，且內部包含電荷保持部；第1源極、汲極區域，其形成於該第1區域的該半導體基板的該主面；第2控制閘極電極，其隔著第3絶緣膜形成在該第2區域的該半導體基板上；側壁狀的第2記憶體閘極電極，其形成在該第2控制閘極電極的一側側面的旁邊； 第4絶緣膜，其從該第2控制閘極電極與該第2記憶體閘極電極之間形成到該第2記憶體閘極電極與該半導體基板的該主面之間，且內部包含電荷保持部；以及第2源極、汲極區域，其形成於該第2區域的該半導體基板的該主面；該第1控制閘極電極、該第1記憶體閘極電極以及該第1源極、汲極區域，構成第1記憶體單元；該第2控制閘極電極、該第2記憶體閘極電極以及該第2源極、汲極區域，構成第2記憶體單元；該第1記憶體閘極電極的第1閘極長度，比該第2記憶體閘極電極的第2閘極長度更小；該第1控制閘極電極，係由第1部分以及該第1部分之下的第2部分所構成；該第2部分的側面，相對於該半導體基板的該主面具有逆推拔部，該第1控制閘極電極的在閘極長度方向上的該第2部分的寬度，越靠近該半導體基板的該主面越小；該第2控制閘極電極，係由第3部分以及該第3部分之下的第4部分所構成；該第4部分的側面，相對於該半導體基板的該主面具有逆推拔部，該第2控制閘極電極的在閘極長度方向上的該第4部分的寬度，越靠近該半導體基板的該主面越小；該第4部分的後退寬度，比該第2部分的後退寬度更大。
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