[go: up one dir, main page]

TW201701411A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201701411A
TW201701411A TW104124999A TW104124999A TW201701411A TW 201701411 A TW201701411 A TW 201701411A TW 104124999 A TW104124999 A TW 104124999A TW 104124999 A TW104124999 A TW 104124999A TW 201701411 A TW201701411 A TW 201701411A
Authority
TW
Taiwan
Prior art keywords
active region
semiconductor device
substrate
angle
sidewall
Prior art date
Application number
TW104124999A
Other languages
English (en)
Other versions
TWI600120B (zh
Inventor
吳鐵將
Original Assignee
華亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華亞科技股份有限公司 filed Critical 華亞科技股份有限公司
Publication of TW201701411A publication Critical patent/TW201701411A/zh
Application granted granted Critical
Publication of TWI600120B publication Critical patent/TWI600120B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H10P50/694—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明提供一種半導體裝置，包括基材、第一主動區、第二主動區以及閘極結構。第一主動區和第二主動區設於基材中。閘極結構包括底部、和第一主動區連接的第一側壁，以及和第二主動區連接的第二側壁。第一側壁和底部具有第一交點，從第一交點往基材延伸出第一水平線，而第一側壁和第一水平線具有第一夾角。第二側壁和底部具有第二交點，從第二交點往基材延伸出第二水平線，而第二側壁和第二水平線具有第二夾角。第一夾角異於第二夾角。本發明另提供一種製造半導體裝置的方法。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置，且特別是有關於一種記憶裝置。
動態隨機存取記憶體(DRAM)是很多電子產品中的基本元件。為了增加元件密度和改善DRAM的整體效能，工業製造商持續致力於縮減DRAM之電晶體的尺寸。然而，隨著電晶體尺寸的縮減，記憶裝置中字元線與字元線(WL to WL)間的干擾也愈見嚴重。因此可能因字元線與字元線間的干擾而導致記憶體單元的運作故障。
就此而言，仍需要改良半導體結構和記憶裝置的製造方法以解決存在於當前技術領域中的問題。
本發明的一態樣是提供一種半導體裝置，包括基材、第一主動區、第二主動區和閘極結構。第一主動區和第二主動區設於基材中。閘極結構設於基材中且介於第一主動區和第二主動區之間。
閘極結構包括底部、第一側壁和第二側壁。第一側壁和第一主動區連接，第一側壁和底部具有第一交點。從第一交點往基材延伸出第一水平線，第一側壁和第一水平線具有第一夾角。第二側壁和第二主動區連接，第二側壁和底部具有第二交點。從第二交點往基材延伸出第二水平線，第二側壁和第二水平線具有第二夾角。第一夾角異於第二夾角。
在本揭露的許多實施例中，第一夾角小於第二夾角。
在本揭露的許多實施例中，半導體裝置更包括閘極介電層，閘極介電層設於閘極結構和第一主動區之間，且閘極介電層也設於閘極結構和第二主動區之間。
在本揭露的許多實施例中，閘極結構包括第一部份以及第二部份，第二部份設於第一部份和第一主動區之間也設於第一部份和第二主動區之間的第二部份。
在本揭露的許多實施例中，第一主動區是源極，第二主動區是汲極。
在本揭露的許多實施例中，記憶單元包括第一主動區、閘極結構和第二主動區。
在本揭露的許多實施例中，半導體裝置更包括複數個隔離結構，而記憶單元設於相鄰的兩個隔離結構之間。
本發明的另一態樣是提供一種半導體裝置，包括基材以及雙閘極結構。雙閘極結構設於基材中且具有兩 個閘極堆疊。
每一閘極堆疊包括底部、第一側壁和第二側壁。第一側壁和底部具有第一交點。從第一交點往基材延伸出第一水平線，第一側壁和第一水平線具有第一夾角。閘極堆疊的第一側壁彼此面對。第二側壁和底部具有第二交點。從第二交點往基材延伸出第二水平線，第二側壁和第二水平線具有第二夾角。第一夾角小於第二夾角。
在本揭露的許多實施例中，第一夾角比第二夾角小0.5到10度。
在本揭露的許多實施例中，半導體裝置更包括第一主動區和第二主動區。第一主動區設於基材中且介於雙閘極結構的閘極堆疊之間。第二主動區設於基材中且每一閘極堆疊設於第一主動區和第二主動區之間。
在本揭露的許多實施例中，半導體裝置更包括閘極介電層，閘極介電層設於閘極堆疊中的一者和第一主動區之間，且閘極介電層也設於閘極堆疊中的一者和第二主動區之間。
在本揭露的許多實施例中，雙閘極結構的每一閘極堆疊包括第一部份以及設於第一部份和第一主動區之間也設於第一部份和第二主動區之間的第二部份。
在本揭露的許多實施例中，第一主動區是源極，第二主動區是汲極。
在本揭露的許多實施例中，記憶單元由第一主動區、雙閘極結構和第二主動區構成。
在本揭露的許多實施例中，半導體裝置更包括複數個隔離結構，記憶單元設於相鄰的兩個隔離結構之間。
本發明又一態樣是提供一種半導體裝置的製造方法。此方法包括以下步驟。在基材上形成罩幕，其包括以下步驟。在基材上形成第一蝕刻層。移除第一蝕刻層的一部分以形成曝露基材的一部分的開口。在開口中的第一蝕刻層的側壁上形成間隙壁材料。在開口中形成第二蝕刻層。移除間隙壁材料以在第一蝕刻層和第二蝕刻層之間形成複數個溝槽。
蝕刻第一蝕刻層和第二蝕刻層以在第一蝕刻層的頂表面和第二蝕刻層的頂表面之間形成高度差。蝕刻溝槽以在基材中形成凹陷閘極溝槽，其包括以下步驟。形成凹陷閘極溝槽的第一側壁，其連接第一蝕刻層，且第一側壁和閘極溝槽的底部形成第一交點。從第一交點往基材延伸出第一水平線，第一側壁和第一水平線具有第一夾角。形成凹陷閘極溝槽的第二側壁，其連接第第二蝕刻層，且第二側壁和底部形成第二交點。從第二交點往基材延伸出第二水平線，第二側壁和第二水平線具有第二夾角。第一夾角被形成為小於第二夾角。
在本揭露的許多實施例中，在第一蝕刻層的側壁上形成間隙壁材料包括形成覆蓋第一蝕刻層和基材的間隙壁材料層；以及蝕刻間隙壁材料層以遺留一部分的間隙壁材料在第一蝕刻層的側壁上。
在本揭露的許多實施例中，前述方法更包括以下步驟。在凹陷閘極溝槽中形成閘極結構。在基材中形成第一主動區，且第一主動區連接凹陷閘極溝槽的第一側壁。在基材中形成第二主動區，且第二主動區連接凹陷閘極溝槽的第二側壁。
在本揭露的許多實施例中，在凹陷閘極溝槽中形成閘極結構更包括形成第一部份；以及在第一部份和第一主動區之間且在第一部份和第二主動區之間形成第二部份。
在本揭露的許多實施例中，形成第一主動區是形成源極；形成第二主動區是形成汲極。
搭配以下說明和申請專利範圍將更能理解本揭露的前述和其他特徵、態樣以及優勢。
應該理解的是，以上的概述和以下的詳述是示例性的，其意在對所請發明提出進一步解釋。
100‧‧‧半導體裝置
110‧‧‧基材
120‧‧‧閘極結構
122‧‧‧底部
124‧‧‧第一側壁
126‧‧‧第二側壁
130‧‧‧源極區
140‧‧‧汲極區
150‧‧‧STI
200a‧‧‧半導體裝置
200b‧‧‧半導體裝置
210‧‧‧基材
220‧‧‧第一主動區
230‧‧‧第二主動區
240‧‧‧閘極結構
241‧‧‧閘極介電層
242‧‧‧底部
243‧‧‧第一部份
244‧‧‧第一側壁
245‧‧‧第二部份
246‧‧‧第二側壁
248‧‧‧介電層
250‧‧‧隔離結構
300‧‧‧半導體裝置
310‧‧‧基材
320‧‧‧雙閘極結構
322‧‧‧底部
323‧‧‧第一部份
324‧‧‧第一側壁
325‧‧‧第二部份
326‧‧‧第二側壁
328‧‧‧介電層
330‧‧‧第一主動區
340‧‧‧第二主動區
350‧‧‧隔離結構
400‧‧‧半導體裝置
410‧‧‧閘極介電層
420‧‧‧接觸
500‧‧‧半導體裝置
510‧‧‧基材
520‧‧‧罩幕
521‧‧‧第一蝕刻區
522‧‧‧第一蝕刻層
523‧‧‧開口
524‧‧‧第二蝕刻層
525‧‧‧側壁
526‧‧‧溝槽
528‧‧‧間隙壁材料
540‧‧‧凹陷閘極溝槽
542‧‧‧底部
544‧‧‧第一側壁
546‧‧‧第二側壁
610‧‧‧硬遮罩
H‧‧‧高度差
θ1‧‧‧第一夾角
θ2‧‧‧第二夾角
θ3‧‧‧第一夾角
θ4‧‧‧第二夾角
θ5‧‧‧第一夾角
θ6‧‧‧第二夾角
藉由閱讀以下對實施例的詳細說明並搭配圖式能對本揭露進行更好的理解：圖1是習知半導體裝置的剖面示意圖。
圖2A-2B是根據本揭露的許多實施例的半導體裝置的剖面示意圖。
圖3是根據本揭露的許多實施例的半導體裝置的剖面示意圖。
圖4是根據本揭露的許多實施例的半導體裝置的剖面示意圖。
圖5A-5C是根據本揭露的許多實施例的半導體裝置在不同製程階段的剖面示意圖。
圖6是根據本揭露的許多實施例的半導體裝置在不同製程階段的剖面示意圖。
圖7A-7D是根據本揭露的許多實施例的半導體裝置在不同製程階段的剖面示意圖。
以下詳述本發明的實施例，其具體例繪示於後附的圖式中。圖式和說明書中盡可能使用相同的元件符號指涉相同或相似的部份。
以下實施例配合圖式作詳細說明。為了進行清楚的說明，下文將解釋實施時的許多細節。然而，應該理解的是，這些實施時的細節不應用來限制本發明。也就是說，在本發明的部份實施例中，這些實施時的細節不是必要的。此外，為了簡化圖式，一些習知的結構和元件僅以示意圖簡略呈現。
圖1是習知半導體裝置100的剖面示意圖。在圖1中，習知半導體裝置100具有基材110、兩個閘極結構120、源極區130、兩個汲極區140以及兩個淺溝槽隔離(STI)150。閘極結構120、源極區130、汲極區140和STI 150設於基材110中，而閘極結構120、源極 區130、汲極區140設於兩個STI 150之間。源極區130設於兩個閘極結構120之間，且每一閘極結構120設於源極區130和一個汲極區140之間。
閘極結構120具有底部122、第一側壁124和第二側壁126。底部122和第一側壁124具有第一交點。第一交點往基材110延伸出第一水平線，第一側壁和第一水平線具有第一夾角(θ1)。底部122和第二側壁126具有第二交點。第二交點往基材110延伸出第二水平線，第二側壁和第二水平線具有第二夾角(θ2)。值得注意的是，第一夾角(θ1)等於第二夾角(θ2)。然而，隨著半導體裝置的尺寸縮減，半導體裝置中產生字元線(WL)對字元線之干擾。字元線對字元線(WL to WL)干擾從而導致半導體裝置的運作故障。因此，需要改良半導體結構和其製造方法以解決存在於當前技術領域中的問題。
參照圖2A，提供根據本揭露的許多實施例的半導體裝置200a。在圖2A中，半導體裝置200a包括基材210、第一主動區220、第二主動區230以及閘極結構240。第一主動區220和第二主動區230設於基材210中。閘極結構240設於基材210中且介於第一主動區220和第二主動區230之間。在本揭露的許多實施例中，第一主動區220是源極，而第二主動區230是汲極。
在本揭露的許多實施例中，記憶單元包括第一主動區220、閘極結構240以及第二主動區230。在本揭 露的許多實施例中，半導體裝置200a更包括複數個隔離結構250，而記憶單元設於相鄰的兩個隔離結構250之間。
閘極結構240包括底部242、第一側壁244和第二側壁246。第一側壁244和第一主動區220連接，第一側壁244和底部242具有第一交點。從第一交點往基材210延伸出第一水平線，第一側壁和第一水平線具有第一夾角(θ3)。第二側壁246和第二主動區230連接，第二側壁246和底部242具有第二交點。從第二交點往基材210延伸出第二水平線，第二側壁和第二水平線具有第二夾角(θ4)。第一夾角(θ3)異於第二夾角(θ4)。
在本揭露的許多實施例中，第一主動區220的深度大於第二主動區230的深度，因此介於第一主動區220和第二主動區230之間的閘極結構240的電場是不對稱的。在此狀況下，根據本揭露的閘極結構240被設計成不對稱的。換句話說，第一夾角(θ3)異於第二夾角(θ4)。在本揭露的許多實施例中，第一夾角(θ3)小於第二夾角(θ4)。
參照圖2B，提供半導體裝置200b。在圖2B中，更有閘極介電層241設於閘極結構240和第一主動區220之間，也設於閘極結構240和第二主動區230之間。在本揭露的一實施例中，閘極結構240包括第一部份243以及設於第一部份243和第一主動區220之間也設於第一部份243和第二主動區230之間的第二部份245。在本揭 露的其他實施例中，介電層248設於閘極結構240上。
圖3是根據本揭露的許多實施例的半導體裝置300的剖面示意圖。在圖3中，半導體裝置300包括基材310以及雙閘極結構320。雙閘極結構320設於基材310中且具有兩個閘極堆疊。
每一閘極堆疊包括底部322、第一側壁324和第二側壁326。閘極堆疊的第一側壁324彼此面對。第一側壁324和底部322具有第一交點。從第一交點往基材310延伸出第一水平線，第一側壁和第一水平線具有第一夾角(θ5)。第二側壁326和底部322具有第二交點。從第二交點往基材310延伸出第二水平線，第二側壁和第二水平線具有第二夾角(θ6)。第一夾角(θ5)小於第二夾角(θ6)。在本揭露的許多實施例中，第一夾角(θ5)比第二夾角(θ6)小0.5到10度。
與習知的半導體裝置100不同的是，雖然半導體裝置300的尺寸縮減了，兩個相鄰閘極堆疊的底部之間的距離是固定的，因此半導體裝置300中可以不產生字元線(WL)間干擾。因此，較小尺寸的半導體裝置300的效能可以顯著增加。
在圖3中，半導體裝置300更包括第一主動區330以及兩個第二主動區340。第一主動區330設於基材310中且介於雙閘極結構320的閘極堆疊之間。第二主動區340設於基材310中，且每一閘極堆疊設於第一主動區330和一個第二主動區340之間。在本揭露的許多實施 例中，第一主動區330是源極，第二主動區340是汲極。
在圖3中，記憶單元由第一主動區330、雙閘極結構320以及第二主動區340構成。在本揭露的許多實施例中，半導體裝置300更包括複數個隔離結構350，而記憶單元設於相鄰的兩個隔離結構350之間。
圖4是根據本揭露的許多實施例的半導體裝置400的剖面示意圖。在圖4中，半導體裝置400類似於半導體裝置300。與圖3中的半導體裝置300不同的是，半導體裝置400更包括閘極介電層410，設於閘極堆疊中的一者和第一主動區330之間，也設於閘極堆疊中的一者和相鄰的第二主動區340中的一者之間。此外，在圖4中，雙閘極結構320的每一閘極堆疊包括第一部份323以及設於第一部份323和第一主動區330之間也設於第一部份323和第二主動區340中的一者之間的第二部份325。在本揭露的一實施例中，介電層328設於雙閘極結構320的每一閘極堆疊上。在本揭露的其他實施例中，接觸420設於第一主動區330上且與其連接。
圖5A-5C是根據本揭露的許多實施例的半導體裝置500在不同製程階段的剖面示意圖。
在圖5A中，罩幕520形成在基材510上。罩幕520包括第一蝕刻層522、第二蝕刻層524以及複數個溝槽526。第一蝕刻層522和第二蝕刻層524被形成為共平面。溝槽526形成在第一蝕刻層522和第二蝕刻層524之間。在本揭露的一實施例中，第一蝕刻層522更包 括硬遮罩610，如圖6所示。在基材510上形成罩幕520的步驟包括如圖7A-7D所示的以下步驟。
參照圖7A，第一蝕刻層522形成在基材510上。在本揭露的多個實施例中，第一蝕刻層522是透過旋塗製程、CVD製程或PVD製程形成在基材510上，本發明的申請專利範圍不限於此。開口523形成在罩幕520的第一蝕刻區521，如圖7B所示。在本揭露的多個實施例中，開口523是透過光學微影製程形成在罩幕520的第一蝕刻區521，本發明的申請專利範圍不限於此。
在圖7C中，間隙壁材料528形成在第一蝕刻層522的側壁525上。在本揭露的多個實施例中，形成由間隙壁材料形成的間隙壁材料層(未繪示)以覆蓋第一蝕刻層522和基材510。在本揭露的多個實施例中，以乾蝕刻製程移除一部分的間隙壁材料層，遺留間隙壁材料528在第一蝕刻層522的側壁525上。
參照圖7D，第二蝕刻層524形成在罩幕520的第一蝕刻區521處的開口523中。在本揭露的多個實施例中，第二蝕刻層524是透過旋塗製程、CVD製程或PVD製程形成在開口523中，而本發明的申請專利範圍不限於此。移除間隙壁材料528以形成介於第一蝕刻層522和第二蝕刻層524之間的複數個溝槽526，如圖5A所示。
參照圖5B，蝕刻第一蝕刻層522和第二蝕刻層524以在第一蝕刻層522的頂表面和第二蝕刻層524的 頂表面之間形成高度差(H)。在本揭露的多個實施例中，第二蝕刻層524於乾蝕刻製程中的蝕刻速率高於第一蝕刻層522的蝕刻速率，因此第二蝕刻層524的移除量大於第一蝕刻層522的移除量。因此，在乾蝕刻製程開始之後，第一蝕刻層522的厚度大於第二蝕刻層524的厚度。
因為第一蝕刻層522的厚度大於第二蝕刻層524的厚度，乾蝕刻製程中的電漿可被第一蝕刻層522阻擋，但不會被第二蝕刻層524阻擋。因此，在乾蝕刻製程之後，將溝槽526形成基材510中的複數個傾斜的凹陷閘極溝槽540。
仔細來講，凹陷閘極溝槽540的第一側壁544被形成為和第二蝕刻層524連接，第一側壁544和凹陷閘極溝槽540的底部542形成第一交點。從第一交點往基材510延伸出第一水平線，第一側壁和第一水平線具有第一夾角(θ5)。類似地，凹陷閘極溝槽540的第二側壁546被形成為和第一蝕刻層522連接，第二側壁546和底部542形成第二交點。從第二交點往基材510延伸出第二水平線，第二側壁和第二水平線具有第二夾角(θ6)。第一夾角(θ5)被形成為小於第二夾角(θ6)。
在本揭露的許多實施例中，如圖3所示的閘極結構320被形成在凹陷閘極溝槽540中。在本揭露的許多實施例中，如圖3所示的第一主動區330形成在基材510中且和凹陷閘極溝槽540的第一側壁544連接。在本揭露的許多實施例中，形成第一主動區330是形成源極。在本 揭露的許多實施例中，如圖3所示的第二主動區340形成在基材510中且和凹陷閘極溝槽540的第二側壁546連接。在本揭露的許多實施例中，形成第二主動區340是形成汲極。
在本揭露的許多實施例中，在凹陷閘極溝槽540中形成如圖4所示的閘極結構320更包括形成如圖4所示的第一部份323；以及形成如圖4所示的第二部份325，其介於第一部份323和第一主動區330之間也介於第一部份323和第二主動區340之間。
雖然已經參照本發明的特定實施例描述了大量細節，其他實施例也是可能的。因此，申請專利範圍的精神和範疇不應限於本文所描述的實施例。
對於所屬技術領域中具有通常知識者而言，在不偏離本發明的範疇和精神的條件之下，仍可以輕易對本發明的結構作出許多修改和變化。有鑑於此，本發明應能涵蓋所有落於以下申請專利範圍的範疇之內的各種修改和變化。
200a‧‧‧半導體裝置
210‧‧‧基材
220‧‧‧第一主動區
230‧‧‧第二主動區
240‧‧‧閘極結構
242‧‧‧底部
244‧‧‧第一側壁
246‧‧‧第二側壁
250‧‧‧隔離結構
θ3‧‧‧第一夾角
θ4‧‧‧第二夾角

Claims (20)

  1. 一種半導體裝置，包括：一基材；一第一主動區和一第二主動區，設於該基材中；以及一閘極結構，設於該基材中且介於該第一主動區和該第二主動區之間，該閘極結構包括：一底部；一第一側壁，連接該第一主動區，該第一側壁和該底部具有一第一交點，從該第一交點往該基材延伸出一第一水平線，且該第一側壁和該第一水平線具有一第一夾角；以及一第二側壁，連接該第二主動區，該第二側壁和該底部具有一第二交點，從該第二交點往該基材延伸出一第二水平線，該第二側壁和該第二水平線具有一第二夾角，且其中該第一夾角異於該第二夾角。
  2. 如申請專利範圍第1項所述的半導體裝置，其中該第一夾角小於該第二夾角。
  3. 如申請專利範圍第1項所述的半導體裝置，更包括一閘極介電層，該閘極介電層係設於該閘極結構和該第一主動區之間，且該閘極介電層係設於該閘極結構和該第二主動區之間。
  4. 如申請專利範圍第1項所述的半導體裝置，其中該閘極結構包括：一第一部份；以及一第二部份，其中該第二部份設於該第一部份和該第一主動區之間，且該第二部份設於該第一部份和該第二主動區之間。
  5. 如申請專利範圍第1項所述的半導體裝置，其中該第一主動區是一源極，且該第二主動區是一汲極。
  6. 如申請專利範圍第1項所述的半導體裝置，更包括一記憶單元，且該記憶單元包括該第一主動區、該閘極結構以及該第二主動區。
  7. 如申請專利範圍第6項所述的半導體裝置，更包括複數個隔離結構，且該記憶單元設於該些隔離結構之相鄰二者之間。
  8. 一種半導體裝置，包括：一基材；以及一雙閘極結構，設於該基材中，該雙閘極結構具有兩個閘極堆疊，且該些閘極堆疊的每一者包括：一底部；一第一側壁，該第一側壁和該底部具有一第一交 點，從該第一交點往該基材延伸出一第一水平線，而該第一側壁和該第一水平線具有一第一夾角，該閘極堆疊的該些第一側壁彼此相對；以及一第二側壁，該第二側壁和該底部具有一第二交點，從該第二交點往該基材延伸出一第二水平線，而該第二側壁和該第二水平線具有一第二夾角，且其中該第一夾角小於該第二夾角。
  9. 如申請專利範圍第8項所述的半導體裝置，其中該第一夾角比該第二夾角小0.5到10度。
  10. 如申請專利範圍第8項所述的半導體裝置，更包括：一第一主動區，設於該基材中，且位於該雙閘極結構的該些閘極堆疊之間；以及一第二主動區，設於該基材中，且該些閘極堆疊中的每一者位於該第一主動區和該第二主動區之間。
  11. 如申請專利範圍第10項所述的半導體裝置，更包括一閘極介電層，該閘極介電層設於該閘極堆疊的一者和該第一主動區之間，且該閘極介電層設於該閘極堆疊的一者和該第二主動區之間。
  12. 如申請專利範圍第10項所述的半導體裝置，其中該雙閘極結構的該些閘極堆疊中的每一者包 括：一第一部份；以及一第二部份，該第二部份設於該第一部份和該第一主動區之間，且該第二部份設於該第一部份和該第二主動區之間。
  13. 如申請專利範圍第10項所述的半導體裝置，其中該第一主動區是一源極，且該第二主動區是一汲極。
  14. 如申請專利範圍第10項所述的半導體裝置，更包括一記憶單元，且該記憶單元是由該第一主動區、該雙閘極結構和該些第二主動區之二者所構成。
  15. 如申請專利範圍第14項所述的半導體裝置，更包括複數個隔離結構，且該記憶單元設於該些隔離結構之相鄰二者之間。
  16. 一種半導體裝置的製造方法，包括：在一基材上形成一第一蝕刻層；移除該第一蝕刻層的一部分以形成一開口，且該開口曝露出該基材的一部分；在該開口中的該第一蝕刻層的一側壁上形成間隙壁材料；在該開口中形成一第二蝕刻層； 移除該間隙壁材料，以形成複數個溝槽，且該些溝槽介於該第一蝕刻層和該第二蝕刻層之間；蝕刻該第一蝕刻層和該第二蝕刻層，以在該第一蝕刻層的一頂表面和該第二蝕刻層的一頂表面之間形成一高度差；以及蝕刻該些溝槽以在該基材中形成複數個凹陷閘極溝槽，其中該蝕刻該些溝槽之步驟包括：形成該凹陷閘極溝槽的一第一側壁，其中該第一側壁與該第一蝕刻層連接，該第一側壁和該凹陷閘極溝槽的一底部形成一第一交點，從該第一交點往該基材延伸出一第一水平線，且該第一側壁和該第一水平線具有一第一夾角；以及形成該凹陷閘極溝槽的一第二側壁，其與該第二蝕刻層連接，該第二側壁和該底部形成一第二交點，從該第二交點往該基材延伸出一第二水平線，且該第二側壁和該第二水平線具有一第二夾角，其中該第一夾角為小於該第二夾角。
  17. 如申請專利範圍第16項所述的半導體裝置的製造方法，其中在該第一蝕刻層的該側壁上形成該間隙壁材料的步驟包括：形成一間隙壁材料層，覆蓋該第一蝕刻層和該基材；以及蝕刻該間隙壁材料層，以留下一部分之該間隙壁材料層在該第一蝕刻層的該側壁上。
  18. 如申請專利範圍第16項所述的半導體裝置的製造方法，更包括：在該凹陷閘極溝槽中形成一閘極結構；在該基材中形成一第一主動區，且該第一主動區與該凹陷閘極溝槽的該第一側壁連接；以及在該基材中形成一第二主動區，且該第二主動區與該凹陷閘極溝槽的該第二側壁連接。
  19. 如申請專利範圍第18項所述的半導體裝置的製造方法，其中在該凹陷閘極溝槽中形成該閘極結構之步驟更包括：形成一第一部份；以及形成一第二部份，該第二部份介於該第一部份和該第一主動區之間，且該第二部份介於該第一部份和該第二主動區之間。
  20. 如申請專利範圍第18項所述的半導體裝置的製造方法，其中形成該第一主動區之步驟是形成一源極；且形成該第二主動區之步驟是形成一汲極。
TW104124999A 2015-06-21 2015-07-31 半導體裝置及其製造方法 TWI600120B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/745,464 US9768175B2 (en) 2015-06-21 2015-06-21 Semiconductor devices comprising gate structure sidewalls having different angles

Publications (2)

Publication Number Publication Date
TW201701411A true TW201701411A (zh) 2017-01-01
TWI600120B TWI600120B (zh) 2017-09-21

Family

ID=57588410

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104124999A TWI600120B (zh) 2015-06-21 2015-07-31 半導體裝置及其製造方法

Country Status (3)

Country Link
US (3) US9768175B2 (zh)
CN (2) CN106257649B (zh)
TW (1) TWI600120B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768175B2 (en) * 2015-06-21 2017-09-19 Micron Technology, Inc. Semiconductor devices comprising gate structure sidewalls having different angles
CN108807384B (zh) * 2017-05-04 2019-10-18 联华电子股份有限公司 半导体元件及其制作方法
CN110808211A (zh) * 2019-11-08 2020-02-18 中国电子科技集团公司第十三研究所 斜型栅结构氧化镓场效应晶体管及其制备方法
US12334345B2 (en) * 2021-05-27 2025-06-17 Fujian Jinhua Integrated Circuit Co., Ltd. Dynamic random access memory device with active regions of different profile roughness and method for forming the same
TWI796974B (zh) * 2022-03-22 2023-03-21 華邦電子股份有限公司 半導體結構及其形成方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605845B1 (en) * 1997-09-30 2003-08-12 Intel Corporation Asymmetric MOSFET using spacer gate technique
CN1267987C (zh) * 2003-06-12 2006-08-02 南亚科技股份有限公司 隔离具有部分垂直沟道存储单元的有源区的方法
TWI224837B (en) * 2003-07-10 2004-12-01 Advanced Semiconductor Eng Ball grid array package substrate and method for manufacturing the same
KR100549950B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
KR100549578B1 (ko) * 2004-05-25 2006-02-08 주식회사 하이닉스반도체 Ｍｏｓ 트랜지스터 제조 방법
DE102004063025B4 (de) * 2004-07-27 2010-07-29 Hynix Semiconductor Inc., Icheon Speicherbauelement und Verfahren zur Herstellung desselben
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR100654341B1 (ko) * 2004-12-08 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100636680B1 (ko) * 2005-06-29 2006-10-23 주식회사 하이닉스반도체 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법
KR100690911B1 (ko) * 2005-07-18 2007-03-09 삼성전자주식회사 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100771539B1 (ko) * 2005-12-29 2007-10-31 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
JP2007220734A (ja) * 2006-02-14 2007-08-30 Elpida Memory Inc 半導体装置及びその製造方法
US20080054386A1 (en) 2006-08-31 2008-03-06 Micron Technology, Inc. Recessed color filter array and method of forming the same
KR100842908B1 (ko) * 2006-09-30 2008-07-02 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법
KR100843711B1 (ko) * 2007-02-23 2008-07-04 삼성전자주식회사 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법
KR100970282B1 (ko) * 2007-11-19 2010-07-15 매그나칩 반도체 유한회사 트렌치 ｍｏｓｆｅｔ 및 그 제조방법
JP2009224520A (ja) * 2008-03-14 2009-10-01 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
TW200952126A (en) 2008-06-12 2009-12-16 Inotera Memories Inc Method for fabricating a semiconductor memory device
KR101057189B1 (ko) * 2008-11-12 2011-08-16 주식회사 하이닉스반도체 단채널 효과를 억제하는 트랜지스터 및 그 제조방법
US8072803B2 (en) * 2009-05-26 2011-12-06 Macronix International Co., Ltd. Memory device and methods for fabricating and operating the same
TWI409852B (zh) 2009-12-31 2013-09-21 華亞科技股份有限公司 利用自對準雙重圖案製作半導體元件微細結構的方法
US20120256255A1 (en) 2011-04-07 2012-10-11 Tieh-Chiang Wu Recessed trench gate structure and method of fabricating the same
US8178440B1 (en) 2011-05-23 2012-05-15 Nanya Technology Corp. Method for forming a recess array device structure in a semiconductor substrate
US8884340B2 (en) * 2011-05-25 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor devices including dual gate electrode structures and related methods
TWI447857B (zh) 2011-08-22 2014-08-01 Inotera Memories Inc 動態隨機存取記憶體的製作方法
TWI462275B (zh) 2011-11-14 2014-11-21 Inotera Memories Inc 記憶體結構
CN103715142A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 形成不同高度的多个鳍部的方法
WO2014115744A1 (ja) * 2013-01-23 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
KR101847630B1 (ko) * 2013-04-01 2018-05-24 삼성전자주식회사 반도체 소자 및 반도체 모듈
JP5649152B1 (ja) * 2013-04-30 2015-01-07 パナソニック株式会社 半導体装置及びその製造方法
US9768175B2 (en) * 2015-06-21 2017-09-19 Micron Technology, Inc. Semiconductor devices comprising gate structure sidewalls having different angles

Also Published As

Publication number Publication date
CN111341729A (zh) 2020-06-26
TWI600120B (zh) 2017-09-21
US10468416B2 (en) 2019-11-05
CN106257649B (zh) 2020-04-07
US20170373069A1 (en) 2017-12-28
US11024629B2 (en) 2021-06-01
CN111341729B (zh) 2023-10-20
US9768175B2 (en) 2017-09-19
US20190326298A1 (en) 2019-10-24
CN106257649A (zh) 2016-12-28
US20160372475A1 (en) 2016-12-22

Similar Documents

Publication Publication Date Title
KR101564052B1 (ko) 반도체 소자 및 그 제조 방법.
US11024629B2 (en) Semiconductor device comprising gate structure sidewalls having different angles
US8735956B2 (en) Semiconductor device and method for manufacturing the same
KR102420150B1 (ko) 반도체 소자의 제조 방법
TWI455197B (zh) 具有化學機械研磨假圖案之半導體裝置及製造其之方法
TWI572010B (zh) 具埋藏式字元線的半導體元件
US20140015027A1 (en) Semiconductor device having gate electrode embedded in gate trench
US20110092044A1 (en) Method for manufacturing capacitor lower electrodes of semiconductor memory
CN106158751A (zh) 动态随机存取存储装置的制造方法
US20110263089A1 (en) Method for fabricating semiconductor device
US9123576B2 (en) Semiconductor device and method for manufacturing the same
KR100526869B1 (ko) 반도체 메모리에서의 커패시터 하부 전극 형성방법
US7682897B2 (en) DRAM fabrication method using oxidation spacers on pillar dielectric sidewalls
TWI566334B (zh) 動態隨機存取記憶裝置之製造方法
US8525262B2 (en) Transistor with buried fins
US8846472B2 (en) Method for fabricating semiconductor device
WO2023015642A1 (zh) 半导体结构的制作方法及半导体结构
TWI833423B (zh) 半導體裝置及其製造方法
US20090298271A1 (en) Method for manufacturing a semiconductor device
KR101052877B1 (ko) 반도체 소자의 제조방법
TWI546900B (zh) 埋入式字元線及其隔離結構的製造方法
TW202347625A (zh) 記憶體元件及其形成方法
US20120217619A1 (en) Semiconductor device with triangle prism pillar and method for manufacturing the same