TWI572010B - 具埋藏式字元線的半導體元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title description 6
- 239000000758 substrate Substances 0.000 claims description 17
- 230000009977 dual effect Effects 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
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- Condensed Matter Physics & Semiconductors (AREA)
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Description
本發明係有關於一種高度集成的半導體元件，特別是一種具有埋藏式字元線的半導體記憶元件及其製作方法。
埋藏式記憶晶胞陣列電晶體(BCAT)已是周知技術，其中字元線(或閘極)係被埋藏在半導體基底中。
BCAT結構可使字元線的線距(或間距)微縮至約為0.5F，幫助縮小記憶胞面積，且與堆疊式閘極或凹陷式閘極相比，BCAT結構的埋藏式閘極能提供更大的有效通道長度。
然而，隨著記憶體朝高度集成及高密度發展，字元線的線距逐漸變小，造成字元線之間的耦合增加與不可忽視的閘極誘發汲極漏電流(GIDL)，已成為不可忽視的問題。
再者，隨著字元線切換頻率增加，相鄰字元線所連結的記憶胞資料可能因為字元線間的耦合效應而受損。此效應又稱為列鎚(row hammer)現象。上述之GIDL電流也會對記憶元件的更新性質產生不良影響。
此發明能夠解決這些先前技術的問題。
本發明的主要目的在提供一改良的半導體記憶元件，具有埋藏式字元線，可以減少GIDL電流，因而改善記憶元件的更新(refresh)性質。
根據本發明的一實施例，本發明提供一記憶元件，包含有一基底，其上設有複數個由淺溝渠絕緣區隔開的主動區域；複數條數位線，沿著一第一方向並排在該基底上；以及複數條埋藏式字元線，位於該基底中，設於沿著一第二方向排列的字元線溝渠內，該第二方向垂直於該第一方向，其中各該埋藏式字元線由複數個較厚部分和複數個較薄部分重複交替排列所構成。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
本發明可藉此一較佳實施例的圖示及詳細敘述，讓在此領域具一般通常技藝的人士明瞭以下的描述的諸多具體細節提供對此發明全面了解。然而對於此領域中的技術人員，在沒有這些特定細節下依然可實行此發明。再者，一些此領域中公知的系統配置和製程步驟並未在此詳述，因為這些應是此領域中的技術人員所熟知的。
同樣地，實施例的圖式為示意圖，並未照實際比例繪製，為了清楚呈現而放大一些尺寸。在此公開和描述的多個實施例中若具有共通或類似的某些特徵時，為了方便圖示及描述，類似的特徵通常會以相同的標號表示。
請參照第1圖至第3圖。第1圖是根據本發明一實施例所繪製的的記憶體陣列1俯視圖。第2圖是沿著第1圖線I-I’方向截取的示意性剖面圖。第3圖是沿著第1圖線II-II’方向截取的示意性剖面圖。如其中所示，記憶體陣列1的設計是以一有效面積6F2的動態隨機存取記憶體(DRAM)記憶胞(3Fx2F記憶胞)為主要架構。所述6F2 DRAM記憶胞為矩形結構，沿數位線方向(x-軸方向)為3F，沿字元線方向(y-軸方向)為2F，其中F是記憶體陣列中的線距的一半。
記憶體陣列1由複數個主動區域100(虛線標示)、埋藏式字元線12和數位線14組成。埋藏式字元線12與數位線14垂直。埋藏式字元線可以是由金屬，例如氮化鈦、鎢，或其組合所構成。各主動區域100具有一縱貫中心線100a，與參考x-軸或各數位線中心線14a有一角度θ，θ可在某個範圍。例如，在一實施例中，角度θ可為20-80度之間。主動區域100是在矽基底10上由淺溝槽絕緣16區隔開的矽部分。
根據本發明實施例，記憶體陣列1採用的是雙記憶胞排列組態，每一主動區域100均被兩條埋藏式字元線12穿過，而構成一雙位元主動區域。在兩條埋藏式字元線12之間的共用源極區域上，設有單一數位線接點101。所述雙記憶胞排列其中另包含兩個儲存接點102，分別位於各主動區域100兩端的汲極區域上，並與各自的電容110耦合。需了解的是圖中記憶陣列1的佈局僅為例示，本發明可應用於其他記憶佈局。
如第2圖所示，電容110可設於一介電層210之上，並且儲存接點102可設於介電層210之中。介電層210可填入字元線溝渠120中，蓋住埋藏式字元線12。一閘極介電層104可設置於埋藏式字元線和矽基底10之間。閘極介電層104均勻地形成在各字元線溝渠120的較低內部表面上。
根據本發明實施例，字元線溝渠120在矽基底10的主表面10a下具有相同深度。每一埋藏式字元線12與主動區域100交會的部分為一凹陷通道陣列電
晶體(recess channel array transistor，RCAT)元件的閘極，沿著每一埋藏式字元線12方向(參考y-軸方向)位在相鄰主動區域100之間的部分為通過閘。
根據本發明實施例，如2圖和第3圖所示，每一埋藏式字元線12由至少兩個較厚部分12a和較薄部分12b相繼連續排所組成。較厚部分12a的厚度比該較薄部分12b厚。複數個較厚部分和複數個較薄部分重複交替排列在字元線溝渠120內，如此構成各埋藏式字元線12。
較厚部分12a有一平坦頂面122，較薄部分12b有一平坦頂面124。根據本發明實施例，頂面122的水平位比頂面124高，且兩者均低於矽基底10的主表面10a。
如第3圖所示，每一由複數個較厚部分12a和複數個較薄部分12b連續重複所構成的埋藏式字元線12具有一城垛剖面輪廓。根據本發明實施例，較薄部分12b位於兩相鄰的主動區域100的末端之間。
藉由在兩相鄰的主動區域100的末端之間提供埋藏式字元線12的較薄區域12b，可避免埋藏式字元線12與相鄰的主動區域100的的汲極接面重疊，因而可減少閘極誘發汲極漏電(GIDL)電流且改善該記憶元件的更新特性。
本發明也提供具有埋藏式字元線的記憶元件的製作方法。第4圖到第8圖為沿著線I-I’方向的剖面圖，例示構成該具有埋藏式字元線的記憶元件的方法。其中仍沿用相同的標號代表相同或類似的區域，層或元件。
如第4圖所示，提供一基底10，例如半導體基底或矽基底。一硬遮罩堆疊層300設於基底10的主表面10a上。根據本發明實施例，硬遮罩堆疊層300可由氧化矽墊層310和氮化矽層312堆疊而成，但並不只限定於此。接著利用微影及蝕刻製程在基底10中形成複數條字元線溝渠120，自主表面10a以下的深度為d。需了解形成複數條數位線溝渠120的步驟可安排在形成主動區域100之後，因此每一主動區域100會被兩條埋藏式數位線12穿過，成為雙位元主動區域。
如第5圖所示，在基底10上沉積一閘極介電層104，共形的覆蓋在硬遮罩堆疊層300上和字元線溝渠120內表面，接著沉積一導電層320於閘極介電層104上，此時，導電層320與閘極介電層104共同填滿字元線溝渠120。根據本發明實施例，導電層320可為氮化鈦或鎢，但不僅限於此，其它金屬或導電材料亦可以使用。
如第6圖所示，在導電層320上形成一已圖案化的光阻層410，光阻層410包含複數個開口410a，暴露出導電層320的預定部分。開口410a可稱為區域凹陷閘(Local Recess Gate,LRG)開口，用來定義每一埋藏式字元線12的較薄部分。
根據本發明實施例，如第9圖所示，所述LRG開口可為交錯的接點圖案。在第9圖中，所述LRG開口暴露出兩主動區域100相鄰兩端之間的導電層320。根據另一實施例，如第10圖所示，所述LRG開口可為一線型圖案，與參考x-軸成一角度，例如呈45度，使位在兩主動區域100相鄰兩端之間的導電層320的預定暴露區域被顯露出來。
接著如第6圖所示，進行LRG乾蝕刻製程，將暴露出來的導電層320凹蝕出一凹槽，直到深度為h。預設深度h即決定了埋藏式字元線12較厚部分12a和較薄部分12b之間的高度差，例如預設深度h介於10~40nm之間。LRG乾蝕刻製程完成後，清除殘餘的圖案化光阻410。
如第7圖所示，接著進行乾蝕刻製程，全面性蝕刻導電層320，自動形成由至少兩個較厚部分12a和較薄部分12b交替連續排列所構成的埋藏式字元線12。較厚部分12a的厚度比較薄部分12b更厚。在字元線溝渠120裡，複數個較厚部分12a和複數個較薄部分12b重複交替排列，構成每一埋藏式字元線12。
較厚部分12a和較薄部12b都有平坦頂面，分別為122及124。根據此具體實施例所示，平坦頂面122的水平位比平坦頂面124高，根據本發明實施例，平坦頂面122及平坦頂面124都低於矽基底10的主表面10a。上述乾蝕刻製程完成
後，接著去除暴露出來的閘極介電層104。
如第8圖所示，在完成埋藏式字元線12之後，接著去除硬遮罩堆疊層300，然後在字元線溝渠120中沉積介電層210至填滿。此後，使用已知的製程步驟和技術，例如沉積、蝕刻和光微影，形成數位線，接觸點和電容。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧記憶陣列
100‧‧‧主動區域
100a‧‧‧主動區域縱貫線
10‧‧‧矽基底
10a‧‧‧主表面
16‧‧‧淺溝槽絕緣區域
120‧‧‧字元線溝渠
12‧‧‧埋藏式字元線
12a‧‧‧較厚部分
12b‧‧‧較薄部分
122‧‧‧較厚部分平坦頂面
124‧‧‧較薄部分平坦頂面
14‧‧‧數位線
14a‧‧‧數位線中心線
101‧‧‧數位線接點
102‧‧‧儲存接點
104‧‧‧閘極介電層
110‧‧‧電容
210‧‧‧介電層
300‧‧‧硬遮罩堆疊層
310‧‧‧氧化矽墊層
312‧‧‧氮化矽層
320‧‧‧導電層
410‧‧‧圖案化光阻層
410a‧‧‧區域凹陷閘
d‧‧‧字元線溝渠深度
h‧‧‧預設深度
第1圖是本發明一實施例俯視圖，例示出一記憶體陣列。 第2圖是沿第1圖線I-I’截取的示意性剖面圖。 第3圖是沿第1圖線II-II’截取的示意性剖面圖。 第4圖至第10圖例示製作本發明具埋藏性字元線記憶元件的方法，其中第9圖和第10圖例示兩種LRG (Local Recess Gate) 開口圖案的俯視圖。 須注意的是所有圖式以說明和製圖方便為目的，相對尺寸及比例都經過調整。相同的符號在不同的實施例中代表相對應或類似的特徵。
100‧‧‧主動區域
100a‧‧‧主動區域縱貫線
12‧‧‧埋藏式字元線
14‧‧‧數位線
101‧‧‧數位線接點
102‧‧‧儲存接點
110‧‧‧電容
410a‧‧‧區域凹陷閘
Claims (12)
- 一種記憶體元件，包含有：一基底，其上設有複數個由淺溝渠絕緣區隔開的主動區域；複數條數位線，沿著一第一方向並排在該基底上；以及複數條埋藏式字元線，位於該基底中，設於沿著一第二方向排列的字元線溝渠內，該第二方向垂直於該第一方向，其中每一條該埋藏式字元線由複數個較厚部分和複數個較薄部分重複交替排列所構成，其中每一條該埋藏式字元線具有一城垛狀剖面輪廓。
- 如申請專利範圍第1項所述的記憶體元件，其中每一該主動區域具有一縱貫中心線，該縱貫中心線與該第一方向有一角度θ。
- 如申請專利範圍第2項所述的記憶體元件，其中該角度θ介於20-80度之間。
- 如申請專利範圍第1項所述的記憶體元件，其中每一該主動區域均被兩條該埋藏式字元線貫穿，而構成一雙位元主動區域。
- 如申請專利範圍第4項所述的記憶體元件，其中在兩條該埋藏式字元線之間的一共用源極區域上，設有單一數位線接點。
- 如申請專利範圍第5項所述的記憶體元件，其中另包含兩個儲存接點，分別位於各該主動區域兩端的汲極區域上，並與各自的電容耦合。
- 如申請專利範圍第1項所述的記憶體元件，其中另包含一閘極介電層，位於各該埋藏式字元線和該基底之間。
- 如申請專利範圍第1項所述的記憶體元件，其中該字元線溝渠具有相同的深度。
- 如申請專利範圍第1項所述的記憶體元件，其中該較厚部分的厚度比該較薄部分厚。
- 如申請專利範圍第1項所述的記憶體元件，其中該較厚部分的一水平頂面比該較薄部分的一水平頂面高。
- 如申請專利範圍第1項所述的記憶體元件，其中各該較薄部分位於兩鄰的該主動區域的末端之間。
- 如申請專利範圍第1項所述的記憶體元件，其中該埋藏式字元線由氮化鈦、鎢，或其組合所構成。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/668,971 US20160284640A1 (en) | 2015-03-25 | 2015-03-25 | Semiconductor device having buried wordlines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201635490A TW201635490A (zh) | 2016-10-01 |
| TWI572010B true TWI572010B (zh) | 2017-02-21 |
Family
ID=56976399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104114989A TWI572010B (zh) | 2015-03-25 | 2015-05-12 | 具埋藏式字元線的半導體元件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20160284640A1 (zh) |
| KR (1) | KR101790075B1 (zh) |
| TW (1) | TWI572010B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102358460B1 (ko) | 2017-08-10 | 2022-02-07 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| CN109509751B (zh) * | 2017-09-14 | 2020-09-22 | 联华电子股份有限公司 | 具有字符线的半导体结构及其制作方法 |
| CN108172577A (zh) * | 2017-12-22 | 2018-06-15 | 睿力集成电路有限公司 | 存储器及其制备方法、半导体器件 |
| KR102596497B1 (ko) | 2018-11-16 | 2023-10-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102736068B1 (ko) | 2020-01-31 | 2024-12-02 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| KR102719096B1 (ko) | 2020-02-18 | 2024-10-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN113539971B (zh) | 2020-04-10 | 2022-12-02 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
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| KR101790075B1 (ko) | 2017-10-25 |
| KR20160115665A (ko) | 2016-10-06 |
| US20160284640A1 (en) | 2016-09-29 |
| TW201635490A (zh) | 2016-10-01 |
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