TWI409852B - 利用自對準雙重圖案製作半導體元件微細結構的方法 - Google Patents

Description

利用自對準雙重圖案製作半導體元件微細結構的方法

本發明係有關於先進半導體元件製造技術領域，特別是有關於一種利用自動對準雙重圖案(self-aligned double patterning)技術形成半導體元件微細結構的方法。

半導體工業的長期持續成長有賴於光學微影技術的精進，然而，隨著半導體技術推進到50奈米節點以下，半導體製程遭遇到的困難度也隨著增加許多。舉例來說，以目前主流的193奈米光學微影製程設備的解析能力，仍需要額外搭配浸潤式微影(immersion lithography)技術及/或雙重圖案(double patterning)技術，才能夠順利的製作出特徵尺寸50奈米以下的高密度半導體元件微細結構。

目前的雙重圖案技術多採用側壁子蝕刻方式進行，其步驟大致上包括：利用曝光、顯影步驟形成光阻圖案，然後，在該光阻圖案上沈積遮蔽材料，並蝕刻形成側壁子，接著，去除該光阻圖案，再利用該側壁子作為蝕刻遮罩，蝕刻出微細圖案，最後，移除該側壁子。但是，上述雙重圖案技術的缺點是利用側壁子作為蝕刻遮罩會產生圓角化問題，而且側壁子的蝕刻也可能造成特徵尺寸的改變。由此可知，先前技藝仍有許多不足與缺點需要被進一步的改良與改善。

本發明的主要目的在提供一種利用自動對準雙重圖案技術形成半導體元件微細結構的方法，藉此解決上述先前技藝的不足與缺點。

根據本發明之較佳實施例，本發明提供一種利用自對準雙重圖案製作半導體元件微細結構的方法，包含有：提供一元件層；於該元件層上形成一第一遮罩圖案；於該第一遮罩圖案上形成一第二遮罩圖案，且該第二遮罩圖案僅部分覆蓋住該第一遮罩圖案；利用該第一遮罩圖案與該第二遮罩圖案作為一蝕刻阻擋遮罩，選擇性的蝕刻該元件層，以形成一第一溝渠；選擇性的去除部分未被該第二遮罩圖案覆蓋住的該第一遮罩圖案，形成一中間過渡遮罩圖案；沈積一第三遮罩層，使其填滿該第一溝渠並覆蓋住該中間過渡遮罩圖案；研磨該第三遮罩層，直到曝露出該中間過渡遮罩圖案，並形成一第三遮罩圖案；選擇性的去除該中間過渡遮罩圖案，形成一開口；以及經由該開口蝕刻該元件層，形成一第二溝渠。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。

請參閱第1圖至第11圖，其為依據本發明一較佳實施例所繪示的利用自動對準雙重圖案技術製作半導體元件微細結構的方法的剖面示意圖。如第1圖所示，首先，在元件層(device layer)10上形成一第一遮罩層20，其中，元件層10可以是矽基材等半導體基底、多層堆疊結構，或者如二氧化矽等介電層。其中，多層堆疊結構可以是多晶矽-鎢-氮化矽堆疊結構，但不限於此。

根據本發明較佳實施例，前述的第一遮罩層20對於元件層10需具備高的蝕刻選擇比，舉例來說，若元件層10是二氧化矽，則第一遮罩層20可以是多晶矽。接著，在第一遮罩層20形成一光阻圖案30。根據本發明較佳實施例，舉例來說，光阻圖案30可以是複數條密集排列的直線圖案，且線寬(line width)與間隙(space)可以為1：1，但不限於此。

如第2圖所示，接著進行一蝕刻步驟，例如，非等向性乾蝕刻，利用光阻圖案30作為蝕刻阻擋遮罩，蝕刻未被光阻圖案30覆蓋的第一遮罩層20，直到曝露出部分的元件層10的表面，如此形成第一遮罩圖案20a。根據本發明較佳實施例，第一遮罩圖案20a同樣為複數條密集排列的直線圖案。隨後，將光阻圖案30去除。

如第3圖所示，接著於第一遮罩圖案20a上形成一第二遮罩層40，且使第二遮罩層40覆蓋第一遮罩圖案20a並填滿第二遮罩層40之間的間隙。其中，根據本發明較佳實施例，前述的第二遮罩層40需同時對於元件層10以及第一遮罩圖案20a具備高的蝕刻選擇比，舉例來說，若元件層10是二氧化矽，且第一遮罩圖案20a是多晶矽，則第二遮罩層40可以是碳層或非晶(amorphous)碳層。在其它實施例中，第二遮罩層40上可以另外再形成一抗反射層，例如，介電抗反射層(DARC)。前述之介電抗反射層可以是氮化矽等，但不限於此。

隨後，在第二遮罩層40形成一光阻圖案50。根據本發明較佳實施例，舉例來說，光阻圖案50可以是複數條密集排列的直線圖案，且線寬與間隙為1：1，只是橫向位移了一小段距離，例如，位移一半的線距(pitch)，使得光阻圖案50僅部分與第一遮罩圖案20a重疊。前述的線距是指線寬與間隙的和。

如第4圖所示，接著進行一蝕刻步驟，例如，非等向性乾蝕刻，利用光阻圖案50作為蝕刻阻擋遮罩，選擇性的僅僅蝕刻未被光阻圖案50覆蓋的第二遮罩層40，直到曝露出部分的元件層10的表面以及曝露出部分的第一遮罩圖案20a的表面，如此形成第二遮罩圖案40a。此時，在第二遮罩圖案40a的垂直側壁與第一遮罩圖案20a的垂直側壁之間構成一開口40b，舉例來說，其寬度約略為原來間隙的一半左右。

如第5圖所示，接著，進行一蝕刻製程，例如，非等向性乾蝕刻，利用第一遮罩圖案20a與第二遮罩圖案40a作為一蝕刻阻擋遮罩60，經由開口40b選擇性的僅僅蝕刻未被第一遮罩圖案20a與第二遮罩圖案40a覆蓋的元件層10，形成第一溝渠100。

如第6圖所示，在完成第一溝渠100的蝕刻之後，接著，再進行一蝕刻製程，例如，非等向性乾蝕刻，利用第二遮罩圖案40a作為一蝕刻阻擋遮罩，選擇性的僅僅蝕刻掉未被第二遮罩圖案40a覆蓋住的第一遮罩圖案20a，自動對準形成一中間過渡遮罩圖案20b。此步驟又可稱作為第一遮罩圖案20a的「修剪(trimming)」步驟，並且僅會選擇性的蝕刻第一遮罩圖案20a，而實質上不蝕刻第二遮罩圖案40a及元件層10。

如第7圖所示，接著，沈積一第三遮罩層140，使其覆蓋住中間過渡遮罩圖案20b，並且填滿第一溝渠100與中間過渡遮罩圖案20b之間的空隙。在沈積第三遮罩層140之前，可選擇去除或不去除第二遮罩圖案40a。第三遮罩層140可以是與第二遮罩圖案40a相同的材料所構成的，例如，碳層或非晶碳層，其沈積方法可採用電漿加強化學氣相沈積(PECVD)法，但不限於此。當然，在其它實施例中，第三遮罩層140也可以是由與第二遮罩圖案40a不相同的材料所構成的。重要的是，第三遮罩層140需同時對中間過渡遮罩圖案20b以及對元件層10具備高的蝕刻選擇比。

如第8圖所示，接下來，進行一化學機械研磨(chemical mechanical polishing,CMP)製程，研磨掉部分厚度的第三遮罩層140，直到曝露出中間過渡遮罩圖案20b的上表面，如此，自動對準形成第三遮罩圖案140a。

如第9圖所示，在完成化學機械研磨製程之後，隨後再進行一蝕刻製程，例如，非等向性乾蝕刻，利用第三遮罩圖案140a作為一蝕刻阻擋遮罩，選擇性的僅僅蝕刻掉中間過渡遮罩圖案20b，如此形成開口140b。

如第10圖所示，在蝕刻掉中間過渡遮罩圖案20b之後，接著再進行一蝕刻製程，例如，非等向性乾蝕刻，同樣利用第三遮罩圖案140a作為一蝕刻阻擋遮罩，經由開口140b蝕刻元件層10，如此，在元件層10中形成第二溝渠102。最後，如第11圖所示，去除第三遮罩圖案140a。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．元件層

20．．．第一遮罩層

20a．．．第一遮罩圖案

20b．．．中間過渡遮罩圖案

30．．．光阻圖案

40．．．第二遮罩層

40a．．．第二遮罩圖案

40b．．．開口

50．．．光阻圖案

60．．．蝕刻阻擋遮罩

100．．．第一溝渠

102．．．第二溝渠

140．．．第三遮罩層

140a．．．第三遮罩圖案

140b．．．開口

第1圖至第11圖為依據本發明較佳實施例所繪示的利用自動對準雙重圖案技術形成半導體元件微細結構的方法的剖面示意圖。

10．．．元件層

20a．．．第一遮罩圖案

40a．．．第二遮罩圖案

60．．．蝕刻阻擋遮罩

100．．．第一溝渠

Claims (15)

1. 一種利用自對準雙重圖案製作半導體元件微細結構的方法，包含有：提供一元件層；於該元件層上形成一第一遮罩圖案；於該第一遮罩圖案上形成一第二遮罩圖案，且該第二遮罩圖案僅部分覆蓋住該第一遮罩圖案；利用該第一遮罩圖案與該第二遮罩圖案作為一蝕刻阻擋遮罩，選擇性的蝕刻該元件層，以形成一第一溝渠；選擇性的去除部分未被該第二遮罩圖案覆蓋住的該第一遮罩圖案，形成一中間過渡遮罩圖案；沈積一遮罩材料層，使其填滿該第一溝渠並覆蓋住該中間過渡遮罩圖案；研磨該遮罩材料層，直到曝露出該中間過渡遮罩圖案，並形成一第三遮罩圖案；選擇性的去除該中間過渡遮罩圖案，形成一開口；以及經由該開口蝕刻該元件層，形成一第二溝渠。
2. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該元件層為一介電層。
3. 如申請專利範圍第2項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該介電層包含二氧化矽。
4. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該元件層為一半導體基底。
5. 如申請專利範圍第4項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該半導體基底為一矽基材。
6. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該元件層為一多層堆疊結構。
7. 如申請專利範圍第6項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該多層堆疊結構包含多晶矽-鎢-氮化矽堆疊結構。
8. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第一遮罩圖案包含多晶矽。
9. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第二遮罩圖案包含碳。
10. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第二遮罩圖案包含非晶碳層。
11. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該遮罩材料層與該第二遮罩圖案由相同的材料所構成。
12. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該遮罩材料層包含碳或非晶碳。
13. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第一遮罩圖案包含複數條密集排列的直線圖案。
14. 如申請專利範圍第13項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該複數條密集排列的直線圖案的線寬與間隙比為1：1。
15. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第二遮罩圖案上另有一抗反射層。