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TW201628159A - 靜電放電保護裝置與靜電放電保護系統 - Google Patents

靜電放電保護裝置與靜電放電保護系統 Download PDF

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TW201628159A
TW201628159A TW104117733A TW104117733A TW201628159A TW 201628159 A TW201628159 A TW 201628159A TW 104117733 A TW104117733 A TW 104117733A TW 104117733 A TW104117733 A TW 104117733A TW 201628159 A TW201628159 A TW 201628159A
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Abstract

一種位於一基板上之靜電放電保護裝置，包括第一井、第二井、第一多晶矽區域、第二多晶矽區域以及第一保護層。第一井具有一第一傳導類型並且位於基板。第二井具有一第二傳導類型，位於基板且相鄰第一井。第一多晶矽區域位於第一井，第二多晶矽區域位於第二井。第一保護層位於第一多晶矽區域以及第二多晶矽區域之間。第一保護層覆蓋第一井的一部分、第二井的一部分、第一多晶矽區域的一部分以及第二多晶矽區域的一部分。在第一多晶矽區域以及第二多晶矽區域之間的第一保護層所覆蓋的第一井的部分以及第二井的部分沒有摻雜區域。

Description

靜電放電保護裝置與靜電放電保護系統
本發明係關於一種靜電保護(ESD)裝置與系統。本發明特別係關於一種基於半導體控制整流(SCR)的ESD裝置，以更有效率的保護監控裝置。
對於積體電路(IC)產品而言，ESD破壞已成為主要的可靠度考量因素之一。各種裝置被用來作為ESD保護裝置，保護互補式金屬氧化物半導體(CMOS)積體電路免於受到破壞。第1A圖與第1B圖係關於前案之ESD保護系統100的示意圖。二極體110位於接墊102與接墊104之間，另一二極體110位於接墊102與接墊106之間。詳細而言，接墊102為輸入/輸出(I/O)接墊，接墊104為VDD電壓接墊，接墊106為VSS電壓接墊。類比收發器130位於兩個二極體110的旁邊以及接墊104與106之間。如第1A圖所示，ESD路徑SA係用以釋放ESD保護裝置100之ESD電流。
第1B圖係關於前案之另一ESD保護系統100的示意圖。如第1B圖所示，兩個SCR裝置120取代第1A圖之兩個二極體。第1B圖的兩個SCR裝置120具有和第1A圖之兩個二極體110相同的電容負載。然而，相較於第1A圖之ESD保護系統100， 第1B圖之ESD保護系統100具有另一個ESD路徑SB。因此，第1B圖之ESD保護系統100就釋放ESD電流而言，比第1A圖之ESD保護系統100具有更好的功效與能力。此外，第1A圖之ESD保護裝置100需要電源箝位器，但是第1B圖之ESD保護裝置100因為具有主動啟動的能力而不需要電源箝位器。
對於二極體110而言，由於N/P+接面為淺溝渠隔離 (STI)，電流流經接面的深層區域。於是，二極體110的STI導致ESD保護裝置100的緩慢的開啟速度。因此，提供了另一個閘控二極體200。第2圖係關於前案之閘控二極體200的示意圖。 如第2圖所示，摻雜區域220、222與224位於井210之中。詳細而言，井210為N型，摻雜區域220與224為N型，摻雜區域222為P型。此外，多晶矽區域230位於井210之上以及摻雜區域220與222之間。多晶矽區域232位於井210之上以及摻雜區域222與224之間。節點240、242與244分別位於摻雜區域220、222與224之上以偏壓閘控二極體200。多晶矽區域230連接節點240，多晶矽區域232連接節點244。舉例而言，節點242為陽極，節點244為陰極。因為多晶矽區域230與232連接偏壓節點至井210，閘控二極體200的電流流經表面區域而非深層區域，因而改善啟動速度。然而，摻雜區域222與多晶矽區域230或232之間的接面造成電容負載的增加。此外，閘控二極體200仍然需要電源箝位器。
因此，需要一種新的ESD裝置，提升啟動速度但是 不增加電容負載。此外，當使用監控裝置來監控ESD裝置的啟動速度時，經常會被ESD電流所破壞。於是，對於新型ESD裝 置的設計與製造而言，保護監控裝置也是另一個問題。
本發明之一實施例提供了一種位於一基板上之靜電放電保護裝置，包括第一井、第二井、第一多晶矽區域、第二多晶矽區域以及第一保護層。第一井具有一第一傳導類型並且位於基板。第二井具有一第二傳導類型，位於基板且相鄰第一井。第一多晶矽區域位於第一井，第一節點透過第一多晶矽區域連接第一井。第二多晶矽區域位於第二井，一第二節點透過第二多晶矽區域連接第二井。第一保護層位於第一多晶矽區域以及第二多晶矽區域之間。第一保護層覆蓋第一井的一部分、第二井的一部分、第一多晶矽區域的一部分以及第二多晶矽區域的一部分。在第一多晶矽區域以及第二多晶矽區域之間的第一保護層所覆蓋的第一井的部分以及第二井的部分沒有摻雜區域。
在本發明之另一實施例中，靜電放電保護裝置包括第一摻雜區域、第三節點、第二摻雜區域、第四節點、第三摻雜區域、第五節點、第四摻雜區域、第六節點、第二保護層以及第三保護層。第一摻雜區域具有第二摻雜類型並且位於第一井，其中第一摻雜區域並未相鄰第一多晶矽區域；第三節點連接第一摻雜區域；第二摻雜區域具有第一摻雜類型並且位於第二井，其中第二摻雜區域並未相鄰第二多晶矽區域；第四節點連接第二摻雜區域。第三摻雜區域具有第一摻雜類型並且位於第一井，其中第三摻雜區域並未相鄰第一摻雜區域；一第五節點連接第三摻雜區域；一第四摻雜區域具有第二摻雜類型並 且位於第二井，其中第四摻雜區域並未相鄰第二摻雜區域；第六節點連接第四摻雜區域。第二保護層位於第一摻雜區域以及第三摻雜區域之間，其中第二保護層覆蓋第一井的一部分、第一摻雜區域的一部分以及第三摻雜區域的一部分；以及第三保護層，位於第二摻雜區域以及第四摻雜區域之間，其中第三保護層覆蓋第二井的一部分、第二摻雜區域的一部分以及第四摻雜區域的一部分。
在本發明之另一實施例中，第三節點連接一IO接 墊，第五節點連接一第一電壓接墊、第四節點與第六節點連接一第二電壓接墊。在另一實施例中，第三節點與第五節點連接一第一電壓接墊，第四節點連接一IO接墊，第六節點連接一第二電壓接墊。在另一實施例中，第一井被第一保護層所覆蓋的部分相等於第二井被第一保護層所覆蓋的部分。在另一實施例中，第一井被第一保護層所覆蓋的部分大於或小於第二井被第一保護層所覆蓋的部分。
本發明之一實施例提供了一種位於一基板上之靜 電放電保護裝置，包括一第一MOS電晶體結構、一第二MOS電晶體結構、一第一多晶矽區域、一第二多晶矽區域、一第一保護層。第一MOS電晶體結構包括一第一井、一第二井、以及一第一摻雜區域。第一井具有一第一傳導類型並且位於基板；第二井具有一第二傳導類型並且位於基板，其中第二井相鄰第一井，第二傳導類型不同於第一傳導類型；以及一第一摻雜區域具有第二摻雜類型並且位於第一井。第二MOS電晶體結構包括第一井、第二井、以及一第二摻雜區域。第二摻雜區域具有第 一摻雜類型並且位於第二井。第一多晶矽區域位於第一井。第二多晶矽區域位於第二井。第一保護層位於第一多晶矽區域以及第二多晶矽區域之間。第一保護層覆蓋第一井的一部分、第二井的一部分、第一多晶矽區域的一部分以及第二多晶矽區域的一部分，並且在第一多晶矽區域以及第二多晶矽區域之間的第一保護層所覆蓋的第一井的部分以及第二井的部分沒有摻雜區域。
本發明之一實施例提供了一種靜電放電保護系統， 靜電放電保護系統包括一靜電放電保護裝置。靜電放電保護裝置耦接於一第一電壓接墊、一第二電壓接墊以及一IO接墊之間。 靜電放電保護裝置包括一基板、一第一井、一第二井、一第一多晶矽區域、一第二多晶矽區域、以及一第一保護層。第一井具有一第一傳導類型並且位於基板。第二井具有一第二傳導類型並且位於基板，其中第二井相鄰第一井，第二傳導類型不同於第一傳導類型。第一多晶矽區域位於第一井，其中一第一節點透過第一多晶矽區域連接第一井。第二多晶矽區域位於第二井，其中一第二節點透過第二多晶矽區域連接第二井。第一保護層位於第一多晶矽區域以及第二多晶矽區域之間，其中第一保護層覆蓋第一井的一部分、第二井的一部分、第一多晶矽區域的一部分以及第二多晶矽區域的一部分，並且在第一多晶矽區域以及第二多晶矽區域之間的第一保護層所覆蓋的第一井的部分以及第二井的部分沒有摻雜區域。
100、300‧‧‧ESD保護系統
102、104、106、302、304、306‧‧‧接墊
120‧‧‧SCR裝置
130‧‧‧收發器
200‧‧‧閘控二極體
210、410、412、610、612‧‧‧井
220、222、224、420、422、424、426、427、428、429、620、622、624、626‧‧‧摻雜區域
230、232、436、438、630、632、636、638‧‧‧多晶矽區域
240、242、244、440、442、444、446、448、640、642、644、646、648、650‧‧‧節點
310、310A、310B、310C、310D、310E、310F‧‧‧ESD保護裝置
330‧‧‧二極體
332‧‧‧電阻
334‧‧‧電容
336‧‧‧運算放大器
430、432、434、634‧‧‧保護層
SA、SB‧‧‧ESD路徑
第1A圖係關於前案之ESD保護系統的示意圖；第1B圖係關於前案之ESD保護系統的另一示意圖；第2圖係關於前案之閘控二極體的示意圖；第3圖係顯示根據本發明一實施例所述之ESD保護系統之示意圖；第4圖係顯示根據本發明一實施例所述之ESD保護裝置之示意圖；第5圖係顯示根據本發明一實施例所述之ESD保護裝置之另一示意圖；第6圖係顯示根據本發明一實施例所述之ESD保護裝置之示意圖；第7圖係顯示根據本發明一實施例所述之ESD保護裝置之I-V特性的示意圖；第8A圖係顯示根據本發明一實施例所述之ESD保護裝置之示意圖；第8B圖係顯示根據本發明一實施例所述之ESD保護裝置之另一示意圖；第8C圖係顯示根據本發明一實施例所述之ESD保護裝置之另一示意圖；第9圖係顯示根據本發明一實施例所述之ESD保護裝置之I-V特性的示意圖。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說 明如下。目的在於說明本發明之精神而非用以限定本發明之保護範圍，應理解下列實施例可經由軟體、硬體、韌體、或上述任意組合來實現。
第3圖係顯示根據本發明一實施例所述之ESD保護 系統300之示意圖。如第3圖所示，ESD保護系統300包括三個接墊(pad)302、304與306、ESD保護裝置310、二極體330、電阻332、電容334以及運算放大器336。詳細而言，接墊302為輸入/輸出(I/O)接墊，接墊304為VDD電壓接墊(第一電壓接墊)，接墊306為VSS電壓接墊(第二電壓接墊)。ESD保護裝置310與二極體330係位於接墊302與306之間並且相互平行。ESD保護裝置310更連接接墊304、節點PTR與節點NTR。運算放大器336係位於節點NTR與PTR之間。
第4圖係顯示根據本發明一實施例所述之ESD保護 裝置310A之示意圖。在一實施例中，摻雜區域420與422位於井410之中，摻雜區域424位於井410與412之中，摻雜區域426與428位於井412之中。井410與412位於一基板(未顯示)。舉例而言，井410為N型井，井412為P型井，摻雜區域420與426為N型，摻雜區域422、426與428為P型。節點440、442、444、446與448位於摻雜區域420、422、424、426與428之上。此外，保護層430位於井410之上並且位於節點440與442之間，保護層432位於井410之上並且位於節點442與444之間，保護層434位於井412之上並且位於節點444與446之間。
當ESD保護裝置310A位於ESD保護系統300，節點 400與442分別連接VDD電壓接墊304與I/O接墊302，節點444連 接節點PTR，節點446與448連接VSS電壓接墊306。ESD電流的路徑從節點442開始，穿越摻雜區域422、井410、420與摻雜區域426。詳細而言，保護層430、432與434為電阻保護氧化層(RPO)。相較於第2圖所示的ESD保護裝置200，第4圖之ESD保護裝置310A提供了比ESD保護裝置200更小的電容負載。此外，ESD保護裝置310A也不需要電源箝位器(power clamp)。
第5圖係顯示根據本發明一實施例所述之ESD保護 裝置310B之另一示意圖。在一實施例中，摻雜區域420與422位於井410之中，摻雜區域426、427、428與429位於井412之中。 井410與412位於一基板(未顯示)。舉例而言，井410為N型井，井412為P型井，摻雜區域420、426與429為N型，摻雜區域422、427與428為P型。多晶矽區域436位於井410與412之上，並且位於摻雜區域422與427之間。多晶矽區域438位於井412之上，並且位於摻雜區域426與429之間。節點440、442、446與448位於摻雜區域420、422、426與428之上。此外，保護層430位於井410之上，以及位於節點440與442之間。此外，節點440與442分別連接VDD電壓接墊304與I/O接墊302，節點447連接節點TP，節點449連接節點TN，節點446與448連接VSS電壓接墊306。
對於第5圖之ESD保護裝置310B而言，節點447與 449為觸發節點，透過多晶矽區域436與438來偏壓閘極。P型摻雜區域427與N型摻雜區域429係位於多晶矽區域436與438之間。 於是，P型摻雜區域422、N型井410與P型摻雜區域427形成或構成了一MOS電晶體結構。此外，N型摻雜區域429、P型井412與N型摻雜區域426構成了另一個MOS電晶體結構。當啟動兩個 MOS電晶體結構時，ESD電流被旁路於表面區域，並且導致ESD保護裝置310B的高啟動速度。相較於第2圖之ESD保護裝置200，第5圖之ESD保護裝置310B提供了比ESD保護裝置200更小的電容性負載。因此ESD保護裝置310B不需要電源箝位器。
第6圖係顯示根據本發明一實施例所述之ESD保護 裝置310C之示意圖。在一實施例中，ESD保護裝置310C包括兩個井610(第一井)與612(第二井)、兩個多晶矽區域632(第一多晶矽區域)與636(第二多晶矽區域)、以及一保護層634(第一保護層)。井610為N型(第一傳導類型)並且位於一基板之上(未顯示)。井612為P型(第二傳導類型)並且位於該基板之上。井612相鄰於井610。多晶矽區域632位於井610之上。節點644(第一節點)透過多晶矽區域632連接井610。多晶矽區域636位於井612之上。節點646(第二節點)透過多晶矽區域636連接井612。 保護層634係位於多晶矽區域632與636之間。保護層634覆蓋井610的一部分、井612的一部分、多晶矽區域632的一部分以及多晶矽區域636的一部分。在井610與612被保護層634所覆蓋並且在多晶矽區域632與636之間的部分沒有摻雜區域。
如第6圖所示，ESD保護裝置310C也包括位於井610 之中的P型的摻雜區域622(第一摻雜區域)。要注意的是，摻雜區域622並未相鄰多晶矽區域632。換言之，摻雜區域622並未接觸多晶矽區域632。節點642(第三節點)連接摻雜區域622。摻雜區域624(第二摻雜區域)為N型並且位於井612之中，摻雜區域624並未相鄰多晶矽區域636。節點648(第四節點)連接摻雜區域624。此外，ESD保護裝置310C也包括位於井610之中的N型 的摻雜區域620。摻雜區域620並未相鄰摻雜區域622。節點640(第五節點)連接摻雜區域620。摻雜區域626(第四摻雜區域)為P型並且位於井612之中。摻雜區域626並未相鄰摻雜區域624。 節點650(第六節點)連接摻雜區域626。再者，保護層630(第二保護層)位於摻雜區域620與622之間。保護層630覆蓋井610的一部分、摻雜區域622的一部分、以及摻雜區域620的一部分。 保護層638覆蓋井612的一部分、摻雜區域624的一部分、以及摻雜區域626的一部分。
當ESD保護裝置610C作為第3圖之ESD保護系統 300之P型裝置時，節點644連接節點NTR，節點646連接節點PTR，節點640連接VDD電壓接墊640(第一電壓接墊)，節點642連接I/O接墊642，並且節點648與650連接VSS電壓接墊650(第二電壓接墊)。當ESD保護裝置610C作為第3圖之ESD保護系統300之N型裝置時，節點644連接節點NTR，節點646連接節點PTR，節點640與642連接VDD電壓接墊640，節點648連接I/O接墊642，節點650連接VSS電壓接墊650。於是，相同結構的ESD保護裝置310能夠作為N型裝置或是P型裝置之用，而不需要因為N型裝置或是P型裝置之用而提供兩種不同的ESD保護裝置310C之結構。因此，本發明所提供之ESD保護裝置310C能夠輕易實施與操作。
要注意的是，在一實施例中，兩個多晶矽區域632 與636之間具有一最小間距並且沒有摻雜區域。兩個多晶矽區域632與636之間的最小間距能以節點NTR與PTR來有效控制或閘極偏壓。於是，ESD保護裝置310C的通道電流具有撞擊效應 (punch effect)。此外，P型摻雜區域622、N型井610與P型井612構成或組成一MOS電晶體結構(第一MOS電晶體結構)。N型井610、P型井612與N型摻雜區域624構成或組成另一MOS電晶體結構(第二MOS電晶體結構)。詳細而言，第一與第二MOS電晶體結構為橫向擴散金屬氧化物半導體(LDMOS)。因此，能夠較早啟動通道電流以改善ESD保護裝置310C的啟動速度。
第7圖係顯示根據本發明一實施例所述之ESD保護 裝置310C之I-V特性的示意圖。對於具有或不具有監控裝置的ESD保護裝置310C的漏電流而言，具有監控裝置的ESD保護裝置310C大約在電流為3A時失效，不具有監控裝置的ESD保護裝置310C大約在電流為3.7A時失效。由於兩個多晶矽區域632與636之間的最小間距之故，ESD保護裝置310C提供了更好的效能以保護監控裝置。詳細而言，因為兩個多晶矽區域632與636之間沒有摻雜區域，因而能達到最小的間距。因此，監控裝置不會被過度放射(over-shot)，並且被ESD保護裝置310C所保護。 此外，因為在ESD保護裝置310C之中配置了兩個LDMOS結構，因而改善了啟動速度。因此，ESD保護裝置310C提供了快速的啟動速度以及保護監控裝置的高可靠度。
第8A圖係顯示根據本發明一實施例所述之ESD保 護裝置310D之示意圖。此ESD保護裝置310D之結構類似於第6圖之ESD保護裝置310C。然而，在此實施例中，保護層634所覆蓋的井610的部分相等於保護層634所覆蓋的井612的部分。 第8B圖與第8C圖係顯示根據本發明一實施例所述之ESD保護裝置310E與310F。在第8B圖所示之ESD保護裝置310E的實施例 中，保護層634所覆蓋的井610的部分小於保護層634所覆蓋的井612的部分。在第8C圖所示之ESD保護裝置310F的實施例中，保護層634所覆蓋的井610的部分大於保護層634所覆蓋的井612的部分。第9圖係顯示根據本發明一實施例所述之ESD保護裝置310D、310E與310F之I-V特性的示意圖。對於不具有監控裝置的ESD保護裝置310D、310E與310F的漏電流而言，ESD保護裝置310D、310E與310F大約在電流為3.7A時失效。因此，ESD保護裝置310D、310E與310F提供了高可靠度的性能以及快速的啟動速度。
在本說明書以及申請專利範圍中的序數，例如「第 一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。本發明說明書中「耦接」一詞係泛指各種直接或間接之電性連接方式。本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
610、612‧‧‧井
620、622、624、626‧‧‧摻雜區域
630、632、636、638‧‧‧多晶矽區域
640、642、644、646、648、650‧‧‧節點
310C‧‧‧ESD保護裝置
634‧‧‧保護層

Claims (20)

  1. 一種位於一基板上之靜電放電保護裝置，包括：一第一井，具有一第一傳導類型並且位於該基板；一第二井，具有一第二傳導類型並且位於該基板，其中該第二井相鄰該第一井，該第二傳導類型不同於該第一傳導類型；一第一多晶矽區域，位於該第一井，其中一第一節點透過該第一多晶矽區域連接該第一井；一第二多晶矽區域，位於該第二井，其中一第二節點透過該第二多晶矽區域連接該第二井；以及一第一保護層，位於該第一多晶矽區域以及該第二多晶矽區域之間，其中該第一保護層覆蓋該第一井的一部分、該第二井的一部分、該第一多晶矽區域的一部分以及該第二多晶矽區域的一部分，並且在該第一多晶矽區域以及該第二多晶矽區域之間的該第一保護層所覆蓋的該第一井的該部分以及該第二井的該部分沒有摻雜區域。
  2. 如申請專利範圍第1項所述之靜電放電保護裝置，更包括：一第一摻雜區域，具有該第二傳導類型並且位於該第一井，其中該第一摻雜區域並未相鄰該第一多晶矽區域；一第三節點，連接該第一摻雜區域；一第二摻雜區域，具有該第一傳導類型並且位於該第二井，其中該第二摻雜區域並未相鄰該第二多晶矽區域；以及一第四節點，連接該第二摻雜區域。
  3. 如申請專利範圍第2項所述之靜電放電保護裝置，更包括： 一第三摻雜區域，具有該第一傳導類型並且位於該第一井，其中該第三摻雜區域並未相鄰該第一摻雜區域；一第五節點，連接該第三摻雜區域；一第四摻雜區域，具有該第二傳導類型並且位於該第二井，其中該第四摻雜區域並未相鄰該第二摻雜區域；以及一第六節點，連接該第四摻雜區域。
  4. 如申請專利範圍第3項所述之靜電放電保護裝置，更包括：一第二保護層，位於該第一摻雜區域以及該第三摻雜區域之間，其中該第二保護層覆蓋該第一井的一部分、該第一摻雜區域的一部分以及該第三摻雜區域的一部分；以及一第三保護層，位於該第二摻雜區域以及該第四摻雜區域之間，其中該第三保護層覆蓋該第二井的一部分、該第二摻雜區域的一部分以及該第四摻雜區域的一部分。
  5. 如申請專利範圍第3項所述之靜電放電保護裝置，其中該第三節點連接一IO接墊，該第五節點連接一第一電壓接墊、該第四節點與該第六節點連接一第二電壓接墊。
  6. 如申請專利範圍第3項所述之靜電放電保護裝置，其中該第三節點與該第五節點連接一第一電壓接墊，該第四節點連接一IO接墊，該第六節點連接一第二電壓接墊。
  7. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一井被該第一保護層所覆蓋的該部分相等於該第二井被該第一保護層所覆蓋的該部分。
  8. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一井被該第一保護層所覆蓋的該部分大於或小於該第二井 被該第一保護層所覆蓋的該部分。
  9. 一種位於一基板上之靜電放電保護裝置，包括：一第一MOS電晶體結構，包括：一第一井，具有一第一傳導類型並且位於該基板；一第二井，具有一第二傳導類型並且位於該基板，其中該第二井相鄰該第一井，該第二傳導類型不同於該第一傳導類型；以及一第一摻雜區域，具有該第二傳導類型並且位於該第一井；一第二MOS電晶體結構，包括：該第一井；該第二井；以及一第二摻雜區域，具有該第一傳導類型並且位於該第二井；一第一多晶矽區域，位於該第一井；一第二多晶矽區域，位於該第二井；以及一第一保護層，位於該第一多晶矽區域以及該第二多晶矽區域之間，其中該第一保護層覆蓋該第一井的一部分、該第二井的一部分、該第一多晶矽區域的一部分以及該第二多晶矽區域的一部分，並且在該第一多晶矽區域以及該第二多晶矽區域之間的該第一保護層所覆蓋的該第一井的該部分以及該第二井的該部分沒有摻雜區域。
  10. 如申請專利範圍第9項所述之靜電放電保護裝置，更包括：一第一節點，透過該第一多晶矽區域連接該第一井； 一第二節點，透過該第二多晶矽區域連接該第二井；一第三節點，連接該第一摻雜區域；以及一第四節點，連接該第二摻雜區域，其中該第一摻雜區域並未相鄰該第一多晶矽區域，該第二摻雜區域並未相鄰該第二多晶矽區域。
  11. 如申請專利範圍第10項所述之靜電放電保護裝置，更包括：一第三摻雜區域，具有該第一傳導類型並且位於該第一井，其中該第三摻雜區域並未相鄰該第一摻雜區域；一第五節點，連接該第三摻雜區域；一第四摻雜區域，具有該第二傳導類型並且位於該第二井，其中該第四摻雜區域並未相鄰該第二摻雜區域；以及一第六節點，連接該第四摻雜區域。
  12. 如申請專利範圍第11項所述之靜電放電保護裝置，更包括：一第二保護層，位於該第一摻雜區域以及該第三摻雜區域之間，其中該第二保護層覆蓋該第一井的一部分、該第一摻雜區域的一部分以及該第三摻雜區域的一部分；以及一第三保護層，位於該第二摻雜區域以及該第四摻雜區域之間，其中該第二保護層覆蓋該第二井的一部分、該第二摻雜區域的一部分以及該第四摻雜區域的一部分。
  13. 如申請專利範圍第11項所述之靜電放電保護裝置，其中該第三節點連接一IO接墊，該第五節點連接一第一電壓接墊、該第四節點與該第六節點連接一第二電壓接墊。
  14. 如申請專利範圍第11項所述之靜電放電保護裝置，其中該第三節點與該第五節點連接一第一電壓接墊，該第四節點連接一IO接墊，該第六節點連接一第二電壓接墊。
  15. 如申請專利範圍第9項所述之靜電放電保護裝置，其中該第一井被該第一保護層所覆蓋的該部分相等於該第二井被該第一保護層所覆蓋的該部分。
  16. 如申請專利範圍第9項所述之靜電放電保護裝置，其中該第一井被該第一保護層所覆蓋的該部分大於或小於該第二井被該第一保護層所覆蓋的該部分。
  17. 一種靜電放電保護系統，包括：一靜電放電保護裝置，耦接於一第一電壓接墊、一第二電壓接墊以及一IO接墊之間，其中該靜電放電保護裝置包括：一基板；一第一井，具有一第一傳導類型並且位於該基板；一第二井，具有一第二傳導類型並且位於該基板，其中該第二井相鄰該第一井，該第二傳導類型不同於該第一傳導類型；一第一多晶矽區域，位於該第一井，其中一第一節點透過該第一多晶矽區域連接該第一井；一第二多晶矽區域，位於該第二井，其中一第二節點透過該第二多晶矽區域連接該第二井；以及一第一保護層，位於該第一多晶矽區域以及該第二多晶矽區域之間，其中該該第一保護層覆蓋該第一井的一部分、 該第二井的一部分、該第一多晶矽區域的一部分以及該第二多晶矽區域的一部分，並且在該第一多晶矽區域以及該第二多晶矽區域之間的該第一保護層所覆蓋的該第一井的該部分以及該第二井的該部分沒有摻雜區域。
  18. 如申請專利範圍第17項所述之靜電放電保護系統，更包括：一第一摻雜區域，具有該第二傳導類型並且位於該第一井，其中該第一摻雜區域並未相鄰該第一多晶矽區域；一第三節點，連接該第一摻雜區域；一第二摻雜區域，具有該第一傳導類型並且位於該第二井，其中該第二摻雜區域並未相鄰該第二多晶矽區域；以及一第四節點，連接該第二摻雜區域。
  19. 如申請專利範圍第18項所述之靜電放電保護系統，更包括：一第三摻雜區域，具有該第一傳導類型並且位於該第一井，其中該第三摻雜區域並未相鄰該第一摻雜區域；一第五節點，連接該第三摻雜區域；一第四摻雜區域，具有該第二傳導類型並且位於該第二井，其中該第四摻雜區域並未相鄰該第二摻雜區域；以及一第六節點，連接該第四摻雜區域。
  20. 如申請專利範圍第19項所述之靜電放電保護系統，更包括：一第二保護層，位於該第一摻雜區域以及該第三摻雜區域之間，其中該第二保護層覆蓋該第一井的一部分、該第一 摻雜區域的一部分以及該第三摻雜區域的一部分；以及一第三保護層，位於該第二摻雜區域以及該第四摻雜區域之間，其中該第三保護層覆蓋該第二井的一部分、該第二摻雜區域的一部分以及該第四摻雜區域的一部分。
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