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CN102034858A - 一种用于射频集成电路静电放电防护的双向可控硅 - Google Patents

一种用于射频集成电路静电放电防护的双向可控硅 Download PDF

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CN102034858A
CN102034858A CN201010522613.3A CN201010522613A CN102034858A CN 102034858 A CN102034858 A CN 102034858A CN 201010522613 A CN201010522613 A CN 201010522613A CN 102034858 A CN102034858 A CN 102034858A
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马飞
韩雁
董树荣
宋波
苗萌
李明亮
吴健
郑剑锋
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Zhejiang University ZJU
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Zhejiang University ZJU
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  • Thyristors (AREA)
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Abstract

本发明公开了一种用于射频集成电路静电放电防护的双向可控硅，包括P型衬底，所述的P型衬底上设有P阱以及位于P阱两侧的第一N阱和第二N阱；第一N阱上方从外到内依次设有通过浅壕沟隔离的第一N+注入区、第一P+注入区和第三N+注入区，第三N+注入区横跨第一N阱和P阱的交界处；第二N阱上方从外到内依次设有通过浅壕沟隔离的第二N+注入区、第二P+注入区和第四N+注入区，其中第四N+注入区横跨第二N阱和P阱的交界处；第三N+注入区和第四N+注入区之间P阱表面覆有从下至上依次层叠的栅氧和多晶硅栅。本发明双向可控硅利用NMOS源漏穿通辅助触发，开启电压和寄生电容小，鲁棒性能强，并可提供双向ESD防护。

Description

一种用于射频集成电路静电放电防护的双向可控硅
技术领域
本发明涉及集成电路技术领域，尤其涉及一种用于射频集成电路静电放电防护的双向可控硅。
背景技术
自然界的静电放电(ESD)现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效30％都是由于遭受静电放电现象所引起的，进入纳米时代后的集成电路，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。
静电放电现象的模式通常分为四种：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)以及FIM(电场感应模式)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。
在ESD防护的发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等器件通常被作为ESD防护单元。SCR在所有器件中鲁棒性最好，但触发电压太高，不适用于低压电路的ESD防护。对于高速电路的输入输出管脚，或射频集成电路的输入输出管脚，由于二极管引入的寄生电容相对较小，可以加入仿真器仿真，并且结构简单，容易设计，因此经常使用二极管对来实现射频高速芯片管脚的ESD防护，但单位面积的二极管抗ESD能力比SCR低。
常用的可控硅如图1所示，P型衬底上是P、N双阱，P阱和N阱上均有两个注入区，分别是N+注入区和P+注入区。其中N阱的N+注入区设置在远离P阱的一端，N阱的P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，P阱的N+注入区设置在靠近N阱的一端。一个N+注入区设置在N阱和P阱连接处上方并跨接在N阱和P阱之间用来降低SCR的开启电压，所有的注入区之间使用浅壕沟隔离(STI)。N阱的N+注入区和P+注入区接电学阳极(Anode)，P阱的N+注入区和P+注入区接电学阴极(Cathode)。图2是和该SCR结构相对应的电原理图。
在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。但是该SCR触发电压一般较高，对于5V及以下的工作电压不能有效保护。
发明内容
本发明提供了一种用于射频集成电路静电放电防护的双向可控硅，该器件触发电压低，寄生电容小。
一种用于射频集成电路静电放电防护的双向可控硅，包括P型衬底，所述的P型衬底上设有P阱以及位于P阱两侧的第一N阱和第二N阱；
第一N阱上方从外到内依次设有通过浅壕沟隔离的第一N+注入区、第一P+注入区和第三P+注入区，第三P+注入区横跨第一N阱和P阱的交界处；
第二N阱上方从外到内依次设有通过浅壕沟隔离的第二N+注入区、第二P+注入区和第四N+注入区，其中第四N+注入区横跨第二N阱和P阱的交界处；
第三N+注入区和第四N+注入区之间P阱表面覆有从下至上依次层叠的栅氧和多晶硅栅。
本发明还提供了上述双向可控硅在静电放电防护中的应用，包括：
将第一N+注入区和第一P+注入区连接电学阳极，第二N+注入区和第二P+注入区连接电学阴极。
本发明双向可控硅中第三N+注入区相当于NMOS结构的漏极，第四N+注入区相当于NMOS结构的源极，栅氧上方的多晶硅栅相当于NMOS结构的栅极，多晶硅栅下方的P型区域为NMOS结构的沟道。
相对于传统的可控硅，本发明双向可控硅利用NMOS源漏穿通辅助触发，开启电压和寄生电容小，鲁棒性能强，并可提供双向ESD防护。
附图说明
图1为现有ESD防护器件的结构示意图；
图2为图1所示防护器件的等效电路图；
图3为本发明双向ESD防护器件的剖面图；
图4为图3所示双向ESD防护器件的俯视图；
图5为图3所示双向ESD防护器件的等效电路图。
具体实施方式
如图3和图4所示，一种用于静电放电防护的可控硅，该可控硅包括4层，其中底层为P型衬底31，第二层为设置在P型衬底上的P阱33、第一N阱32a和第二N阱32b，其中第一N阱32a和第二N阱32b位于P阱33的两侧。
第三层为设置在N阱上的4个N+注入区和2个P+注入区，其中第一N阱32a上方从外到内依次设有第一N+注入区35a、第一P+注入区37a和第三N+注入区39a，第一N+注入区35a和第一P+注入区37a之间通过浅壕沟36a隔离，第一P+注入区37a和第三N+注入区39a之间通过浅壕沟38a隔离，第三N+注入区39a横跨第一N阱32a和P阱33的交界处。
第二N阱32b上方从外到内依次设有第二N+注入区35b、第二P+注入区37b和第四N+注入区39b，第二N+注入区35b和第二P+注入区37b之间通过浅壕沟36b隔离，第二P+注入区37b和第四N+注入区39b之间通过浅壕沟38b隔离，第四N+注入区39b横跨第二N阱32a和P阱33的交界处。
第三N+注入区39a和第四N+注入区39b之间的P阱33表面覆有从下至上依次层叠的栅氧40和多晶硅栅41。
应用时，第一N+注入区35a和第一P+注入区37a均接入电学阳极，第二P+注入区37b和第二N+注入区35b均接入电学阴极。
从电学阳极到电学阴极，SCR路径为第一P+注入区37a-N阱32和第三N+注入区39a-P阱33-第二N阱34和第四N+注入区39b，构成P-N-P-N可控硅结构。从电学阴极到电学阳极，SCR路径为第二P+注入区37b-第二N阱34-P阱33-第一N阱32和第一N+注入区35a，构成反向的P-N-P-N可控硅结构。
如图5所示，由第一P+注入区37a，第一N阱32和P阱33构成PNP寄生晶体管Q1；由第一N阱32，P阱33和第二N阱34构成NPN寄生晶体管Q2；由P阱33，第二N阱34和第二P+注入区37b构成PNP寄生晶体管Q3。
当阳极出现ESD信号时，加在N阱上较大的电压能导致P阱上NMOS的源结和漏结的耗尽区拓宽，当NMOS的栅长较小即沟道长度较短时，NMOS的源漏耗尽区在ESD电压下会发生穿通，产生的穿通电流从第一N阱经过P阱流到第二N阱，当电流流过第一N阱寄生电阻产生的压降大于寄生PNP三极管Q1的开启电压，PNP寄生三极管Q1开启，同时由于正反馈使NPN寄生三极管Q2也开启，由PNP寄生晶体管Q1和NPN寄生晶体管Q2构成的整个SCR器件被导通，开始泄放ESD电流，同时将器件两端电压钳制在较低电位。同样原理，由于结构对称，当阴极出现ESD信号时，通过P阱上方NMOS的源漏穿通，由PNP寄生晶体管Q3和NPN寄生晶体管Q2构成的反向的SCR可以顺利开启，泄放ESD电流。
在实际应用中，改变该发明专利中多晶硅栅及栅氧的长度即NMOS的沟道长度可以调整SCR的开启电压，通过调整器件阴阳极间距离可以调整SCR的钳位电压。在应用中，通过合理设置NMOS栅长以保证整个器件在正常电平信号下不会开启，而在静电电流信号到来时，可以顺利辅助触发泄放ESD电流。

Claims (1)

1.一种用于射频集成电路静电放电防护的双向可控硅，包括P型衬底，其特征在于：所述的P型衬底上设有P阱以及位于P阱两侧的第一N阱和第二N阱；
第一N阱上方从外到内依次设有通过浅壕沟隔离的第一N+注入区、第一P+注入区和第三N+注入区，第三N+注入区横跨第一N阱和P阱的交界处；
第二N阱上方从外到内依次设有通过浅壕沟隔离的第二N+注入区、第二P+注入区和第四N+注入区，其中第四N+注入区横跨第二N阱和P阱的交界处；
第三N+注入区和第四N+注入区之间P阱表面覆有从下至上依次层叠的栅氧和多晶硅栅。
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