JP2002280465A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Y10S438/954—Making oxide-nitride-oxide device
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Abstract
(57)【要約】
【課題】半導体基板面内における半導体記憶素子のサイ
ズの微細化を行っても、特性の劣化が少なく、かつ、単
位記憶素子あたり２ビットの記録の動作が可能な不揮発
性半導体記憶装置およびその製造方法を提供する。 【解決手段】表面に段差を有する第１導電型半導体基板
１１と、段差の上部と底部に形成され、第１導電型半導
体基板１１の主面に垂直な方向で分離されソースあるい
はドレインとなる第２導電型半導体領域１２と、空間的
に離散化された電荷蓄積手段を内部に含み、少なくとも
段差の側面を被覆するように第１導電型半導体基板１１
上に形成されたゲート誘電体膜１３と、ゲート誘電体膜
１３上に形成されたゲート電極１４とを有する。
ズの微細化を行っても、特性の劣化が少なく、かつ、単
位記憶素子あたり２ビットの記録の動作が可能な不揮発
性半導体記憶装置およびその製造方法を提供する。 【解決手段】表面に段差を有する第１導電型半導体基板
１１と、段差の上部と底部に形成され、第１導電型半導
体基板１１の主面に垂直な方向で分離されソースあるい
はドレインとなる第２導電型半導体領域１２と、空間的
に離散化された電荷蓄積手段を内部に含み、少なくとも
段差の側面を被覆するように第１導電型半導体基板１１
上に形成されたゲート誘電体膜１３と、ゲート誘電体膜
１３上に形成されたゲート電極１４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＭＯＮＯ
Ｓ（Metal Oxide Nitride Oxide Semiconductor)型やＭ
ＮＯＳ（Metal Nitride Oxide Semiconductor)型におけ
る窒化膜内の電荷トラップのような平面的に離散化され
た電荷蓄積手段を有し、当該電荷蓄積手段に対し電荷を
注入しまたは引き抜くことによりデータを記憶または消
去する不揮発性半導体記憶装置およびその製造方法に関
する。
Ｓ（Metal Oxide Nitride Oxide Semiconductor)型やＭ
ＮＯＳ（Metal Nitride Oxide Semiconductor)型におけ
る窒化膜内の電荷トラップのような平面的に離散化され
た電荷蓄積手段を有し、当該電荷蓄積手段に対し電荷を
注入しまたは引き抜くことによりデータを記憶または消
去する不揮発性半導体記憶装置およびその製造方法に関
する。
【０００２】
【従来の技術】不揮発性半導体記憶素子は、電荷を保持
する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦ
Ｇ（Floating Gate)型と、電荷蓄積手段（キャリアトラ
ップ等）が平面的に離散化されたＭＯＮＯＳ型、ＭＮＯ
Ｓ型等が知られている。
する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦ
Ｇ（Floating Gate)型と、電荷蓄積手段（キャリアトラ
ップ等）が平面的に離散化されたＭＯＮＯＳ型、ＭＮＯ
Ｓ型等が知られている。
【０００３】ＭＯＮＯＳ型記憶素子では、チャネルを形
成する半導体基板上に、ＯＮＯ（Oxide Nitride Oxide)
膜とゲート電極とが積層されており、その積層パターン
の両側の基板表面領域に、チャネルと逆導電型のソース
・ドレイン領域が形成されている。そして、この電荷蓄
積能力を有する絶縁膜に対し、基板側から電荷を注入し
て書き込みを行う。また、消去では、蓄積電荷を基板側
に抜き取るか、蓄積電荷を打ち消す逆極性の電荷を上記
絶縁膜内に注入する。
成する半導体基板上に、ＯＮＯ（Oxide Nitride Oxide)
膜とゲート電極とが積層されており、その積層パターン
の両側の基板表面領域に、チャネルと逆導電型のソース
・ドレイン領域が形成されている。そして、この電荷蓄
積能力を有する絶縁膜に対し、基板側から電荷を注入し
て書き込みを行う。また、消去では、蓄積電荷を基板側
に抜き取るか、蓄積電荷を打ち消す逆極性の電荷を上記
絶縁膜内に注入する。
【０００４】上記の従来のＭＯＮＯＳ型記憶素子におい
ては、チャネルを平坦な単結晶シリコン基板の表面に形
成している。
ては、チャネルを平坦な単結晶シリコン基板の表面に形
成している。
【０００５】また、近年、半導体基板面内にチャネルを
有し、電荷蓄積層として窒化珪素（ＳｉＮX ）を有する
ＭＯＮＯＳ型記憶素子において、ホットエレクトロン注
入を用いて電子をソース端あるいはドレイン端に局所的
に書き込み、独立に電荷保持を可能とすることにより１
記憶素子あたり２ビットを記録可能な半導体記憶素子が
報告されている（Boaz Eitan et al.,Extended Abstrac
ts of the 1999 International Conference on Solid S
tate Device and Materials,Tokyo,1999,pp.522)。
有し、電荷蓄積層として窒化珪素（ＳｉＮX ）を有する
ＭＯＮＯＳ型記憶素子において、ホットエレクトロン注
入を用いて電子をソース端あるいはドレイン端に局所的
に書き込み、独立に電荷保持を可能とすることにより１
記憶素子あたり２ビットを記録可能な半導体記憶素子が
報告されている（Boaz Eitan et al.,Extended Abstrac
ts of the 1999 International Conference on Solid S
tate Device and Materials,Tokyo,1999,pp.522)。
【０００６】
【発明が解決しようとする課題】しかしながら、チャネ
ルを平坦な単結晶シリコン基板の表面に形成している場
合、情報記録密度の集積度を上げるためにはその基板面
内の単位記憶素子あたりのサイズを小さくせざるを得な
い。このため、半導体記憶素子の微細化のためには、半
導体記憶素子のソース領域−ドレイン領域間のチャネル
の長さ（チャネル長）を短くしなければならないが、ゲ
ート長の微細化は、いわゆる短チャネル効果を生じ、典
型的にはゲート長が０．１μｍ以下になると半導体記憶
素子のトランジスタ特性が劣化してしまう。
ルを平坦な単結晶シリコン基板の表面に形成している場
合、情報記録密度の集積度を上げるためにはその基板面
内の単位記憶素子あたりのサイズを小さくせざるを得な
い。このため、半導体記憶素子の微細化のためには、半
導体記憶素子のソース領域−ドレイン領域間のチャネル
の長さ（チャネル長）を短くしなければならないが、ゲ
ート長の微細化は、いわゆる短チャネル効果を生じ、典
型的にはゲート長が０．１μｍ以下になると半導体記憶
素子のトランジスタ特性が劣化してしまう。
【０００７】また、上述した半導体基板面内にチャネル
を形成し、離散的電荷蓄積層のソース端あるいはドレイ
ン端に局所的に電子をホットエレクトロン注入すること
により、単位記憶素子あたり２ビットを記録可能な半導
体記憶素子においては、チャネル長を短くしていくとソ
ース端及びドレイン端に局所的に書き込んだ電荷蓄積領
域間に重なりが生じ、ついには別々に書き込んだ領域の
区別がなくなってしまい、１記憶素子あたり２ビットの
動作ができなくなってしまう。
を形成し、離散的電荷蓄積層のソース端あるいはドレイ
ン端に局所的に電子をホットエレクトロン注入すること
により、単位記憶素子あたり２ビットを記録可能な半導
体記憶素子においては、チャネル長を短くしていくとソ
ース端及びドレイン端に局所的に書き込んだ電荷蓄積領
域間に重なりが生じ、ついには別々に書き込んだ領域の
区別がなくなってしまい、１記憶素子あたり２ビットの
動作ができなくなってしまう。
【０００８】従って、本発明の目的は、半導体基板面内
における半導体記憶素子のサイズの微細化を行っても、
平坦な半導体基板面内にチャネルを有する半導体記憶素
子と比較して、特性の劣化が少ない不揮発性半導体記憶
装置およびその製造方法を提供することにある。また、
本発明の他の目的は、半導体基板面内における半導体記
憶素子のサイズの微細化を行っても、単位記憶素子あた
り２ビットの記録の動作が可能な不揮発性半導体記憶装
置およびその製造方法を提供することにある。
における半導体記憶素子のサイズの微細化を行っても、
平坦な半導体基板面内にチャネルを有する半導体記憶素
子と比較して、特性の劣化が少ない不揮発性半導体記憶
装置およびその製造方法を提供することにある。また、
本発明の他の目的は、半導体基板面内における半導体記
憶素子のサイズの微細化を行っても、単位記憶素子あた
り２ビットの記録の動作が可能な不揮発性半導体記憶装
置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の不揮発性半導体記憶装置は、表面に段差を
有する第１導電型半導体と、前記段差の上部と底部に形
成され、前記第１導電型半導体の主面に垂直な方向で分
離されソースあるいはドレインとなる第２導電型半導体
領域と、空間的に離散化された電荷蓄積手段を内部に含
み、少なくとも前記段差の側面を被覆するように前記第
１導電型半導体上に形成されたゲート誘電体膜と、前記
ゲート誘電体膜上に形成されたゲート電極とを有する。
め、本発明の不揮発性半導体記憶装置は、表面に段差を
有する第１導電型半導体と、前記段差の上部と底部に形
成され、前記第１導電型半導体の主面に垂直な方向で分
離されソースあるいはドレインとなる第２導電型半導体
領域と、空間的に離散化された電荷蓄積手段を内部に含
み、少なくとも前記段差の側面を被覆するように前記第
１導電型半導体上に形成されたゲート誘電体膜と、前記
ゲート誘電体膜上に形成されたゲート電極とを有する。
【００１０】好適には、前記ソースあるいはドレイン領
域となる第２導電型半導体領域、前記ゲート誘電体膜お
よび前記ゲート電極を有するメモリトランジスタが、行
列状に複数配置されており、前記段差が、列方向に延び
行方向に一定間隔で複数形成され、各段差の底部に形成
された第２導電型半導体領域、各段差の上部に形成され
た第２導電型半導体領域のそれぞれが、行方向で隣接す
る２つのメモリトランジスタ列間で共有され、複数の前
記ゲート電極が、行方向に延びて配置され、行方向にお
ける各メモリトランジスタ間で共有され、列方向に一定
間隔で分離されている。
域となる第２導電型半導体領域、前記ゲート誘電体膜お
よび前記ゲート電極を有するメモリトランジスタが、行
列状に複数配置されており、前記段差が、列方向に延び
行方向に一定間隔で複数形成され、各段差の底部に形成
された第２導電型半導体領域、各段差の上部に形成され
た第２導電型半導体領域のそれぞれが、行方向で隣接す
る２つのメモリトランジスタ列間で共有され、複数の前
記ゲート電極が、行方向に延びて配置され、行方向にお
ける各メモリトランジスタ間で共有され、列方向に一定
間隔で分離されている。
【００１１】前記ゲート誘電体膜は、前記第１導電型半
導体上に形成された下部誘電体膜と、前記下部誘電体膜
上に形成され前記電荷蓄積手段を主に有する電荷蓄積膜
とを有する。
導体上に形成された下部誘電体膜と、前記下部誘電体膜
上に形成され前記電荷蓄積手段を主に有する電荷蓄積膜
とを有する。
【００１２】前記下部誘電体膜は、例えば、二酸化珪素
膜、トラップの無いあるいはトランジスタのしきい値電
圧を変化させるに足る量のトラップを有しない酸化窒化
珪素膜、あるいはタンタル、チタン、ジルコニウム、ハ
フニウム、ランタン、アルミニウムの酸化物よりなる
膜、あるいはタンタル、チタン、ジルコニウム、ハフニ
ウム、ランタンのシリケイトよりなる膜のいずれかを単
独でまたは組み合わせた積層膜として含む。
膜、トラップの無いあるいはトランジスタのしきい値電
圧を変化させるに足る量のトラップを有しない酸化窒化
珪素膜、あるいはタンタル、チタン、ジルコニウム、ハ
フニウム、ランタン、アルミニウムの酸化物よりなる
膜、あるいはタンタル、チタン、ジルコニウム、ハフニ
ウム、ランタンのシリケイトよりなる膜のいずれかを単
独でまたは組み合わせた積層膜として含む。
【００１３】前記電荷蓄積膜は、例えば、窒化珪素膜、
酸化窒化珪素膜、あるいはタンタル、チタン、ジルコニ
ウム、ハフニウム、ランタン、アルミニウムの酸化物よ
りなる膜、あるいはタンタル、チタン、ジルコニウム、
ハフニウム、ランタンのシリケイトよりなる膜のいずれ
かを単独でまたは組み合わせた積層膜として含む。
酸化窒化珪素膜、あるいはタンタル、チタン、ジルコニ
ウム、ハフニウム、ランタン、アルミニウムの酸化物よ
りなる膜、あるいはタンタル、チタン、ジルコニウム、
ハフニウム、ランタンのシリケイトよりなる膜のいずれ
かを単独でまたは組み合わせた積層膜として含む。
【００１４】例えば、前記ゲート誘電体膜は、前記電荷
蓄積手段として、互いに絶縁された小粒径導電体を含
む。
蓄積手段として、互いに絶縁された小粒径導電体を含
む。
【００１５】例えば、前記ゲート誘電体膜は、前記電荷
蓄積膜上に形成された上部誘電体膜を有する。
蓄積膜上に形成された上部誘電体膜を有する。
【００１６】前記上部誘電体膜は、例えば、二酸化珪素
膜、トラップの無いあるいはトランジスタのしきい値電
圧を変化させるに足る量のトラップを有しない酸化窒化
珪素膜、あるいはタンタル、チタン、ジルコニウム、ハ
フニウム、ランタン、アルミニウムの酸化物よりなる
膜、あるいはタンタル、チタン、ジルコニウム、ハフニ
ウム、ランタンのシリケイトよりなる膜のいずれかを単
独でまたは組み合わせた積層膜として含む。
膜、トラップの無いあるいはトランジスタのしきい値電
圧を変化させるに足る量のトラップを有しない酸化窒化
珪素膜、あるいはタンタル、チタン、ジルコニウム、ハ
フニウム、ランタン、アルミニウムの酸化物よりなる
膜、あるいはタンタル、チタン、ジルコニウム、ハフニ
ウム、ランタンのシリケイトよりなる膜のいずれかを単
独でまたは組み合わせた積層膜として含む。
【００１７】上記の本発明の不揮発性半導体記憶装置に
よれば、第１導電型半導体の段差の上部と底部にソース
あるいはドレインとなる第２導電型半導体領域が形成さ
れており、当該ソース−ドレイン間の側壁にチャネルが
形成されることから、チャネル長は第１導電型半導体の
面内におけるメモリトランジスタサイズに寄与しない。
また、第１導電型半導体の主面に対する垂直方向（高さ
方向）は特に低くする必要がないことから、メモリトラ
ンジスタのチャネル長を短くせずに、メモリトランジス
タの集積度が向上される。
よれば、第１導電型半導体の段差の上部と底部にソース
あるいはドレインとなる第２導電型半導体領域が形成さ
れており、当該ソース−ドレイン間の側壁にチャネルが
形成されることから、チャネル長は第１導電型半導体の
面内におけるメモリトランジスタサイズに寄与しない。
また、第１導電型半導体の主面に対する垂直方向（高さ
方向）は特に低くする必要がないことから、メモリトラ
ンジスタのチャネル長を短くせずに、メモリトランジス
タの集積度が向上される。
【００１８】さらに、上記の目的を達成するため、本発
明の不揮発性半導体記憶装置の製造方法は、第１導電型
半導体の主面に段差を形成する工程と、少なくとも前記
段差の側面を被覆するようにして前記第１導電型半導体
上に、空間的に離散化された電荷蓄積手段を内部に含む
ゲート誘電体膜を形成する工程と、前記段差を有する第
１導電型半導体に第２導電型不純物を導入して、前記段
差の上部と底部にソースあるいはドレインとなる第２導
電型半導体領域を形成する工程と、前記ゲート誘電体膜
上に導電膜を成膜し、当該導電膜を加工してゲート電極
を形成する工程とを有する。上記の工程において、第１
導電型半導体の主面に段差を形成する工程の後、ゲート
誘電体膜を形成する前に、第２導電型半導体領域を形成
してもよい。
明の不揮発性半導体記憶装置の製造方法は、第１導電型
半導体の主面に段差を形成する工程と、少なくとも前記
段差の側面を被覆するようにして前記第１導電型半導体
上に、空間的に離散化された電荷蓄積手段を内部に含む
ゲート誘電体膜を形成する工程と、前記段差を有する第
１導電型半導体に第２導電型不純物を導入して、前記段
差の上部と底部にソースあるいはドレインとなる第２導
電型半導体領域を形成する工程と、前記ゲート誘電体膜
上に導電膜を成膜し、当該導電膜を加工してゲート電極
を形成する工程とを有する。上記の工程において、第１
導電型半導体の主面に段差を形成する工程の後、ゲート
誘電体膜を形成する前に、第２導電型半導体領域を形成
してもよい。
【００１９】上記の本発明の不揮発性半導体記憶装置の
製造方法によれば、半導体基板に段差を形成する工程を
追加するのみで、集積度が向上した不揮発性半導体記憶
装置を製造できる。また、第１導電型半導体の主面に段
差を形成する工程において、段差の垂直性を上げるため
例えば異方性の強いエッチング方法を採用した場合、段
差の側壁には多少なりともダメージを受けることがあ
る。その場合、当該ダメージを受けた側壁近傍における
ゲート誘電体膜も欠陥の多い誘電体膜が形成され得る
が、電荷蓄積手段は空間的に離散化されていることか
ら、当該欠陥の近傍の電荷蓄積手段に蓄積された電荷が
リークするにすぎない。
製造方法によれば、半導体基板に段差を形成する工程を
追加するのみで、集積度が向上した不揮発性半導体記憶
装置を製造できる。また、第１導電型半導体の主面に段
差を形成する工程において、段差の垂直性を上げるため
例えば異方性の強いエッチング方法を採用した場合、段
差の側壁には多少なりともダメージを受けることがあ
る。その場合、当該ダメージを受けた側壁近傍における
ゲート誘電体膜も欠陥の多い誘電体膜が形成され得る
が、電荷蓄積手段は空間的に離散化されていることか
ら、当該欠陥の近傍の電荷蓄積手段に蓄積された電荷が
リークするにすぎない。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、ｎチャネルＭＯＮＯＳ型のメモリトランジスタを
有する不揮発性半導体記憶装置を例に、図面を参照して
説明する。なお、ｐチャネル型の場合は、メモリトラン
ジスタ内の不純物の導電型、キャリアおよび電圧印加条
件の極性を適宜逆とすることで、以下の説明が同様に適
用できる。
いて、ｎチャネルＭＯＮＯＳ型のメモリトランジスタを
有する不揮発性半導体記憶装置を例に、図面を参照して
説明する。なお、ｐチャネル型の場合は、メモリトラン
ジスタ内の不純物の導電型、キャリアおよび電圧印加条
件の極性を適宜逆とすることで、以下の説明が同様に適
用できる。
【００２１】第１実施形態 図１は、本実施形態に係るメモリセルアレイの平面図で
ある。図１に示すように、半導体基板（ＳＯＩ層の意も
含む）には溝Ｒが一定間隔おきにストライプ状に形成さ
れており、当該溝Ｒに直交してワード線ＷＬが一定間隔
おきにストライプ状に形成されている。
ある。図１に示すように、半導体基板（ＳＯＩ層の意も
含む）には溝Ｒが一定間隔おきにストライプ状に形成さ
れており、当該溝Ｒに直交してワード線ＷＬが一定間隔
おきにストライプ状に形成されている。
【００２２】図２は、図１の平面図における半導体基板
に形成された不純物領域を示す図である。図２の斜線部
に示すようにソースあるいはドレインとなる不純物領域
（ソース・ドレイン領域）１２が形成されており、半導
体基板に形成された溝Ｒの底部におけるソース・ドレイ
ン領域１２によりビット線ＢＬ２，ＢＬ４，ＢＬ６が形
成され、溝Ｒが形成されていない半導体基板におけるソ
ース・ドレイン領域１２によりビット線ＢＬ１，ＢＬ
３，ＢＬ５，ＢＬ７が形成されている。このようにし
て、ソース・ドレイン領域１２からなるビット線ＢＬ
が、一方向に長く互いに平行に配置されており、ビット
線ＢＬ１〜ＢＬ７が形成されている。なお、図示はしな
いが、ビット線ＢＬ１〜ＢＬ７には、コンタクトを介し
て、メタル配線（主ソース線および主ビット線）に接続
されている。また、図中、ソース・ドレイン領域１２を
ビット線ＢＬと名称を付して役割を明示してあるが、ソ
ース・ドレイン領域１２の電圧印加方向により、ビット
線ＢＬ１〜ＢＬ７は、ソース線の役割を兼ねることとな
る。
に形成された不純物領域を示す図である。図２の斜線部
に示すようにソースあるいはドレインとなる不純物領域
（ソース・ドレイン領域）１２が形成されており、半導
体基板に形成された溝Ｒの底部におけるソース・ドレイ
ン領域１２によりビット線ＢＬ２，ＢＬ４，ＢＬ６が形
成され、溝Ｒが形成されていない半導体基板におけるソ
ース・ドレイン領域１２によりビット線ＢＬ１，ＢＬ
３，ＢＬ５，ＢＬ７が形成されている。このようにし
て、ソース・ドレイン領域１２からなるビット線ＢＬ
が、一方向に長く互いに平行に配置されており、ビット
線ＢＬ１〜ＢＬ７が形成されている。なお、図示はしな
いが、ビット線ＢＬ１〜ＢＬ７には、コンタクトを介し
て、メタル配線（主ソース線および主ビット線）に接続
されている。また、図中、ソース・ドレイン領域１２を
ビット線ＢＬと名称を付して役割を明示してあるが、ソ
ース・ドレイン領域１２の電圧印加方向により、ビット
線ＢＬ１〜ＢＬ７は、ソース線の役割を兼ねることとな
る。
【００２３】図３（ａ）は、図１のＡ−Ａ’線における
断面図、図３（ｂ）は、図１のＢ−Ｂ’線における断面
図である。
断面図、図３（ｂ）は、図１のＢ−Ｂ’線における断面
図である。
【００２４】図３に示すように、例えばｐ型のシリコン
等からなる半導体基板１１には、上述した溝Ｒが一定間
隔おきに形成されており、凸部と凹部を繰り返し有する
段差が形成されている。当該凹部の底面および凸部の上
面には、ｎ型不純物が高濃度に導入された２つのソース
・ドレイン領域１２が、互いに基板の垂直方向に分離さ
れて形成されている。チャネル形成領域は、ソース・ド
レイン領域１２の間、すなわち、半導体基板１１に形成
された段差の側面に沿って、基板面に対し垂直方向に形
成される。
等からなる半導体基板１１には、上述した溝Ｒが一定間
隔おきに形成されており、凸部と凹部を繰り返し有する
段差が形成されている。当該凹部の底面および凸部の上
面には、ｎ型不純物が高濃度に導入された２つのソース
・ドレイン領域１２が、互いに基板の垂直方向に分離さ
れて形成されている。チャネル形成領域は、ソース・ド
レイン領域１２の間、すなわち、半導体基板１１に形成
された段差の側面に沿って、基板面に対し垂直方向に形
成される。
【００２５】上記の段差を有する半導体基板１１を被覆
して、例えば、複数の絶縁膜を積層させてなり電荷蓄積
能力を有する誘電体膜（ゲート誘電体膜）１３が形成さ
れている。
して、例えば、複数の絶縁膜を積層させてなり電荷蓄積
能力を有する誘電体膜（ゲート誘電体膜）１３が形成さ
れている。
【００２６】図４にゲート誘電体膜１３の詳細な構造を
説明するための、拡大断面図を示す。図４に示すよう
に、ゲート誘電体膜１３は、下層から順に、ボトム誘電
体膜１３ａ、主に電荷蓄積を担う電荷蓄積膜１３ｂ、ト
ップ誘電体膜１３ｃから構成されている。
説明するための、拡大断面図を示す。図４に示すよう
に、ゲート誘電体膜１３は、下層から順に、ボトム誘電
体膜１３ａ、主に電荷蓄積を担う電荷蓄積膜１３ｂ、ト
ップ誘電体膜１３ｃから構成されている。
【００２７】ボトム誘電体膜１３ａは、半導体基板１１
よりも大きなバンドギャップを有する材料、例えば、二
酸化珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、また
は酸化窒化珪素Ｓｉx Ｏy （ｘ，ｙ＞０）等からなるト
ラップの無いあるいはトランジスタのしきい値電圧を変
化させるに足る量のトラップを有しない膜により構成さ
れ、その厚さは１ｎｍ〜２０ｎｍ程度である。
よりも大きなバンドギャップを有する材料、例えば、二
酸化珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、また
は酸化窒化珪素Ｓｉx Ｏy （ｘ，ｙ＞０）等からなるト
ラップの無いあるいはトランジスタのしきい値電圧を変
化させるに足る量のトラップを有しない膜により構成さ
れ、その厚さは１ｎｍ〜２０ｎｍ程度である。
【００２８】電荷蓄積膜１３ｂは、ボトム誘電体膜１３
ａよりも小さいバンドギャップを有し、電荷蓄積手段と
しての電荷トラップを含む材料、例えば、窒化珪素Ｓｉ
Ｎx（ｘ＞０）、または酸化窒化珪素Ｓｉx Ｏy （ｘ，
ｙ＞０）等からなる膜により構成され、その厚さは１ｎ
ｍ〜２０ｎｍ程度である。
ａよりも小さいバンドギャップを有し、電荷蓄積手段と
しての電荷トラップを含む材料、例えば、窒化珪素Ｓｉ
Ｎx（ｘ＞０）、または酸化窒化珪素Ｓｉx Ｏy （ｘ，
ｙ＞０）等からなる膜により構成され、その厚さは１ｎ
ｍ〜２０ｎｍ程度である。
【００２９】トップ誘電体膜１３ｃは、例えば、二酸化
珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、または酸
化窒化珪素Ｓｉx Ｏy （ｘ，ｙ＞０）等からなるトラッ
プの無いあるいはトランジスタのしきい値電圧を変化さ
せるに足る量のトラップを有しない膜により構成され、
ゲート電極１４からのホールの注入を有効に阻止してデ
ータ書き換え可能な回数の低下防止を図るために、その
厚さは３〜２０ｎｍ程度である。
珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、または酸
化窒化珪素Ｓｉx Ｏy （ｘ，ｙ＞０）等からなるトラッ
プの無いあるいはトランジスタのしきい値電圧を変化さ
せるに足る量のトラップを有しない膜により構成され、
ゲート電極１４からのホールの注入を有効に阻止してデ
ータ書き換え可能な回数の低下防止を図るために、その
厚さは３〜２０ｎｍ程度である。
【００３０】このゲート誘電体膜１３上にゲート電極１
４が形成されている。ゲート電極１４は、例えば、不純
物が添加された多結晶珪素または非晶質珪素からなり、
ワード線ＷＬを構成している。
４が形成されている。ゲート電極１４は、例えば、不純
物が添加された多結晶珪素または非晶質珪素からなり、
ワード線ＷＬを構成している。
【００３１】図５に、図４に示すメモリセルアレイの断
面図に対応する等価回路図を示す。図５に示すように、
図４に示した１つの凸部およびその両サイドの凹部の底
部の構造から、２メモリセルトランジスタが形成されて
いる。すなわち、図５に示すメモリトランジスタでは、
凸部の上面と凹部の底面にソース・ドレイン領域１２が
形成されており、その間の半導体基板１１の段差の側壁
面にチャネルＣＨが形成される。従って、一つの凸部分
には、両サイドにチャネルＣＨが形成されることから、
２メモリトランジスタが構成される。そして、各ビット
線ＢＬは隣り合うメモリトランジスタに共通接続されて
いる。
面図に対応する等価回路図を示す。図５に示すように、
図４に示した１つの凸部およびその両サイドの凹部の底
部の構造から、２メモリセルトランジスタが形成されて
いる。すなわち、図５に示すメモリトランジスタでは、
凸部の上面と凹部の底面にソース・ドレイン領域１２が
形成されており、その間の半導体基板１１の段差の側壁
面にチャネルＣＨが形成される。従って、一つの凸部分
には、両サイドにチャネルＣＨが形成されることから、
２メモリトランジスタが構成される。そして、各ビット
線ＢＬは隣り合うメモリトランジスタに共通接続されて
いる。
【００３２】次に、図１に示すメモリセルの製造方法
を、図６（ａ）〜図７（ｄ）を参照して説明する。な
お、図６（ａ）〜図７（ｄ）は、図３（ａ）に示した断
面構造に対応している。
を、図６（ａ）〜図７（ｄ）を参照して説明する。な
お、図６（ａ）〜図７（ｄ）は、図３（ａ）に示した断
面構造に対応している。
【００３３】まず、用意したシリコンウェーハ等に、必
要に応じてＢ+ 、ＢＦ+ 等のイオン注入によりｐウェル
を形成する。このようにしてできたメモリトランジスタ
を形成すべき半導体基板１１の表面に、フォトリソグラ
フィー技術により図１に示す溝Ｒを形成するためのパタ
ーンを有する不図示のレジストを形成し、当該レジスト
をマスクに、異方性のある反応性イオンエッチング（Ｒ
ＩＥ：Reactive Ion Etching) を行うことにより、スト
ライプ状に溝Ｒを形成する。なお、半導体基板の溝Ｒを
形成しない領域に誘電体膜を形成しておき、当該誘電体
膜をマスクとして、エッチングを行うことにより、スト
ライプ状に溝Ｒを形成してもよい。
要に応じてＢ+ 、ＢＦ+ 等のイオン注入によりｐウェル
を形成する。このようにしてできたメモリトランジスタ
を形成すべき半導体基板１１の表面に、フォトリソグラ
フィー技術により図１に示す溝Ｒを形成するためのパタ
ーンを有する不図示のレジストを形成し、当該レジスト
をマスクに、異方性のある反応性イオンエッチング（Ｒ
ＩＥ：Reactive Ion Etching) を行うことにより、スト
ライプ状に溝Ｒを形成する。なお、半導体基板の溝Ｒを
形成しない領域に誘電体膜を形成しておき、当該誘電体
膜をマスクとして、エッチングを行うことにより、スト
ライプ状に溝Ｒを形成してもよい。
【００３４】次に、不図示のレジストを除去後、ストラ
イプ状に溝Ｒが形成された半導体基板１１上にゲート誘
電体膜１３を形成する。まず、図４に示すボトム誘電体
１３ａとして、例えば、二酸化珪素（ＳｉＯ2）、窒化
珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx
Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程度
堆積させる。上記のうち、二酸化珪素膜は、例えば熱酸
化法により形成する。また、窒化珪素膜は、例えば、ト
リクロルシラン（ＳｉＨＣｌ3 ）とアンモニア（ＮＨ
3 ）、あるいは四塩化珪素（ＳｉＣｌ4 ）とアンモニア
（ＮＨ3 ）を原料とした化学気相成長法（Chemical Vap
or Deposition:ＣＶＤ) で形成する。あるいは、ＪＶＤ
法（Jet Vapor Deposition法，M.Khara et al,“ Highl
y RobustUltra-Thin Gate Dielectric for Giga Scale
Technology," Symp.VLSI Technology Digest,Honolulu,
HI,June 1998) 、あるいはＲＴＣＶＤ法（Rapid Therma
lChemical Vapor Deposition 法，S.C.Song et al,“ U
ltra Thin CVD Si3H4 Gate Dielectric for Deep-Sub-M
icron CMOS Devices," IEDM Tech, Digest. SanFrancis
co, CA, December 1998 ）で形成する。使用する原料ガ
スはＣＶＤと同じである。あるいはＮ2 ラジカルあるい
は原子状窒素ラジカルを用いた窒化によって形成する。
また、酸化窒化珪素膜は、熱酸化膜を窒素（Ｎ2 ）、酸
化二窒素（Ｎ2 Ｏ）、アンモニア（ＮＨ3 ）等のいずれ
かで窒化するか、あるいはジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ
3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸
化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、
四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）とア
ンモニア（ＮＨ3 ）のいずれかの組み合わせを原料ガス
として用いたＣＶＤ法により形成する。
イプ状に溝Ｒが形成された半導体基板１１上にゲート誘
電体膜１３を形成する。まず、図４に示すボトム誘電体
１３ａとして、例えば、二酸化珪素（ＳｉＯ2）、窒化
珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx
Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程度
堆積させる。上記のうち、二酸化珪素膜は、例えば熱酸
化法により形成する。また、窒化珪素膜は、例えば、ト
リクロルシラン（ＳｉＨＣｌ3 ）とアンモニア（ＮＨ
3 ）、あるいは四塩化珪素（ＳｉＣｌ4 ）とアンモニア
（ＮＨ3 ）を原料とした化学気相成長法（Chemical Vap
or Deposition:ＣＶＤ) で形成する。あるいは、ＪＶＤ
法（Jet Vapor Deposition法，M.Khara et al,“ Highl
y RobustUltra-Thin Gate Dielectric for Giga Scale
Technology," Symp.VLSI Technology Digest,Honolulu,
HI,June 1998) 、あるいはＲＴＣＶＤ法（Rapid Therma
lChemical Vapor Deposition 法，S.C.Song et al,“ U
ltra Thin CVD Si3H4 Gate Dielectric for Deep-Sub-M
icron CMOS Devices," IEDM Tech, Digest. SanFrancis
co, CA, December 1998 ）で形成する。使用する原料ガ
スはＣＶＤと同じである。あるいはＮ2 ラジカルあるい
は原子状窒素ラジカルを用いた窒化によって形成する。
また、酸化窒化珪素膜は、熱酸化膜を窒素（Ｎ2 ）、酸
化二窒素（Ｎ2 Ｏ）、アンモニア（ＮＨ3 ）等のいずれ
かで窒化するか、あるいはジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ
3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸
化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、
四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）とア
ンモニア（ＮＨ3 ）のいずれかの組み合わせを原料ガス
として用いたＣＶＤ法により形成する。
【００３５】次に、ボトム誘電体膜１３ａ上に、図４に
示す電荷トラップを含む電荷蓄積膜１３ｂとして、例え
ば、窒化珪素ＳｉＮx （ｘ＞０）、酸化窒化珪素ＳｉＯ
x Ｎ y （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程
度堆積させる。上記のうち、窒化珪素は、例えば、ジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ
3 ）、あるいはトリクロルシラン（ＳｉＨＣｌ3 ）とア
ンモニア（ＮＨ3 ）、あるいは四塩化珪素（ＳｉＣｌ
4 ）とアンモニア（ＮＨ3 ）を原料としたＣＶＤ法によ
り形成する。また、酸化窒化珪素膜は、例えば、ジクロ
ルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）と
アンモニア（ＮＨ3 ）、または、トリクロルシラン（Ｓ
ｉＨＣｌ3 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（Ｎ
Ｈ3 ）、または、四塩化珪素（ＳｉＣｌ4 ）と酸化二窒
素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）のいずれかの組み
合わせを原料ガスとして用いたＣＶＤ法により形成す
る。
示す電荷トラップを含む電荷蓄積膜１３ｂとして、例え
ば、窒化珪素ＳｉＮx （ｘ＞０）、酸化窒化珪素ＳｉＯ
x Ｎ y （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程
度堆積させる。上記のうち、窒化珪素は、例えば、ジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ
3 ）、あるいはトリクロルシラン（ＳｉＨＣｌ3 ）とア
ンモニア（ＮＨ3 ）、あるいは四塩化珪素（ＳｉＣｌ
4 ）とアンモニア（ＮＨ3 ）を原料としたＣＶＤ法によ
り形成する。また、酸化窒化珪素膜は、例えば、ジクロ
ルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）と
アンモニア（ＮＨ3 ）、または、トリクロルシラン（Ｓ
ｉＨＣｌ3 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（Ｎ
Ｈ3 ）、または、四塩化珪素（ＳｉＣｌ4 ）と酸化二窒
素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）のいずれかの組み
合わせを原料ガスとして用いたＣＶＤ法により形成す
る。
【００３６】次に、電荷蓄積膜１３ｂ上に、図４に示す
トップ誘電体膜１３ｃとして、二酸化珪素（ＳｉＯ
2 ）、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪
素ＳｉＯ x Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２
０ｎｍ程度堆積させる。上記のうち、二酸化珪素膜は、
例えば、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒
素（Ｎ2 Ｏ）、または、トリクロルシラン（ＳｉＨＣｌ
3 ）と酸化二窒素（Ｎ2 Ｏ）、または、四塩化珪素（Ｓ
ｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）を原料としたＣＶＤ
法により形成する。また、窒化珪素膜は、例えば、ジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ
3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）とア
ンモニア（ＮＨ 3 ）、あるいは四塩化珪素（ＳｉＣｌ
4 ）とアンモニア（ＮＨ3 ）を原料とした化学気相成長
法（Chemical Vapor Deposition:ＣＶＤ) で成膜する。
あるいはＪＶＤ法やＲＴＣＶＤにより形成する。また、
酸化窒化珪素膜は、例えば、ジクロルシラン（ＳｉＨ2
Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ
3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸
化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、
四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）とア
ンモニア（ＮＨ3 ）のいずれかの組み合わせを原料ガス
として用いたＣＶＤ法により形成する。
トップ誘電体膜１３ｃとして、二酸化珪素（ＳｉＯ
2 ）、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪
素ＳｉＯ x Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２
０ｎｍ程度堆積させる。上記のうち、二酸化珪素膜は、
例えば、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒
素（Ｎ2 Ｏ）、または、トリクロルシラン（ＳｉＨＣｌ
3 ）と酸化二窒素（Ｎ2 Ｏ）、または、四塩化珪素（Ｓ
ｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）を原料としたＣＶＤ
法により形成する。また、窒化珪素膜は、例えば、ジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ
3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）とア
ンモニア（ＮＨ 3 ）、あるいは四塩化珪素（ＳｉＣｌ
4 ）とアンモニア（ＮＨ3 ）を原料とした化学気相成長
法（Chemical Vapor Deposition:ＣＶＤ) で成膜する。
あるいはＪＶＤ法やＲＴＣＶＤにより形成する。また、
酸化窒化珪素膜は、例えば、ジクロルシラン（ＳｉＨ2
Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ
3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸
化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、
四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）とア
ンモニア（ＮＨ3 ）のいずれかの組み合わせを原料ガス
として用いたＣＶＤ法により形成する。
【００３７】以上のようにして、図６（ｂ）に示すゲー
ト誘電体膜１３が形成される。
ト誘電体膜１３が形成される。
【００３８】次に、図７（ｃ）に示すように、例えば、
Ａｓ+ やＰ+ 等のｎ型不純物を基板面にほぼ垂直にイオ
ン注入することにより、凸部の上面および凹部の底面に
おける半導体基板１１内にソース・ドレイン領域１２を
形成する。なお、当該ソース・ドレイン領域１２の形成
のためのイオン注入は、ゲート誘電体膜１３を形成する
工程の前に行ってもよい。
Ａｓ+ やＰ+ 等のｎ型不純物を基板面にほぼ垂直にイオ
ン注入することにより、凸部の上面および凹部の底面に
おける半導体基板１１内にソース・ドレイン領域１２を
形成する。なお、当該ソース・ドレイン領域１２の形成
のためのイオン注入は、ゲート誘電体膜１３を形成する
工程の前に行ってもよい。
【００３９】次に、図７（ｄ）に示すように、不純物が
添加された多結晶珪素または非晶質珪素を堆積させ、図
１に示すストライプ状にパターニングし、ゲート電極１
４を形成する。
添加された多結晶珪素または非晶質珪素を堆積させ、図
１に示すストライプ状にパターニングし、ゲート電極１
４を形成する。
【００４０】以降の工程としては、必要に応じて層間絶
縁膜の形成、コンタクトの形成、上層配線層の形成など
を経て、当該不揮発性半導体記憶装置を形成することが
できる。上記の製造方法では、半導体基板１１に段差が
ない従来型のセルに比して、半導体基板１１のパターニ
ングの工程が追加される。この工程は、不揮発性半導体
記憶装置の全製造工程に比べても僅かであり、大幅なコ
スト増の要因とならない。しかも、構造が極めて簡単で
あり、作りやすいという利点がある。
縁膜の形成、コンタクトの形成、上層配線層の形成など
を経て、当該不揮発性半導体記憶装置を形成することが
できる。上記の製造方法では、半導体基板１１に段差が
ない従来型のセルに比して、半導体基板１１のパターニ
ングの工程が追加される。この工程は、不揮発性半導体
記憶装置の全製造工程に比べても僅かであり、大幅なコ
スト増の要因とならない。しかも、構造が極めて簡単で
あり、作りやすいという利点がある。
【００４１】次に、上記のメモリトランジスタの第１の
バイアス設定例を説明する。具体的には、図４に示すメ
モリトランジスタＭ２１への、１ビット情報の書き込
み、消去、データ読み出しの方法を例に説明する。
バイアス設定例を説明する。具体的には、図４に示すメ
モリトランジスタＭ２１への、１ビット情報の書き込
み、消去、データ読み出しの方法を例に説明する。
【００４２】データ書き込みは、半導体基板１１の電位
を基準として、ソース・ドレイン領域１２を０Ｖで保持
し、ゲート電極１４に正の電圧、例えば１０Ｖを印加す
る。このとき、チャネル形成領域ＣＨに電子が蓄積され
て反転層が形成され、その反転層内の電子の一部がボト
ム誘電体膜１３ａをトンネル効果により透過して、主に
電荷蓄積膜１３ｂに形成された電荷トラップに捕獲され
る。
を基準として、ソース・ドレイン領域１２を０Ｖで保持
し、ゲート電極１４に正の電圧、例えば１０Ｖを印加す
る。このとき、チャネル形成領域ＣＨに電子が蓄積され
て反転層が形成され、その反転層内の電子の一部がボト
ム誘電体膜１３ａをトンネル効果により透過して、主に
電荷蓄積膜１３ｂに形成された電荷トラップに捕獲され
る。
【００４３】データ読み出しは、半導体基板１１の電位
を基準として、ソース・ドレイン領域１２の一方に０Ｖ
を印加し、他方に例えば１．５Ｖを印加し、電荷蓄積膜
１３ｂ内の捕獲電子数を変化させない範囲の電圧、例え
ば、２．５Ｖをゲート電極１４に印加する。このバイア
ス条件下、電荷蓄積膜１３ｂ内の捕獲電子の有無または
捕獲電子量に応じてチャネルの導電率が顕著に変化す
る。すなわち、電荷蓄積膜１３ｂに電子が十分注入され
ている場合、電荷蓄積膜１３ｂに電子が十分注入されて
いない場合と比較して蓄積電子がチャネルの電位を相対
的に上昇させ、チャネル内の電子密度を減少させるた
め、ソースとドレイン間の伝導度が小さい。逆に、電荷
蓄積膜１３ｂに電子が十分注入されていない場合は、チ
ャネルの電位が相対的に低く、ソースとドレイン間の伝
導度が大きくなる。このチャネルの伝導度の差は、チャ
ネルの電流量またはドレイン電圧変化に効果的に変換さ
れる。このチャネルの電流量またはドレイン電圧変化
を、例えば、センスアンプなどの検出回路で増幅し、記
憶情報として外部に読み出す。なお、この第１のバイア
ス設定例では、書き込みをチャネル全面で行ったため、
ソースとドレインの電圧印加方向を上記と逆にしても読
み出しが可能である。
を基準として、ソース・ドレイン領域１２の一方に０Ｖ
を印加し、他方に例えば１．５Ｖを印加し、電荷蓄積膜
１３ｂ内の捕獲電子数を変化させない範囲の電圧、例え
ば、２．５Ｖをゲート電極１４に印加する。このバイア
ス条件下、電荷蓄積膜１３ｂ内の捕獲電子の有無または
捕獲電子量に応じてチャネルの導電率が顕著に変化す
る。すなわち、電荷蓄積膜１３ｂに電子が十分注入され
ている場合、電荷蓄積膜１３ｂに電子が十分注入されて
いない場合と比較して蓄積電子がチャネルの電位を相対
的に上昇させ、チャネル内の電子密度を減少させるた
め、ソースとドレイン間の伝導度が小さい。逆に、電荷
蓄積膜１３ｂに電子が十分注入されていない場合は、チ
ャネルの電位が相対的に低く、ソースとドレイン間の伝
導度が大きくなる。このチャネルの伝導度の差は、チャ
ネルの電流量またはドレイン電圧変化に効果的に変換さ
れる。このチャネルの電流量またはドレイン電圧変化
を、例えば、センスアンプなどの検出回路で増幅し、記
憶情報として外部に読み出す。なお、この第１のバイア
ス設定例では、書き込みをチャネル全面で行ったため、
ソースとドレインの電圧印加方向を上記と逆にしても読
み出しが可能である。
【００４４】データ消去は、半導体基板１１の電位を基
準とし、２つのソース・ドレイン領域１２の双方に０Ｖ
を印加し、ゲート電極１４に負の電圧、例えば、−１０
Ｖを印加する。このとき、電荷蓄積膜１３ｂ内で保持さ
れていた電子がボトム誘電体膜１３ａをトンネルしてチ
ャネル形成領域ＣＨに強制的に引き抜かれる。これによ
り、メモリトランジスタは、その電荷蓄積膜１３ｂ内の
捕獲電子量が十分低い書き込み前の状態（消去状態）に
戻される。
準とし、２つのソース・ドレイン領域１２の双方に０Ｖ
を印加し、ゲート電極１４に負の電圧、例えば、−１０
Ｖを印加する。このとき、電荷蓄積膜１３ｂ内で保持さ
れていた電子がボトム誘電体膜１３ａをトンネルしてチ
ャネル形成領域ＣＨに強制的に引き抜かれる。これによ
り、メモリトランジスタは、その電荷蓄積膜１３ｂ内の
捕獲電子量が十分低い書き込み前の状態（消去状態）に
戻される。
【００４５】次に、第１実施形態に係るメモリランジス
タの第２のバイアス設定例を説明する。
タの第２のバイアス設定例を説明する。
【００４６】データ書き込みは、半導体基板１１の電位
を基準として、２つのソース・ドレイン領域１２の一方
に０Ｖ、他方に５Ｖを印加し、ゲート電極１４に正の電
圧、例えば１０Ｖを印加する。このとき、チャネル形成
領域ＣＨに電子が蓄積されて反転層が形成され、その反
転層内にソースから供給された電子がソースとドレイン
間の電界により加速されてドレイン端部で高い運動エネ
ルギーを得て、ボトム誘電体膜１３ａのエネルギー障壁
を越えるエネルギーをもつホットエレクトロンとなる。
ホットエレクトロンの一部は、ある確率で電荷蓄積膜１
３ｂのドレイン側部分に形成されたトラップに捕獲され
る。
を基準として、２つのソース・ドレイン領域１２の一方
に０Ｖ、他方に５Ｖを印加し、ゲート電極１４に正の電
圧、例えば１０Ｖを印加する。このとき、チャネル形成
領域ＣＨに電子が蓄積されて反転層が形成され、その反
転層内にソースから供給された電子がソースとドレイン
間の電界により加速されてドレイン端部で高い運動エネ
ルギーを得て、ボトム誘電体膜１３ａのエネルギー障壁
を越えるエネルギーをもつホットエレクトロンとなる。
ホットエレクトロンの一部は、ある確率で電荷蓄積膜１
３ｂのドレイン側部分に形成されたトラップに捕獲され
る。
【００４７】データ読み出しは、第１のバイアス設定例
と同様に行う。ただし、この第２のバイアス設定例で
は、書き込み時に５Ｖを印加したドレイン側に電子が蓄
積されるため、読み出しでは、この電荷蓄積側がソース
となるように、ソースとドレイン間に電圧を印加する必
要がある。
と同様に行う。ただし、この第２のバイアス設定例で
は、書き込み時に５Ｖを印加したドレイン側に電子が蓄
積されるため、読み出しでは、この電荷蓄積側がソース
となるように、ソースとドレイン間に電圧を印加する必
要がある。
【００４８】データ消去は、第１のバイアス設定例と同
様にＦＮトンネリングを用いるか、または、バンド−バ
ンド間トンネリングを用いる。後者の方法では、半導体
基板１１の電位を基準としてソース・ドレイン領域１２
の一方または双方に５Ｖを印加し、５Ｖを印加しないソ
ース・ドレイン領域１２は０Ｖで保持し、ゲート電極１
４に−５Ｖを印加する。このとき、５Ｖを印加したソー
ス・ドレイン領域１２の表面が空乏化し、その空乏層内
が高電界となるためにバンド−バンド間トンネル電流が
発生する。バンド−バンド間トンネル電流に起因した正
孔は電界で加速されて高エネルギーを得る。この高いエ
ネルギーの正孔は、ゲート電圧に引きつけられて電荷蓄
積膜１３ｂ内の電荷トラップに注入される。その結果、
電荷蓄積膜１３ｂ内の蓄積電子は注入された正孔により
電荷が打ち消され、当該メモリトランジスタが消去状
態、すなわち、しきい値電圧が低い状態に戻される。
様にＦＮトンネリングを用いるか、または、バンド−バ
ンド間トンネリングを用いる。後者の方法では、半導体
基板１１の電位を基準としてソース・ドレイン領域１２
の一方または双方に５Ｖを印加し、５Ｖを印加しないソ
ース・ドレイン領域１２は０Ｖで保持し、ゲート電極１
４に−５Ｖを印加する。このとき、５Ｖを印加したソー
ス・ドレイン領域１２の表面が空乏化し、その空乏層内
が高電界となるためにバンド−バンド間トンネル電流が
発生する。バンド−バンド間トンネル電流に起因した正
孔は電界で加速されて高エネルギーを得る。この高いエ
ネルギーの正孔は、ゲート電圧に引きつけられて電荷蓄
積膜１３ｂ内の電荷トラップに注入される。その結果、
電荷蓄積膜１３ｂ内の蓄積電子は注入された正孔により
電荷が打ち消され、当該メモリトランジスタが消去状
態、すなわち、しきい値電圧が低い状態に戻される。
【００４９】次に、第１実施形態に係るメモリトランジ
スタの第３のバイアス設定例を説明する。バイアス設定
の基本は第２のバイアス設定例と同様であるが、この第
３のバイアス設定例では２ビットを１メモリトランジス
タ内に記憶させる。
スタの第３のバイアス設定例を説明する。バイアス設定
の基本は第２のバイアス設定例と同様であるが、この第
３のバイアス設定例では２ビットを１メモリトランジス
タ内に記憶させる。
【００５０】第１のデータの書き込みは、半導体基板１
１の電位を基準として、２つのソース・ドレイン領域１
２の一方に０Ｖ、他方に５Ｖを印加し、ゲート電極１４
に正の電圧、例えば１０Ｖを印加する。このとき、チャ
ネル形成領域ＣＨに電子が蓄積されて反転層が形成さ
れ、その反転層内にソースから供給された電子がソース
とドレイン間の電界により加速されてドレイン端部で高
い運動エネルギーを得て、ボトム誘電体膜１３ａのエネ
ルギー障壁を越えるエネルギーをもつホットエレクトロ
ンとなる。ホットエレクトロンの一部は、ある確率で電
荷蓄積膜１３ｂのドレイン側部分に形成されたトラップ
に捕獲される。これにより、第１のデータとして、電荷
蓄積膜１３ｂの他方端部を中心とした一部の領域に電子
が捕獲される。
１の電位を基準として、２つのソース・ドレイン領域１
２の一方に０Ｖ、他方に５Ｖを印加し、ゲート電極１４
に正の電圧、例えば１０Ｖを印加する。このとき、チャ
ネル形成領域ＣＨに電子が蓄積されて反転層が形成さ
れ、その反転層内にソースから供給された電子がソース
とドレイン間の電界により加速されてドレイン端部で高
い運動エネルギーを得て、ボトム誘電体膜１３ａのエネ
ルギー障壁を越えるエネルギーをもつホットエレクトロ
ンとなる。ホットエレクトロンの一部は、ある確率で電
荷蓄積膜１３ｂのドレイン側部分に形成されたトラップ
に捕獲される。これにより、第１のデータとして、電荷
蓄積膜１３ｂの他方端部を中心とした一部の領域に電子
が捕獲される。
【００５１】第２のデータの書き込みは、２つのソース
・ドレイン領域１２の電圧を上記した第１のデータの書
き込み時と逆にする。すなわち、２つのソース・ドレイ
ン領域１２の他方に０Ｖを印加し、一方に５Ｖを印加す
る。このとき、０Ｖを印加した他方のソース・ドレイン
領域１２から供給された電子は、５Ｖを印加した一方の
ソース・ドレイン領域１２側でホットエレクトロン化
し、電荷蓄積膜１３ｂの一方側の一部に注入される。こ
れにより、第２のデータとして、電荷蓄積膜１３ｂの一
方端部側に第１のデータとは独立に電子が捕獲される。
なお、この第３のバイアス設定例により注入された２つ
の２ビットデータが互いに重ならないように、電子の注
入量およびメモリトランジスタのゲート長（側壁高さ）
が決定される。
・ドレイン領域１２の電圧を上記した第１のデータの書
き込み時と逆にする。すなわち、２つのソース・ドレイ
ン領域１２の他方に０Ｖを印加し、一方に５Ｖを印加す
る。このとき、０Ｖを印加した他方のソース・ドレイン
領域１２から供給された電子は、５Ｖを印加した一方の
ソース・ドレイン領域１２側でホットエレクトロン化
し、電荷蓄積膜１３ｂの一方側の一部に注入される。こ
れにより、第２のデータとして、電荷蓄積膜１３ｂの一
方端部側に第１のデータとは独立に電子が捕獲される。
なお、この第３のバイアス設定例により注入された２つ
の２ビットデータが互いに重ならないように、電子の注
入量およびメモリトランジスタのゲート長（側壁高さ）
が決定される。
【００５２】２ビットデータの読み出しは、読み出し対
象のデータが書き込まれた側に近い方のソース・ドレイ
ン領域１２がソースとなるように、ソースとドレイン間
の電圧印加方向が決められる。
象のデータが書き込まれた側に近い方のソース・ドレイ
ン領域１２がソースとなるように、ソースとドレイン間
の電圧印加方向が決められる。
【００５３】第１のデータの読み出しは、第１のデータ
に近い他方のソース・ドレイン領域１２に０Ｖを印加
し、一方のソース・ドレイン領域１．５Ｖを印加し、電
荷蓄積膜１３ｂ内の捕獲電子数を変化させない範囲の電
圧、例えば２．５Ｖをゲート電極１４に印加する。この
バイアス条件下、電荷蓄積膜１３ｂ内のソース側端部に
存在する捕獲電子の有無または捕獲電子量に応じてチャ
ネルの導電率が顕著に変化する。すなわち、電荷蓄積膜
１３ｂのソース側端部に電子が十分に注入されている場
合、電荷蓄積膜１３ｂのソース側端部に電子が十分に注
入されていない場合と比較して、蓄積電子がチャネルの
ソース側部分の電位を相対的に上昇させチャネル内の電
子密度を減少させるため、ソースとドレイン間の伝導度
が小さい。このとき、ドレイン側近傍では、ドレイン電
圧によって、電子に対するポテンシャルが、電荷蓄積膜
１３ｂのドレイン側端部の電子の有無にかかわらず低く
なっている。また、この読み出し時に、ドレイン端部が
ピンチオフ状態となるため、電荷蓄積膜１３ｂのドレイ
ン側端部の電子の有無がチャネルの伝導度に対する影響
が小さくなる。すなわち、トランジスタのしきい値電圧
は、より低い電界のソース側の捕獲電子の量を反映した
ものとなるため、このバイアス条件下では第１のデータ
が検出回路によって読み出される。
に近い他方のソース・ドレイン領域１２に０Ｖを印加
し、一方のソース・ドレイン領域１．５Ｖを印加し、電
荷蓄積膜１３ｂ内の捕獲電子数を変化させない範囲の電
圧、例えば２．５Ｖをゲート電極１４に印加する。この
バイアス条件下、電荷蓄積膜１３ｂ内のソース側端部に
存在する捕獲電子の有無または捕獲電子量に応じてチャ
ネルの導電率が顕著に変化する。すなわち、電荷蓄積膜
１３ｂのソース側端部に電子が十分に注入されている場
合、電荷蓄積膜１３ｂのソース側端部に電子が十分に注
入されていない場合と比較して、蓄積電子がチャネルの
ソース側部分の電位を相対的に上昇させチャネル内の電
子密度を減少させるため、ソースとドレイン間の伝導度
が小さい。このとき、ドレイン側近傍では、ドレイン電
圧によって、電子に対するポテンシャルが、電荷蓄積膜
１３ｂのドレイン側端部の電子の有無にかかわらず低く
なっている。また、この読み出し時に、ドレイン端部が
ピンチオフ状態となるため、電荷蓄積膜１３ｂのドレイ
ン側端部の電子の有無がチャネルの伝導度に対する影響
が小さくなる。すなわち、トランジスタのしきい値電圧
は、より低い電界のソース側の捕獲電子の量を反映した
ものとなるため、このバイアス条件下では第１のデータ
が検出回路によって読み出される。
【００５４】第２のデータの読み出しは、第２のデータ
に近い一方のソース・ドレイン領域１２に０Ｖを印加
し、他方のソース・ドレイン領域１２に１．５Ｖを印加
し、ゲート電極１４に２．５Ｖを印加する。このバイア
ス条件下では、一方のソース・ドレイン領域１２側が低
電界となるため、上記した第１のデータの読み出しと同
様な原理で第２のデータが読み出される。
に近い一方のソース・ドレイン領域１２に０Ｖを印加
し、他方のソース・ドレイン領域１２に１．５Ｖを印加
し、ゲート電極１４に２．５Ｖを印加する。このバイア
ス条件下では、一方のソース・ドレイン領域１２側が低
電界となるため、上記した第１のデータの読み出しと同
様な原理で第２のデータが読み出される。
【００５５】データ消去は、第１のバイアス設定例と同
様にＦＮトンネリングを用いるか、または、第２のバイ
アス設定例と同様にバンド−バンド間トンネリングを用
いる。
様にＦＮトンネリングを用いるか、または、第２のバイ
アス設定例と同様にバンド−バンド間トンネリングを用
いる。
【００５６】本実施形態に係る不揮発性半導体記憶装置
では、半導体基板１１上に形成した溝Ｒの側面に沿って
チャネル形成領域ＣＨを有する構造を採用することで、
メモリトランジスタのゲート長を短チャネル効果が生じ
る領域まで短くすることなしに、情報記録密度の集積度
を向上させることができる。また、電荷蓄積膜１３ｂ中
に蓄積された電荷は局在しているので、ソース端あるい
はドレイン端に局所的に電子を書き込むことで、１メモ
リトランジスタあたり２ビットを記録することができ
る。この場合において、本実施形態のメモリトランジス
タ構造では、半導体基板面内の集積度を上げるために、
メモリトランジスタのゲート長を短くする必要がないの
で、集積度を向上させても、ソース端およびドレイン端
に別々に書き込んだ電荷蓄積領域に重なりが生じること
がなく、１メモリトランジスタあたり２ビットの記録動
作をできる。
では、半導体基板１１上に形成した溝Ｒの側面に沿って
チャネル形成領域ＣＨを有する構造を採用することで、
メモリトランジスタのゲート長を短チャネル効果が生じ
る領域まで短くすることなしに、情報記録密度の集積度
を向上させることができる。また、電荷蓄積膜１３ｂ中
に蓄積された電荷は局在しているので、ソース端あるい
はドレイン端に局所的に電子を書き込むことで、１メモ
リトランジスタあたり２ビットを記録することができ
る。この場合において、本実施形態のメモリトランジス
タ構造では、半導体基板面内の集積度を上げるために、
メモリトランジスタのゲート長を短くする必要がないの
で、集積度を向上させても、ソース端およびドレイン端
に別々に書き込んだ電荷蓄積領域に重なりが生じること
がなく、１メモリトランジスタあたり２ビットの記録動
作をできる。
【００５７】また、チャネル形成領域ＣＨを縦型にし
て、電荷トラップ等の離散的電荷蓄積手段を有する電荷
蓄積膜１３ｂに電荷を蓄積する構造を採用することによ
り、本構造をフローティングゲート型に適用する場合に
比して、以下の点でメリットがある。まず、半導体基板
１１に溝Ｒを形成する工程において、溝の側壁の垂直性
を上げるため、例えば異方性の強いエッチングを採用し
た場合、溝Ｒの側壁には多少なりともエッチングダメー
ジを受けることがある。その場合、当該エッチングダメ
ージを受けた側壁上に形成するボトム誘電体膜１３ａも
質の良くない膜、すなわち、欠陥の多いボトム誘電体膜
１３ａが形成され得るが、当該縦型構造をフロティング
ゲート型に適用した場合には、フローティングゲートは
その層内において電荷の移動が自由であるため、ボトム
誘電体膜１３ａに局所的に欠陥が形成されている場合に
は、フローティングゲート内に保持された電荷の全てが
当該欠陥を介して基板にリークしてしまう恐れがある。
これに対し、当該ボトム誘電体膜１３ａ上に形成する電
荷トラップは空間的に離散化されていることから、当該
欠陥近傍の電荷トラップに蓄積された電荷がリークする
にすぎず、当該欠陥を介して半導体基板へ電荷がリーク
するのを低減でき、データ保持特性、信頼性の面でフロ
ーティングゲート型に比して特性が良くなる。また、本
実施形態では蓄積電荷の局在性を利用して１メモリセル
あたり２ビットのデータが記録可能であるが、フローテ
ィングゲート型の場合には、１メモリセルあたり２ビッ
トのデータの記録動作ができない。
て、電荷トラップ等の離散的電荷蓄積手段を有する電荷
蓄積膜１３ｂに電荷を蓄積する構造を採用することによ
り、本構造をフローティングゲート型に適用する場合に
比して、以下の点でメリットがある。まず、半導体基板
１１に溝Ｒを形成する工程において、溝の側壁の垂直性
を上げるため、例えば異方性の強いエッチングを採用し
た場合、溝Ｒの側壁には多少なりともエッチングダメー
ジを受けることがある。その場合、当該エッチングダメ
ージを受けた側壁上に形成するボトム誘電体膜１３ａも
質の良くない膜、すなわち、欠陥の多いボトム誘電体膜
１３ａが形成され得るが、当該縦型構造をフロティング
ゲート型に適用した場合には、フローティングゲートは
その層内において電荷の移動が自由であるため、ボトム
誘電体膜１３ａに局所的に欠陥が形成されている場合に
は、フローティングゲート内に保持された電荷の全てが
当該欠陥を介して基板にリークしてしまう恐れがある。
これに対し、当該ボトム誘電体膜１３ａ上に形成する電
荷トラップは空間的に離散化されていることから、当該
欠陥近傍の電荷トラップに蓄積された電荷がリークする
にすぎず、当該欠陥を介して半導体基板へ電荷がリーク
するのを低減でき、データ保持特性、信頼性の面でフロ
ーティングゲート型に比して特性が良くなる。また、本
実施形態では蓄積電荷の局在性を利用して１メモリセル
あたり２ビットのデータが記録可能であるが、フローテ
ィングゲート型の場合には、１メモリセルあたり２ビッ
トのデータの記録動作ができない。
【００５８】第２実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
てゲート誘電体膜中に埋め込まれ例えば１０ナノメータ
以下の粒径を有する多数の互いに絶縁された導電体（以
下、小粒径導電体と称する）を用いた不揮発性半導体記
憶装置に関する。
てゲート誘電体膜中に埋め込まれ例えば１０ナノメータ
以下の粒径を有する多数の互いに絶縁された導電体（以
下、小粒径導電体と称する）を用いた不揮発性半導体記
憶装置に関する。
【００５９】図８は、この電荷蓄積手段としての小粒径
導電体を用いたメモリトランジスタの素子構造を示す拡
大断面図である。本実施形態の不揮発性メモリトランジ
スタでは、そのゲート誘電体膜２３が、ボトム誘電体膜
２３ａ、その上の電荷蓄積手段としての小粒径導電体２
３ｂ、および小粒径導電体２３ｂを覆う誘電体膜２３ｃ
とからなる。その他の構成、即ち半導体基板１１、チャ
ネル形成領域ＣＨ、ソース・ドレイン領域１２、ゲート
電極１４は、第１実施形態と同様である。
導電体を用いたメモリトランジスタの素子構造を示す拡
大断面図である。本実施形態の不揮発性メモリトランジ
スタでは、そのゲート誘電体膜２３が、ボトム誘電体膜
２３ａ、その上の電荷蓄積手段としての小粒径導電体２
３ｂ、および小粒径導電体２３ｂを覆う誘電体膜２３ｃ
とからなる。その他の構成、即ち半導体基板１１、チャ
ネル形成領域ＣＨ、ソース・ドレイン領域１２、ゲート
電極１４は、第１実施形態と同様である。
【００６０】上記の小粒径導電体２３ｂは、例えば、微
細な非晶質Ｓｉx Ｇｅ1-x （０≦ｘ≦１）または多結晶
Ｓｉx Ｇｅ1-x （０≦ｘ≦１）等の導電体により構成さ
れている。また、小粒径導電体２３ｂは、そのサイズ
（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎ
ｍ程度であり、個々の小粒径導電体同士が誘電体膜２３
ｃで空間的に、例えば４ｎｍ程度の間隔で分離されてい
る。なお、本例におけるボトム誘電体膜２３ａは、使用
用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で
適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とし
た。
細な非晶質Ｓｉx Ｇｅ1-x （０≦ｘ≦１）または多結晶
Ｓｉx Ｇｅ1-x （０≦ｘ≦１）等の導電体により構成さ
れている。また、小粒径導電体２３ｂは、そのサイズ
（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎ
ｍ程度であり、個々の小粒径導電体同士が誘電体膜２３
ｃで空間的に、例えば４ｎｍ程度の間隔で分離されてい
る。なお、本例におけるボトム誘電体膜２３ａは、使用
用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で
適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とし
た。
【００６１】上記構成のメモリトランジスタの製造方法
について説明する。まず、第１実施形態と同様にしてボ
トム誘電体膜２３ａを成膜した後、例えばＬＰ−ＣＶＤ
法を用いたＳｉx Ｇｅ1-x 成膜の初期過程に生じるＳｉ
x Ｇｅ1-xの小粒径導電体の集合体をボトム誘電体膜２
３ａ上に形成する。Ｓｉx Ｇｅ1-xの小粒径導電体は、
シラン（ＳｉＨ4 ）あるいはジクロルシラン（ＤＣＳ）
とゲルマン（ＧｅＨ4 ）と水素を原料ガスとして用い、
５００℃〜９００℃程度の成膜温度で形成される。小粒
径導電体の密度、大きさは、シランあるいはジクロルシ
ランと水素の分圧あるいは流量比を調整することによっ
て制御できる。水素分圧が大きい方が小粒径導電体のも
ととなる核の密度を高くできる。あるいは、非化学量論
的組成のＳｉＯx をシランあるいはジクロルシランと酸
化二窒素（Ｎ2 Ｏ）を原料ガスとして５００℃〜８００
℃程度の成膜温度で形成し、その後９００℃〜１１００
℃の高温でアニールすることで、ＳｉＯ2 とＳｉ小粒径
導電体相が分離し、ＳｉＯ2に埋め込まれたＳｉ小粒径
導電体の集合体が形成される。次に、小粒径導電体２３
ｂを埋め込むように、誘電体膜２３ｃを、例えば７ｎｍ
ほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤで
は、原料ガスがジクロルシラン（ＤＣＳ）と酸化二窒素
（Ｎ2 Ｏ）の混合ガス、基板温度が例えば７００℃とす
る。このとき小粒径導電体２３ｂは誘電体膜２３ｃに埋
め込まれる。その後、ワード線となる導電膜を成膜し、
ゲート電極１４を一括してパターンニングする工程を経
て、当該メモリトランジスタを完成させる。
について説明する。まず、第１実施形態と同様にしてボ
トム誘電体膜２３ａを成膜した後、例えばＬＰ−ＣＶＤ
法を用いたＳｉx Ｇｅ1-x 成膜の初期過程に生じるＳｉ
x Ｇｅ1-xの小粒径導電体の集合体をボトム誘電体膜２
３ａ上に形成する。Ｓｉx Ｇｅ1-xの小粒径導電体は、
シラン（ＳｉＨ4 ）あるいはジクロルシラン（ＤＣＳ）
とゲルマン（ＧｅＨ4 ）と水素を原料ガスとして用い、
５００℃〜９００℃程度の成膜温度で形成される。小粒
径導電体の密度、大きさは、シランあるいはジクロルシ
ランと水素の分圧あるいは流量比を調整することによっ
て制御できる。水素分圧が大きい方が小粒径導電体のも
ととなる核の密度を高くできる。あるいは、非化学量論
的組成のＳｉＯx をシランあるいはジクロルシランと酸
化二窒素（Ｎ2 Ｏ）を原料ガスとして５００℃〜８００
℃程度の成膜温度で形成し、その後９００℃〜１１００
℃の高温でアニールすることで、ＳｉＯ2 とＳｉ小粒径
導電体相が分離し、ＳｉＯ2に埋め込まれたＳｉ小粒径
導電体の集合体が形成される。次に、小粒径導電体２３
ｂを埋め込むように、誘電体膜２３ｃを、例えば７ｎｍ
ほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤで
は、原料ガスがジクロルシラン（ＤＣＳ）と酸化二窒素
（Ｎ2 Ｏ）の混合ガス、基板温度が例えば７００℃とす
る。このとき小粒径導電体２３ｂは誘電体膜２３ｃに埋
め込まれる。その後、ワード線となる導電膜を成膜し、
ゲート電極１４を一括してパターンニングする工程を経
て、当該メモリトランジスタを完成させる。
【００６２】このように形成された小粒径導電体２３ｂ
は、平面方向に離散化されたキャリアトラップとして機
能する。個々の小粒径導電体２３ｂは、数個の注入電子
を保持できる。なお、小粒径導電体２３ｂを更に小さく
して、これに単一電子を保持させてもよい。
は、平面方向に離散化されたキャリアトラップとして機
能する。個々の小粒径導電体２３ｂは、数個の注入電子
を保持できる。なお、小粒径導電体２３ｂを更に小さく
して、これに単一電子を保持させてもよい。
【００６３】本実施形態に係る不揮発性半導体記憶装置
によっても、第１実施形態と同様に情報記録密度の集積
度を向上させることができる。また、第１実施形態と同
様、小粒径導電体２３ｂ中に蓄積された電荷は局在して
いるので、ソース端あるいはドレイン端に局所的に電子
を書き込むことで、１メモリトランジスタあたり２ビッ
トを記録することができる。さらに、第１実施形態と同
様、たとえボトム誘電体膜２３ａに局所的に欠陥が生じ
ていたとしても、当該ボトム誘電体膜２３ａ上に形成す
る電荷蓄積手段としての小粒径導電体２３ｂは平面的に
離散化されていることから、当該欠陥近傍の小粒径導電
体２３ｂに蓄積された電荷がリークするにすぎず、当該
欠陥を介して半導体基板へ電荷がリークするのを低減で
き、データ保持特性、信頼性の面でフローティングゲー
ト型に比して特性が良くなる。
によっても、第１実施形態と同様に情報記録密度の集積
度を向上させることができる。また、第１実施形態と同
様、小粒径導電体２３ｂ中に蓄積された電荷は局在して
いるので、ソース端あるいはドレイン端に局所的に電子
を書き込むことで、１メモリトランジスタあたり２ビッ
トを記録することができる。さらに、第１実施形態と同
様、たとえボトム誘電体膜２３ａに局所的に欠陥が生じ
ていたとしても、当該ボトム誘電体膜２３ａ上に形成す
る電荷蓄積手段としての小粒径導電体２３ｂは平面的に
離散化されていることから、当該欠陥近傍の小粒径導電
体２３ｂに蓄積された電荷がリークするにすぎず、当該
欠陥を介して半導体基板へ電荷がリークするのを低減で
き、データ保持特性、信頼性の面でフローティングゲー
ト型に比して特性が良くなる。
【００６４】本発明の不揮発性半導体記憶装置は、上記
の実施形態の説明に限定されない。例えば、メモリトラ
ンジスタのゲート誘電体膜１３の構成は、上記実施形態
で例示したいわゆるＭＯＮＯＳ型に用いられる３層の誘
電体膜に限定されない。ゲート誘電体膜の要件は、積層
された複数の誘電体膜を含むことと、電荷トラップ等の
電荷蓄積手段が離散化されていることの２点であり、こ
れらの要件を満たす種々の他の構成を採用可能である。
例えば、いわゆるＭＮＯＳ型等のように、二酸化珪素等
からなるボトム誘電体膜と、その上に形成された窒化珪
素等からなる電荷保持能力を有した膜との２層構成であ
ってもよい。
の実施形態の説明に限定されない。例えば、メモリトラ
ンジスタのゲート誘電体膜１３の構成は、上記実施形態
で例示したいわゆるＭＯＮＯＳ型に用いられる３層の誘
電体膜に限定されない。ゲート誘電体膜の要件は、積層
された複数の誘電体膜を含むことと、電荷トラップ等の
電荷蓄積手段が離散化されていることの２点であり、こ
れらの要件を満たす種々の他の構成を採用可能である。
例えば、いわゆるＭＮＯＳ型等のように、二酸化珪素等
からなるボトム誘電体膜と、その上に形成された窒化珪
素等からなる電荷保持能力を有した膜との２層構成であ
ってもよい。
【００６５】また、酸化アルミニウムＡｌ2 Ｏ3 、酸化
タンタルＴａ2 Ｏ5 、酸化ジルコニウムＺｒＯ2 等の金
属酸化物等からなる誘電体膜も多くのトラップを含むこ
とが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型にお
いて、電荷保持能力を有した膜として採用可能である。
さらに、電荷蓄積膜１３ｂの材料として、その他の金属
酸化物を上げると、例えば、チタン、ハフニウム、ラン
タンの酸化物よりなる膜があり、あるいはタンタル、チ
タン、ジルコニウム、ハフニウム、ランタンのシリケイ
トよりなる膜を採用することもできる。
タンタルＴａ2 Ｏ5 、酸化ジルコニウムＺｒＯ2 等の金
属酸化物等からなる誘電体膜も多くのトラップを含むこ
とが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型にお
いて、電荷保持能力を有した膜として採用可能である。
さらに、電荷蓄積膜１３ｂの材料として、その他の金属
酸化物を上げると、例えば、チタン、ハフニウム、ラン
タンの酸化物よりなる膜があり、あるいはタンタル、チ
タン、ジルコニウム、ハフニウム、ランタンのシリケイ
トよりなる膜を採用することもできる。
【００６６】電荷蓄積膜１３ｂの材料として、酸化アル
ミニウム（Ａｌ2 Ｏ3 ）が選択された場合には、例え
ば、塩化アルミニウム（ＡｌＣｌ3 ）と二酸化炭素（Ｃ
Ｏ2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、ま
たはアルミニウムアルコキシド（Ａｌ（Ｃ2 Ｈ5 Ｏ）
3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）3 等）
の熱分解を用いる。電荷蓄積膜１３ｂの材料として、酸
化タンタル（Ｔａ2 Ｏ5 ）が選択された場合には、例え
ば、塩化タンタル（ＴａＣｌ5 ）と二酸化炭素（ＣＯ
2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、また
はＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ 7 Ｏ2 、あるいは
Ｔａ（ＯＣ2 Ｈ5 ）5 の熱分解を用いる。電荷蓄積膜１
３ｂの材料として、酸化ジルコニウム（ＺｒＯx ）が選
択された場合には、例えば、Ｚｒを酸素雰囲気中でスパ
ッタリングする方法を用いる。
ミニウム（Ａｌ2 Ｏ3 ）が選択された場合には、例え
ば、塩化アルミニウム（ＡｌＣｌ3 ）と二酸化炭素（Ｃ
Ｏ2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、ま
たはアルミニウムアルコキシド（Ａｌ（Ｃ2 Ｈ5 Ｏ）
3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）3 等）
の熱分解を用いる。電荷蓄積膜１３ｂの材料として、酸
化タンタル（Ｔａ2 Ｏ5 ）が選択された場合には、例え
ば、塩化タンタル（ＴａＣｌ5 ）と二酸化炭素（ＣＯ
2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、また
はＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ 7 Ｏ2 、あるいは
Ｔａ（ＯＣ2 Ｈ5 ）5 の熱分解を用いる。電荷蓄積膜１
３ｂの材料として、酸化ジルコニウム（ＺｒＯx ）が選
択された場合には、例えば、Ｚｒを酸素雰囲気中でスパ
ッタリングする方法を用いる。
【００６７】同様に、ボトム誘電体膜１３ａおよびトッ
プ誘電体膜１３ｃは、上述した二酸化珪素、窒化珪素、
酸化窒化珪素に限られず、例えば、酸化アルミニウムＡ
ｌ2Ｏ3 、酸化タンタルＴａ2 Ｏ5 、酸化ジルコニウム
ＺｒＯ2 のいずれの材料から選択してもよい。なお、こ
れらの金属酸化物の形成方法については、上述した通り
である。さらに、ボトム誘電体膜１３ａおよびトップ誘
電体膜１３ｃは、その他の金属酸化膜として、チタン、
ハフニウム、ランタンの酸化物よりなる膜でもよいし、
あるいはタンタル、チタン、ジルコニウム、ハフニウ
ム、ランタンのシリケイトよりなる膜を採用することも
できる。
プ誘電体膜１３ｃは、上述した二酸化珪素、窒化珪素、
酸化窒化珪素に限られず、例えば、酸化アルミニウムＡ
ｌ2Ｏ3 、酸化タンタルＴａ2 Ｏ5 、酸化ジルコニウム
ＺｒＯ2 のいずれの材料から選択してもよい。なお、こ
れらの金属酸化物の形成方法については、上述した通り
である。さらに、ボトム誘電体膜１３ａおよびトップ誘
電体膜１３ｃは、その他の金属酸化膜として、チタン、
ハフニウム、ランタンの酸化物よりなる膜でもよいし、
あるいはタンタル、チタン、ジルコニウム、ハフニウ
ム、ランタンのシリケイトよりなる膜を採用することも
できる。
【００６８】その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
で、種々の変更が可能である。
【００６９】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、第１導電型半導体の面内における半導体記憶素子の
サイズの微細化を行っても、平坦な表面を有する第１導
電型半導体面内にチャネルを有する半導体記憶素子と比
較して、特性の劣化が少なく、かつ、単位記憶素子あた
り２ビットの記録の動作ができる。
ば、第１導電型半導体の面内における半導体記憶素子の
サイズの微細化を行っても、平坦な表面を有する第１導
電型半導体面内にチャネルを有する半導体記憶素子と比
較して、特性の劣化が少なく、かつ、単位記憶素子あた
り２ビットの記録の動作ができる。
【図１】第１実施形態に係るメモリセルアレイの平面図
である。
である。
【図２】図１に示す平面図における不純物を導入する領
域を示す図である。
域を示す図である。
【図３】（ａ）は、図１のＡ−Ａ’線における断面図、
（ｂ）は、図１のＢ−Ｂ’線における断面図である。
（ｂ）は、図１のＢ−Ｂ’線における断面図である。
【図４】ゲート誘電体膜の詳細な構造を説明するため
の、拡大断面図である。
の、拡大断面図である。
【図５】図４に示すメモリセルアレイの断面図に対応す
る等価回路図である。
る等価回路図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の
製造方法の製造工程を説明するための断面図であり、
（ａ）は半導体基板への溝部の形成工程まで、（ｂ）は
ゲート誘電体膜の形成工程までを示す。
製造方法の製造工程を説明するための断面図であり、
（ａ）は半導体基板への溝部の形成工程まで、（ｂ）は
ゲート誘電体膜の形成工程までを示す。
【図７】図６の続きの工程を示す断面図であり、（ｃ）
はソース・ドレイン領域の形成工程まで、（ｂ）はゲー
ト電極の形成工程までを示す。
はソース・ドレイン領域の形成工程まで、（ｂ）はゲー
ト電極の形成工程までを示す。
【図８】第２実施形態に係るメモリトランジスタの構造
断面図である。
断面図である。
１１…半導体基板、１２…ソース・ドレイン領域、１３
…ゲート誘電体膜、１３ａ…ボトム誘電体膜、１３ｂ…
電荷蓄積膜、１３ｃ…トップ誘電体膜、１４…ゲート電
極、Ｒ…溝。
…ゲート誘電体膜、１３ａ…ボトム誘電体膜、１３ｂ…
電荷蓄積膜、１３ｃ…トップ誘電体膜、１４…ゲート電
極、Ｒ…溝。
Claims (10)
- 【請求項１】表面に段差を有する第１導電型半導体と、 前記段差の上部と底部に形成され、前記第１導電型半導
体の主面に垂直な方向で分離されソースあるいはドレイ
ンとなる第２導電型半導体領域と、 空間的に離散化された電荷蓄積手段を内部に含み、少な
くとも前記段差の側面を被覆するように前記第１導電型
半導体上に形成されたゲート誘電体膜と、 前記ゲート誘電体膜上に形成されたゲート電極とを有す
る不揮発性半導体記憶装置。 - 【請求項２】前記ソースあるいはドレイン領域となる第
２導電型半導体領域、前記ゲート誘電体膜および前記ゲ
ート電極を有するメモリトランジスタが、行列状に複数
配置されており、 前記段差が、列方向に延び行方向に一定間隔で複数形成
され、 各段差の底部に形成された第２導電型半導体領域、各段
差の上部に形成された第２導電型半導体領域のそれぞれ
が、行方向で隣接する２つのメモリトランジスタ列間で
共有され、 複数の前記ゲート電極が、行方向に延びて配置され、行
方向における各メモリトランジスタ間で共有され、列方
向に一定間隔で分離された請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】前記ゲート誘電体膜は、前記第１導電型半
導体上に形成された下部誘電体膜と、前記下部誘電体膜
上に形成され前記電荷蓄積手段を主に有する電荷蓄積膜
とを有する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】前記下部誘電体膜は、二酸化珪素膜、トラ
ップの無いあるいはトランジスタのしきい値電圧を変化
させるに足る量のトラップを有しない酸化窒化珪素膜、
あるいはタンタル、チタン、ジルコニウム、ハフニウ
ム、ランタン、アルミニウムの酸化物よりなる膜、ある
いはタンタル、チタン、ジルコニウム、ハフニウム、ラ
ンタンのシリケイトよりなる膜のいずれかを単独でまた
は組み合わせた積層膜として含む請求項３記載の不揮発
性半導体記憶装置。 - 【請求項５】前記電荷蓄積膜は、窒化珪素膜、酸化窒化
珪素膜、あるいはタンタル、チタン、ジルコニウム、ハ
フニウム、ランタン、アルミニウムの酸化物よりなる
膜、あるいはタンタル、チタン、ジルコニウム、ハフニ
ウム、ランタンのシリケイトよりなる膜のいずれかを単
独でまたは組み合わせた積層膜として含む請求項３記載
の不揮発性半導体記憶装置。 - 【請求項６】前記ゲート誘電体膜は、前記電荷蓄積手段
として、互いに絶縁された小粒径導電体を含む請求項１
記載の不揮発性半導体記憶装置。 - 【請求項７】前記ゲート誘電体膜は、前記電荷蓄積膜上
に形成された上部誘電体膜を有する請求項３記載の不揮
発性半導体記憶装置。 - 【請求項８】前記上部誘電体膜は、二酸化珪素膜、トラ
ップの無いあるいはトランジスタのしきい値電圧を変化
させるに足る量のトラップを有しない酸化窒化珪素膜、
あるいはタンタル、チタン、ジルコニウム、ハフニウ
ム、ランタン、アルミニウムの酸化物よりなる膜、ある
いはタンタル、チタン、ジルコニウム、ハフニウム、ラ
ンタンのシリケイトよりなる膜のいずれかを単独でまた
は組み合わせた積層膜として含む請求項７記載の不揮発
性半導体記憶装置。 - 【請求項９】第１導電型半導体の主面に段差を形成する
工程と、 少なくとも前記段差の側面を被覆するようにして前記第
１導電型半導体上に、空間的に離散化された電荷蓄積手
段を内部に含むゲート誘電体膜を形成する工程と、 前記段差を有する第１導電型半導体に第２導電型不純物
を導入して、前記段差の上部と底部にソースあるいはド
レインとなる第２導電型半導体領域を形成する工程と、 前記ゲート誘電体膜上に導電膜を成膜し、当該導電膜を
加工してゲート電極を形成する工程とを有する不揮発性
半導体記憶装置の製造方法。 - 【請求項１０】第１導電型半導体の主面に段差を形成す
る工程と、 前記段差を有する第１導電型半導体に第２導電型不純物
を導入して、前記段差の上部と底部にソースあるいはド
レインとなる第２導電型半導体領域を形成する工程と、 少なくとも前記段差の側面を被覆するようにして前記第
１導電型半導体上に、空間的に離散化された電荷蓄積手
段を内部に含むゲート誘電体膜を形成する工程と、 前記ゲート誘電体膜上に導電膜を成膜し、当該導電膜を
加工してゲート電極を形成する工程とを有する不揮発性
半導体記憶装置の製造方法。
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|---|---|---|---|
| JP2001079123A JP2002280465A (ja) | 2001-03-19 | 2001-03-19 | 不揮発性半導体記憶装置およびその製造方法 |
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| US11/043,671 US7074675B2 (en) | 2001-03-19 | 2005-01-26 | Non-volatile semiconductor memory device and process for fabricating the same |
| US11/093,377 US7057233B2 (en) | 2001-03-19 | 2005-03-30 | Non-volatile semiconductor memory device and process for fabricating the same |
| US11/093,440 US7038271B2 (en) | 2001-03-19 | 2005-03-30 | Non-volatile semiconductor memory device and process for fabricating the same |
| US11/094,680 US7034356B2 (en) | 2001-03-19 | 2005-03-30 | Non-volatile semiconductor memory device and process for fabricating the same |
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| JP2001079123A JP2002280465A (ja) | 2001-03-19 | 2001-03-19 | 不揮発性半導体記憶装置およびその製造方法 |
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