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TW201530732A - 具有分離通道的汲極延伸金氧半導體電晶體 - Google Patents

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Publication number
TW201530732A
TW201530732A TW103146513A TW103146513A TW201530732A TW 201530732 A TW201530732 A TW 201530732A TW 103146513 A TW103146513 A TW 103146513A TW 103146513 A TW103146513 A TW 103146513A TW 201530732 A TW201530732 A TW 201530732A
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TW
Taiwan
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channel
drain
demos
transistor
drain extension
Prior art date
Application number
TW103146513A
Other languages
English (en)
Inventor
范卡特拉曼 普拉哈卡爾
伊葛 葛茲尼索夫
Original Assignee
賽普拉斯半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 賽普拉斯半導體公司 filed Critical 賽普拉斯半導體公司
Publication of TW201530732A publication Critical patent/TW201530732A/zh

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Abstract

本發明提供一種電路及其製造方法，該電路包含汲極延伸金氧半導體(Drain Extended Metal-Oxide-Semiconductor，DEMOS)裝置和低電壓金氧半導體(Low-Voltage Metal-Oxide-Semiconductor，LV_MOS)裝置兩者。於一實施例中，DEMOS裝置包含一第一通道；一閘極；一第二通道；以及一汲極延伸區，其中，該第二通道分離成一第一部分與一第二部分，且其中，該第二通道的第一部分停止在該閘極下方並且與該汲極延伸區隔開。本發明還說明其它實施例。

Description

具有分離通道的汲極延伸金氧半導體電晶體
本揭示內容大體上關於半導體裝置的製作，且更明確地說，係關於具有分離通道的汲極延伸金氧半導體(Drain Extended Metal-Oxide-Semiconductor，DEMOS)電晶體，該些分離通道係利用既有的互補式金氧半導體(Complementary Metal-Oxide-Semiconductor，CMOS)製程被整合製作並且適合使用在諸如非揮發性記憶體(Non-Volatile Memory，NVM)的裝置的高電壓(High-Voltage，HV)電路中。
相關申請案交叉參考
本申請案於35 U.S.C.119(e)的規範下主張2014年1月10日提申的美國臨時專利申請案序號第61/925,958號的優先權的權利，本文以引用的方式將其完整併入。
許多類型的積體電路雖然可以被設計成以單一內部電壓來操作；不過，經常會希望提供一種包含多個裝置(舉例來說，多個電晶體以及多個被動電路元件)的積體電路(Integrated Circuit，IC)，該些裝置操作在二或更多個不同的電壓位準處。此些IC的範例包含非揮發性記憶體(NVM)以及包含NVM或是快閃巨集或記憶體的IC(例如，微控制器、微處理器、或 是晶片上可程式化系統(Programmable System On a Chip，PSOC))。此電路通常包含使用在邏輯應用及/或切換應用中並且被設計成用以操作在小於從約2.5伏特(V)至約3.3伏特(V)電壓處的低電壓金氧半導體(Low-Voltage Metal-Oxide-Semiconductor，LV_MOS)電晶體；以及使用在NVM應用中並且通常被設計成用以操作在約9V或是更大電壓處的其它高電壓金氧半導體(High-Voltage Metal-Oxide-Semiconductor，HV_MOS)電晶體，例如，充電汞、HV切換器、區段選擇器、輸入/輸出(Input/Output，I/O)胞體或驅動器。
將一HV_MOS電晶體整合至此電路之中的其中一種方式包含引進汲極延伸(Drain-Extended，DE)架構以提供使用在高功率及高電壓應用中之具有較高崩潰電壓(Breakdown Voltage，BV)的電晶體。簡言之，在一DE電晶體中，汲極會因對在反向偏壓期間空乏的低摻雜半導體區進行植入而被延伸，因而允許在該基板中跨越一汲極延伸區降低大額電壓，並且因而將跨越一閘極氧化物的電場降低至安全的位準。在既有的互補式金氧半導體(CMOS)製程流程中，該些DE植入係借用基線製程中其它裝置的遮罩與植入物來完成。然而，當電晶體的尺寸進展至小於65奈米(nm)時，許多此些遮罩與植入物並不會被使用。取而代之的係，僅使用到井遮罩(其包含深植入以及淺植入)以及使用環形/尖端植入來控制該電晶體的臨界電壓(VT)。
因此，需要一種形成具有高BV的DEMOS電晶體的方法，其相容於製作65nm及超過65nm之電晶體的製程流程。進一步希望的係，該方法實質上沒有引進任何新的遮罩步驟及/或植入步驟於該製程流程之中。
本發明說明用以形成包含非揮發性記憶體(NVM)裝置、低電壓金氧半導體(LV_MOS)裝置、以及高電壓汲極延伸金氧半導體(DEMOS)裝置的電路的方法及其製造方法。於一實施例中，該DEMOS裝置包含：一第一通道；一閘極；一第二通道；以及一汲極延伸區，其中，該第二通道分離成一第一部分與一第二部分，且其中，該第二通道的第一部分停止在該閘極下方並且與該汲極延伸區隔開。
100‧‧‧DEPMOS電晶體
102‧‧‧半導體晶圓或基板
104‧‧‧深NWELL(DNWELL)
106‧‧‧較重摻雜的NWELL
108‧‧‧基板表面
110‧‧‧重摻雜的P+源極
112‧‧‧重摻雜的P+汲極
114‧‧‧MOS通道區或通道
114a‧‧‧第一通道
114b‧‧‧第二通道
114b1‧‧‧第二通道第一部分
114b2‧‧‧第二通道第二部分
116‧‧‧閘極堆疊
118‧‧‧閘極氧化物
120‧‧‧多晶矽(多晶)或金屬閘極電極
122‧‧‧汲極延伸區
124‧‧‧輕摻雜擴散區(LDD)
126‧‧‧隔離結構
200‧‧‧DENMOS電晶體
202‧‧‧半導體晶圓或基板
204‧‧‧深PWELL(DPWELL)
206‧‧‧較重摻雜的PWELL
208‧‧‧基板表面
210‧‧‧重摻雜的N+源極
212‧‧‧重摻雜的N+汲極
214‧‧‧通道
214a‧‧‧第一通道
214b‧‧‧第二通道
214b1‧‧‧第二通道第一部分
214b2‧‧‧第二通道第二部分
216‧‧‧閘極堆疊
218‧‧‧閘極氧化物
220‧‧‧多晶矽(多晶)或金屬閘極電極
222‧‧‧汲極延伸區
224‧‧‧輕摻雜擴散區(LDD)
226‧‧‧隔離結構
300‧‧‧快閃記憶體或快閃巨集
302‧‧‧HV區段選擇/CMUX
304‧‧‧HV頁閂鎖器
306‧‧‧HV列驅動器
308‧‧‧區段
400‧‧‧非揮發性記憶體(NVM)
402‧‧‧汲極延伸金氧半導體(DEMOS)電晶體
404‧‧‧位元線驅動器
406‧‧‧記憶體陣列
408‧‧‧胞體
600‧‧‧電路或記憶體胞體
602‧‧‧隔離結構
604‧‧‧晶圓或基板
608‧‧‧非揮發性記憶體(NVM)區域
612‧‧‧金氧半導體(MOS)區域
614‧‧‧襯墊氧化物
616‧‧‧基板表面
618‧‧‧深井(DWELL)
620‧‧‧井(WELL)
622‧‧‧通道
624‧‧‧通道
624a‧‧‧第一通道
624b‧‧‧第二通道
624b1‧‧‧第二通道第一部分
624b2‧‧‧第二通道第二部分
626‧‧‧硬遮罩
628‧‧‧介電層
630‧‧‧氧化物-氮化物-氧化物(ONO)堆疊或介電堆疊
632‧‧‧穿隧層
634‧‧‧電荷陷捕層
634a‧‧‧第一電荷陷捕層
634b‧‧‧第二電荷陷捕層
636‧‧‧阻隔層
638‧‧‧閘極氧化物
640‧‧‧閘極
642‧‧‧汲極延伸區
644‧‧‧離子
646‧‧‧汲極延伸區
648‧‧‧輕摻雜擴散區(LDD)
650‧‧‧汲極延伸金氧半導體(DEMOS)電晶體
652‧‧‧非揮發性記憶體(NVM)電晶體
654‧‧‧源極與汲極區
800‧‧‧靜電放電(ESD)保護裝置或電路
802‧‧‧輸入/輸出(I/O)襯墊
804‧‧‧第一金氧半導體(MOS)電晶體
806‧‧‧第二金氧半導體(MOS)電晶體
808‧‧‧深P型靜電放電(ESD)植入區
810‧‧‧寄生本體雙極電晶體
812‧‧‧電流路徑
1000‧‧‧電路或記憶體胞體
1002‧‧‧隔離結構
1004‧‧‧晶圓或基板
1006‧‧‧非揮發性記憶體(NVM)區域
1008‧‧‧金氧半導體(MOS)區域
1010‧‧‧金氧半導體(MOS)區域
1014‧‧‧襯墊氧化物
1016‧‧‧基板表面
1018‧‧‧輕摻雜深井(DWELL)
1020‧‧‧較重摻雜井(WELL)
1030‧‧‧閘極氧化物
1038‧‧‧閘極氧化物
1039‧‧‧閘極氧化物
1040‧‧‧閘極
1042‧‧‧汲極延伸區
1043‧‧‧靜電放電(ESD)擴散區
1044‧‧‧離子
1050‧‧‧汲極延伸金氧半導體(DEMOS)電晶體
1051‧‧‧靜電放電(ESD)電晶體
1052‧‧‧非揮發性記憶體(NVM)電晶體
1054‧‧‧源極與汲極(S/D)區
從後面的詳細說明以及隨附圖式以及下面所提供的隨附申請專利範圍中將更完整理解本發明的實施例，其中：圖1A所示的係一汲極延伸P型MOS(DEPMOS)電晶體或裝置的實施例的剖視方塊圖，其包含一停留在該DEPMOS電晶體的閘極下方的N型井(NWELL)；圖1B所示的係一DEPMOS電晶體的另一實施例的剖視方塊圖，其包含一停留在該DEPMOS電晶體的閘極的一邊緣近端的NWELL；圖2所示的係一汲極延伸N型MOS(DENMOS)電晶體的實施例的剖視方塊圖，其包含一停留在該DENMOS電晶體的閘極下方的PWELL；圖3所示的係根據本揭示內容實施例的快閃巨集或記憶體的方塊圖，其圖解DEPMOS電晶體的應用；圖4所示的係根據本揭示內容實施例的NVM的一部分的方塊圖，其圖解在記憶體陣列與位元線驅動器兩者中的DEPMOS電晶體的應用；圖5所示的係根據本揭示內容實施例利用一分離植入步驟來製作一電 路的方法的實施例的流程圖，該電路包含一非揮發性記憶體(NVM)電晶體、一低電壓金氧半導體(LV_MOS)電晶體、以及一汲極延伸P型MOS(DEPMOS)電晶體；圖6A至6K所示的係藉由圖5之流程圖的方法所形成的電路的一部分的剖視方塊圖；圖7所示的係根據本揭示內容另一實施例用以製作包含一NVM電晶體與一DEMOS電晶體的電路的方法的流程圖，其利用單一植入來同時形成該DEMOS電晶體的一通道區與一汲極延伸區；圖8所示的係一靜電放電(Electro-Static Discharge，ESD)保護電路的實施例的略圖，圖中顯示一放電路徑用以讓一ESD脈衝流過包圍一ESD電晶體之汲極的ESD植入物；圖9所示的係在CMOS製程流程中利用一既有的ESD植入步驟來製作一電路的方法的實施例的流程圖，該電路包含一NVM電晶體、在一靜電放電(ESD)電路中的一MOS電晶體、以及一DEMOS電晶體；以及圖10A至10D所示的係藉由圖9之流程圖的方法所形成的電路的一部分的剖視方塊圖。
本揭示內容大體上關於汲極延伸金氧半導體(DEMOS)電晶體及其製作方法。
現在將參考數個圖式來說明DEMOS電晶體的各種實施例及其製作方法。該些實施例包含針對數個不同的電路及應用於單一基板上同時形成一DEMOS電晶體、一低電壓或普通金氧半導體(MOS)電晶體、以 及一非揮發性記憶體(NVM)電晶體的方法。於特殊的實施例中，該DEMOS電晶體可以被整合形成在和一NVM電晶體以及一輸入/輸出(I/O)胞體中的一LV_MOS電晶體相同的基板之中，或者，被整合形成在該NVM裝置的一驅動器之中。
於下面的說明中，為達解釋的目的，許多明確細節會被提出，以便對本發明有透徹的瞭解。然而，熟習本技術的人士便會明白，即使此些明確細節仍可實行本發明。於其它實例中不會詳細顯示或是以方塊圖顯示眾所熟知的結構與技術，以避免不必要的混淆對本說明的瞭解。
在說明中引用到「一個實施例」或是「一實施例」的意義為配合該實施例所說明的一特殊的特點、結構、或是特徵被併入在本發明的至少一實施例之中。「於一實施例中」用語出現在說明書中的許多地方未必全部表示相同的實施例。如本文中所使用的耦合一詞可以包含直接電氣連接二或更多個構件或元件以及經由一或更多個中間構件來間接連接。
如本文中所使用的「上方」、「下方」、「之間」、以及「之上」等用詞係指其中一層相對於其它層的相對位置。就此而言，舉例來說，被沉積在或是被設置在另一層上方或下方的其中一層可以直接接觸該另一層或者可以有一或更多個中間層。又，被沉積在或是被設置在多層之間的其中一層可以直接接觸該些層或者可以有一或更多個中間層。相反地，在一第二層「之上」的一第一層會接觸該第二層。除此之外，其中一層相對於其它層的相對位置還假設相對於一起始基板來進行沉積膜、修正膜、以及移除膜等作業，其並沒有考慮該基板的絕對配向。
汲極延伸高電壓電晶體可以使用在希望提供跨越該電晶體 之較高汲極崩潰電壓(BV)的應用中及/或可以使用在希望降低跨越一閘極降至汲極延伸區邊緣的電壓數額的應用中。較佳的係，本揭示內容的電晶體與方法可達成高汲極電壓作業，而不需要修正既有的製程與裝置架構，例如，閘極氧化物厚度。更佳的係，該些DEMOS電晶體會被製作為一互補式金氧半導體電路的一部分，該互補式金氧半導體電路包含利用既有的CMOS製程同步被製作在相同半導體基板或晶圓上的低電壓或普通MOS電晶體以及NVM電晶體。
現在將參考圖1A至2來更詳細說明根據本揭示內容各種實施例的DEMOS電晶體。明確地說，圖1A所示的係一汲極延伸P型MOS(DEPMOS)電晶體或裝置的實施例的剖視方塊圖，其包含P型通道(P-通道)以及一位在一深NWELL(DNWELL)之中的N型井(NWELL)，其中，靠近該基板表面之介於該NWELL與該DNWELL之間的介面停留在該DEPMOS電晶體的一閘極堆疊下方。圖1B所示的係一DEPMOS電晶體的另一實施例的剖視方塊圖，其中一介於該NWELL與該DNWELL之間的介面停留在該DEPMOS電晶體的閘極堆疊的一邊緣近端。圖2所示的係一汲極延伸N型MOS(DENMOS)電晶體的實施例的剖視方塊圖，其包含一位在一深PWELL(DPWELL)之中的PWELL，其中，一靠近該基板表面之介於該PWELL與該DPWELL之間的介面停留在該DENMOS電晶體的一閘極堆疊下方。
參考圖1A，該DEPMOS電晶體100被形成在一半導體晶圓或基板102之中。基板102可以包含任何已知的半導體材料，例如，矽、砷化鎵、鍺、氮化鎵、磷化鋁、以及它們的混合物或合金。較佳的係，基板 102為一基於有摻雜的矽的半導體基板，例如，P型矽基板(P基板)。
該DEPMOS電晶體100包含一深井或是被形成在一深井之中，該深井被一N型摻雜物植入，用以形成一深NWELL或DNWELL 104。該些被植入的摻雜物可以為任何合宜的N型摻雜物，在任何能量處被植入，並且被植入至適於形成該DEPMOS電晶體100的DNWELL的任何濃度。舉例來說，於其中一特殊的實施例中，磷離子會以介於約800keV與約1.5MeV之間的相對高能量被植入並且被植入至介於約0.5E13/cm2與約5E13/cm2之間的濃度或劑量，以便形成一輕摻雜DNWELL。
該DEPMOS電晶體100進一步包含一較重摻雜的NWELL 106，其藉由植入一N型摻雜物(例如，砷離子或是磷離子)而被形成在靠近該基板102之表面108的DNWELL 104之中，其被植入至大於該輕摻雜DNWELL 104之濃度或劑量的濃度或劑量。舉例來說，於其中一特殊的實施例中，該NWELL 106包含以介於約250keV與約500keV之間的相對低能量被植入的磷離子並且被植入至介於約1E13/cm2與約7E13/cm2之間的濃度或劑量，以便形成該NWELL。
該DEPMOS電晶體100進一步包含一重摻雜的P+源極110以及一重摻雜的P+汲極112，它們藉由位在閘極堆疊116底下的一MOS通道區或通道114而分開，該閘極堆疊116包含一閘極氧化物118以及一多晶矽(多晶)或金屬閘極電極120。相較於NWELL 106以及DNWELL 104中的摻雜物濃度，重摻雜的意義為濃度從約1E15/cm2至約5E15/cm2的合宜雜質或摻雜物離子，例如，硼離子(B+)。
根據本揭示內容，該DEPMOS電晶體100進一步包含一介 於通道114與汲極112之間的汲極延伸區122，該汲極經由該汲極延伸區122被電氣連接至該通道。介於該閘極堆疊116的一邊緣(其與通道114的起點一致)與該汲極112之間的距離或長度被稱為該汲極延伸區122的長度或是LDE。LDE的合宜距離或長度包含從約400nm至約1,000nm。一般來說，一DEPMOS電晶體100的汲極延伸區122係藉由植入或擴散一P型摻雜物(例如，B+)至基板102的表面108之中所形成，以便在跨越該汲極/DNWELL接面的反向偏壓期間達到空乏的目的，從而達成高接面崩潰電壓或BV。該汲極延伸區122的摻雜輕於高摻雜的汲極112，因此，在反向偏壓期間，被形成在通道114之中的空乏區域會遠距延伸而足以降低每單位長度的電場並且朝該基板區達到高崩潰電壓或BV的目的。因此，該輕摻雜的汲極延伸區122在反向偏壓期間會空乏而下降被施加至該高電壓DEPMOS電晶體100的汲極112的大部分電壓。
舉例來說，相較於高摻雜的汲極112中的摻雜物濃度，一輕摻雜的汲極延伸區122會包含從約0.5E13/cm2至約3E13/cm2的硼離子(B+)濃度。已經發現的係，利用此輕摻雜的汲極延伸區122，約9伏特至10伏特的外加汲極電壓會跨越該汲極延伸區122下降約6伏特，從而限制跨越該閘極氧化物的電壓為約3.6V，並且能夠使用一標準的低I/O電壓閘極氧化物118作為通道114與閘極電極120之間的隔離層。
於某些實施例中，例如，圖1中所示的實施例，該汲極延伸區122重疊該閘極堆疊116並且被植入的方式會使得介於該汲極延伸區與該閘極堆疊之間的重疊區會縮減而換取崩潰電壓的提高，以便預防較短通道長度裝置中導通電流的降低。該重疊區(LOV)的合宜距離或長度包含從約 50nm至約100nm。
視情況，於某些實施例中，該DEPMOS電晶體100可能進一步包含一介於通道114與源極110之間的輕摻雜擴散區(Lightly Doped Diffusion，LDD)124，該源極會經由該輕摻雜擴散區124被電氣連接至該通道。如同汲極延伸區122，該LDD 124能夠藉由植入或擴散適當的摻雜物種(圖中所示的DEPMOS的B+)至合宜的濃度以及合宜的深度來形成。舉例來說，相較於高摻雜源極110中的摻雜物濃度，該LDD 124會包含從約0.5E14/cm2至約5E14/cm2的硼離子(B+)濃度並且會從閘極堆疊116的邊緣或是通道114的起點延伸約10nm至約45nm的距離或長度至該源極。除此之外，如同汲極延伸區122，於某些實施例中，該LDD 124會重疊該閘極堆疊116，如圖1A中所示；而於其它實施例中，該LDD 124則會被形成用以終止於閘極堆疊116的該邊緣或是通道114的該起點處。
一般來說，該DEPMOS電晶體100進一步包含一隔離結構126，例如，淺溝槽隔離(Shallow-Trench-Isolation，STI)結構，其係用以隔離或分開該DEPMOS電晶體和一或更多個相鄰裝置或電晶體。圖中雖然顯示為STI結構；不過，應該明白的係，該隔離結構126亦能夠包含一場氧化區域或結構(Field Oxidation，FOX)或是一局部矽氧化區域或結構(LOCal Oxidation of Silicon，LOCOS)。
根據圖1A中所示的本揭示內容的另一項觀點，該DEPMOS電晶體100包含一介於該NWELL 106與該DNWELL 104之間的介面，其靠近基板102的表面108，位於該DEPMOS電晶體的閘極堆疊116底下，以便將通道114分離成一被該NWELL包圍或是位在該NWELL裡面的第一通道 114a以及一被該DNWELL包圍或是位在該DNWELL裡面的第二通道114b。於特定的實施例中，例如，圖1A中所示的實施例，第二通道114b會進一步被分離成一僅被該DNWELL 104包圍或是僅位在該DNWELL 104裡面的第一部分114b1以及一被該DNWELL中的汲極延伸區122包圍或是位在該DNWELL中的汲極延伸區122裡面的第二部分114b2。該實施例使得即使利用通常用以生產低接面BV的基線CMOS製程仍可製作DEPMOS電晶體100。DEPMOS電晶體100的BV將實質上高於藉由該基線製程所生產的裝置與電晶體的BV，因為汲極112以及汲極延伸區122係在DNWELL 104之中而非如同先前技術方式般地在NWELL之中。
於另一實施例中，如圖1B中所示，介於NWELL 106與DNEWLL 104之間的介面沒有在該DEPMOS電晶體100的閘極堆疊116底下，因此，實質上整條通道114都係由被該NWELL 106包圍或是位在該NWELL 106裡面的第一通道114a所組成。應該注意的係，此實施例仍使得DEPMOS電晶體100的BV實質上高於基線CMOS製程，因為汲極112與該NWELL 106隔開，但是汲極延伸區122仍保持碰觸該NWELL。
圖2所示的係一汲極延伸N型MOS(DENMOS)電晶體的實施例的剖視方塊圖，其包含一位在一深PWELL(DPWELL)之中的PWELL，其中，一靠近該基板表面之介於該PWELL與該DPWELL之間的介面停留在該DENMOS電晶體的一閘極下方。
參考圖2，該DENMOS電晶體200被形成在一半導體晶圓或基板202之中。如同上面所述的DEPMOS電晶體100，基板202可以包含任何已知的半導體材料，例如，矽、砷化鎵、鍺、氮化鎵、磷化鋁、以及 它們的混合物或合金。較佳的係，基板202為一基於有摻雜的矽的半導體基板，例如，N型矽基板(N基板)。
該DENMOS電晶體200包含一深井或是被形成在一深井之中，該深井被一P型摻雜物植入，用以形成一深PWELL或DPWELL 204。該些被植入的摻雜物可以為任何合宜的P型摻雜物，在任何能量處被植入，並且被植入至適於形成該DEPMOS電晶體200的DPWELL的任何濃度。舉例來說，於其中一特殊的實施例中，硼離子(B+)會以介於約300keV與約650keV之間的相對高能量被植入並且被植入至介於約0.5E13/cm2與約5E13/cm2之間的濃度或劑量，以便形成一輕摻雜DPWELL。
該DEPMOS電晶體200進一步包含一較重摻雜的PWELL 206，其藉由植入一P型摻雜物(例如，硼離子)而被形成在靠近該基板202之表面208的DPWELL 204之中，其被植入至大於該輕摻雜DPWELL 204之濃度或劑量的濃度或劑量。舉例來說，於其中一特殊的實施例中，該PWELL 206包含以介於約80keV與約400keV之間的相對低能量被植入的硼離子並且被植入至介於約1E13/cm2與約7E13/cm2之間的濃度或劑量，以便形成該PWELL。
該DENMOS電晶體200進一步包含一重摻雜的N+源極210以及一重摻雜的N+汲極212，它們藉由位在閘極堆疊216底下的一通道214而分開，該閘極堆疊216包含一閘極氧化物218以及一多晶矽(多晶)或金屬閘極電極220。相較於PWELL 206以及DPWELL 204中的摻雜物濃度，重摻雜的意義為濃度從約1E15/cm2至約5E15/cm2的合宜雜質或摻雜物離子，例如，砷離子或磷離子。
根據本揭示內容，該DENMOS電晶體200進一步包含一介於通道214與汲極212之間的汲極延伸區222，該汲極會經由該汲極延伸區222被電氣連接至該通道。介於該閘極堆疊216的一邊緣(其與通道214的起點一致)與該汲極212之間的距離或長度被稱為該汲極延伸區222的長度或是LDE。LDE的合宜距離或長度包含從約400nm至約1,000nm。一般來說，一DENMOS電晶體200的汲極延伸區222係藉由植入或擴散一N型摻雜物(例如，砷離子或磷離子)至基板202的表面208之中所形成，以便在反向偏壓期間達到空乏的目的，從而達成高接面崩潰電壓或BV。該汲極延伸區222的摻雜輕於高摻雜的汲極212，因此，在跨越該N+/DPWELL接面的反向偏壓期間，被形成在通道214之中的空乏區域會遠距延伸而足以降低每單位長度的電場並且朝該基板區達到高崩潰電壓或BV的目的。因此，該輕摻雜的汲極延伸區222在反向偏壓期間會空乏而下降被施加至該高電壓DENMOS電晶體200的汲極212的大部分電壓。
舉例來說，相較於高摻雜的汲極212中的摻雜物濃度，一輕摻雜的汲極延伸區222會包含從約0.5E13/cm2至約3E13/cm2的砷離子或磷離子濃度。已經發現的係，利用此輕摻雜的汲極延伸區222，約9伏特至10伏特的外加汲極電壓會跨越該汲極延伸區222下降約6伏特，從而限制跨越該閘極氧化物的電壓為約3.6V，並且能夠使用一標準的低I/O電壓閘極氧化物218作為通道214與閘極電極220之間的隔離層。
於某些實施例中，例如，圖2中所示的實施例，該汲極延伸區222重疊該閘極堆疊216並且被植入的方式會使得介於該汲極延伸區與該閘極堆疊之間的重疊區會縮減而換取崩潰電壓的提高，以便預防較短通道 長度裝置中導通電流的降低。該重疊區(LOV)的合宜距離或長度包含從約50nm至約100nm。
視情況，於某些實施例中，該DENMOS電晶體200可能進一步包含一介於通道214與源極210之間的輕摻雜擴散區(LDD)224，該源極會經由該輕摻雜擴散區224被電氣連接至該通道。如同汲極延伸區222，該LDD 224能夠藉由植入或擴散適當的摻雜物種(圖中所示的DENMOS的砷離子或磷離子)至合宜的濃度以及合宜的深度來形成。舉例來說，相較於高摻雜源極210中的摻雜物濃度，該LDD 224會包含從約0.3E14/cm2至約3E14/cm2的砷離子或磷離子濃度並且會從閘極堆疊216的邊緣或是通道214的起點延伸約10nm至約45nm的距離或長度至該源極。除此之外，如同汲極延伸區222，於某些實施例中，該LDD 224會重疊該閘極堆疊216，如圖2中所示；而於其它實施例中，該LDD 224則會被形成用以終止於閘極堆疊216的該邊緣或是通道214的該起點處。
一般來說，該DENMOS電晶體200進一步包含一隔離結構226，例如，淺溝槽隔離(STI)結構，其係用以隔離或分開該DENMOS電晶體和一或更多個相鄰裝置或電晶體。圖中雖然顯示為STI結構；不過，應該明白的係，該隔離結構226亦能夠包含一場氧化區域或結構(FOX)或是一局部矽氧化區域或結構(LOCOS)。
根據圖2中所示的本揭示內容的另一項觀點，該DENMOS電晶體200包含一介於該PWELL 206與該DPWELL 204之間的介面，其靠近基板202的表面208，位於該DENMOS電晶體的閘極堆疊216底下，以便將通道214分離成一被該PWELL包圍或是位在該PWELL裡面的第一通 道214a以及一被該DPWELL包圍或是位在該DPWELL裡面的第二通道214b。於特定的實施例中，例如，圖2中所示的實施例，第二通道214b會進一步被分離成一僅被該DPWELL 204包圍或是僅位在該DPWELL 204裡面的第一部分214b1以及一被該DPWELL中的汲極延伸區222包圍或是位在該DPWELL中的汲極延伸區222裡面的第二部分214b2。該實施例使得即使利用通常用以生產低接面BV的基線CMOS製程仍可製作DENMOS電晶體200。DENMOS電晶體200的BV將實質上高於藉由該基線製程所生產的裝置與電晶體的BV，因為汲極212以及汲極延伸區222係在DPWELL 204之中而非如同先前技術方式般地在PWELL之中。
於另一實施例中，圖中並未顯示，介於PWELL 206與DPEWLL 204之間的介面沒有在該DENMOS電晶體200的閘極堆疊216底下，因此，實質上整條通道214都係由被該PWELL 206包圍或是位在該PWELL 206裡面的第一通道214a所組成。應該注意的係，此實施例仍使得DENMOS電晶體200的BV實質上高於基線CMOS製程，因為汲極212與該PWELL 206隔開，但是汲極延伸區222仍保持碰觸該PWELL。
圖3所示的係根據本揭示內容實施例的快閃記憶體或快閃巨集300的方塊圖，其圖解DEPMOS電晶體的應用。參考圖3，應該注意的係，高電壓DEMOS電晶體能夠使用在至少三個不同的子電路之中。明確地說，已經發現的係，DEPMOS電晶體的HV能力能夠有利地使用在HV區段選擇/CMUX 302之中，HV頁閂鎖器304之中，以及HV列驅動器306之中。如圖3中所示，HV頁閂鎖器304包含被耦合至多條全域位元線(Global Bit Line，GBL)的多個閂鎖器，該些全域位元線包含GBL 0至GBL N-1，其中， N為快閃巨集300的行數。該快閃巨集300進一步包含多個區段308，圖中僅顯示其中兩個，每一個區段皆有N行的寬度並且被耦合至HV區段選擇/CMUX 302、HV頁閂鎖器304、以及HV列驅動器306。
圖4所示的係根據本揭示內容實施例的NVM 400的一部分的佈局，其圖解在位元線驅動器404中的DEMOS電晶體402的應用。該位元線驅動器404依照間距來佈局(laid out on-pitch)，記憶體陣列406包含複數個胞體408。
現在將參考圖5以及圖6A至6K來詳細說明製作汲極延伸金氧半導體(DEMOS)電晶體的方法的實施例，該汲極延伸金氧半導體(DEMOS)電晶體具有多井及/或分離通道架構。圖5所示的係利用一分離植入步驟來形成汲極延伸區以製作一記憶體或電路的方法或製程流程的實施例的流程圖，該記憶體或電路包含一非揮發性記憶體(NVM)電晶體、一金氧半導體(MOS)電晶體、以及一DEMOS電晶體。圖6A至6K所示的係藉由圖5之流程圖的方法所形成的電路或記憶體胞體600的一部分的剖視方塊圖。一般來說，該DEMOS電晶體的製作對用於製作NVM電晶體及/或其它MOS電晶體(此些圖中並未顯示)的既有CMOS製程流程的衝擊極少，甚至沒有任何衝擊。NVM電晶體可以包含利用矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)或是金屬-氧化物-氮化物-氧化物-矽(Metal-Oxide-Nitride-Oxide-Silicon，MONOS)技術的記憶體電晶體。
參考圖5以及圖6A，該製程從在一晶圓或基板604中形成數個隔離結構602開始(步驟502)。該些隔離結構602會將被形成在基板604之多個鄰接區域(圖中並未顯示)中的其它記憶體胞體所形成的記憶體胞體 與被形成在一或更多個鄰接MOS區域612之中的一或更多個MOS電晶體隔離及/或將被形成在該基板的一NVM區域608之中的NVM電晶體與被形成在一或更多個鄰接MOS區域612之中的一或更多個MOS電晶體隔離，該些MOS電晶體包含本揭示內容的DEMOS電晶體。該些隔離結構602包含一介電質材料(例如，氧化物或氮化物)並且可以藉由任何習知技術來形成，其包含，但是並不限制於，淺溝槽隔離(STI)或是局部矽氧化(LOCOS)。
基板604可以為由適合半導體裝置製作的任何單晶或多晶材料所組成的本體晶圓(bulk wafer)，或者，可以包含被形成在一基板上由合宜材料製成的一頂端磊晶層。合宜的材料包含，但是並不限制於：矽、鍺、矽-鍺合金、或是III-V化合物半導體材料。
一襯墊氧化物614會在NVM區域608與MOS區域612兩者之中被形成在基板604的一表面616上方。該襯墊氧化物614能夠為厚度約10奈米(nm)至約20nm的二氧化矽(SiO2)並且能夠藉由熱氧化製程或是原處蒸汽產生法(In-Situ Steam Generation，ISSG)來成長。
再次參考圖5以及圖6B，摻雜物接著會經由該襯墊氧化物614被植入至基板604之中，用以形成：一輕摻雜的深井(DWELL 618)；一被和該DWELL相同類型的摻雜物摻雜的較重摻雜的井(WELL 620)；以及用於NVM電晶體以及DEMOS電晶體的通道622與624，它們將被形成在NVM區域608與MOS區域612之中(步驟504)。一般來說，這包含數種不同的沉積製程、微影製程、植入製程、以及剝除製程，以便植入被形成在不同區域之中用於不同類型裝置的井與通道，也就是，NVM區域608與MOS區域612的核心以及I/O電路。
為形成該DWELL 618，一光阻層會利用標準的微影技術被沉積及圖樣化，以便露出該MOS區域612並且以適當的能量與濃度植入一適當的離子物種。舉例來說，為在MOS區域612之中形成一P型DEMOS(DEPMOS)電晶體的DWELL 618，砷離子或磷離子會以從約800千電子伏特(keV)至約1,500千電子伏特(keV)的能量以及從約0.5E13/cm2至約5E13/cm2的劑量被植入，用以形成一深井。一N型DEMOS(DENMOS)電晶體的DWELL 618可藉由以合宜的劑量與能量植入硼離子或BF2離子，以相同的方式來形成。視情況，如圖中所示的實施例，該DWELL 618可以同時被形成在該NVM區域608之中及/或其它MOS區域(圖中並未顯示)之中。
接著會形成該NVM電晶體與該DEMOS電晶體的通道622與624。通道622與624能夠利用用於形成DWELL 618的相同遮罩或是利用如上面所述的標準微影技術所形成的不同遮罩，在形成該DWELL之後或之前被形成。該些通道622與624接著會以適當的能量植入一適當的離子物種至適當的濃度而被形成。舉例來說，為實施P型DEMOS(DEPMOS)電晶體的植入，硼離子或BF2離子會以從約10千電子伏特(keV)至約100千電子伏特(keV)的能量以及從約1E12/cm2至約1E14/cm2的劑量被植入。同樣地，一N型DEMOS(DENMOS)電晶體可藉由以合宜的劑量與能量植入砷離子或磷離子，以相同的方式來形成。應該瞭解的係，植入能夠被用來於相同的時間在MOS區域612與NVM區域608兩者之中形成通道；或者利用標準的微影技術於不同的時間在MOS區域612與NVM區域608兩者之中形成通道，其包含一經圖樣化的光阻層，用以遮罩該些MOS區域中的其中一者。
在植入該DWELL 618之後，並且在用以形成該NVM電晶 體與該DEMOS電晶體的通道622與624的植入之前或之後，WELL 620會藉由以適當的能量與濃度來植入一適當的離子物種而被形成。舉例來說，為在MOS區域612之中形成一P型DEMOS(DEPMOS)電晶體的WELL 620，砷離子或磷離子會以從約250千電子伏特(keV)至約500千電子伏特(keV)的能量以及從約1E13/cm2至約7E13/cm2的劑量被植入，用以形成一NWELL。一N型DEMOS(DENMOS)電晶體的NWELL 620可藉由以合宜的劑量與能量植入硼離子或BF2離子，以相同的方式來形成。
於圖6B中所示並且如上面所述的實施例中，在該些WELL植入以及通道植入之後，要被形成在MOS區域612之中的DEMOS的通道624會包含一被該WELL 620包圍或是位在該WELL 620裡面的第一通道624a以及一僅被該DNWELL 618包圍或是僅位在該DNWELL 618裡面的第二通道624b。
在已經實施該些植入之後，任何殘餘的光阻(PR)或遮罩會利用氧氣電漿在灰化製程被剝除，或是利用市售的剝除劑或溶劑於一光阻剝除劑中被剝除。
接著，參考圖5以及圖6C至6D，一硬遮罩(HM)626會被沉積並且被圖樣化，以便露出該NVM區域608之中的基板604的表面616，該NVM區域之中的襯墊氧化物614會被移除以及該HM會被移除(步驟506)。該HM 626會包含一或更多個材料層，它們能夠利用光阻與標準的微影技術被圖樣化或挖開，但是本身並沒有光敏性並且會保護形成在其中的下方表面與結構避免受到該些光阻與微影製程破壞以及避免受到經由被形成在該硬遮罩中的開口所實施的植入與蝕刻製程破壞。舉例來說，HM 626 的合宜材料包含一從約5nm至約20nm的氮化矽(SixNy)層，或者藉由任何已知的氮化物沉積製程所沉積的氮氧化矽(SiON)。一通常被稱為穿隧遮罩或TUNM的光阻層(圖中並未顯示)會被形成在HM 626的實質整個表面上方並且利用標準的微影技術而被圖樣化。該HM 626的裸露部分會相依於該硬遮罩的材料以及底下的結構或層而利用任何合宜的濕式或乾式蝕刻技術被蝕刻或移除。舉例來說，於該HM 626在一襯墊氧化物614上方包含一氮化矽層的實施例中，該HM能夠在含氟氣體(例如，CF4或CHF3)的電漿中於中等功率(約500W)處利用標準的低壓氮化物蝕刻來蝕刻，其對氧化矽(例如，底下的襯墊氧化物及/或STI 602結構的二氧化矽(SiO2))呈現良好的選擇性。
接著，在NVM區域608上方的襯墊氧化物614會被移除或蝕刻，如圖6C中所示。舉例來說，該蝕刻能夠利用含有表面活性劑之10：1的緩衝氧化物蝕刻(Buffer Oxide Etch，BOE)在濕式清淨製程之中來完成。或者，該濕式清淨製程亦能夠利用20：1的BOE濕式蝕刻、50：1的氟化氫(HF)濕式蝕刻、襯墊蝕刻、或是任何其它雷同的以氟化氫為基礎的濕式蝕刻化學作用來實施。
參考圖6D，該HM 626會實質上完全被剝除或移除。該HM 626能夠利用前面用來在硬遮罩中形成開口的相同製程與化學作用來移除。或者，氮化矽亦能夠在約150℃至160℃的溫度處利用磷酸(H3PO4)藉由濕式蝕刻來移除。
參考圖5以及圖6E與6F，數個介電層或氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)層，圖6F中統一顯示為介電層628，會被形成在或被沉積在基板604的表面616上方，一遮罩(圖中並未顯示)會被形成 在或疊置在該些介電層之上，並且該些介電層會被蝕刻用以形成要被形成在NVM區域608之中的NVM電晶體的ONO堆疊或介電堆疊630(步驟508)。
參考圖6F，該些介電層628包含：一穿隧層632，其疊置在基板604的表面616上方；一電荷陷捕層634，其疊置在該穿隧層上方；以及一阻隔層636，其疊置在該電荷陷捕層上方。該穿隧層632可以為任何材料並且具有任何厚度，其適合在一外加閘極偏壓下讓電荷載子穿隧至一上方電荷陷捕層之中同時在該NVM電晶體沒有受到偏壓時保持一防止漏電的合宜屏障。於特定的實施例中，穿隧層632為二氧化矽、氮氧化矽、或是它們的組合，並且能夠利用ISSG或基氧化法(radical oxidation)藉由熱氧化製程來成長，並且藉由氧化與消耗基板的裸露表面而具有從約1.0奈米(nm)至約3.0nm的厚度。
再次參考圖6F，一電荷陷捕層634會被形成在或疊置在該穿隧層632之上。一般來說，如圖示的實施例中，該電荷陷捕層係一多層的電荷陷捕層，其具有包含至少下面的多層：一富氧、實質上沒有電荷陷捕的下方或第一電荷陷捕層634a，其比較靠近該穿隧層632；以及一上方或第二電荷陷捕層634b，其相對於第一電荷陷捕層為富矽而貧氧並且包括分散在多層電荷陷捕層中的多數的電荷陷阱。
一多層電荷陷捕層634的第一電荷陷捕層634a會包含一氮化矽(Si3N4)、富矽的氮化矽、或是氮氧化矽(SiOxNy)。舉例來說，該第一電荷陷捕層634a會包含利用二氯矽烷(DCS)/氨(NH3)以及氧化亞氮(N2O)/NH3混合氣體藉由CVD製程所形成之厚度介於約1.5nm與約4.0nm之間的氮氧化矽層，該些混合氣體的比例與流速經過設計以便提供一富矽與富氧的氮氧化 物層。
該多層電荷陷捕層的第二電荷陷捕層634b接著會被形成在該第一電荷陷捕層634a上方。該第二電荷陷捕層634b會包含一氮化矽與氮氧化矽層，它的氧、氮、及/或矽的理想配比成份不同於第一電荷陷捕層634a的理想配比成份。該第二電荷陷捕層634b會包含厚度介於約2.0nm與約10.0nm之間的氮氧化矽層，並且可以利用包含DCS/NH3以及N2O/NH3混合氣體的製程氣體藉由CVD製程來形成或沉積，該些混合氣體的比例與流速經過設計以便提供一富矽與貧氧的頂端氮化物層。
如本文中的用法，「富氧」及「富矽」等用詞係以理想配比的氮化矽或是本技術中經常運用的「氮化物」為基準，該氮化矽具有Si3N4的成份並且具有約2.0的折射率(RI)。因此，「富氧」的氮氧化矽必須從理想配比的氮化矽中提高矽與氧的重量百分比(也就是，降低氮的重量百分比)。所以，一富氧的氮氧化矽膜比較類似二氧化矽並且RI會朝純二氧化矽的1.45 RI下降。同樣地，本文中所述之「富矽」的膜必須從理想配比的氮化矽中相較於「富氧」的膜提高矽的重量百分比並降低氧的重量百分比。所以，一富矽的氮氧化矽膜比較類似矽並且RI會朝純矽的3.5 RI提高。
再次參考圖6F，該些介電層進一步包含一阻隔介電層或阻隔層636，其被形成或疊置在該電荷陷捕層634上方。於一實施例中，該阻隔層636會包含底下的第二電荷陷捕層634b的氮化矽的一已氧化部分，其接著會藉由原處蒸汽產生法(ISSG)或是基氧化法而被氧化，用以形成該阻隔層636。於其它實施例中，該阻隔層636會包含氧化矽(SiO2)或是氮氧化矽(SiON)，其係藉由CVD來沉積並且在批次式或單一基板處理反應室中被實 施，有或沒有燃燒情形，例如，電漿。於一實施例中，該阻隔層636會包含厚度介於2.0nm與4.0nm之間的氮化矽層、富矽的氮化矽層、或是富矽的氮氧化矽層，其係利用N2O/NH3以及DCS/NH3混合氣體藉由CVD製程來形成。
參考圖5與6G，一閘極氧化物或GOX預清淨會被實施，並且形成要被形成在MOS區域612之中的DEMOS電晶體的閘極氧化物638(步驟510)。參考圖6G，該GOX預清淨會在高選擇性的清淨製程中移除該MOS區域612之中的剩餘襯墊氧化物614。此清淨製程會製備該MOS區域612之中的基板604用於進行閘極氧化物成長。於其中一示範性施行方式中，該襯墊氧化物614係在濕式清淨製程中被移除。或者，該濕式清淨製程亦能夠利用20：1的BOE濕式蝕刻、50：1的氟化氫(HF)濕式蝕刻、襯墊蝕刻、或是任何其它雷同的以氟化氫為基礎的濕式蝕刻化學作用來實施。於其它實施例中，該清淨製程化學作用經過選擇，以便僅會移除該介電堆疊630中的阻隔層636的極微小部分。
於一實施例中，用以形成閘極氧化物638的氧化製程包含：利用根據本文中所述方法的任何已知氧化製程在該MOS區域612的實質全部上方形成一厚的氧化物；利用標準的微影技術形成一經圖樣化的光阻遮罩；以及利用10：1的緩衝氧化物蝕刻(BOE)來蝕刻該氧化物，而後該光阻遮罩會被剝除或移除。該閘極氧化物638會具有從約1nm至約7nm的厚度。
參考圖5與6H，一閘極層(圖中並未顯示)會被沉積並且被圖樣化，以便同時形成該DEMOS電晶體與該NVM電晶體的閘極640(步驟512)。一般來說，該閘極層為一導體的保形層，其被沉積在基板604的實質 整個表面以及已形成於其上的所有層及結構的上方。一經圖樣化的光阻遮罩(圖中並未顯示)接著會利用標準的微影技術被形成，並且該閘極層會被蝕刻以便從沒有受到該遮罩保護的區域處移除該閘極層。
於一實施例中，該閘極層包含一有摻雜的多晶矽或多晶層，其利用化學氣相沉積(Chemical Vapor Deposition，CVD)被沉積至從約30nm至約100nm的厚度，並且利用標準的多晶矽蝕刻化學作用(例如，CHF3或C2H2或HBr/O2，它們對底下的閘極氧化物638以及介電堆疊630的材料有很高的選擇性)被蝕刻。該多晶矽會針對NMOS利用磷植入物來摻雜並且針對PMOS利用硼植入物來摻雜。該些植入物劑量的範圍在1E15/cm2至1E16/cm2的範圍之中，能量為2keV至50keV。
接著，參考圖5與6I，根據本揭示內容，一汲極延伸區642會藉由植入或擴散適當摻雜物種的離子644至合宜的濃度及合宜的深度而被形成在該MOS區域612之中，相鄰於一DEMOS電晶體的汲極將被形成的地方(步驟514)。舉例來說，該汲極延伸區642能夠藉由以從約20keV至約50keV的能量植入BF2離子(BF2 +)或硼離子644至從約0.5E13/cm2至約5E13/cm2的濃度來形成。於某些實施例中，例如圖中所示的實施例，該汲極延伸區植入會與基板604的表面616形成角度，俾使得該汲極延伸區642會重疊該DEMOS的閘極堆疊638/640。該重疊的合宜距離或長度包含從約30nm至約80nm。於特定的實施例中，例如圖6I中所示的實施例，該汲極延伸區植入會將第二通道624b分離成一僅被該DNWELL 612包圍或是僅位在該DNWELL 612裡面的第一部分624b1以及一被該DNWELL中的汲極延伸區642包圍或是位在該DNWELL中的汲極延伸區642裡面的第二部分 624b2。
參考圖5與6J，視情況，於某些實施例中，另一或第二汲極延伸區646會被形成在該NVM區域608之中，相鄰於一NVM電晶體的汲極將會被形成的地方，並且輕摻雜擴散(LDD)區648會被形成在該MOS區域612與該NVM區域608的一或兩者之中，相鄰於該DEMOS電晶體650的源極與NVM電晶體652的源極將會被形成的地方(步驟516)。如同該DEMOS電晶體的汲極延伸區642，該NVM電晶體的汲極延伸區646能夠藉由植入或擴散適當物種的離子至合宜的濃度而被形成。
舉例來說，該NVM電晶體的汲極延伸區646能夠藉由以從約4keV至約10keV的能量植入或擴散磷離子(P+)至從約3E13/cm2至約3E14/cm2的濃度來形成。
同樣地，相較於高摻雜源極中的摻雜物濃度，該些LDD區648會包含濃度從約0.5E14/cm2至約5E14/cm2的BF2離子(BF2 +)並且從該NVM電晶體與該DEMOS電晶體的閘極堆疊的邊緣或是通道622與624的起點處延伸從約20nm至約80nm的距離或長度至該些源極。除此之外，如同汲極延伸區642與646，於某些實施例中，LDD 648會重疊該些閘極堆疊，如圖6K中所示；而於其它實施例中，其則會被形成用以終止於該些閘極堆疊的該邊緣或是該些通道的起點處。
再次參考圖5與6K，一經圖樣化的遮罩(圖中並未顯示)會被形成並且源極與汲極(S/D)植入會被實施，以便形成DEMOS電晶體650與NVM電晶體652兩者的源極與汲極區654(步驟518)。該經圖樣化的遮罩會包含一光阻遮罩或是一硬遮罩，其被圖樣化成用以僅露出DEMOS電晶體 650與NVM電晶體652中的S/D區。S/D區654能夠藉由植入或擴散適當物種與能量的離子至適當的濃度而被形成。舉例來說，一P型DEMOS電晶體650與NVM電晶體652的S/D區654能夠藉由以從約2keV至約10keV的能量植入或擴散硼離子(B+)或BF2離子至從約1E15/cm2至約1E16/cm2的濃度來形成。
在已經實施該些S/D植入之後，該標準或基線CMOS製程流程會繼續進行，以便實質上完成DEMOS電晶體650與NVM電晶體652兩者的前端製作(步驟520)。該CMOS製程流程會包含分隔體沉積、蝕刻、以及矽化以便形成該些S/D區654的接點，以及在單一層上形成裝置與電晶體之間的一或更多個層間介電質(InterLayer Dielectrics，ILD)與局部互連線以及垂直或層間接點或通孔。
於圖5的實施例的替代例中，用以形成該DEMOS電晶體與該NVM電晶體中任一者或兩者的通道的步驟會與用以形成該DEMOS電晶體的汲極延伸區的步驟同時實施。更明確地說，該DEMOS電晶體的一MOS通道區(其包含第一通道與第二通道兩者)能夠利用單一植入(例如，臨界電壓(VT)植入)而與用以形成一MOS汲極延伸區的植入同時被形成，因此，該MOS通道區與MOS汲極延伸區包含相同導電類型與濃度的摻雜物。現在將參考圖7來說明此方法的實施例。圖7所示的係用以製作包含一NVM電晶體與一DEMOS電晶體的電路的方法的實施例的流程圖，其利用單一植入來同時形成該DEMOS電晶體的一通道區與一汲極延伸區。
參考圖7，該製程從於一晶圓或基板中形成數個隔離結構開始(步驟702)。該些隔離結構會隔離一被形成在該基板的一NVM區域之中 的NVM電晶體與被形成在一或更多個鄰接MOS區域之中的DEMOS電晶體。一襯墊氧化物會於該NVM區域與該MOS區域之中被形成在該基板的一表面上方。該些隔離結構係以和上面配合步驟502所述實質上相同的方式來形成。
接著，摻雜物會經由該襯墊氧化物被植入至基板之中，用以形成一輕摻雜深井(DWELL)以及以和將被形成在該NVM區域與該些MOS區域之中的NVM電晶體與DEMOS電晶體的DWELL相同類型的摻雜物所摻雜的較重摻雜井(WELL)(步驟704)。該DWELL與WELL係以和上面配合步驟504所述實質上相同的方式來形成。
根據此實施例係實施單次植入用以同時形成該DEMOS電晶體的一通道區與一汲極延伸區(步驟706)。舉例來說，該汲極延伸區與通道區能夠藉由以從約20keV至約50keV的能量植入BF2離子(BF2 +)或硼離子至從約0.5E13cm2至約5E13/cm2的濃度來形成。於某些實施例中，例如，圖中所示的實施例，該汲極延伸區植入會與該基板的表面形成角度，俾使得該汲極延伸區重疊該DEMOS的閘極堆疊。該重疊的合宜距離或長度包含從約30nm至約80nm。於特定的實施例中，該汲極延伸區植入會將該第二通道分離成一僅被該DNWELL包圍或是位在該DNWELL裡面的第一部分以及一被該DNWELL中的汲極延伸區包圍或是位在該DNWELL中的汲極延伸區裡面的第二部分。
接著，一硬遮罩會被沉積並且被圖樣化，以便露出該NVM區域之中的基板的表面，該NVM區域之中的襯墊氧化物會被移除以及該硬遮罩會被移除(步驟708)。該硬遮罩與該襯墊氧化物的沉積、圖樣化、以及 移除係以和上面配合步驟506所述實質上相同的方式來達成。
數個介電層或ONO層會被形成在或被沉積在該基板的表面上方，一遮罩會被形成在或疊置在該些介電層之上，並且該些介電層會被蝕刻用以形成要被形成在NVM區域之中的NVM電晶體的ONO堆疊。該些介電層的沉積、圖樣化、以及移除係以和上面配合步驟508所述實質上相同的方式來達成。一閘極氧化物或GOX預清淨會被實施，並且形成要被形成在MOS區域之中的DEMOS電晶體的閘極氧化物(步驟712)。該GOX預清淨以及該閘極氧化物的沉積與圖樣化係以和上面配合步驟510所述實質上相同的方式來達成。
接著，一閘極層會被沉積與圖樣化，以便同時形成該NVM電晶體與該DEMOS電晶體的閘極(步驟714)。該閘極層的沉積與圖樣化係以和上面配合步驟512所述實質上相同的方式來達成。
LDD區會被形成在該DEMOS電晶體與NVM電晶體的源極與通道之間，並且視情況，一第二汲極延伸區會如上面配合步驟516所述般地被形成在該NVM電晶體的汲極與通道之間(步驟716)。一經圖樣的遮罩會被形成並且源極與汲極(S/D)植入會被實施，以便形成DEMOS電晶體與NVM電晶體的源極與汲極(S/D)區(步驟718)。該些S/D區的形成係以和上面配合步驟518所述實質上相同的方式來達成。該標準或基線CMOS製程流程接著會繼續進行，以便以和上面配合步驟520所述實質上相同的方式來實質上完成DEMOS電晶體與NVM電晶體的前端製作(步驟720)。
於另一實施例中，根據本揭示內容的DEMOS電晶體的汲極延伸區會在一標準的CMOS製程流程中利用用以形成一ESD裝置或電路之 靜電放電(ESD)擴散區的既有ESD植入步驟而在單次植入中同時被形成。
參考圖8，ESD保護裝置或電路800會保護一IC的電路(例如上面所述的電路或記憶體胞體600)避免因靜電電荷累積的關係而在正常操作期間有電壓脈衝或尖峰產生或是被施加至該電路的I/O襯墊802。參考圖8，一示範性的ESD保護電路包含一第一型或P型的第一MOS電晶體804，其源極被耦合至該IC的VCC接針並且汲極被耦合至該I/O襯墊802以及一第二型或N型的第二MOS電晶體806。該第二MOS電晶體806包含一汲極與一源極，該汲極被耦合至該I/O襯墊802而該源極被耦合至該IC的VSS接針。在第二MOS電晶體806的汲極下方的一深P型ESD植入區808會降低該電晶體的汲極接面崩潰電壓。當施加一相對於VSS為正的ESD脈衝至該I/O襯墊802時，汲極接面會早於該電路中的其它裝置先行崩潰，觸發和該第二MOS電晶體相關聯的一寄生本體雙極電晶體810，從而提供一通過該電晶體的本體抵達VSS的電流路徑812。
現在將參考圖9以及圖10A至10D來詳細說明利用一既有的ESD植入來製作具有一多井及/或分離通道架構的DEMOS電晶體的方法。圖9所示的係在CMOS製程流程中利用一既有的ESD植入步驟來製作一電路的方法的實施例的流程圖，該電路包含一NVM電晶體、在一ESD電路中的一MOS電晶體、以及一DEMOS電晶體。圖10A至10D所示的係藉由圖9之流程圖的方法所形成的電路或記憶體胞體1000的一部分的剖視方塊圖。
參考圖9與圖10A，該製程從在一晶圓或基板1004中形成數個隔離結構1002開始(步驟902)。該些隔離結構會隔離一被形成在該基板 的一NVM區域1006之中的NVM電晶體與被形成在一或更多個鄰接MOS區域1008與1010之中的DEMOS電晶體與ESD電晶體。一襯墊氧化物1014會於該NVM區域1006以及該些MOS區域1008與1010兩者之中被形成在該基板1004的一表面1016上方。
參考圖9與圖10B，摻雜物接著會經由該襯墊氧化物1014被植入至基板1004之中，用以形成：一輕摻雜深井(DWELL 1018)；以和該DWELL相同類型的摻雜物所摻雜的較重摻雜井(WELL 1020)；以及將被形成在該NVM區1006以及MOS區1008與1010之中的NVM電晶體、DEMOS電晶體、以及ESD電晶體(步驟904)。
接著，參考圖9與圖10B，一硬遮罩會被沉積並且被圖樣化，以便露出該NVM區域1006之中的基板1004的表面1016，該NVM區域之中的襯墊氧化物1014會被移除以及該硬遮罩會被移除(步驟906)。該硬遮罩與該襯墊氧化物1016的沉積、圖樣化、以及移除係以和上面配合步驟506所述相同的方式來達成。
數個介電層或ONO層會被形成在或被沉積在該基板1004的表面1016上方，一遮罩會被形成在或疊置在該些介電層之上，並且該些介電層會被蝕刻用以形成要被形成在NVM區域1006之中的NVM電晶體的ONO堆疊(步驟908)。該些介電層的沉積、圖樣化、以及移除係以和上面配合步驟508所述相同的方式來達成。
接著，參考圖9與圖10C，一閘極氧化物或GOX預清淨會被實施，並且形成要被形成在MOS區域1008與1010之中的NVM電晶體、DEMOS電晶體、以及ESD電晶體的閘極氧化物1030、1038、以及1039(步 驟910)。該GOX預清淨以及閘極氧化物1038與1039的沉積與圖樣化係以和上面配合步驟510所述相同的方式來達成。
一閘極層會被沉積與圖樣化，以便同時形成該NVM電晶體、該DEMOS電晶體、以及該ESD電晶體的閘極1040(步驟912)。該閘極層1040的沉積與圖樣化係以和上面配合步驟512所述相同的方式來達成。
參考圖9與圖10C，一經圖樣的遮罩(圖中並未顯示)會被形成並且源極與汲極(S/D)植入會被實施，以便形成DEMOS電晶體1050、ESD電晶體1051、以及NVM電晶體1052的源極與汲極(S/D)區1054(步驟914)。
再次參考圖9與圖10D，根據本揭示內容，一汲極延伸區1042會與該ESD電晶體的ESD擴散區1043同時藉由植入或擴散適當摻雜物種的離子1044至合宜的濃度及合宜的深度而被形成在該MOS區域1008之中，相鄰於一DEMOS電晶體的汲極將被形成的地方(步驟914)。舉例來說，該汲極延伸區1042與ESD擴散區1043能夠藉由以從約40keV至約100keV的能量植入硼離子(B+)1044至從約1E13/cm2至約1E143/cm2的濃度來形成。於某些實施例中，例如圖中所示的實施例，該汲極延伸區植入會與基板1004的表面1016形成角度，俾使得該汲極延伸區1042會重疊該DEMOS的閘極堆疊1038/1040。該重疊的合宜距離或長度包含從約20nm至約80nm。
該標準或基線CMOS製程流程會繼續進行，以便實質上完成該DEMOS電晶體、ESD電晶體、以及NVM電晶體的前端製作(步驟918)。該基線CMOS製程流程的S/D植入以及沉積與完成係以和上面配合步驟518與520所述相同的方式來達成。
圖中雖然並未配合此實施例來顯示或說明；不過，應該瞭解 的係，該方法會進一步包含以和上面配合步驟514與516所述般地在DEMOS電晶體1050、ESD電晶體1051、以及NVM電晶體1052的源極與通道之間形成LDD區並且在該NVM電晶體的汲極與通道之間形成一第二汲極延伸區。
因此，本發明已經說明汲極延伸金氧半導體(DEMOS)電晶體的實施例及其製作方法。雖然本文參考特定的示範性實施例來說明本揭示內容；不過，顯見地，可以對此些實施例進行各種修正與變更，其並沒有脫離本揭示內容之更廣泛的精神與範疇。據此，說明書與圖式應被視為解釋性，而沒有限制意義。
本文中所提供的發明摘要符合37 C.F.R.§1.72(b)的規範，該規範要求摘要說明必須讓讀者迅速明白技術性揭示內容的一或更多項實施例的本質。應該瞭解的係，其並非詮釋或限制申請專利範圍的範疇或意義。此外，在前面的詳細說明中會看見不同的特點被集合在單一實施例之中以達簡化本揭示內容的目的。本揭示內容的方法不應被詮釋為反映本文所主張的實施例所需要的特點多過每一項專利項中所明確敘述的特點。確切地說，如下面的申請專利範圍所反映，本發明的創造性主要內容少於單一揭示實施例的所有特點。因此，下面的申請專利範圍應被併入詳細說明之中，每一項專利項本身皆代表一不同的實施例。
在說明中引用到一實施例或是一實施例的意義為配合該實施例所說明的一特殊的特點、結構、或是特徵被併入在該電路或方法的至少一實施例之中。一實施例用語出現在說明書中的許多地方未必全部表示相同的實施例。
100‧‧‧DEPMOS電晶體
102‧‧‧半導體晶圓或基板
104‧‧‧深NWELL(DNWELL)
106‧‧‧較重摻雜的NWELL
108‧‧‧基板表面
110‧‧‧重摻雜的P+源極
112‧‧‧重摻雜的P+汲極
114‧‧‧MOS通道區或通道
114a‧‧‧第一通道
114b‧‧‧第二通道
114b1‧‧‧第二通道第一部分
114b2‧‧‧第二通道第二部分
116‧‧‧閘極堆疊
118‧‧‧閘極氧化物
120‧‧‧多晶矽(多晶)或金屬閘極電極
122‧‧‧汲極延伸區
124‧‧‧輕摻雜擴散區(LDD)
126‧‧‧隔離結構

Claims (20)

  1. 一種汲極延伸金氧半導體(DEMOS)裝置，其包括：一第一通道；一閘極；一第二通道；以及一汲極延伸區，其中，該第二通道分離成一第一部分與一第二部分，且其中，該第二通道的第一部分停止在該閘極下方並且與該汲極延伸區隔開。
  2. 根據申請專利範圍第1項的DEMOS裝置，其中，該第二通道的第二部分中的摻雜高於該第二通道的第一部分中的摻雜。
  3. 根據申請專利範圍第2項的DEMOS裝置，其中，該裝置的一汲極接面被形成在該第二通道的該第一部分與該第二部分之間。
  4. 根據申請專利範圍第3項的DEMOS裝置，其中，該第二通道的第二部分中的摻雜使得該汲極接面的崩潰電壓在9V以上。
  5. 根據申請專利範圍第2項的DEMOS裝置，其中，該汲極延伸區至少部分在該閘極下面並且在該第二通道的該第二部分裡面。
  6. 根據申請專利範圍第1項的DEMOS裝置，其中，該裝置為一P型MOS(DEPMOS)裝置，並且該第一通道在一N型井(NWELL)之中，以及該第二通道在一深NWELL(DNWELL)之中。
  7. 根據申請專利範圍第1項的DEMOS裝置，其中，該裝置被用來程式化或抹除一快閃記憶體中的一或更多個胞體。
  8. 根據申請專利範圍第1項的DEMOS裝置，其中，該第二通道中的摻雜低於該第一通道中的摻雜。
  9. 根據申請專利範圍第1項的DEMOS裝置，其中，該汲極延伸區會與一包括該些第一通道與第二通道的MOS通道區在單一臨界電壓(VT)植入中 同時被形成，並且包括相同導電類型與濃度的摻雜物。
  10. 一種汲極延伸金氧半導體(DEMOS)裝置，其包括：一第一導電類型的井，其位在一第二導電類型的基板中的一該第一導電類型的深井之中；一通道，其位於一基板之上的一閘極堆疊下方，該井中的一源極與該深井中的汲極經由該通道被電氣耦合，該通道包含至少位在該井中的一第一通道以及位在該深井中的一第二通道；以及一汲極延伸區，該汲極經由該汲極延伸區被電氣連接至該通道。
  11. 根據申請專利範圍第10項的DEMOS裝置，其中，該汲極延伸區延伸至位於該閘極堆疊下方的該通道的第二通道之中。
  12. 根據申請專利範圍第11項的DEMOS裝置，其中，該第二通道包括一介於該第一通道與該汲極延伸區之間的第一部分以及一位於該閘極堆疊下方的該汲極延伸區中的第二部分。
  13. 根據申請專利範圍第11項的DEMOS裝置，其中，該汲極延伸區從該汲極延伸至該閘極堆疊，而沒有延伸至該閘極堆疊下方的該通道的第二通道之中。
  14. 根據申請專利範圍第10項的DEMOS裝置，其中，一位在該基板的一表面處介於該井與該深井之間的介面與該閘極堆疊的一邊緣一致，且其中，位於該閘極堆疊下方的通道僅包括在該井之中的第一通道。
  15. 根據申請專利範圍第14項的DEMOS裝置，其中，該汲極延伸區延伸至該閘極堆疊下方的該通道的第一通道之中。
  16. 根據申請專利範圍第14項的DEMOS裝置，其中，該汲極延伸區從 該汲極延伸至該閘極堆疊的該邊緣，而沒有延伸至該閘極堆疊下方的該通道的第一通道之中。
  17. 根據申請專利範圍第14項的DEMOS裝置，其中，該第一導電類型為N型導電類型，用以在一P型基板中形成一N井與深N井，以便形成一DEPMOS裝置。
  18. 根據申請專利範圍第14項的DEMOS裝置，其中，該汲極延伸區的摻雜濃度低於該汲極，以便在該裝置的該汲極接面的反向偏壓期間達到空乏的目的，從而提高其崩潰電壓。
  19. 一種形成在半導體基板中的電路，該電路包括：至少一汲極延伸區金氧半導體(DEMOS)裝置，其包含：一第一導電類型的井，其位在一第二導電類型的基板中的一該第一導電類型的深井之中，一通道，其位於一基板之上的一閘極堆疊下方，該井中的一源極與該深井中的汲極會經由該通道被電氣耦合，該通道包含至少位在該井中的一第一通道，以及一介於該通道與該汲極之間的汲極延伸區，該汲極會經由該汲極延伸區被電氣連接至該通道；以及一ESD保護電路，其包括一被形成在該基板中的ESD擴散區，其相鄰於在該ESD保護電路中的一MOS電晶體的一源極或汲極擴散區；其中，該汲極與該ESD擴散區係在單一ESD植入步驟中同時被形成並且包括相同導電類型與濃度的摻雜物。
  20. 根據申請專利範圍第19項的電路，其中，該DEMOS裝置進一步包 括位在該閘極堆疊下方的該深井中的該通道的一第二通道。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779080B (zh) * 2017-10-04 2022-10-01 愛爾蘭商經度閃存解決方案有限公司 具有高介電常數金屬閘極的埋藏sonos及其之製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
CN105845688A (zh) * 2015-02-03 2016-08-10 精工半导体有限公司 半导体非易失性存储元件及其制造方法
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
JP6743026B2 (ja) * 2015-08-26 2020-08-19 三菱電機株式会社 半導体素子
US9613948B1 (en) * 2016-09-22 2017-04-04 United Microelectronics Corp. Electrostatic discharge protection semiconductor device
US20180138307A1 (en) * 2016-11-17 2018-05-17 Globalfoundries Inc. Tunnel finfet with self-aligned gate
CN108231758A (zh) * 2016-12-22 2018-06-29 台湾类比科技股份有限公司 静电放电保护电路及静电放电保护的深次微米半导体元件
TWI621273B (zh) * 2017-04-27 2018-04-11 Richtek Technology Corporation 具有可調整臨界電壓之高壓空乏型mos元件及其製造方法
CN113742795B (zh) * 2020-05-27 2024-07-02 台湾积体电路制造股份有限公司 对集成电路中的半导体存储器的安全级别进行认证的方法
KR102321676B1 (ko) * 2020-07-01 2021-11-04 고려대학교 산학협력단 단일 실리콘 소자를 이용한 스파이크 펄스 발생 회로

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5516711A (en) * 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation
DE69528961T2 (de) * 1995-03-09 2003-09-04 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Herstellung von intergrierten Schaltungen mit Hochspannungs- und Niederspannungs-lateralen-DMOS-Leistungsbauelementen und nichtflüchtigen Speicherzellen
US5731619A (en) * 1996-05-22 1998-03-24 International Business Machines Corporation CMOS structure with FETS having isolated wells with merged depletions and methods of making same
US5897348A (en) * 1998-03-13 1999-04-27 Texas Instruments - Acer Incorporated Low mask count self-aligned silicided CMOS transistors with a high electrostatic discharge resistance
US6593621B2 (en) * 2001-08-23 2003-07-15 Micrel, Inc. LDMOS field effect transistor with improved ruggedness in narrow curved areas
DE60131094D1 (de) * 2001-12-20 2007-12-06 St Microelectronics Srl Verfahren zur Integration von Metalloxid-Halbleiter Feldeffekttransistoren
EP1661186A2 (en) * 2003-08-27 2006-05-31 Koninklijke Philips Electronics N.V. Electronic device comprising an ldmos transistor
US8253196B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8111558B2 (en) * 2004-05-05 2012-02-07 Synopsys, Inc. pFET nonvolatile memory
US7427795B2 (en) 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
US7468537B2 (en) 2004-12-15 2008-12-23 Texas Instruments Incorporated Drain extended PMOS transistors and methods for making the same
US7365402B2 (en) * 2005-01-06 2008-04-29 Infineon Technologies Ag LDMOS transistor
US7262471B2 (en) 2005-01-31 2007-08-28 Texas Instruments Incorporated Drain extended PMOS transistor with increased breakdown voltage
US20060220120A1 (en) * 2005-03-31 2006-10-05 Impinj, Inc. High voltage LDMOS device with counter doping
US7592661B1 (en) 2005-07-29 2009-09-22 Cypress Semiconductor Corporation CMOS embedded high voltage transistor
JP2007049039A (ja) * 2005-08-11 2007-02-22 Toshiba Corp 半導体装置
US7838937B1 (en) * 2005-09-23 2010-11-23 Cypress Semiconductor Corporation Circuits providing ESD protection to high voltage laterally diffused metal oxide semiconductor (LDMOS) transistors
US20080160706A1 (en) 2006-12-27 2008-07-03 Jin Hyo Jung Method for fabricating semiconductor device
US8283727B1 (en) * 2008-05-02 2012-10-09 Cypress Semiconductor Corporation Circuit with electrostatic discharge protection
US8264038B2 (en) 2008-08-07 2012-09-11 Texas Instruments Incorporated Buried floating layer structure for improved breakdown
US8354710B2 (en) * 2008-08-08 2013-01-15 Infineon Technologies Ag Field-effect device and manufacturing method thereof
JP4703769B2 (ja) * 2009-01-15 2011-06-15 株式会社東芝 半導体装置及びその製造方法
US8575702B2 (en) 2009-11-27 2013-11-05 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating semiconductor device
EP2383786B1 (en) * 2010-04-29 2018-08-15 Ampleon Netherlands B.V. Semiconductor transistor comprising two electrically conductive shield elements
US8330220B2 (en) 2010-04-29 2012-12-11 Freescale Semiconductor, Inc. LDMOS with enhanced safe operating area (SOA) and method therefor
CN102097485B (zh) * 2011-01-27 2015-12-16 上海华虹宏力半导体制造有限公司 Edmos晶体管及其制作方法
JP5703790B2 (ja) * 2011-01-31 2015-04-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20120228704A1 (en) 2011-03-07 2012-09-13 Dong-Hyuk Ju High-Voltage MOSFET with High Breakdown Voltage and Low On-Resistance and Method of Manufacturing the Same
KR101668885B1 (ko) * 2011-07-01 2016-10-25 매그나칩 반도체 유한회사 Ｅｓｄ 보호 소자
US8822291B2 (en) 2012-01-17 2014-09-02 Globalfoundries Singapore Pte. Ltd. High voltage device
US8735937B2 (en) * 2012-05-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fully isolated LIGBT and methods for forming the same
US9202912B2 (en) * 2013-12-30 2015-12-01 Texas Instruments Incorporated Low cost demos transistor with improved CHC immunity

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779080B (zh) * 2017-10-04 2022-10-01 愛爾蘭商經度閃存解決方案有限公司 具有高介電常數金屬閘極的埋藏sonos及其之製造方法

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Publication number Publication date
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US10103244B2 (en) 2018-10-16

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