[go: up one dir, main page]

CN111801801B - 具有高k金属栅极的嵌入式sonos及其制造方法 - Google Patents

具有高k金属栅极的嵌入式sonos及其制造方法 Download PDF

Info

Publication number
CN111801801B
CN111801801B CN201880072893.7A CN201880072893A CN111801801B CN 111801801 B CN111801801 B CN 111801801B CN 201880072893 A CN201880072893 A CN 201880072893A CN 111801801 B CN111801801 B CN 111801801B
Authority
CN
China
Prior art keywords
layer
gate
oxide
dielectric
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880072893.7A
Other languages
English (en)
Other versions
CN111801801A (zh
Inventor
克里希纳斯瓦米·库马尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longitude Flash Storage Solutions Co ltd
Original Assignee
Longitude Flash Storage Solutions Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Longitude Flash Storage Solutions Co ltd filed Critical Longitude Flash Storage Solutions Co ltd
Publication of CN111801801A publication Critical patent/CN111801801A/zh
Application granted granted Critical
Publication of CN111801801B publication Critical patent/CN111801801B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10P14/6304—
    • H10P50/283—

Landscapes

  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了半导体器件及其制造方法。这些半导体器件可以具有：非易失性存储器(NVM)晶体管，该NVM晶体管包括电荷俘获层和阻挡电介质；第一类型的场效应晶体管(FET)，该第一类型的FET包括具有第一厚度的第一栅极电介质；第二类型的FET，该第二类型的FET包括具有第二厚度的第二栅极电介质；以及第三类型的FET，该第三类型的FET包括具有第三厚度的第三栅极电介质。在一些实施例中，该第一栅极电介质、该第二栅极电介质和该第三栅极电介质包括高介电常数(高K)电介质层，并且该第一厚度大于该第二厚度，该第二厚度大于该第三厚度。还描述了其他实施例。

Description

具有高K金属栅极的嵌入式SONOS及其制造方法
优先权
本申请是于2017年11月21日提交的美国非临时申请号15/820,138的国际申请，该国际申请根据35U.S.C.§119(e)要求于2017年10月4日提交的美国临时申请号62/568,230的优先权和权益，这些申请均通过援引以其全文并入本文。
技术领域
本披露总体上涉及半导体器件，并且更具体地涉及存储器单元及其制造方法，这些存储器单元和方法将具有高K或hi-K电介质和金属栅极的嵌入式或一体形成的电荷俘获栅极叠层结合到现有的互补金属氧化物半导体(CMOS)铸造逻辑技术中。
背景技术
对于诸如片上系统等许多应用，可能期望将基于金属氧化物半导体场效应晶体管(MOSFET或MOS)和基于非易失性存储器(NVM)晶体管的逻辑器件和接口电路集成在单个集成电路封装体、单个芯片或单个衬底上。在一些实施例中，这样的集成可能严重影响MOS晶体管和NVM晶体管两者的制造工艺。MOS晶体管通常使用标准或基准互补金属氧化物半导体(CMOS)工艺流程来制造，该工艺流程涉及导电材料、半导电材料和电介质材料的形成和图案化。针对每次操作，严格控制这些材料的组成、处理试剂的组成和浓度、以及在这种CMOS工艺流程中所使用的温度，以确保所产生的MOS晶体管将正常工作。
非易失性存储器器件包括NVM晶体管(诸如基于硅-氧化物-氮化物-氧化物-硅、或半导体-氧化物-氮化物-氧化物-半导体(SONOS)的晶体管)，这些晶体管包括电荷俘获栅极叠层，在这些电荷俘获栅极叠层中，所存储或俘获的电荷改变NVM晶体管的阈值电压以将信息存储为逻辑“1”或“0”。电荷俘获栅极叠层的形成可能涉及布置在两个电介质层或氧化物层之间的(多个)氮化物或氮氧化物电荷俘获层的形成。通常使用与基准CMOS工艺流程的材料和工艺显著不同的材料和工艺来制造电荷俘获栅极叠层，并且这些材料和工艺可能会对MOS晶体管的制造产生不利影响或者受到MOS晶体管的制造的不利影响。特别地，MOS晶体管的栅极氧化物或电介质的形成可能会由于改变(多个)电荷俘获层的厚度或组成而使先前形成的电荷俘获栅极叠层的性能显著降级。另外，这样的集成还可能影响基准CMOS工艺流程，并且通常需要大量的掩模组和工艺步骤，这增加了制造器件的费用并且可能降低工作器件的产量。
此外，对于集成制造工艺而言可能很重要的一点在于，能够控制NVM晶体管的顶部或阻挡电介质的厚度，例如以便符合诸如期望的阈值电压Vts和/或等效氧化物厚度(EOT)的要求，同时满足MOS晶体管的栅极氧化物的(物理或电)厚度目标(特别是在那些MOS晶体管是高压(HV)晶体管或输入/输出(I/O)晶体管的情况下)。
随着技术节点越来越小(例如，28nm及更小)，高K金属栅极(HKMG)叠层已经变得越来越重要。HKMG叠层可以另外地或可替代地将使用薄高K电介质切换为二氧化硅或氮氧化硅层和代替多晶硅栅极的金属栅极。除其他益处之外，HKMG叠层还可以改善MOS晶体管的泄漏和性能、以及SONOS晶体管的数据保持。因此，需要将SONOS结合到HKMG CMOS工艺流程中。向SONOS晶体管引入金属栅极可以将器件转换为金属-氧化物-氮化物-氧化物半导体(MONOS)。将理解的是，贯穿此专利文件，这两个术语(即，SONOS和MONOS)可以互换使用。
附图说明
在附图的各个图中，通过示例而非限制性的方式展示了本披露。
图1是展示了用于制造存储器单元或阵列的方法的实施例的流程图，该存储器单元或阵列包括图2L所展示的中间存储器单元的基于嵌入式SONOS的NVM晶体管和MOS晶体管；
图2A至图2L是展示了在根据图1的方法制造存储器单元期间存储器单元的一部分的截面视图的代表性示意图；
图3是展示了用于制造存储器单元的方法的另一实施例的流程图，该存储器单元包括图2L所展示的中间存储器单元的基于嵌入式SONOS的NVM晶体管和MOS晶体管；
图4A至图4D是展示了在根据图3的方法制造存储器单元期间存储器单元的一部分的截面视图的代表性示意图；
图5是展示了用于制造存储器单元的方法的另一实施例的流程图，该存储器单元包括图2L所展示的中间存储器单元的基于嵌入式SONOS的NVM晶体管和MOS晶体管；
图6A至图6E是展示了在根据图5的方法制造存储器单元期间存储器单元的一部分的截面视图的代表性示意图；
图7是展示了图1、图3和图5中的用于制造存储器单元或阵列的实施例的后续步骤的实施例的流程图，该存储器单元或阵列包括基于嵌入式SONOS的NVM晶体管和MOS晶体管；
图8A至图8I是展示了在根据图7的方法制造存储器单元期间存储器单元的一部分的截面视图的代表性示意图；
图8J是展示了根据图1、图3、图5和图7的方法制造的完成了的存储器单元的一部分的截面视图的代表性示意图，该完成了的存储器单元包括基于嵌入式SONOS的NVM晶体管和MOS晶体管；以及
图9是展示了如在图2A至图2L和图8A至图8I所制造的基于嵌入式SONOS或MONOS的NVM器件800的一个实施例的代表性框图。
具体实施方式
以下描述阐述了诸如具体的系统、部件、方法等的示例的许多具体细节，以便提供对本主题的几个实施例的良好理解。然而，对于本领域的技术人员来说明显的是，可以在没有这些具体细节的情况下实施至少一些实施例。在其他实例中，众所周知的部件或方法并未被详细描述或者仅以简单框图格式进行呈现，以避免不必要地模糊本文所描述的技术。因此，下文阐述的具体细节仅是示例性的。具体的实施方式可以与这些示例性细节不同，并且仍然可以设想其在本主题的精神和范围内。
本文参考附图描述了存储器单元的实施例及其制造方法，该存储器单元包括具有高K金属栅极(HKMG)叠层的嵌入式非易失性存储器(NVM)晶体管和金属氧化物半导体(MOS)晶体管。然而，可以在没有这些具体细节中的一个或多个的情况下，或者结合相关技术中的其他已知方法、材料、和装置来实施具体的实施例。在以下描述中，阐述了诸如具体的材料、尺寸、浓度和工艺参数等许多具体细节，以提供对本主题的透彻理解。在其他实例中，众所周知的半导体设计和制造技术并未被特别地详细描述，以避免不必要地模糊本主题。本说明书中对“实施例”、“一个实施例”、“示例实施例”、“一些实施例”和“各种实施例”的提及意味着在本主题的至少一个实施例中包括结合一个或多个实施例描述的具体特征、结构或特性。进一步地，在本说明书的各处出现的短语“实施例”、“一个实施例”、“示例实施例”、“一些实施例”和“各种实施例”并不一定都指代相同的一个或多个实施例。
本说明书包括对附图的参考，这些对附图的参考形成了具体实施方式的一部分。附图示出了根据示例性实施例的图示。足够详细地描述了这些实施例(其在本文中也可以称为“示例”)，从而使得本领域技术人员能够实践本文所描述的要求保护的主题的实施例的详细描述。在不脱离要求保护的主题的范围和精神的情况下，可以组合这些实施例，可以利用其他实施例，或者可以在结构、逻辑和电气方面进行改变。应当理解，本文所描述的实施例并不旨在限制本主题的范围，而旨在使本领域技术人员能够实践、制造和/或使用本主题。
如本文中所使用的术语“上方”“下方”“之间”和“上”是指一个层相对于其他层的相对位置。这样，例如，沉积或布置在另一个层“上方”或“下方”的一个层可以与该另一个层直接接触，或者可以具有一个或多个中间层。而且，沉积或布置在多个层之间的一个层可以与这些层直接接触，或者可以具有一个或多个中间层。相比而言，第二层“上”的第一层与该第二层接触。另外，假设在不考虑起始衬底的绝对取向的情况下相对于该衬底的沉积、修改和去除膜操作来提供一个层相对于其他层的相对位置。
NVM晶体管可以包括与硅-氧化物-氮化物-氧化物-硅(SONOS)、金属-氧化物-氮化物-氧化物-硅(MONOS)或浮栅技术相关地实施的存储器晶体管或器件。现在将参考图1至图8I详细描述用于将NVM晶体管集成或嵌入到标准或基准CMOS工艺流程中以制造一个或多个MOS晶体管的方法的实施例，这些MOS晶体管可以包括三栅极和/或高K金属栅极(HKMG)。图1、图3、图5和图7是展示了不同阶段中的用于制造存储器单元或阵列的方法或工艺流程以及替代方法的实施例的流程图。图2A至图2L、图4A至图4D、图6A至图6E和图8A至图8I分别是展示了在根据图1、图3、图5和图7的方法制造存储器单元期间存储器单元的一部分的截面视图的框图。图8J是展示了完成了的存储器单元或阵列的实施例的一部分的截面视图的代表性示意图。
本主题的概述：
根据一个实施例，本文所描述的半导体器件可以包括：非易失性存储器(NVM)晶体管，该NVM晶体管包括电荷俘获层和阻挡电介质；第一类型的场效应晶体管(FET)，该第一类型的FET包括具有第一厚度的第一栅极电介质；第二类型的FET，该第二类型的FET包括具有第二厚度的第二栅极电介质；以及第三类型的FET，该第三类型的FET包括具有第三厚度的第三栅极电介质。在一个实施例中，第一栅极电介质、第二栅极电介质和第三栅极电介质中的每一个都可以包括高介电常数(高K)电介质层。第一厚度大于第二厚度，并且第二厚度大于第三厚度。
在一个实施例中，第一类型的FET可以是高压金属氧化物半导体(HV_MOS)晶体管，第二类型的FET可以是输入/输出金属氧化物半导体(I/O_MOS)晶体管，并且第三类型的FET可以是低压金属氧化物半导体(LV_MOS)晶体管。
在一个实施例中，NVM晶体管的阻挡电介质可以包括被布置成覆盖在阻挡氧化物上的高K电介质层。
在一个实施例中，NVM晶体管可以被布置在第一区域中，并且第一类型、第二类型和第三类型的FET被布置在第二区域中，其中，第一区域和第二区域都被布置在单一半导体裸片中。
在一个实施例中，第一栅极电介质、第二栅极电介质和第三栅极电介质可以进一步分别包括被布置在高K电介质层下方的第一栅极氧化物、第二栅极氧化物和第三栅极氧化物，其中，第一栅极氧化物比第二栅极氧化物厚，第二栅极氧化物比第三栅极氧化物厚。
在一个实施例中，多层金属栅极可以被布置成覆盖在第一栅极电介质、第二栅极电介质和第三栅极电介质中的每一个上，其中，该多层金属栅极可以包括被布置在栅极金属层上方的厚金属层。
在一个实施例中，多层金属栅极可以被布置成覆盖在NVM晶体管的阻挡电介质上，其中，该多层金属栅极可以包括被布置在栅极金属层上方的厚金属层。在另一实施例中，NVM晶体管可以具有被布置成覆盖在阻挡电介质上的多晶硅栅极。
在某些实施例中，当第一类型、第二类型或第三类型的FET是n沟道型时，其中的栅极金属层可以包括低功函数金属。该低功函数金属包括钛、镧、铝及其化合物或合金中的至少一种。
在某些实施例中，当第一类型、第二类型或第三类型的FET是p沟道型时，其中的栅极金属层可以包括高功函数金属。该高功函数金属包括铝、钛及其化合物或合金中的至少一种。
在一些实施例中，NVM晶体管是金属-氧化物-氮化物-氧化物-半导体(MONOS)晶体管。当MONOS晶体管是n沟道型时，其中的栅极金属层可以包括高功函数金属。该高功函数金属包括铝、钛及其化合物或合金中的至少一种。在其他实施例中，当MONOS晶体管是n沟道型时，其中的栅极金属层可以包括低功函数金属。在其他实施例中，当MONOS晶体管是p沟道型时，其中的栅极金属层可以包括高功函数金属。
在一个实施例中，HV_MOS晶体管中的第一栅极电介质的第一厚度在近似于至的范围内，并且HV_MOS晶体管被配置为在4.5V至12V的电压范围内操作，以至少对NVM晶体管进行编程或擦除操作。
在一个实施例中，电荷俘获层可以具有富氧的第一电荷俘获层、布置在第一(底部)电荷俘获层上方的相对于第一电荷俘获层为富硅且贫氧的第二(顶部)电荷俘获层、以及布置在第一电荷俘获层与第二电荷俘获层之间的反隧穿氧化物层。第二电荷俘获层可以具有电荷俘获层中的大多数电荷陷阱。
根据另一实施例，本文所披露的存储器器件可以具有布置在单个半导体裸片内的衬底、在该衬底的第一区域中形成的多个非易失性存储器(NVM)晶体管、以及在该衬底的第二区域中形成的多个金属氧化物半导体(MOS)晶体管。该多个MOS晶体管可以包括高压(HV)MOS晶体管、输入/输出(I/O)MOS晶体管和低压(LV)MOS晶体管，并且HV MOS晶体管、I/O MOS晶体管和LV MOS晶体管的栅极电介质层可以各自具有明显不同于彼此的厚度，并且各自可以包括覆盖在栅极氧化物上的第一高介电常数(高K)电介质层。在一些实施例中，第一栅极金属层可以被布置成覆盖在HV MOS晶体管、I/O MOS晶体管和LV MOS晶体管的第一栅极电介质层上。
根据本主题的另一实施例，本文所披露的系统可以包括片上系统(SOC)器件、多个逻辑器件、以及布置在单一半导体裸片内的嵌入式非易失性存储器(NVM)器件。在一个实施例中，该嵌入式NVM器件可以包括多个金属-氧化物-氮化物-氧化物-半导体(MONOS)晶体管，其中，至少一个MONOS晶体管包括覆盖在第一高介电常数(高K)电介质层上的第一金属栅极层，并且该SOC器件和该多个逻辑器件可以包括高压(HV)金属氧化物半导体(MOS)晶体管、输入/输出(I/O)MOS晶体管和低压(LV)MOS晶体管，其中，HV MOS晶体管、I/O MOS晶体管和LV MOS晶体管中的每一个的栅极电介质包括第二高K电介质层，并且其中，HV MOS晶体管的栅极电介质比I/O MOS晶体管的栅极电介质厚，并且I/O MOS晶体管的栅极电介质比LVMOS晶体管的栅极电介质厚。
在诸如SOC、微处理器、智能卡应用等应用的一些实施例中，NVM晶体管被嵌入到MOS晶体管中，这些MOS晶体管包括I/O或HV_MOS晶体管、或场效应晶体管(FET)，这些晶体管中需要较厚的栅极氧化物、氮氧化物或电介质。例如，在一个实施例中，MOS晶体管之一可以是HV晶体管，并且因此需要较厚的栅极氧化物，其厚度近似高达至在一些工艺流程中，同时形成HV_MOS栅极氧化物和NVM阻挡氧化物。尽管可以使HV_MOS栅极氧化物形成/生长达到其所需的厚度，但是由于NVM晶体管的阻挡或顶部氧化物在(多个)HV_MOS晶体管的栅极氧化物的氧化期间经历相同的环境，因此该阻挡或顶部氧化物可能会生长得过厚。结果是，NVM晶体管可能不符合EOT和编程/擦除Vts的要求。
在本披露中，介绍并描述了将具有单层氮化物的氧化物-氮化物-氧化物(ONO)或具有或双层氮化物的ONONO电荷俘获叠层嵌入到包括HKMG和/或用于其HV器件和I/O器件的厚栅极氧化物的CMOS工艺中的工艺。在一些实施例中，上述ONO叠层的形成顺序可能不适合于包括制造用于一些HV_MOS晶体管或I/O_MOS晶体管的厚栅极氧化物层的CMOS工艺流程，特别是当该工艺流程包括HKMG工艺流程时。在这种工艺流程中，原位水汽生成(ISSG，in-situ steam generation)工艺或自由基氧化工艺对于NVM晶体管的顶部或阻挡氧化物层以及HV_MOS晶体管或I/O_MOS晶体管的栅极氧化物层两者可能都不理想。为了达到HV_MOS晶体管或I/O_MOS晶体管的栅极氧化物的目标厚度，在ONO叠层上生长的顶部氧化物暴露于ISSG工艺中的时间可能过长，并且最终该顶部氧化物变得过厚。可替代地，可以通过炉工艺或快速热氧化(RTO)工艺来使HV_MOS晶体管或I/O_MOS晶体管的栅极氧化物生长。在那些实施例中，炉工艺或RTO工艺可能影响来自诸如浅沟槽隔离(STI)电介质的隔离结构的水分，从而使其扩散至ONO膜，并改变NVM晶体管的关键隧道氧化物层的厚度或厚度均匀度。结果是，可能使NVM晶体管的阈值电压降级。而且，炉工艺和RTO工艺通常在很高的温度(高达近1100℃)下操作。高温可能导致ONO叠层的氮化物层的陷阱密度发生变化，这也可能使NVM晶体管的阈值电压降级。另外，当添加覆盖在NVM晶体管的顶部氧化物或氮氧化物上的高K电介质层或作为该顶部氧化物或氮氧化物的一部分时，所增加的厚度可能会使NVM晶体管的性能降级。
为了解决以上问题以及其他问题，本文所披露的实施例包括可以提高NVM晶体管(诸如SONOS或MONOS)的保持性能的工艺。SONOS或MOS晶体管中的至少一个可以包括高K电介质层和金属栅极。引入了一种三栅极氧化物方法，该方法允许使用高电压进行SONOS的编程/擦除，这进而使得在SONOS存储器单元的寿命终止(EOL)时的感测阈值电压(Vt)窗更大。与此同时，所披露的实施例能够以I/O_MOS晶体管支持广泛使用的1.6V至3.6V的I/O电压。
进一步地，本文所描绘的实施例可以涉及这样的制造工艺，其确保NVM晶体管的ONO叠层符合厚度和可靠性要求，而不会由于HKMG工艺流程和嵌入式系统中的HV_MOS晶体管和/或I/O_MOS晶体管的厚栅极层氧化而使ONO叠层性能降级。
参考图1和图2A，该工艺开始于在晶圆或衬底204中形成多个隔离结构或浅沟槽隔离(STI)202(步骤102)。隔离结构202将所形成的存储器单元与在衬底204的邻接区(未示出)中形成的存储器单元隔离开。可选地并且另外地，可以结合隔离结构202来将在衬底204的第一区域206中形成的(多个)NVM晶体管与在第二区域208中形成的包括HV_MOS、I/O_MOS和LV_MOS的MOS晶体管中的一个或多个隔离开。如图2A中所展示的，可以形成隔离结构202以将HV_MOS、I/O_MOS和LV_MOS彼此隔离。在一个实施例中，隔离结构202可以包括诸如氧化物或氮化物等电介质材料，并且可以通过包括但不限于STI或硅的局部氧化(LOCOS)的任何常规技术来形成。衬底204可以是由适合于半导体器件制造的任何单晶材料组成的体衬底，或者可以包括在衬底上形成的适合材料的顶部外延层。在一个实施例中，用于衬底204的适合材料包括但不限于硅、锗、硅-锗或III-V族化合物半导体材料。在一些实施例中，第一区域206中可能存在MOS晶体管，诸如LV_MOS晶体管212。这是因为某些NVM存储器阵列可能包括MOS晶体管，例如双晶体管(2T)存储器阵列。
可选地并且在一些实施例中，如图2A中最佳示出的，可以在衬底204的表面216上在第一区域206和第二区域208两者中都形成垫氧化物209。在一个实施例中，垫氧化物209可以是具有约10纳米(nm)至约20nm的厚度或其他厚度的二氧化硅(SiO2)，并且可以通过热氧化工艺或原位水汽生成(ISSG)工艺或本领域已知的其他氧化或沉积工艺来使该垫氧化物生长。应当理解的是，在一些实施例中，垫氧化物209可能不是必需的，或者可以不形成。
然后，参考图1和图2B，将掺杂剂通过垫氧化物209(如果存在)注入衬底204，以形成其中可以形成(多个)NVM晶体管和/或多个MOS晶体管的阱、以及MOS晶体管的沟道(步骤104)。根据系统设计，可能存在或不存在布置在第一区域206与第二区域208之间的隔离结构202。本领域的普通技术人员将理解，隔离结构202可以根据需要在衬底204中的任何位置形成，并且不应当局限于图中所示的那些位置。所注入的掺杂剂可以是任何类型和浓度的，并且可以以任何能量(其包含形成用于NVM晶体管和/或MOS晶体管的阱或深阱以及形成用于MOS晶体管的沟道所需的能量)进行注入。在作为示例在图2B所展示的一个特定的实施例中，注入适当离子种类的掺杂剂以在第二区域208中、在LV_MOS晶体管212之上或之中形成深N阱210，在该阱中可以形成P型或P沟道晶体管。在其他实施例中，还可以形成用于NVM晶体管226和/或HV_MOS晶体管214和/或I/O_MOS晶体管215的阱或深阱。应当进一步理解的是，诸如深N阱210的阱可以通过在衬底204的表面216上方沉积和图案化掩模层(诸如光刻胶层)，并以适当的能量注入适当的离子种类达到适当的浓度来形成。应当理解的是，在第一区域206和/或第二区域208中可以存在P型晶体管和/或N型晶体管两者。图2B和其他附图中所展示的(多个)NVM晶体管226、HV_MOS 214、I/O_MOS 215和LV_MOS 212的位置、数量和类型仅用于说明性目的，并且不应当被解释为限制。
在一个实施例中，可以在衬底204的第二区域208中形成HV_MOS晶体管214、I/O_MOS晶体管215和LV_MOS晶体管212中的一个或多个的沟道218。应当理解的是，可以或可以不同时形成HV_MOS晶体管214、I/O_MOS晶体管215和LV_MOS晶体管212的沟道218。与阱注入一样，沟道218可以通过在衬底204的表面216上方沉积和图案化掩模层(诸如光刻胶层)，并以适当的能量注入适当的离子种类达到适当的浓度来形成。在一个实施例中，例如，可以以约10千电子伏特(keV)至约100keV的能量和约1e12cm-2至约1e14cm-2的剂量注入BF2以形成N型MOS(NMOS)晶体管。同样，可以通过以任何适合的剂量和能量注入砷(As)或磷(P)离子来形成P型MOS(PMOS)晶体管。应当理解的是，注入还可以用于使用标准光刻技术同时地或不同时地在所有三个MOS晶体管214、212、215中形成沟道218，包括用于掩蔽MOS晶体管214、212、215的沟道218之一的经图案化的光刻胶层。
接下来，参考图1、图2C和图2D，在垫氧化物209层上形成经图案化的隧道掩模220或者形成覆盖垫氧化物层上的经图案化的隧道掩模，通过隧道掩模220中的窗口或开口注入适当类型、能量和浓度的离子(由箭头222表示)以在第一区域206中形成NVM晶体管226的沟道224，并且去除隧道掩模220和至少在第一区域206中的垫氧化物209层(步骤106)。隧道掩模220可以包括由经图案化的氮化物层或氮化硅层形成的光刻胶层或硬掩模。在第一区域206中存在多个NVM晶体管226的实施例中，多个沟道224可以同时、单独或分组地形成。
在一个实施例中，NVM晶体管226的沟道224可以是以约50千电子伏特(keV)至约500keV的能量和约5e11cm-2至约1e13cm-2的剂量注入铟(In)以形成N沟道NVM晶体管226的深铟掺杂沟道。在一个实施例中，注入铟以形成NVM晶体管226的沟道224将完成了的NVM晶体管的阈值电压(VT)均匀性在VT的标准差方面从约150毫伏(mV)改善到约70mV至80mV。可选地或另外地，在沟道224处的浅掺杂沟道被以约20keV的能量和约5e11cm-2至约1e13cm-2的剂量注入砷。可替代地，可以注入BF2以形成N沟道NVM晶体管，或者注入砷或磷以形成P沟道NVM晶体管。在一个替代实施例中，NVM晶体管226的沟道224还可以与MOS晶体管214、212、215的沟道218同时形成。在一些实施例中，(多个)N沟道NVM晶体管和(多个)P沟道NVM晶体管的(多个)沟道224可以同时或分别地形成。
在一个实施例中，如图2D中所展示的，可以例如在使用包含表面活性剂的10:1缓冲氧化物蚀刻剂(BOE)的湿法清洗工艺中去除在隧道掩模220中的窗口或开口或第一区域206中的至少大部分中的垫氧化物209。可替代地，可以使用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来执行湿法清洗工艺。随后或同时，隧道掩模220包括可以使用氧等离子体来灰化或剥离的光刻胶材料。可替代地，可以使用本领域中已知的湿法或干法蚀刻工艺来去除硬隧道掩模220。
参考图1和图2E至图2F，清洗或预清洗衬底204在第一区域206中的表面216，形成或沉积多个电介质层，诸如氧化物-氮化物-氧化物(或ONO)层或氧化物-氮化物-氧化物-氮化物-氧化物(或ONONO)层(步骤108)。随后，在电介质层上形成掩模或形成覆盖在电介质层上的掩模，并且蚀刻电介质层以在第一区域206中形成NV栅极叠层236(步骤110)。预清洗可以是湿法或干法工艺。在一个实施例中，预清洗可以是使用HF或标准清洗方式(SC1)和(SC2)的湿法工艺，并且其对衬底204的材料具有高度选择性。在一个实施例中，SC1典型地是通过在30℃至80℃下使用氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的1:1:5溶液持续约10分钟来执行的。在另一实施例中，SC2是在约30℃至80℃下短时间浸入HCl、H2O2和H2O的1:1:10溶液中。
参考图2E，电介质或NV栅极叠层的沉积开始于在衬底204的第一区域206中、至少在NVM晶体管226的沟道224上方形成隧道电介质228，并且该隧道电介质可以铺展到衬底204的形成MOS晶体管212、214、215的第二区域208。隧道电介质228可以是任何材料，并且具有适合于在所施加的栅极偏置下允许电荷载流子隧穿到覆盖的电荷俘获层中，而在NVM晶体管226未被偏置时维持对泄露的适当阻碍的任何厚度。在某些实施例中，隧道电介质228可以是二氧化硅、氮氧化硅或其组合，并且可以通过热氧化工艺、使用ISSG或自由基氧化来使其生长。
在一个实施例中，二氧化硅隧道电介质228可以在热氧化工艺中热生长。例如，二氧化硅层可以利用干氧化，在700℃至800℃下，在含氧气体或气氛(诸如氧气(O2))中生长。执行热氧化工艺的持续时间近似于在20分钟至150分钟的范围内，以通过氧化和消耗衬底的暴露的表面来实现隧道电介质228的生长，该隧道电介质质具有约1.0纳米(nm)至约3.0nm的相对均匀的厚度。应当理解的是，这样的范围仅仅是说明性的并且并不意在是限制性的。
在另一实施例中，二氧化硅隧道电介质228可以在自由基氧化工艺中生长，该自由基氧化工艺涉及使氢气(H2)和氧气(O2)以彼此近似于1:1的比例流入处理室而不发生点火事件(诸如形成等离子体)，该点火事件另外地通常用于热解H2和O2而形成水汽。替代地，允许H2和O2在近似于约900℃至约1100℃的范围的温度下，近似于约0.5托至约10托的范围的压力下发生反应，以在衬底的表面处形成诸如OH自由基、HO2自由基或O双自由基等自由基。执行自由基氧化工艺的持续时间近似于在约1分钟至约10分钟的大致范围内，以通过氧化和消耗衬底的暴露的表面来实现隧道电介质228的生长，该隧道电介质具有约1.0纳米(nm)至约4.0nm的厚度。应当理解的是，在图2E及后续附图中，为了清楚起见，可能会夸大隧道电介质228的厚度。在一个实施例中，与通过湿氧化技术形成的隧道电介质相比，在自由基氧化工艺中生长的隧道电介质228可以密度更大，并且每cm3包含少得多的氢原子，即使厚度减小也是如此。在某些实施例中，自由基氧化工艺在能够处理多个衬底以在不影响制造设施可能要求达到的生产量(衬底/小时)要求的情况下提供高质量隧道电介质228的批量处理室或炉中进行。
在另一实施例中，隧道电介质层228通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积并且由电介质层组成，该电介质层可以包括但不限于二氧化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化锆铪和氧化镧。在又一实施例中，隧道电介质228可以是双层电介质区域，该双层电介质区域包括诸如但不限于以下材料的底层：二氧化硅或氮氧化硅的材料的底层和可以包括但不限于氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化锆铪和氧化镧。
再次参考图2E，在隧道电介质228上形成电荷俘获层或形成覆盖在隧道电介质上的电荷俘获层。通常，如图2F中最佳示出的，电荷俘获层可以是包括多个层的多层电荷俘获层230，该多个层至少包括在物理上更接近隧道电介质228的下部或第一电荷俘获层230a、以及相对于第一电荷俘获层为贫氧的上部或第二电荷俘获层230b，并且该上部或第二电荷俘获层包括分布在多层电荷俘获层230中的大多数电荷陷阱。
多层电荷俘获层230中的第一电荷俘获层230a可以包括氮化硅(Si3N4)、富硅氮化硅或氮氧化硅(SiOxNy(HO))层。例如，第一电荷俘获层230a可以包括厚度在约2.0nm至约6.0nm之间的氮氧化硅层，该氮氧化硅层是通过使用二氯硅烷(DCS)/氨(NH3)和一氧化二氮(N2O)/NH3的气体混合物的CVD工艺来形成的，该气体混合物具有为提供富硅且富氧的氮氧化物层而定制的比例和流速。
然后，在第一电荷俘获层230a上方直接或间接地形成多层电荷俘获层230中的第二电荷俘获层230b。在一个实施例中，第二电荷俘获层230b可以包括具有与第一电荷俘获层230a的氧、氮和/或硅的化学计量比不同的氧、氮和/或硅化学计量比的氮化硅和氮氧化硅层。第二电荷俘获层230b可以包括厚度在约2.0nm至约8.0nm之间的氮氧化硅层，并且可以通过使用包括DCS/NH3和N2O/NH3的气体混合物的工艺气体的CVD工艺来形成或沉积，该气体混合物具有为提供富硅、贫氧的顶部氮化物层而定制的比例和流速。在一个替代实施例中，第一电荷俘获层230a与第二电荷俘获层230b的氧、氮和/或硅的化学计量组成可以彼此相同或近似相等。
在另一实施例中，可能存在在第一电荷俘获层230a与第二电荷俘获层230b之间形成的薄电介质层和/或氧化物层230c，从而使得多层电荷俘获层230变为NON叠层。在一些实施例中，多层电荷俘获层230是分裂的电荷俘获层，其进一步包括将第一(下部)电荷俘获层230a与第二(上部)电荷俘获层230b分隔开的薄中间氧化物层230c。中间氧化物层230c显著地降低了编程期间在第二电荷俘获层230b的边界处累积的电子电荷隧穿到第一电荷俘获层230a中的可能性，从而导致比常规存储器器件更低的泄漏电流。在一个实施例中，可以通过使用热氧化或自由基氧化将第一电荷俘获层230a氧化至选定深度来形成中间氧化物层230c。自由基氧化可以例如在1000℃至1100℃的温度下使用单衬底工具进行，或者在800℃至900℃的温度下使用分批反应器工具进行。可以以近似于1:1的比例将H2和O2气体的混合物引入到处理室中：在10托至15托下，使用单衬底工具，或者在300托至500托的压力下，使用批量处理；使用单衬底工具持续1至2分钟时间，或使用批量处理持续30分钟至1小时时间。在一些实施例中，自由基氧化工艺不发生点火事件(诸如形成等离子体)，该点火事件另外地通常用于热解H2和O2以形成水汽。替代地，允许H2和O2在第一电荷俘获层230a的表面发生反应以形成诸如OH自由基、HO2自由基或O双自由基等自由基，以形成中间氧化物层230c。
如本文中所使用的，术语“富氧”和“富硅”是相对于在本领域中通常采用的成分为(Si3N4)并且折射率(RI)近似于2.0的化学计量氮化硅或“氮化物”而言的。因此，“富氧”氮氧化硅需要从化学计量氮化硅朝向具有较高重量百分比的硅和氧进行转变(即减少氮)。因此，富氧的氮氧化硅膜更类似于二氧化硅，并且其RI朝向纯二氧化硅的1.45RI减少。类似地，本文描述为“富硅”的膜需要从化学计量氮化硅朝向具有更高重量百分比的硅和比“富氧”膜更少的氧转变。因此，富硅的氮氧化硅膜更类似于硅，并且其RI朝向纯硅的3.5RI增加。
再次参考图2E，该多个电介质层进一步包括在电荷俘获层230或第二电荷俘获层230b上形成的盖层232或形成覆盖在电荷俘获层或第二电荷俘获层上的盖层。在诸如所示实施例的一些实施例中，盖层232是至少包括覆盖在电荷俘获层230上的下部或第一盖层232a和覆盖在第一盖层232a上的第二盖层232b的多层盖层。
在一个实施例中，第一盖层232a可以包括使用低压化学气相沉积(LPCVD)热氧化工艺来沉积的诸如氧化硅(SiO2)等高温氧化物(HTO)，其厚度在2.0nm至4.0nm之间。例如，氧化工艺可以包括在沉积室中，在约50mT至约1000mT的压力下，将衬底204暴露于诸如硅烷、氯硅烷或二氯硅烷等硅源和诸如O2或N2O等含氧气体中约10分钟至约120分钟的时间段，同时将衬底维持在约900℃至约1000℃的温度下。在一些实施例中，紧接在形成第二电荷俘获层230b之后，在与用于形成第二电荷俘获层230b的同一处理室中原位进行氧化工艺。
在一个实施例中，第二盖层232b可以包括通过使用N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成的氮化硅、富硅氮化硅或富硅氮氧化硅层，其厚度在2.0nm至4.0nm之间。
在一些实施例中，第一盖层232a和第二盖层232b两者都可以包括通过使用N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成的氮化硅、富硅氮化硅或富硅氮氧化硅层。第一盖层232a和第二盖层232b可以或可以不具有相同的化学计量。
仍然参考图1和图2E，在盖层232上形成牺牲氧化物层234或形成覆盖在盖层上的牺牲氧化物层。在一个实施例中，牺牲氧化物层234可以包括通过热氧化工艺或自由基氧化来生长的高温氧化物(HTO)层，并且其厚度在2.0nm至4.0nm之间。在另一实施例中，牺牲氧化物层234可以在低压化学气相沉积(LPCVD)室中通过化学气相沉积工艺来形成或沉积。例如，牺牲氧化物层234可以通过使用包括硅烷或DCS和诸如O2或N2O等含氧气体的气体混合物的工艺气体的CVD工艺来沉积，该气体混合物具有为提供二氧化硅(SiO2)牺牲氧化物层234而定制的比例和流速。
接下来，仍然参考图1和图2E，在牺牲氧化物层234上形成经图案化的掩模层280或形成覆盖在牺牲氧化物层上的经图案化的掩模层，并且参考图2F，蚀刻或图案化布置在第一区域206外部的牺牲氧化物层234、盖层232、电荷俘获层230以及隧道电介质层228，以形成NV栅极叠层236。在一个实施例中，NV栅极叠层236可以被布置成基本上覆盖在第一区域206中的NVM晶体管226的沟道224上。蚀刻或图案化工艺可以进一步从衬底204的第二区域208中去除NV栅极叠层236中的各个电介质层(步骤110)。经图案化的掩模层280可以包括使用标准光刻技术进行图案化的光刻胶层，并且可以使用包括一个或多个单独的步骤的干法蚀刻工艺来蚀刻或去除第二区域208中的NV栅极叠层236中的多个层直至在隧道电介质228或垫氧化物209的表面上停止。在一个实施例中，蚀刻可以被配置用于通过引入各向同性组分来去除在STI 202凹陷中的NV栅极叠层中的电介质层，并且当剩余最小限度的近似于的垫氧化物209时在第二区域208中停止。
参考图1、图2F和图2G，在高度选择性的清洗工艺中，从NV栅极叠层236中去除牺牲氧化物层234和多层盖层232中的第二盖层232b的顶部部分或基本上全部(步骤112)。此清洗工艺进一步去除了在第一区域206中除了NV栅极叠层236之外和在第二区域208中剩余的任何氧化物(诸如隧道电介质228中的氧化物和/或垫氧化物209)，以便使衬底204为HV栅极氧化物252层的生长做好准备。在一个替代实施例中，可以不完全或根本不去除垫氧化物209(图2G中的虚线)。在一个示例性实施方式中，可以在使用包含表面活性剂的10:1缓冲氧化物蚀刻剂(BOE)的湿法清洗工艺中去除牺牲氧化物层234和第二盖层232b。可替代地，可以使用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来执行湿法清洗工艺。
接下来，参考图1和图2H，直接或间接在衬底204上方形成HV栅极氧化物252层(步骤114)。在一个实施例中，如图2G中最佳展示的，该工艺开始于在垫氧化物预清洗工艺中完全或部分去除了垫氧化物209时。在部分或完全去除了垫氧化物209之后，通过干法快速热氧化(RTO)工艺、常规或炉氧化工艺、化学气相沉积工艺(CVD)、或本领域已知的其他非自由基氧化物形成工艺或其组合来形成HV栅极氧化物252层。在一个实施例中，可能不建议采用湿法炉氧化，如在稍后部分中所述的。
在一个实施例中，作为示例，在发生或不发生点火事件(诸如等离子体)的情况下，氧化工艺从在批量晶圆处理室或单晶圆处理室中执行干法RTO而开始。例如，使该器件经历快速热氧化工艺，该快速热氧化工艺涉及使氧气(O2)流入处理室。允许O2气体在近似于1000℃至1100℃的范围的温度下，近似于0.5托至5托的范围的压力下发生反应，以形成HV栅极氧化物252层。在一个实施例中，可以通过对硅晶圆204进行氧化来使HV栅极氧化物252层在晶圆204的表面216的至少一部分上生长。在一个替代实施例中，可以用快速分子氧化来代替RTO工艺，该快速分子氧化是非自由基氧化工艺。然而，在一个实施例中，可以不通过湿法快速自由基氧化工艺(诸如原位水汽生成(ISSG))来形成HV栅极氧化物252层，因为此类自由基氧化工艺可能影响或氧化第一区域206中的NV栅极叠层236中的盖层232a和/或232b和第二电荷俘获层230b。在替代实施例中，RTO或常规炉氧化工艺可以由诸如化学气相沉积(CVD)等工艺、或在发生或不发生点火事件(诸如等离子体)的情况下在批量晶圆处理室或单晶圆处理室中执行的其他非自由基氧化工艺来代替，只要将会生长或沉积氧化物从而在第二区域208中形成HV栅极氧化物252层即可。在一个实施例中，通过控制HV栅极氧化物252层形成中的操作参数，可以实现HV栅极氧化物252层的目标厚度。这些参数可以包括RTO工艺、炉氧化工艺和CVD工艺的持续时间、温度、压力、反应物等。如将在稍后部分所述的，HV栅极氧化物252层的至少一部分作为HV_MOS晶体管214的HV栅极氧化物252保留在完成了的器件中。在一个实施例中，为了承受相对较高的工作电压，可以将针对HV栅极氧化物252层的期望厚度的目标设定为近似于在至之间、或者其他厚度。应当理解的是，这样的范围仅仅是说明性的并且并不意在是限制性的。在一个实施例中，在图2H中描述的工艺中，可能会形成比期望厚度更厚的HV栅极氧化物252层。可以在稍后的工艺中去除多余的HV栅极氧化物252层，以实现HV_MOS晶体管214的HV栅极氧化物252的期望或最终的厚度。如前所述的，形成HV栅极氧化物252层的工艺对第一区域206中的NV栅极叠层236的影响可能非常小以至于基本上没有影响。
再次参考图2H，在形成HV栅极氧化物252层之后，可以在第一区域206中的至少NV栅极叠层236上形成经图案化的掩模层254或形成覆盖在至少NV栅极叠层的经图案化的掩模层，并且在第二区域208中的HV_MOS 214的沟道218上方形成HV栅极氧化物252层(步骤116)。经图案化的掩模层254可以包括使用标准光刻技术、硬掩模层或本领域已知的其他技术来图案化的光刻胶层。
接下来，参考图1和图2I，去除覆盖在衬底204的第二区域208中的至少I/O_MOS215和LV_MOS 212的沟道218上的HV栅极氧化物252层(步骤116)。在氧化物蚀刻步骤之后，可以暴露出I/O_MOS 215和LV_MOS 212区中的衬底表面216。在一个示例性实施例中，可以在使用包含表面活性剂的10:1缓冲氧化物蚀刻剂(BOE)的湿法清洗工艺中去除HV栅极氧化物252层。可替代地，可以使用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来执行湿法清洗工艺。在一个替代实施例中，可以使用等离子体蚀刻工艺来去除HV栅极氧化物252层。
接下来，参考图1和图2J，执行氧化工艺，以氧化多层盖层232中的第二盖层232b和/或第一盖层232a的剩余部分，并且可选地氧化第二电荷俘获层230b的一部分，以形成覆盖在第二电荷俘获层230b上的阻挡氧化物层260(步骤118)。在一个实施例中，氧化工艺适于氧化或消耗第一盖层232a、或第二盖层232b的剩余部分、或可选地第二电荷俘获层230b的一部分，以在第一区域中形成阻挡氧化物层260，同时氧化覆盖在I/O_MOS 215和LV_MOS212的沟道218上的衬底表面216的至少一部分，以在第二区域中形成I/O栅极氧化物256层。在一个实施例中，氧化工艺还可以在HV_MOS 214的沟道218处或附近生长一层氧化物，以增加HV栅极氧化物252’层的厚度。氧化工艺可以包括原位水汽生成(ISSG)、或在发生或不发生点火事件(诸如等离子体)的情况下在批量衬底处理室或单衬底处理室中执行的其他自由基氧化工艺。例如，在一个实施例中，阻挡氧化物层260和I/O栅极氧化物256层可以在自由基氧化工艺中生长，该自由基氧化工艺涉及使氢气(H2)和氧气(O2)以用于ISSG的彼此近似于1:1或10:1的比例流入处理室而不发生点火事件(诸如等离子体的形成)，该点火事件另外地通常用于热解H2和O2以形成水汽。替代地，允许H2和O2在用于ISSG的近似于700℃至800℃或800℃至1100℃的范围的温度下，用于ISSG的近似于0.5托至5托或0.5托至15托的范围的压力下发生反应，以在剩余的第二盖层232b或第一盖层232a的表面处形成诸如OH自由基、HO2自由基或O双自由基自由基等自由基。执行自由基氧化工艺的持续时间可以近似于在10分钟至15分钟的范围内，以通过氧化和消耗多层盖层232、以及可选地第二电荷俘获层230b的一部分来实现阻挡氧化物260层的生长，该阻挡氧化物层具有约3nm至约4.5nm的厚度，并且I/O栅极氧化物256层具有约3nm至约7nm的厚度。在一个实施例中，通过控制I/O栅极氧化物256层形成中的操作参数，可以实现I/O栅极氧化物256层的目标厚度。这些参数可以包括ISSG工艺或其他自由基氧化工艺的持续时间、温度、压力、反应物等。如将在稍后部分所述的，I/O栅极氧化物256层的至少一部分作为I/O_MOS晶体管215的I/O栅极氧化物256保留在完成了的器件中。在一个实施例中，为了承受相对较高的工作电压，可以将针对I/O栅极氧化物252层的期望厚度的目标设定为近似于在至之间、或者其他厚度。应当理解的是，这样的范围仅仅是示例并且并不意在是限制性的。在一个实施例中，在图2J中描述的工艺中，可能会形成比期望厚度更厚的I/O栅极氧化物256层。可以在稍后的工艺中去除多余的I/O栅极氧化物256层，以实现I/O_MOS晶体管215的I/O栅极氧化物256的期望或最终的厚度。
再次参考图2J，在形成I/O栅极氧化物256层之后，可以在第一区域206中的至少NV栅极叠层236上形成经图案化的掩模层258或形成覆盖在至少NV栅极叠层的经图案化的掩模层，并且在第二区域208中的HV_MOS 214的沟道218上方形成HV栅极氧化物252’层、I/O_MOS 215的沟道218上方形成I/O栅极氧化物256层(步骤120)。经图案化的掩模层258可以包括使用标准光刻技术、硬掩模层或本领域已知的其他技术来图案化的光刻胶层。
接下来，参考图1和图2K，去除衬底204的第二区域208中的覆盖在至少LV_MOS 212的沟道218上的I/O栅极氧化物256层(步骤120)。在氧化物蚀刻步骤之后，可以暴露出LV_MOS 212区中的衬底表面216。在一个示例性实施例中，可以在使用包含表面活性剂的10:1缓冲氧化物蚀刻剂(BOE)的湿法清洗工艺中去除I/O栅极氧化物256层。可替代地，可以使用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来执行湿法清洗工艺。在一个替代实施例中，可以使用包括一个或多个单独的步骤的干法蚀刻工艺来蚀刻或去除I/O栅极氧化物256层直至在衬底表面216上停止。
接下来，参考图1和图2L，执行氧化工艺以形成LV栅极氧化物262层(步骤122)。在一个实施例中，可以通过如上所述的诸如ISSG工艺等自由基氧化工艺来形成LV栅极氧化物262层。当通过ISSG来形成LV栅极氧化物262层时，可以在LV_MOS 212区处或附近形成厚度为约至约的薄LV栅极氧化物262层。同一自由基氧化工艺还可能会增加在I/O_MOS 215区域处或附近的I/O栅极氧化物256’层的厚度、在HV_MOS 214区处或附近的HV栅极氧化物252”层的厚度、以及NV栅极叠层236的阻挡氧化物260’层的厚度。在一个实施例中，通过控制LV栅极氧化物262层形成中的操作参数，可以实现LV栅极氧化物262层的目标厚度。这些参数可以包括ISSG工艺或其他自由基氧化工艺的持续时间、温度、压力、反应物等。如将在稍后部分所述的，LV栅极氧化物262层的至少一部分作为LV_MOS晶体管212的LV栅极氧化物262保留在完成了的器件中。
在一个替代实施例中，可以通过RTO或常规炉氧化来形成LV栅极氧化物262层。在这样的情况下，NV栅极叠层236的阻挡氧化物260层的厚度可能不受影响。在一些实施例中，可以使用薄的高介电常数(或高K)电介质材料来代替二氧化硅。高K电介质材料可以包括但不限于例如通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压CVD(LPCVD)或等离子体增强CVD(PECVD)工艺沉积的氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆铪和氧化镧。
在一些实施例中，形成LV栅极氧化物262层还可以涵盖通过向衬底204提供氮化气氛来形成富氮氧化硅膜。术语“富氮”可以理解为意指在约0.5至3.5原子百分比(at％)之间或更高的原子百分比的峰值氮浓度。另外，术语“氮化气氛”可以理解为意指提供用于形成富氮氧化硅膜的气氛。在一些实施例中，向衬底204提供氮化气氛可以涵盖在第一温度下将一氧化二氮(N2O)引入焊炬区域。有利地，该第一温度可以被选择得足够高，以便促进形成氮化气氛的放热反应。随后，所形成的气氛通过腔室之间的流体联接而被引导到处理室中的硅晶圆。在一个实施例中，由于在步骤122期间，I/O栅极氧化物256’层、HV栅极氧化物252”层和/或阻挡氧化物260’层也暴露于“氮化气氛”，因此在这些层中也可能形成富氮氧化物膜。在后续的制造工艺中，富氮或氮化的氧化硅膜可以对诸如硼等掺杂剂的扩散提供阻碍。因此，可以减少使用富氮氧化硅栅极电介质形成的晶体管的阈值电压降级。另外，这样的氮化的氧化硅膜可以具有改善的热载流子电阻和介电完整性。
在这个制造阶段，如图2L中最佳示出的三栅极实施例，其中，形成NVM栅极叠层236的阻挡氧化物260层、以及HV_MOS 214、I/O_MOS 215、LV_MOS的顶部电介质层(栅极氧化物252”、256’和262)，这些电介质层各自具有明显不同的厚度。在一个实施例中，HV栅极氧化物252”比I/O栅极氧化物256’厚，并且I/O栅极氧化物256’比LV栅极氧化物262厚。该制造工艺可以进行到图7中描述的高K电介质形成和金属栅极形成(HKMG工艺流程)。
图3是描述了用于制造如图2L中最佳展示的基于嵌入式SONOS的NVM器件的第一替代实施例300的流程图。参考图3，该制造工艺以与图1和图2A至图2E中描述的实施例相似的方式开始(步骤102至108)。如前所述，在衬底204的第一区域206和第二区域208中依次形成覆盖在衬底204上的隧道电介质228层、第一电荷俘获层230a、第二电荷俘获层230b、第一盖层232a、第二盖层232b和牺牲氧化物层234。参考图3和图4A，形成覆盖在牺牲氧化物层234上的牺牲氮化物层402(步骤302)。在一个实施例中，牺牲氮化物层402通过常规工艺(诸如，使用N2O/NH3和DCS/NH3的气体混合物的CVD或PVD)来形成，以实现约至的厚度。
仍然参考图4A，在牺牲氮化物层402上形成经图案化的掩模层404或形成覆盖在牺牲氮化物层上的经图案化的掩模层，并且参考图4B，蚀刻或图案化牺牲氮化物层402、牺牲氧化物层234、多层盖层232、多层电荷俘获层230以及隧道电介质层228以形成NV栅极叠层236。在一个实施例中，NV栅极叠层236被布置成至少覆盖在第一区域206中的NVM晶体管226的沟道224上。蚀刻或图案化工艺可以进一步从衬底204的第二区域208去除NV栅极叠层236中的各个电介质层(步骤304)。经图案化的掩模层404可以包括使用标准光刻技术进行图案化的光刻胶层，并且可以使用包括一个或多个单独的步骤的干法蚀刻工艺来蚀刻或去除第二区域208中的NV栅极叠层236中的多个层直至在隧道电介质228或垫氧化物209的表面上停止。
参考图3和图4B，执行清洗工艺，以去除在第一区域206中除了NV栅极叠层236之外和在第二区域208中剩余的任何氧化物(诸如隧道电介质228中的氧化物和/或垫氧化物209)，以便使衬底204为HV栅极氧化物生长做好准备(步骤306)。在一个替代实施例中，不完全或根本不去除垫氧化物209(其被示为图4B中的虚线)。在一个示例性实施方式中，可以在使用包含表面活性剂的10:1缓冲氧化物蚀刻剂(BOE)的湿法清洗工艺中去除残余的隧道电介质228和/或垫氧化物209。可替代地，可以使用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来执行湿法清洗工艺。
接下来，参考图3和图4C，直接或间接在衬底204上方形成HV栅极氧化物252层(步骤306)。在一个实施例中，如图4C中最佳展示的，该工艺开始于在垫氧化物预清洗工艺中完全或部分去除了垫氧化物209时。在部分或完全去除了垫氧化物209之后，通过快速热干氧化(RTO)工艺、常规或炉氧化工艺、化学气相沉积工艺(CVD)或本领域已知的其他非自由基氧化物形成工艺或其组合来形成HV栅极氧化物252层。在一个实施例中，HV栅极氧化物252层可以生长至厚度为约至在一个实施例中，在预清洗工艺之后剩余的垫氧化物209可以成为稍后生长的HV栅极氧化物252层的一部分。
应当理解的是，氧化工艺(RTO或炉氧化)可能需要延长的时间段来生长相对较厚的HV栅极氧化物252层。在长时间的氧化工艺期间，该氧化工艺可能会影响NV栅极叠层236的隧道电介质228中的氧化物生长。结果是，隧道电介质228可能具有出乎意料地厚的结构，这可能对最终NVM晶体管226的操作产生不利影响。在一个实施例中，可能会使NVM晶体管226的电性能(诸如通过隧穿进行的编程/擦除)降级。相对长时间的HV栅极氧化物252层生长的另一个潜在问题在于，STI 202氧化物中的水分还可能从NV栅极叠层236下方侵入并增加隧道电介质228的厚度。这两种机制都可能导致隧道电介质228的厚度显著增加，从而导致在编程/擦除期间电子/空穴的隧穿以及最终NVM晶体管226的编程/擦除Vts和Vt窗的降级。布置在NV栅极叠层236顶部的相对较厚的牺牲氮化物402(至)可以有助于最大程度地减少或消除隧道电介质228内或附近的氧化性物质(诸如H2O)的侵蚀，并且因此可以防止最终NVM晶体管226的电特性任何降级。
接下来，参考图3和图4D，在已经使HV栅极氧化物252层生长到期望厚度之后，从NV栅极叠层236中去除牺牲氮化物402(步骤308)。在一个实施例中，可通过使用热磷酸的湿法蚀刻来去除牺牲氮化物402。牺牲氮化物402的蚀刻对氧化物具有极高的选择性，并且可能从NV栅极叠层236和HV栅极氧化物252层中去除非常少量的氧化物。
接下来，该制造工艺可以继续以去除牺牲氧化物234和第二盖层232b的至少顶部部分，如图4D或图2G中最佳展示的(步骤112)。随后，该制造工艺可以遵循如图1所示出的步骤116至122的顺序来完成图2L中基于嵌入式SONOS的NVM器件的三栅极实施例。
图5是描述了用于制造如图2L中最佳展示的基于嵌入式SONOS的NVM器件的第二替代实施例500的流程图。参考图5，该制造工艺以与图1和图2A至图2B中描述的实施例相似的方式开始(步骤102至104)。此实施例的主要区别在于，在形成NV栅极叠层236的各电介质层之前形成HV栅极氧化物层252。
接下来，参考图5和图6A，直接或间接在衬底204上形成HV栅极氧化物252层(步骤602)。在一个实施例中，如图6A中最佳展示的，该工艺开始于在垫氧化物预清洗工艺中完全去除了垫氧化物209时。垫氧化物预清洗可以涉及例如使用包含表面活性剂的10:1缓冲氧化物蚀刻剂(BOE)的湿法清洗工艺。可替代地，可以使用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来执行湿法清洗工艺。在去除垫氧化物209之后，可以通过快速热干氧化(RTO)工艺、常规或炉氧化工艺、快速自由基湿氧化工艺(诸如原位水汽生成(ISSG))、化学气相沉积工艺(CVD)、或本领域已知的其他氧化物形成工艺或其组合来形成HV栅极氧化物252层。在一个实施例中，由于尚未形成NV栅极叠层236，因此可以采用自由基氧化工艺(诸如ISSG)，因为该工艺将不会氧化NV栅极叠层236中的氮化物(如图1的步骤114或图3的步骤306中所示)。
在一个实施例中，作为示例，在发生或不发生点火事件(诸如等离子体)的情况下，氧化工艺从在批量衬底处理室或单衬底处理室中执行干法RTO而开始。例如，使该器件经历快速热氧化工艺，该快速热氧化工艺涉及使氧气(O2)流入处理室。允许O2气体在近似于1000℃至1100℃的范围的温度下，近似于0.5托至5托的范围的压力下发生反应，以形成HV栅极氧化物252层。在一个实施例中，通过对硅衬底204进行氧化来使HV栅极氧化物252层在衬底204的表面216的至少一部分上生长。在一个替代实施例中，可以用快速分子氧化(干法或湿法)来代替RTO工艺，该快速分子氧化是非自由基氧化工艺。在另一实施例中，通过诸如原位水汽生成(ISSG)等湿法快速自由基氧化工艺来形成HV栅极氧化物252层。湿法快速自由基氧化可以在发生或不发生点火事件(诸如等离子体)的情况下在批量衬底处理室或单衬底处理室中执行。例如，在一个实施例中，HV栅极氧化物252层可以在湿法自由基氧化工艺中生长，该湿法自由基氧化工艺涉及使氢气(H2)和氧气(O2)以彼此近似于1:1的比例流入处理室而不发生点火事件(诸如形成等离子体)，该点火事件另外地通常用于热解H2和O2以形成水汽。替代地，允许H2和O2在近似于1000℃至1100℃的范围的温度下，在近似于约0.5托至10托的范围的压力下发生反应，以形成诸如OH自由基、HO2自由基或O双自由基自由基等自由基。为了实现HV栅极氧化物252层的生长，对于使用ISSG工艺的单个衬底，执行氧化工艺的持续时间近似于在5分钟至10分钟的范围内，或者对于批量炉工艺，执行氧化工艺的持续时间近似于在30分钟至120分钟的范围内。在该时间段期间，HV栅极氧化物252层在第一区域206和第二区域208两者中均进行生长。在替代实施例中，湿法快速自由基氧化可以由诸如化学气相沉积(CVD)的工艺、或在发生或不发生点火事件(诸如等离子体)的情况下在批量衬底处理室或单衬底处理室中执行的其他自由基氧化工艺来代替，只要将会生长或沉积氧化物从而形成HV栅极氧化物252层即可。在一个实施例中，通过控制HV栅极氧化物252层形成中的操作参数，可以实现HV栅极氧化物252层的目标厚度。这些参数可以包括RTO工艺、ISSG工艺、炉氧化工艺和CVD工艺的持续时间、温度、压力、反应物等。如将在稍后部分所述的，HV栅极氧化物252层的至少一部分作为HV_MOS晶体管214的HV栅极氧化物252保留在完成了的器件中。在一个实施例中，为了承受相对较高的工作电压，可以将针对HV栅极氧化物252层的期望厚度的目标设定为近似于在至之间、或者其他厚度。应当理解的是，这样的范围仅仅是说明性的并且并不意在是限制性的。在一个实施例中，在图6A中描述的工艺中，可能会形成比期望厚度更厚或更薄的HV栅极氧化物252层。可以在稍后的工艺中去除多余的HV栅极氧化物252层、或添加不足的HV栅极氧化物层，以实现HV_MOS晶体管214的HV栅极氧化物252的期望或最终的厚度。
可替代地，可以至少在垫氧化物209的底部部分和衬底204附近形成HV栅极氧化物252层。如图2D中最佳示出的，如前所述，在垫氧化物预清洗工艺期间未完全去除垫氧化物209。在一个实施例中，省略垫氧化物预清洗工艺。在另一实施例中，进行垫氧化物预清洗工艺，但是不去除垫氧化物209的全部。于是，在上述工艺中，可能要至少在垫氧化物209的剩余部分或底层上方形成HV栅极氧化物252层。在这两个实施例中，剩余的垫氧化物209成为完成了的HV栅极氧化物252层的一部分。在一个实施例中，垫氧化物预清洗工艺和栅极氧化物形成工艺的操作参数可以被配置用于实现HV栅极氧化物252层的组合厚度。如先前讨论的，HV栅极氧化物252层的组合厚度可以大于或小于期望或最终的栅极厚度，并且可以在稍后的工艺中去除或添加多余的HV栅极氧化物252层。在一个实施例中，由于垫氧化物209和HV栅极氧化物252层是分别且单独形成的，因此它们在化学上、化学计量组成和比例上和/或物理上可以不同。而且，在组合结构中，在垫氧化物209与稍后生长/沉积的HV栅极氧化物252层之间可以存在分界面(未示出)。
接下来，参考图5和图6C，在HV栅极氧化物252层上形成经图案化的隧道掩模220或形成覆盖在HV栅极氧化物层上的经图案化的隧道掩模，通过隧道掩模220中的窗口或开口注入适当类型、能量和浓度的离子(由箭头222表示)，以在第一区域206中形成NVM晶体管226的沟道224，并且去除隧道掩模220和至少在窗口中的HV栅极氧化物252层(步骤604)。隧道掩模220可以包括由经图案化的氮化物层或氮化硅层形成的光刻胶层或硬掩模。在第一区域206中存在多个NVM晶体管226的实施例中，多个沟道224可以同时形成。
在一个实施例中，NVM晶体管226的沟道224可以是以约50千电子伏特(keV)至约500keV的能量和约5e11cm-2至约1e13cm-2的剂量注入铟(In)以形成N沟道NVM晶体管226的深铟掺杂沟道。在一个实施例中，注入铟以形成NVM晶体管226的沟道224将完成了的NVM晶体管的阈值电压(VT)均匀性在VT的标准差方面从约150毫伏特(mV)改善到约70mV至80mV。可选地或另外地，在沟道224处的浅掺杂沟道被以约20keV的能量和约5e11cm-2至约1e13cm-2的剂量注入砷。可替代地，可以注入BF2以形成N沟道NVM晶体管，或者注入砷或磷以形成P沟道NVM晶体管。在一个替代实施例中，NVM晶体管226的沟道还可以与MOS晶体管212、214、215的沟道218同时形成。在一些实施例中，(多个)N沟道NVM晶体管和(多个)P沟道NVM晶体管的(多个)沟道224可以同时或分别地形成。
在一个实施例中，如图6D中所展示的，可以例如在使用包含表面活性剂的10:1缓冲氧化物蚀刻剂(BOE)的湿法清洗工艺中去除在隧道掩模220中的窗口或开口中的HV栅极氧化物252层。可替代地，可以使用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来执行湿法清洗工艺。随后或同时，隧道掩模220包括可以使用氧等离子体来灰化或剥离的光刻胶材料。可替代地，可以使用湿法或干法蚀刻工艺来去除硬隧道掩模220。
接下来，参考图5和图6D，清洗或预清洗晶圆204的表面216，形成或沉积一定数量的电介质层，在电介质层上形成掩模或形成覆盖在电介质层上的掩模，并且蚀刻电介质层以在第一区域206中形成NV栅极叠层236(步骤108)。预清洗可以是湿法或干法工艺。在一个实施例中，预清洗可以是使用HF或标准清洗方式(SC1)和(SC2)的湿法工艺，并且其对晶圆204的材料具有高度选择性。在一个实施例中，SC1典型地是通过在30℃至80℃下使用氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的1:1:5溶液持续约10分钟来执行的。在另一实施例中，SC2是在约30℃至80℃下短时间浸入HCl、H2O2和H2O的1:1:10溶液中。
接下来，参考图6D，可以在第一区域206和第二区域208中布置包括隧道电介质228、多层电荷俘获层230、多层盖层232、牺牲氧化物234的多个电介质层(步骤108)。图6D与图2E中的实施例之间的区别之一在于，在第二区域208中，隧道电介质228是在HV栅极氧化物252层上方而不是在垫氧化物209上方形成的。
接下来，参照图6D和图6E，可以在电介质层上形成掩模280或形成覆盖在电介质层上的掩模，并且然后可以蚀刻电介质层以在第一区域206中形成NV栅极叠层236(步骤110’)。该工艺步骤与图1中的步骤110非常相似。主要区别之一在于，图像化步骤可以在至少在第二区域208中已经形成的HV栅极氧化物层252的顶表面处停止，而不是在垫氧化物209处停止。在一个实施例中，HV栅极氧化物252层将成为最终HV_MOS晶体管214的HV栅极氧化物252的至少一部分，如图8J所展示的。
接下来，该制造工艺可以继续以去除牺牲氧化物234和第二盖层232b的至少顶部部分，如图2G中最佳展示的(步骤112)。随后，该制造工艺可以遵循如图1所示出的步骤116至122的顺序来完成图2L中基于嵌入式SONOS的NVM器件的三栅极实施例。
图7是展示了图1、图3和图5中的用于继续制造包括基于嵌入式SONOS或MONOS的NVM晶体管和MOS晶体管的存储器单元或阵列的实施例的后续步骤的实施例的流程图。除其他元素之外，制造步骤702至720描述了NVM器件800的NVM晶体管226和/或MOS晶体管214、215和212的高K电介质层和金属栅极的形成。在图1、图3和图5中所披露的实施例是用于产生嵌入式NVM晶体管与三栅极结构(MOS晶体管)的实施例(如图2L中最佳展示的)的制造方法中的一些。应当理解的是，图7和图8A至图8J中所披露的实施例适用于如图2L所展示的相同或相似的结构，并且不限于图1、图3和图5中所披露的制造方法。
参考图7和图8A，在第一区域206和第二区域208中，在NVM晶体管226的NV栅极叠层236上或上方形成或沉积高介电常数(或高K)电介质材料或层802(步骤702)。在一个实施例中，沉积步骤可以同时在NVM晶体管226中形成多层阻挡电介质，并在MOS晶体管214、215和212中形成多层栅极电介质。在一个实施例中，该多层阻挡电介质可以包括高K电介质层802和NVM晶体管226中的阻挡氧化物层260’。该多层栅极电介质可以包括高K电介质层802和分别在HV_MOS晶体管214、I/O_MOS晶体管215和LV_MOS晶体管212中的栅极氧化物252”、256’和262。高K电介质层802可以包括但不限于例如通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压CVD(LPCVD)或等离子体增强CVD(PECVD)工艺沉积至达到在约3.0nm至约8.0nm之间的物理厚度或其他厚度的氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆铪和氧化镧。
应当理解的是，高K电介质层802可能会增加NVM晶体管226的多层阻挡电介质(阻挡氧化物260’层加上高K电介质层802)的总体厚度。在一些实施例中，增加的物理和/或电厚度可能会对NVM晶体管226的性能产生不利影响，或使NVM晶体管的性能降级。在一个实施例中，可能有必要将多层阻挡电介质的厚度减小到例如近似于3nm至4.5nm的操作范围。如图2I及其相应的描述中最佳展示的，阻挡氧化物260层可以主要与I/O_MOS 215的I/O栅极氧化物256同时形成。由于I/O栅极氧化物256可能需要达到约5nm至约7nm的目标厚度或其他厚度，并且这是CMOS基准工艺的一部分，因此相关联的ISSG或自由基氧化工艺的操作参数细节可能难以更改。替代地，在一个实施例中，可能更易实现的是调节盖层232、特别是第一盖层232a的化学计量，以抑制或减慢在ISSG工艺期间盖层232的氧化速率。在一个实施例中，可以降低第一盖层232a以及可能的第二盖层232b的氧浓度，以使得在不改变如图2J中所描述的操作细节的情况下，在ISSG或自由基氧化工艺之后，阻挡氧化物260层的厚度减小。在一个实施例中，盖层232可以为纯氮化物层并且可以包含近似于0％的氧。在一些可选实施例中，在步骤702之前，可以对阻挡氧化物260’层、HV栅极氧化物252”层、I/O栅极氧化物256’层或LV栅极氧化物262层执行一个或多个蚀刻或湿法清洗工艺，以实现各自期望的栅极电介质(栅极氧化物层加上高K电介质层802)的(多个)厚度。
在一个替代实施例中，当期望的是多晶硅栅极而不是高K金属栅极时，将高K电介质层802沉积成覆盖在NVM晶体管226的NV栅极叠层236上，并且然后将其去除。在去除高K电介质层802期间，可以通过掩模(图8A中未示出)来保护要在第一区域206和第二区域208中形成其中的高K金属栅极的晶体管。
参考图7和图8B，在第一区域206和第二区域208两者中的衬底204的基本上整个表面、以及在其上形成的所有层和结构上方沉积或形成多晶硅栅极层803(步骤704)。在一个实施例中，可以通过化学气相沉积(CVD)形成约30nm至约100nm的厚度或其他适当的厚度的多晶硅栅极层803。在其他实施例中，可以通过本领域已知的其他沉积方法或制造方法来形成多晶硅栅极层803。在一个替代实施例中，在沉积多栅极层803之前，在高K电介质层802上方沉积氮化钛薄层(此图中未示出)，并且可以将多晶硅栅极层803沉积成覆盖在氮化钛薄层上。氮化钛沉积是可选的，并且可以促进随后的多晶硅栅极层图案化或去除。
在将高K电介质层802沉积成覆盖在NVM晶体管226的NV栅极叠层236上并随后进行去除的上述替代实施例中，可以替代地在NVM晶体管226的阻挡电介质层206’上沉积多晶硅层803。
参考图7和图8C，使用标准光刻技术形成经图案化的光刻胶掩模(未示出)并蚀刻多晶硅栅极层803直至在高K电介质层802的表面上停止，从而形成NVM晶体管226以及MOS晶体管214、215和212的伪或牺牲多晶硅栅极804(步骤706)。在一个实施例中，可以使用对下层的高K电介质层802具有高度选择性的标准多晶硅蚀刻化学物质(诸如CHF3或C2H2或HBr/O2)来蚀刻多晶硅栅极层803。在一个实施例中，如果在第一区域206中存在多于一个NVM晶体管并且在第二区域208中存在MOS晶体管212、214和215，则可以同时形成多个伪多晶硅栅极804。在一个替代实施例中，当不存在高K电介质层802时，可以蚀刻多晶硅栅极层803直至在阻挡氧化物260’层的表面上停止。在另一替代实施例中，可以蚀刻多晶硅栅极层803直至在上述氮化钛薄层(如果存在)的表面上停止。
仍然参考图8C，沉积并蚀刻第一间隔物层以在MOS晶体管212、215和214以及NVM晶体管226的伪或牺牲多晶硅栅极804附近形成第一侧壁间隔物或偏移间隔物808(步骤706)。在一个实施例中，第一间隔物层可以包括使用如本文描述的任何已知的CVD技术沉积至约10nm至约30nm的厚度的氧化硅或氮化硅。
随后，可以在MOS晶体管212、214、215中的一个或多个的第一侧壁间隔物808附近注入一个或多个轻掺杂漏极(LDD)延伸区，并且这些延伸区在第一侧壁间隔物下方延伸(步骤706)。在一个实施例中，通过以适当的能量注入适当的离子种类达到适当的浓度来形成MOS LDD。例如，可以借助形成光刻胶掩模(通过该光刻胶掩模来暴露选定的晶体管)，并且借助通过光刻胶掩模(未示出)以约10千电子伏特(keV)至约100千电子伏特的能量和约1e12cm-2至约5e14cm-2的剂量注入硼离子(BF2)来形成P型LV_MOS晶体管212或第二区域208中的任何其他P型MOS晶体管的漏极延伸区。可选地，可以通过同一光刻胶掩模，借助以20千电子伏特(keV)至70keV的能量和2e12cm-2至约5e12cm-2的剂量注入砷或磷来进行针对P型LV_MOS晶体管212或其他P型MOS晶体管的袋状或晕环状注入(未示出)。类似地，针对诸如N型I/O_MOS晶体管215和HV_MOS晶体管214的N型晶体管的MOS LDD也可以通过经适当图案化的光刻胶掩模，借助以约10千电子伏特(keV)至约100keV的能量和约1e12cm-2至约5e14cm-2的剂量注入砷或磷来形成。针对N型MOS晶体管的晕环状或袋状注入也可以使用硼(BF2)以5千电子伏特至约50千电子伏特的能量和1e12cm-2至5e12cm-2的剂量，通过该掩模来进行。
参考图8D，如前所述，可以在高K电介质层802处停止多晶硅蚀刻(步骤706)。如图8D中最佳展示的，可能存在覆盖在衬底上的残余高K电介质层802，并且需要去除特别是从(多个)NVM晶体管的源极/漏极区域中的ONO和高K电介质层802。在ONO沉积和图案化(步骤108和110)之后，从第二区域208去除ONO层。然而，可能在第一区域206中、特别是在NVM晶体管226之间存在剩余的ONO层。在高K电介质层802沉积(步骤702)、多晶硅栅极层803沉积(步骤704)和伪多晶硅栅极804图案化(步骤706)之后，至少在NVM晶体管226的源极/漏极区中仍可能存在剩余的高K电介质和ONO材料。在一个实施例中，需要去除NVM晶体管226之间的这些剩余膜，以使得低能量NVM LDD注入(在后续的步骤706中)可以达到所需的深度。否则，在一些实施例中，结可能过浅并且掺杂不足，这可能会使NVM晶体管226的性能降级。
在一个实施例中，在后续的步骤708中，可以使用用于NVM LDD注入区811的同一光刻胶掩模(未示出)来去除至少第一区域206中剩余的高K电介质层802和ONO膜。如图8E中最佳示出的，在通过沉积和蚀刻间隔物层来形成第一间隔物808之后，构建NVM LDD掩模，并将其用于打开NVM晶体管226以进行注入。在进行NVM LDD注入工艺之前，可以进行干法或湿法蚀刻以去除剩余的高K电介质层802和剩余的ONO膜。蚀刻可以在NVM晶体管226的隧道氧化物228处停止，或者一直进行到衬底表面216处停止。在一些实施例中，干法蚀刻或湿法蚀刻还可以用于去除除了NVM晶体管226之外的、第二区域208中的任何剩余的高K电介质层802或ONO膜。
在一个实施例中，在衬底204上方形成NVM LDD掩模(未示出)，在NVM晶体管226附近注入轻掺杂漏极延伸区811，部分地延伸到NVM晶体管226的栅极叠层236下方的沟道区域224中的SONOS袋状或晕环状注入区被注入。NVM晶体管226的NVM LDD注入区811和第一侧壁间隔物808可以使用与以上关于MOS LDD注入区和第一侧壁间隔物808描述的那些技术基本相同的技术来形成。例如，在一个实施例中，可以以约5千电子伏特(keV)至约25keV的能量和约5e12cm-2至约2e14cm-2的剂量成角度地注入例如砷或磷来形成NVM LDD注入区811。可选地，可以通过以10千电子伏特至30千电子伏特的能量和1e12cm-2至3e12cm-2的剂量进行注入(BF2)来形成袋状或晕环状注入区。
参考图7和图8F，沉积并蚀刻第二间隔物层以在第一侧壁间隔物808附近形成NVM晶体管226以及MOS晶体管212、214和215的第二侧壁间隔物810(步骤710)。
接下来，执行源极和漏极注入以形成所有晶体管的源极和漏极区域830并执行硅化物工艺(步骤710)。在一个实施例中，可以形成硬掩模(HM)并对其进行图案化，以仅暴露诸如P型LV_MOS 212的P型晶体管的S/D区域，可以沉积并蚀刻硅锗(SiGe)层813，并且去除硬掩模以在P型LV_MOS 212或第一区域和第二区域中的其他P型晶体管的S/D区域上方形成应变诱导层。如所描绘的，可以在暴露的源极和漏极区域830上形成硅化物区域812。可选地，还可以在第一区域206和第二区域208中的一个或多个伪多晶硅栅极804上方形成硅化物区域812。硅化物工艺可以是本领域中通常采用的任何工艺，通常包括预清洗蚀刻、钴或镍金属沉积、退火和湿法剥离。在一个实施例中，可以在硅化物形成工艺之前对S/D区域进行行快速热退火(RTA)。在一个实施例中，在硅化物工艺之前，可以执行清洗工艺以去除在第一区域206和第二区域208中的除了所形成的晶体管之外的衬底表面216上的任何剩余的隧道氧化物层228和/或垫氧化物层209。
参考图7和图8G，该方法进一步包括形成应力诱导衬垫或层814(诸如应力诱导氮化物层)，以及在衬底204的基本上整个表面216以及在其上形成的所有层和结构上方沉积层间电介质(ILD)层816，以及例如使用化学机械抛光(CMP)工艺使ILD层816平坦化(步骤712)。应力诱导层814可以包括使用等离子体增强化学气相沉积(PECVD)形成的压缩或拉伸氮化物层、或使用包括化学气相沉积等任何已知技术来沉积或生长至约30nm至约70nm的厚度或其他厚度的双叔丁基氨基硅烷(BTBAS)氮化物层。ILD层816可以包括例如使用如上所述的任何已知的CVD技术来沉积或生长至约0.5μm至约1.0μm的厚度或其他厚度的氧化硅。
接下来，参考图8H，可以执行化学机械平坦化(CMP)工艺以暴露第一区域206中的NVM晶体管226中的伪多晶硅栅极804以及第二区域208中的MOS晶体管212、214和215。如图8H中最佳展示的，执行单次CMP工艺来暴露所有目标伪多晶硅栅极804。由于可能的高度差异，在CMP工艺步骤之后，不同的晶体管可能具有不同厚度的剩余的伪多栅极804。在另一实施例中，由于各个晶体管的潜在高度差，可以采用多次CMP工艺来暴露所有目标伪多晶硅栅极804。
参考图1和图8I，去除伪多晶硅栅极804(步骤714)。在一个实施例中，可以使用本领域中已知的标准多晶硅蚀刻方法来去除伪多晶硅栅极804，这些方法对高K电介质层802、ILD层816、应力诱导衬垫814、第一侧壁间隔物808和第二侧壁间隔物810的材料具有高度选择性。在替代实施例中，在相比于金属栅极优选多晶硅栅极的情况下，可以不去除NVM晶体管226和/或MOS晶体管212、214和215中的一个或多个伪多晶硅栅极804。在存在薄氮化钛的实施例中，多晶硅蚀刻可以替代地在薄氮化钛层(未示出)处停止。
仍然参考图8I，形成多层金属栅极的金属层818，(步骤716)。在一个实施例中，多层金属栅极可以取代已去除的伪多晶硅栅极804。在一个实施例中，在衬底204的基本上整个表面以及在其上形成的所有层和结构上方沉积第一或P+金属层818a(高功函数金属)，使用标准光刻技术形成经图案化的光刻胶掩模(未示出)，并且蚀刻P+金属层，以从第一区域206中的(多个)N型NVM晶体管和第二区域208中的N型MOS晶体管212、214和215中去除第一或P+金属层并在高K电介质层802的表面上停止，从而形成任何(多个)P型NVM晶体管和(多个)P型MOS晶体管(诸如图8I中的P型LV_MOS晶体管212)的高功函数栅极818a。P+金属层818a可以包括铝、钛或其化合物或合金，使用物理或化学气相沉积将该金属层沉积至约20nm至约100nm的厚度或其他厚度。在一个实施例中，可以形成覆盖在高K电介质层802上方、以及可选地在先前由伪多晶硅栅极804占据的开口的侧壁上的P+金属层818a。然后可以去除在N型MOS晶体管上方形成的P+金属层818a。接下来，在衬底204的基本上整个表面(包括诸如P型LV_MOS 212附近的先前形成的P+金属层818a)上方沉积第二或N+金属层818b(低功函数)。然后形成经图案化的光刻胶掩模(未示出)，并且蚀刻N+金属层818b，以形成第一区域206和第二区域208中的任何N型晶体管(诸如N型NVM晶体管226、HV_MOS晶体管214和I/O_MOS晶体管215)的非高或低功函数金属栅极818b，如图8I中最佳示出的。在一个实施例中，可以形成覆盖在高K电介质层802上方、以及可选地在先前由伪多晶硅栅极804占据的开口的侧壁上的N+金属层818b。N+金属层818b可以包括钛、镧、铝或其化合物或合金，使用物理或化学气相沉积将该金属层沉积至约20nm至约100nm的厚度或其他厚度。通常，任何N型晶体管可以包括低功函数金属层，诸如N+金属层818b，并且任何P型晶体管可以包括高功函数金属层，诸如P+金属层818a，这些金属层覆盖其各自的高K电介质层802。在一个替代实施例中，N型NVM晶体管226可以替代地包括高功函数金属层，诸如P+金属层818a。在N型NVM晶体管226中结合高功函数金属层可以为器件提供改善的擦除性能，因为这可以避免擦除饱和。在存在薄氮化钛层的实施例中，可以将P+金属层818a或N+金属层818b沉积成覆盖在薄氮化钛层上方。由于氮化钛层非常薄，因此其不会显著影响完成了的金属栅极的特性。在其他实施例中，形成和图案化P+金属层818a和N+金属层818b的顺序可以颠倒。在一个替代实施例中，在形成P+金属层818a或N+金属层818b之前，将氮化钽层沉积成覆盖在氮化钛薄层(如果存在)上方。氮化钛薄层和氮化钽将形成底部阻碍金属层。如所讨论的，布置在P+金属层818a或N+金属层818b与高K电介质层802之间的底部阻碍金属层是可选的。
仍然参考图8I，沉积、蚀刻厚栅极金属层，并且随后可以使用一次CMP工艺或多次CMP工艺对该厚栅极金属层进行平坦化以形成厚金属栅极820，从而完成NVM晶体管226和所有MOS晶体管212、214和215的多层金属栅极的形成(步骤718)。在一个实施例中，厚栅极金属层可以包括覆盖在其相应的P+金属层818a或N+金属层818b上的铝、钛、氮化钛、钨或其化合物或合金的共形层。可以使用物理或化学气相沉积或本领域已知的其他沉积方法来将厚栅极金属层820沉积至约0.1μm至约0.5μm的厚度或其他厚度。由于各个晶体管的潜在高度差和CMP工艺步骤，完成了的厚金属栅极820可能存在差异。在一个实施例中，由于存在多层金属栅极(第一金属层818a或第二金属层818b和厚栅极金属层820)，因此NVM晶体管226也可以被称为金属-氧化物-氮化物-氧化物-半导体(MONOS)晶体管。应当理解的是，贯穿整个专利文件，SONOS和MONOS可以互换使用。可选地，可以应用金属抛光工艺来使NVM晶体管226以及MOS晶体管212、214和215的厚栅极金属层820的顶表面变平或平坦化。在一个替代实施例中，在形成厚栅极金属层820之前，可以形成覆盖在P+金属层818a或N+金属层818b上的包括氮化钛和钛的顶部阻碍金属层(此图中未示出)。在一个实施例中，顶部阻碍金属层是可选的。
接下来，继续执行标准或基准CMOS工艺流程，以基本完成前端器件的制造(步骤720)，从而产生如图8J所示的结构。在一个实施例中，可以沉积第二ILD层822，并且形成到NVM晶体管和所有MOS晶体管的源极/漏极区域和栅极的触点(未示出)。第二ILD层822可以包括例如使用如上所述的任何已知的CVD来沉积或生长至约0.5μm至约1μm的厚度或其他厚度的氧化硅或氮化硅。触点(未示出)可以通过在第二ILD层816上方形成经图案化的光刻胶掩模，并使用如上所述的任何标准氧化物蚀刻工艺来蚀刻第二ILD层822直至在硅化物812上停止来形成。可选地，第二ILD层822可以是在NVM晶体管226上方的应力诱导层或结构(诸如应力诱导氮化物层)，用于提高数据保持和/或改善编程时间和效率。特别地，将应力诱导入NVM晶体管226的电荷俘获层230会改变在电荷俘获层中形成的电荷陷阱的能级，从而提高电荷俘获层的电荷保持。另外，在靠近且优选地围绕衬底204的形成了NVM晶体管226的沟道224的区域的衬底的表面216中或在该表面上形成应力诱导结构822将减小带隙，并且根据应变的类型而增大载流子迁移率。例如，拉伸衬底204的晶格中的原子间距离的拉伸应变会增大电子的迁移率，从而使N型晶体管更快。缩短这些原子间距离的压缩应变由于增大了空穴迁移率而会在P型晶体管中产生类似的效果。这两个被应变诱导的因子，即，减小的带隙和增大的载流子迁移率，都将导致对NVM晶体管226的编程更快且更高效。
应变诱导结构822可以包括使用高长径比工艺(HARPTM)氧化工艺形成的金属前电介质(PMD)层、使用等离子体增强化学气相沉积(PECVD)形成的压缩或拉伸氮化物层、或双叔丁基氨基硅烷(BTBAS)氮化物层。
在某些实施例(诸如图8J所示的实施例)中，还可以在一个或多个MOS晶体管(HV_MOS、I/O_MOS或LV_MOS)上方形成应力诱导结构822，以诱导(多个)MOS晶体管212、214、215的(多个)沟道218中的应力。
图8J是展示了根据图1至图8I的方法制造的包括基于嵌入式SONOS或MONOS的NVM晶体管和MOS晶体管的完成了的NVM器件800的一部分的截面视图的框图。如图8J中最佳展示的，NVM器件800包括一个N型NVM晶体管226、一个N型HV_MOS晶体管214、一个N型I/O_MOS晶体管215和一个P型LV_MOS晶体管。应当理解的是，NVM器件800可以具有P型和N型两种的多个NVM晶体管和MOS晶体管，并且所展示的附图出于说明性目的，并且不应当被解释为限制。
图8J展示了完成了的基于嵌入式SONOS或MONOS的NVM器件800的一部分，该NVM器件包括一个或多个MONOS晶体管或NVM晶体管226、HV_MOS晶体管214、I/O_MOS晶体管215和LV_MOS晶体管212，这些晶体管全部都在单个半导体裸片或单个衬底204内形成。在一个实施例中，多层阻挡电介质(阻挡氧化物260’和高K电介质层802)可以包括约至的厚度。如前所述，阻挡氧化物260’的最终厚度是通过步骤118中的双重氧化工艺(图2K所展示的)、可能地通过步骤122中随后的LV栅极氧化物形成(图2L所展示的)、以及任何后续的清洗工艺来实现的。如之前讨论的，高K电介质层802还可以增加多层阻挡电介质的物理或电厚度。
在一个实施例中，HV_MOS 214可能需要相对较厚的HV栅极电介质层(HV栅极氧化物252”加上高K电介质层802)，其组合厚度可以为约至在一个实施例中，HV栅极氧化物层252”的最终厚度可以通过步骤114中的RTO或炉氧化工艺(图2H所展示的)来实现。随后，可以可能地通过步骤118中的双重氧化工艺(图2K所展示的)、以及步骤122中随后的LV栅极氧化物形成(图2L所展示的)来进一步增加HV栅极氧化物252”的厚度，并且通过(多个)湿法清洗工艺来对其厚度进行修改。如稍早所讨论的，HV栅极氧化物252”加上高K电介质层802必须足够厚以承受特别是在NVM晶体管226的编程和擦除期间的高工作电压，其范围可能在4.5V至12V之间。在一个实施例中，I/O栅极电介质层(I/O栅极氧化物256’加上高K电介质层802)可以包括约至的厚度，以便可能地以在1.6V至3.6V范围内的I/O电压进行操作。如前所述，I/O栅极氧化物256’的最终厚度是通过步骤118中的双重氧化工艺(图2K所展示的)、可能地通过步骤122中随后的LV栅极氧化物形成(图2L所展示的)、以及(多个)清洗工艺来实现的。在一个实施例中，LV栅极电介质层(LV栅极氧化物262加上高K电介质层802)可以具有约至的组合厚度，以进行在0.8V至1.4V的操作范围内的各种操作。在一个实施例中，高K电介质层802可以分别增加MOS晶体管214、215和212的多层栅极电介质的物理或电厚度。通常，HV栅极电介质层比I/O栅极电介质层厚，并且I/O栅极电介质层比LV栅极电介质层厚。
在一个实施例中，还可以在LV栅极氧化物262、I/O栅极氧化物256’、HV栅极氧化物252’和/或阻挡电介质260’中形成富氮氧化物膜(图8J中未示出)，因为这些氧化物可能在LV栅极氧化物形成期间暴露于“氮化气氛”(步骤122)。该富氮氧化物膜可以布置为靠近衬底表面216或在阻挡电介质260’的底部。
在一个实施例中，多层金属栅极(第一栅极金属层818a或第二栅极金属层818b和厚栅极金属层820)可以包括在一些或全部NVM晶体管226和MOS晶体管212、214和215中。在一些实施例中，NVM晶体管226和MOS晶体管212、214和215中的至少一个可以替代地包括多晶硅栅极。在一个实施例中，当未蚀刻掉伪多晶硅栅极804并用多层金属栅极取代时，可以实现多晶硅栅极。
图9是展示了如图1至图8I所制造的基于嵌入式SONOS或MONOS的NVM器件800的代表性框图。在一个实施例中，在单个半导体裸片或衬底900中形成基于嵌入式SONOS或MONOS的NVM器件800。半导体裸片或衬底900至少分为用于NVM晶体管226的第一区域206和用于MOS晶体管212、214、215的第二区域208。在一些实施例中，由于一些NVM存储器阵列可能包括常规MOS晶体管，所以在第一区域206中可能存在MOS晶体管。例如，双晶体管(2T——存储栅极/选择栅极)配置存储器阵列。第二区域208可以进一步分为HV_MOS区902、I/O_MOS区904和LV_MOS区906。在一个实施例中，在第二区域208中可能存在片上系统(SOC)器件(诸如微控制器、触摸屏控制器和智能卡)、逻辑器件、微处理器、其他基于半导体的器件。应当理解的是，基于嵌入式SONOS或MONOS的NVM器件800可以包括其他器件，诸如处理器、电源电路等。在各种实施例中，第一区域206和第二区域208可以重叠，并且HV_MOS区902、I/O_MOS域904和LV_MOS域906可以重叠。应当理解的是，图9中所展示的实施例仅是示例性的，并且第一区域206和HV_MOS区902、I/O_MOS区904和LV_MOS区906可以位于单个衬底900的任何区中，并可以由各种不同的区域组成。
在一个实施例中，可以向HV_MOS 214提供在4.5V至12V范围内的高压，以便对第一区域中的NVM晶体管进行编程和/或擦除。I/O_MOS可以耦合到I/O接口，并且可以向I/O_MOS提供在1.6V至3.6V范围内的工作电压。可以向LV_MOS 212提供在0.8V至1.4V范围内的工作电压，以进行对于各种操作和连接。
提供了本披露的摘要以遵守37C.F.R.§1.72(b)，其要求摘要使得读者可以快速确定本技术披露的一个或多个实施例的性质。基于其将不被用于解释或者限制权利要求书的范围或者含义的理解提交所述摘要。另外，在前述的具体实施方式中，可以看到，出于将本披露连成一个整体的目的而将各种特征一起组合到单个实施例中。本公开的方法并不被解释为反映所要求保护的实施例要求比每个权利要求中明确陈述的更多特征的意图。相反，如以下的权利要求书所反映的，创造性主题在于少于单个披露的实施例的全部特征。因此，据此将权利要求书结合进具体实施方式中，每个权利要求项作为单独的实施例而自成体系。
本说明书中对“一个实施例”或“实施例”的提及意味着结合该实施例所描述的特定特征、结构或特性被包括在电路或方法的至少一个实施例中。在本说明书中，在各处出现的短语“一个实施例”并不一定都指代同一个实施例。
在前述说明书中，已经参考本主题的具体示例性实施例描述了本主题。然而，将明显的是，在不脱离所附权利要求书所阐述的本发明的更广泛的精神和范围的情况下，可以对其进行各种修改和变化。因此，说明书和附图将被视为是说明性而非限制性的。

Claims (21)

1.一种半导体器件，包括：
非易失性存储器NVM晶体管，该NVM晶体管包括具有隧道电介质层、电荷俘获层和阻挡电介质层的SONOS或MONOS类型的器件，其中，所述阻挡电介质层包括被布置成覆盖在阻挡氧化物上并与阻挡氧化物接触的第一高介电常数高K电介质层，在半导体衬底的第一区域中的第一栅极材料，以及直接接触隧道电介质层、电荷俘获层和阻挡电介质层的第一垂直侧壁间隔物；
第一类型的场效应晶体管FET，该第一类型的FET包括在半导体衬底的第二区域中具有第一厚度的第一栅极电介质、第二栅极材料以及直接接触第一栅极电介质的第二垂直侧壁间隔物，其中NVM晶体管的第一垂直侧壁间隔物与FET的第二垂直侧壁间隔物之间的间隙将半导体衬底的第一区域与半导体衬底的第二区域分开；
第二类型的FET，该第二类型的FET包括在半导体衬底的第二区域中具有第二厚度的第二栅极电介质和第二栅极材料；以及
第三类型的FET，该第三类型的FET包括在半导体衬底的第二区域中具有第三厚度的第三栅极电介质和第二栅极材料，
其中，第一栅极电介质、第二栅极电介质和第三栅极电介质都包含相同的材料；
其中，第一栅极材料和第二栅极材料不同；
其中，第一厚度和第二厚度与第三厚度不同；
其中，所述电荷俘获层包括富氧的第一电荷俘获层、布置在第一电荷俘获层上方的相对于该第一电荷俘获层为富硅且贫氧的第二电荷俘获层，其中，在第一电荷俘获层和第二电荷俘获层之间形成薄氧化物层；以及
其中，第一栅极电介质、第二栅极电介质和第三栅极电介质都包含第二高K电介质层，并且第一高K电介质层和第二高K电介质层包含完全相同的材料和完全相同的厚度；
其中，第一盖层覆盖在所述电荷俘获层上，第二盖层覆盖在所述第一盖层上，所述第一盖层包括高温氧化物，所述第二盖层包括氮化硅、富硅氮化硅或富硅氮氧化硅；执行氧化工艺，以氧化所述第二盖层和/或所述第一盖层的剩余部分，以形成覆盖在所述第二电荷俘获层上的阻挡氧化物；降低所述第一盖层和/或所述第二盖层的氧浓度，使得所述阻挡氧化物的厚度减小，从而使所述阻挡氧化物和所述第一高K电介质层的总厚度在3nm-4.5nm的范围内。
2.如权利要求1所述的半导体器件，其中，多层金属栅极被布置成覆盖在该NVM晶体管的阻挡电介质上，并且其中，该多层金属栅极包括被布置在栅极金属层上方的厚金属层。
3.如权利要求1所述的半导体器件，其中，该NVM晶体管被布置在第一区域中，并且该第一类型、该第二类型和该第三类型的FET被布置在第二区域中，并且其中，该第一区域和该第二区域两者都被布置在单一半导体裸片中。
4.如权利要求1所述的半导体器件，其中，该第一栅极电介质、该第二栅极电介质和该第三栅极电介质进一步分别包括被布置在该高K电介质层下方的第一栅极氧化物、第二栅极氧化物和第三栅极氧化物，并且其中，该第一栅极氧化物比该第二栅极氧化物厚，该第二栅极氧化物比该第三栅极氧化物厚。
5.如权利要求4所述的半导体器件，其中，
当该第一类型的FET是n沟道型时，其中的栅极金属层包括低功函数金属；
当该第二类型的FET是n沟道型时，其中的栅极金属层包括低功函数金属；
当该第三类型的FET是n沟道型时，其中的栅极金属层包括低功函数金属；并且
该低功函数金属包括钛、镧、铝及其化合物或合金中的至少一种。
6.如权利要求4所述的半导体器件，其中，
当该第一类型的FET是p沟道型时，其中的栅极金属层包括高功函数金属；
当该第二类型的FET是p沟道型时，其中的栅极金属层包括高功函数金属；
当该第三类型的FET是p沟道型时，其中的栅极金属层包括高功函数金属；并且
该高功函数金属包括铝、钛及其化合物或合金中的至少一种。
7.如权利要求1所述的半导体器件，其中，多层金属栅极被布置成覆盖在该第一栅极电介质、该第二栅极电介质和该第三栅极电介质中的每一个上，并且其中，该多层金属栅极包括被布置在栅极金属层上方的厚金属层。
8.如权利要求7所述的半导体器件，其中，
该NVM晶体管是金属-氧化物-氮化物-氧化物-半导体MONOS晶体管，当该MONOS晶体管是p沟道型时，其中的该栅极金属层包括高功函数金属，其中，该高功函数金属包括铝、钛及其化合物或合金中的至少一种，并且当该MONOS晶体管是n沟道型时，其中的该栅极金属层包括低功函数金属，并且其中，该低功函数金属包括钛、镧、铝及其化合物或合金中的至少一种。
9.如权利要求7所述的半导体器件，其中，
该NVM晶体管是金属-氧化物-氮化物-氧化物-半导体MONOS晶体管，当该MONOS晶体管是n沟道型时，其中的该栅极金属层包括高功函数金属，其中，该高功函数金属包括铝、钛及其化合物或合金中的至少一种。
10.如权利要求1所述的半导体器件，其中，所述第一类型的FET是高压金属氧化物半导体HV_MOS晶体管；所述第二类型的FET是输入/输出金属氧化物半导体I/O_MOS晶体管；并且所述第三类型的FET是低压金属氧化物半导体LV_MOS晶体管。
11.如权利要求10所述的半导体器件，其中，该HV_MOS晶体管中的第一栅极电介质的第一厚度在近似于110 Å至160 Å的范围内，并且该HV_MOS晶体管被配置为在4.5 V至12 V的电压范围内操作，以对该NVM晶体管进行编程或擦除操作。
12.如权利要求1所述的半导体器件，其中，该第二电荷俘获层包括该电荷俘获层中的大多数电荷陷阱。
13.如权利要求1所述的半导体器件，其中，该NVM晶体管进一步包括被布置成覆盖在该阻挡电介质上的多晶硅栅极。
14.一种存储器器件，包括：
衬底，该衬底布置在单个半导体裸片内；
多个非易失性存储器NVM晶体管，该多个NVM晶体管在该衬底的第一区域中形成；其中至少一个NVM晶体管包括阻挡电介质，所述阻挡电介质包括覆盖在具有阻挡氧化物厚度的阻挡氧化物上并与阻挡氧化物接触的第一高介电常数高K电介质层，以及直接接触阻挡电介质的第一垂直侧壁间隔物；以及
多个金属氧化物半导体MOS晶体管，该多个MOS晶体管在该衬底的第二区域中形成，其中，该多个MOS晶体管包括高压HVMOS晶体管、输入/输出I/OMOS晶体管和低压LVMOS晶体管，该I/O MOS晶体管和该LV MOS晶体管的栅极电介质层具有明显不同于HV MOS晶体管的厚度，以及HV MOS晶体管、I/O MOS晶体管和LV MOS晶体管的栅极电介质层都具有相同的电介质材料；其中至少一个NVM晶体管的第一垂直侧壁间隔物与多个MOS晶体管中的MOS晶体管的第二垂直侧壁间隔物之间的间隙将衬底的第一区域与衬底的第二区域分开，所述第二垂直侧壁间隔物直接接触该MOS晶体管的第一栅极电介质；
其中，至少一个NVM晶体管包括电荷俘获层，所述电荷俘获层包括富氧的第一电荷俘获层以及布置在第一电荷俘获层上方的相对于该第一电荷俘获层为富硅且贫氧的第二电荷俘获层，其中，在第一电荷俘获层和第二电荷俘获层之间形成薄氧化物层；以及
其中，I/O MOS晶体管、LV MOS晶体管和HV MOS晶体管的栅极电介质层都包含第二高K电介质层，并且第一高K电介质层和第二高K电介质层包含完全相同的材料和完全相同的厚度；
其中，第一盖层覆盖在所述电荷俘获层上，第二盖层覆盖在所述第一盖层上，所述第一盖层包括高温氧化物，所述第二盖层包括氮化硅、富硅氮化硅或富硅氮氧化硅；执行氧化工艺，以氧化所述第二盖层和/或所述第一盖层的剩余部分，以形成覆盖在所述第二电荷俘获层上的阻挡氧化物；降低所述第一盖层和/或所述第二盖层的氧浓度，使得所述阻挡氧化物的厚度减小，从而使所述阻挡氧化物和所述第一高K电介质层的总厚度在3nm-4.5nm的范围内。
15.如权利要求14所述的存储器器件，其中，当该HV MOS晶体管、该I/O MOS晶体管和该LV MOS晶体管是n沟道型时，该HV MOS晶体管、该I/O MOS晶体管和该LV MOS晶体管的第一栅极金属层包括低功函数金属。
16.如权利要求14所述的存储器器件，其中，当该HV MOS晶体管、该I/O MOS晶体管和该LV MOS晶体管是p沟道型时，该HV MOS晶体管、该I/O MOS晶体管和该LV MOS晶体管的第一栅极金属层包括高功函数金属。
17.如权利要求14所述的存储器器件，其中，该NVM晶体管包括被布置成覆盖在第二高K电介质层上的第二金属层，当该NVM晶体管是p沟道型时，该第二金属层包括高功函数金属，并且当该NVM晶体管是n沟道型时，该第二金属层包括低功函数金属。
18.如权利要求14所述的存储器器件，其中，该NVM晶体管包括被布置成覆盖在第二高K电介质层上的第二栅极金属层，并且其中，当该NVM晶体管是n沟道型时，该第二栅极金属层包括高功函数金属。
19.一种半导体系统，包括：
片上系统SOC器件；
多个逻辑器件，其中SOC器件和多个逻辑器件位于第二区域；以及
布置在单一半导体裸片内的第一区域中的嵌入式非易失性存储器NVM器件，其中，嵌入式NVM包括直接接触嵌入式NVM的隧道电介质层、电荷俘获层和阻挡电介质层的第一垂直侧壁间隔物，并且NVM器件的第一垂直侧壁间隔物和SOC器件和多个逻辑器件之一的第二垂直侧壁间隔物之间的间隙将半导体系统的第一区域与半导体系统的第二区域分开，其中所述第二垂直侧壁间隔物直接接触SOC器件和多个逻辑器件之一的第一栅极电介质，以及其中：
该嵌入式NVM器件包括多个金属-氧化物-氮化物-氧化物-半导体MONOS晶体管，其中，至少一个MONOS晶体管包括覆盖在阻挡电介质上的第一金属栅极层，所述阻挡电介质包括覆盖在具有阻挡氧化物厚度的阻挡氧化物上并与阻挡氧化物接触的第一高介电常数高K电介质层；以及
该SOC器件和该多个逻辑器件包括高压HV金属氧化物半导体MOS晶体管、输入/输出I/OMOS晶体管和低压LVMOS晶体管，其中，这些HV MOS晶体管、这些I/O MOS晶体管和这些LVMOS晶体管中的每一个的栅极电介质都包括第二高K电介质层，并且其中，这些HV MOS晶体管的栅极电介质比这些I/O MOS晶体管的栅极电介质厚，并且这些I/O MOS晶体管的栅极电介质比这些LV MOS晶体管的栅极电介质厚，其中LV MOS晶体管的栅极电介质包括氮氧化硅；
其中，嵌入式NVM器件包括电荷俘获层，所述电荷俘获层包括富氧的第一电荷俘获层以及布置在第一电荷俘获层上方的相对于该第一电荷俘获层为富硅且贫氧的第二电荷俘获层，其中，在第一电荷俘获层和第二电荷俘获层之间形成薄氧化物层；以及
其中，I/O MOS晶体管、LV MOS晶体管和HV MOS晶体管的栅极电介质层都包含第二高K电介质层，并且第一高K电介质层和第二高K电介质层包含完全相同的材料和完全相同的厚度；
其中，第一盖层覆盖在所述电荷俘获层上，第二盖层覆盖在所述第一盖层上，所述第一盖层包括高温氧化物，所述第二盖层包括氮化硅、富硅氮化硅或富硅氮氧化硅；执行氧化工艺，以氧化所述第二盖层和/或所述第一盖层的剩余部分，以形成覆盖在所述第二电荷俘获层上的阻挡氧化物；降低所述第一盖层和/或所述第二盖层的氧浓度，使得所述阻挡氧化物的厚度减小，从而使所述阻挡氧化物和所述第一高K电介质层的总厚度在3nm-4.5nm的范围内。
20.如权利要求19所述的半导体系统，其中，该至少一个MONOS晶体管是n沟道型的，并且该第一栅极金属层包括高功函数金属。
21.如权利要求19所述的半导体系统，其中，
这些HV MOS晶体管的栅极电介质的厚度在近似于110 Å至160 Å的范围内，并且这些HVMOS晶体管被配置为在近似于4.5 V至12 V的范围内操作，以对该嵌入式NVM器件进行编程/擦除操作；并且
这些I/O MOS晶体管的栅极电介质的厚度在近似于30 Å至70 Å的范围内，并且被配置为在近似于1.6 V至3.6 V的范围内操作。
CN201880072893.7A 2017-10-04 2018-09-13 具有高k金属栅极的嵌入式sonos及其制造方法 Active CN111801801B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762568230P 2017-10-04 2017-10-04
US62/568230 2017-10-04
US15/820138 2017-11-21
US15/820,138 US20190103414A1 (en) 2017-10-04 2017-11-21 Embedded sonos with a high-k metal gate and manufacturing methods of the same
PCT/US2018/050939 WO2019070383A1 (en) 2017-10-04 2018-09-13 INTEGRATED SEMICONDUCTOR-OXIDE-NITRIDE-OXIDE-SEMICONDUCTOR STRUCTURES WITH METALLIC GRID WITH HIGH DIELECTRIC CONSTANT AND METHODS OF MAKING SAME

Publications (2)

Publication Number Publication Date
CN111801801A CN111801801A (zh) 2020-10-20
CN111801801B true CN111801801B (zh) 2024-08-27

Family

ID=65897319

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880072893.7A Active CN111801801B (zh) 2017-10-04 2018-09-13 具有高k金属栅极的嵌入式sonos及其制造方法

Country Status (7)

Country Link
US (2) US20190103414A1 (zh)
EP (1) EP3692576A4 (zh)
JP (1) JP2020536394A (zh)
KR (1) KR102631491B1 (zh)
CN (1) CN111801801B (zh)
TW (1) TWI779080B (zh)
WO (1) WO2019070383A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957543B2 (en) * 2017-09-29 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method of dielectric layer
US10770353B2 (en) * 2017-11-16 2020-09-08 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices using dipole-high dielectric constant combinations and devices so formed
US11088258B2 (en) 2017-11-16 2021-08-10 Samsung Electronics Co., Ltd. Method of forming multiple-Vt FETs for CMOS circuit applications
US10714681B2 (en) * 2018-10-19 2020-07-14 International Business Machines Corporation Embedded magnetic tunnel junction pillar having reduced height and uniform contact area
US11610820B2 (en) * 2019-07-24 2023-03-21 Infineon Technologies LLC Embedded SONOS and high voltage select gate with a high-K metal gate and manufacturing methods of the same
CN110416221B (zh) * 2019-07-31 2022-02-22 上海华力微电子有限公司 半导体器件的形成方法
US11942475B2 (en) 2019-10-18 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage transistor structure
US11355185B2 (en) 2019-11-26 2022-06-07 Cypress Semiconductor Corporation Silicon-oxide-nitride-oxide-silicon multi-level non-volatile memory device and methods of fabrication thereof
TWI730677B (zh) 2020-03-18 2021-06-11 力晶積成電子製造股份有限公司 記憶體元件及其製造方法
KR102824353B1 (ko) 2020-09-03 2025-06-25 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102839405B1 (ko) * 2020-09-11 2025-08-04 삼성전자주식회사 반도체 소자
US11799006B2 (en) * 2021-05-13 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Mask-free process for improving drain to gate breakdown voltage in semiconductor devices
US20230061138A1 (en) * 2021-09-02 2023-03-02 Mediatek Inc. Semiconductor device structure and method of forming the same
TW202431532A (zh) 2023-01-18 2024-08-01 聯華電子股份有限公司 半導體結構及其製作方法
US12250815B1 (en) * 2024-05-08 2025-03-11 Infineon Technologies LLC Methods of equalizing gate heights in embedded non-volatile memory on HKMG technology

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104254921A (zh) * 2012-03-27 2014-12-31 赛普拉斯半导体公司 具有分离氮化物存储层的sonos堆栈
CN105340068A (zh) * 2013-09-27 2016-02-17 赛普拉斯半导体公司 存储器晶体管到高k、金属栅极cmos工艺流程中的集成

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812517B2 (en) * 2002-08-29 2004-11-02 Freescale Semiconductor, Inc. Dielectric storage memory cell having high permittivity top dielectric and method therefor
US7015101B2 (en) 2003-10-09 2006-03-21 Chartered Semiconductor Manufacturing Ltd. Multi-level gate SONOS flash memory device with high voltage oxide and method for the fabrication thereof
US7842537B2 (en) * 2005-02-14 2010-11-30 Intel Corporation Stressed semiconductor using carbon and method for producing the same
US7211481B2 (en) * 2005-02-18 2007-05-01 Texas Instruments Incorporated Method to strain NMOS devices while mitigating dopant diffusion for PMOS using a capped poly layer
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8063434B1 (en) * 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9431549B2 (en) * 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US8071453B1 (en) * 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow
WO2011041110A1 (en) * 2009-09-30 2011-04-07 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8409950B1 (en) 2010-11-08 2013-04-02 Northrop Grumman Systems Corporation Method for integrating SONOS non-volatile memory into a sub-90 nm standard CMOS foundry process flow
JP2012186349A (ja) * 2011-03-07 2012-09-27 Panasonic Corp 半導体装置及びその製造方法
US20130049134A1 (en) * 2011-08-30 2013-02-28 Renesas Electronics Corporation Semiconductor device and method of making same
US8685813B2 (en) * 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US9368605B2 (en) * 2013-08-28 2016-06-14 Globalfoundries Inc. Semiconductor structure including a split gate nonvolatile memory cell and a high voltage transistor, and method for the formation thereof
US20150171104A1 (en) 2013-12-12 2015-06-18 Cypress Semiconductor Corporation Complementary sonos integration into cmos flow
US20150200295A1 (en) * 2014-01-10 2015-07-16 Cypress Semiconductor Corporation Drain Extended MOS Transistors With Split Channel
US9666593B2 (en) * 2014-09-29 2017-05-30 Sandisk Technologies Llc Alternating refractive index in charge-trapping film in three-dimensional memory
US9218978B1 (en) * 2015-03-09 2015-12-22 Cypress Semiconductor Corporation Method of ONO stack formation
US9590118B1 (en) 2015-09-14 2017-03-07 Globalfoundries Inc. Wafer with SOI structure having a buried insulating multilayer structure and semiconductor device structure
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9831262B2 (en) * 2015-12-30 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9842850B2 (en) 2015-12-30 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104254921A (zh) * 2012-03-27 2014-12-31 赛普拉斯半导体公司 具有分离氮化物存储层的sonos堆栈
CN105340068A (zh) * 2013-09-27 2016-02-17 赛普拉斯半导体公司 存储器晶体管到高k、金属栅极cmos工艺流程中的集成

Also Published As

Publication number Publication date
KR20200059283A (ko) 2020-05-28
JP2020536394A (ja) 2020-12-10
US11641745B2 (en) 2023-05-02
CN111801801A (zh) 2020-10-20
EP3692576A4 (en) 2021-08-18
EP3692576A1 (en) 2020-08-12
US20190103414A1 (en) 2019-04-04
US20190371806A1 (en) 2019-12-05
TWI779080B (zh) 2022-10-01
TW201924028A (zh) 2019-06-16
WO2019070383A1 (en) 2019-04-11
KR102631491B1 (ko) 2024-01-30

Similar Documents

Publication Publication Date Title
CN111801801B (zh) 具有高k金属栅极的嵌入式sonos及其制造方法
US10418373B2 (en) Method of ONO stack formation
US10784277B2 (en) Integration of a memory transistor into High-k, metal gate CMOS process flow
US9922988B2 (en) Embedded SONOS based memory cells
US11610820B2 (en) Embedded SONOS and high voltage select gate with a high-K metal gate and manufacturing methods of the same
TWI761505B (zh) 製造半導體裝置的方法
TWI683354B (zh) 製造記憶體單元的方法和整合氧化物-氮化物-氧化物堆疊構造到厚閘極氧化物互補式金屬氧化物半導體基線製程和製程流程的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant