TW201507078A - 半導體封裝件及其製法 - Google Patents

Abstract

一種半導體封裝件，係包括：第一基板、設於該第一基板上之第一半導體元件、設於該第一半導體元件上之第二基板、以及設於該第一基板與第二基板之間的第一封裝層，且該第二基板係以複數導電元件電性連接該第一基板。藉由該第二基板結合至該第一半導體元件上，使該第一與第二基板之間的距離固定，而能控制該些導電元件的高度與體積。本發明復提供該半導體封裝件之製法。

Description

半導體封裝件及其製法

本發明係關於一種封裝結構，特別是關於一種半導體封裝件及其製法。

隨著近年來可攜式電子產品的蓬勃發展，各類相關產品逐漸朝向高密度、高性能以及輕、薄、短、小之趨勢而走，各態樣的堆疊封裝(package on package，PoP)也因而配合推陳出新，以期能符合輕薄短小與高密度的要求。

如第1圖所示，係為習知堆疊式半導體封裝件1的剖視示意圖。該半導體封裝件1包括兩相疊之第一封裝結構1a與第二封裝結構1b、及黏固該第一封裝結構1a與第二封裝結構1b之封裝膠體13。該第一封裝結構1a係包含第一基板10、以複數導電凸塊110覆晶結合該第一基板10之第一半導體元件11、及包覆該些導電凸塊110之底膠111。該第二封裝結構1b係包含第二基板12、以複數導電凸塊140覆晶結合該第二基板12之第二半導體元件14、及包覆該些導電凸塊140之底膠141。該第二基板12藉由銲錫球120疊設且電性連接於該第一基板10上，且該封裝 膠體13形成於該第一基板10與第二基板12之間以包覆該些銲錫球120。

惟，習知半導體封裝件1中，該第一與第二封裝結構1a,1b之間會形成間隙，且該銲錫球120於回銲後之體積及高度之公差大，不僅接點容易產生缺陷，導致電性連接品質不良，而且該銲錫球120所排列成之柵狀陣列(grid array)容易產生共面性(coplanarity)不良，導致接點應力(stress)不平衡而容易造成該第一與第二封裝結構1a,1b之間呈傾斜接置，甚至產生接點偏移之問題。

再者，若以銅柱取代銲錫球120做為支撐，雖可避免傾斜接置之問題，但銅柱之成本較高，故不符合經濟效益。

另外，於該基板與該半導體元件之間填充底膠111,141，將會提高生產成本。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之缺失，本發明係提供一種半導體封裝件，係包括：第一基板；設於該第一基板上之第一半導體元件；設於該第一半導體元件上之第二基板，且該第二基板藉由複數導電元件電性連接該第一基板；以及設於該第一基板與第二基板之間的第一封裝層，以由該第一封裝層包覆該第一半導體元件與該些導電元件。

本發明復提供一種半導體封裝件之製法，係包括：提供一第一基板，該第一基板上設有第一半導體元件；結合 第二基板至該第一半導體元件上，且該第二基板藉由複數導電元件電性連接該第一基板；以及形成第一封裝層於該第一基板與第二基板之間，以由該第一封裝層包覆該第一半導體元件與該些導電元件。

前述之製法中，復包括於結合該第二基板前，先將該第二基板進行切單製程。

前述之製法中，復包括進行切單製程，以製成複數個半導體封裝件。

前述之半導體封裝件及其製法中，該第一半導體元件係藉由複數導電凸塊設於該第一基板上，且該些導電凸塊係由該第一封裝層所包覆。

前述之半導體封裝件及其製法中，該第一封裝層係黏接該第一基板與該第二基板。

前述之半導體封裝件及其製法中，復包括於結合該第二基板前，形成結合層於該第一半導體元件上，以於結合該第二基板時，該第二基板接觸結合於該結合層上。

前述之半導體封裝件及其製法中，復包括設置第二半導體元件於該第二基板上，且可形成第二封裝層於該第二基板上，以由該第二封裝層包覆該第二半導體元件。

前述之半導體封裝件及其製法中，復包括設置至少一封裝件於該第二基板上。

由上可知，本發明之半導體封裝件及其製法中，係藉由該第二基板結合至該第一半導體元件上，使該第一與第二基板之間的距離固定，故可控制該些導電元件的高度與 體積，以避免該些導電元件產生缺陷而導致電性連接品質不良、共面性不良、傾斜接置等問題，因而不僅可提高產品良率，且無須使用成本較高的銅柱。

另外，該第一封裝層直接填入該第一基板與該第一半導體元件之間以包覆該些導電凸塊，因而無需使用底膠，故能節省材料成本。

1,2,2’,2”‧‧‧半導體封裝件

1a‧‧‧第一封裝結構

1b‧‧‧第二封裝結構

10,20‧‧‧第一基板

11,21‧‧‧第一半導體元件

110,140,210‧‧‧導電凸塊

111,141‧‧‧底膠

12,22,22’‧‧‧第二基板

120‧‧‧銲錫球

13‧‧‧封裝膠體

14,24‧‧‧第二半導體元件

20a,20b‧‧‧第一線路層

200‧‧‧銲球

211,241‧‧‧結合層

22a,22b‧‧‧第二線路層

220‧‧‧導電元件

23‧‧‧第一封裝層

240‧‧‧銲線

25‧‧‧第二封裝層

26‧‧‧封裝件

260‧‧‧載體

261‧‧‧第三半導體元件

262‧‧‧封裝體

263‧‧‧導電元件

S‧‧‧切割路徑

第1圖係為習知堆疊式半導體封裝件之剖面示意圖；以及第2A至2D圖係為本發明半導體封裝件之製法之剖面示意圖；其中，第2B’圖係為第2B圖之另一實施例，第2D’圖係為第2D圖之另一實施例。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、及“一”等之用語，亦僅為便於敘述之明瞭， 而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第2A至2D圖係為本發明之半導體封裝件2之製法之剖面示意圖。

如第2A圖所示，提供一第一基板20與一第二基板22。該第一基板20上設有至少一第一半導體元件21，且於該第一半導體元件21上形成有一如非導電材料之結合層211，又該第二基板22下側上形成有複數導電元件220。

於本實施例中，該第一與第二基板20,22係為線路板，其分別具有複數第一線路層20a,20b與複數第二線路層22a,22b。

再者，該第一與第二基板20,22亦可為其它承載晶片之承載件，並無特別限制。

又，該第一半導體元件21係藉由複數導電凸塊210以覆晶方式設於該第一基板20上側之第一線路層20a上。

另外，該導電元件220係為銲錫材料且形成於該第二基板22下側之第二線路層22b上。

如第2B圖所示，將該第二基板22結合至該第一半導體元件21上，即該第二基板22接觸結合於該結合層211上，使該結合層211位於該第二基板22與該第一半導體元件21之間，又該第二基板22係藉由該些導電元件220支撐於該第一基板20上，且該些導電元件220電性連接該第一基板20上側之第一線路層20a與該第二基板22下側之 第二線路層22b。

於本實施例中，於該第一半導體元件21上方黏合該結合層211，以供支撐與黏著第二基板22，可得到較佳的支撐效果。

於其它實施例中，如第2B’圖所示，可先將該第二基板22進行切單製程，再結合切單後之該第二基板22’至該第一半導體元件21上。

如第2C圖所示，形成第一封裝層23於該第一基板20上側與該第二基板22下側之間，使該第一封裝層23係黏接該第一基板20與該第二基板22，且該第一封裝層23包覆該第一半導體元件21、該些導電元件220與該些導電凸塊210。

接著，進行切單製程，即切割路徑S切割該封裝結構，以製成複數半導體封裝件2。

於本實施例中，由於該結合層211形成於該第二基板22與該第一半導體元件21之間，故該第一封裝層23不會填入該第二基板22與該第一半導體元件21之間。

再者，該第一基板20下側之第一線路層20b上可形成有如銲球200之導電元件，以供接置如電路板或另一線路板之電子結構上。

如第2D圖所示，於後續製程中，可藉由一結合層241設置至少一第二半導體元件24於該第二基板22上側上，再形成第二封裝層25於該第二基板22上側上，且該第二封裝層25包覆該第二半導體元件24，以製成另一半導體 封裝件2’之態樣。

於本實施例中，該第二半導體元件24係藉由複數銲線240以打線方式電性連接該第二基板22上側之第二線路層22a，且該第二封裝層25復包覆該些銲線240。於其它實施例中，該第二半導體元件22亦可以覆晶方式設於該第二基板22上側。

再者，亦可先製成另一半導體封裝件2’之態樣，再沿第2C圖所示之切割路徑S進行切單製程。

另外，如第2D’圖所示，亦可設置至少一封裝件26於該第二基板22上，且切單製程可依需求先前進行或後續進行。

於本實施例中，該封裝件26係包含一載體260、設置並電性連接至該載體260之第三半導體元件261、及包覆該第三半導體元件261之封裝體262。

再者，該載體260係藉由複數如銲球之導電元件263電性連接該第二基板22，且該第三半導體元件261之封裝方式可為打線(如第2D’圖所示)、覆晶或嵌埋等，但並無特別限制。

本發明之製法中，藉由該第二基板22直接接觸結合至該第一半導體元件21上，使該第二基板22與該第一基板20之間的距離固定，故可控制該些導電元件220的高度與體積，以於回銲該些導電元件220後，該些導電元件220所構成之接點不會產生缺陷，因而維持良好之電性連接品質，且該些導電元件220所排列成之柵狀陣列(grid array) 之共面性(coplanarity)良好，因而接點應力(stress)保持平衡而不會造成該兩基板之間呈傾斜接置，以避免產生接點偏移之問題。因此，本發明之製法不僅能提高產品良率，且無須使用成本較高的銅柱。

另外，該第一封裝層23直接填入該第一基板20與該第一半導體元件21之間以包覆該些導電凸塊210，因而無需使用底膠，故能節省材料成本。

本發明提供一種半導體封裝件2,2,2”，其包括：第一基板20、設於該第一基板20上之第一半導體元件21、設於該第一半導體元件21上之第二基板22、以及設於該第一基板20與第二基板22之間的第一封裝層23。

所述之第一半導體元件21係藉由複數導電凸塊210設於該第一基板20上。

所述之第二基板22係藉由複數導電元件220電性連接該第一基板20。

所述之第一封裝層23係黏接該第一基板20與該第二基板22，且該第一封裝層23包覆該第一半導體元件21、該些導電凸塊210與該些導電元件220。

於一實施例中，一結合層211係設於該第一半導體元件21上，使該第二基板22接觸結合於該結合層211上，且該結合層211係位於該第一半導體元件21與該第二基板22之間。

於一實施例中，如第2D圖所示，該半導體封裝件2’復包括設於該第二基板22上之第二半導體元件24及第二 封裝層25，且該第二封裝層25係包覆該第二半導體元件24。

於一實施例中，如第2D’圖所示，該半導體封裝件2”復包括設於該第二基板22上之至少一封裝件26，且該封裝件26係包含一載體260、設置並電性連接至該載體260之第三半導體元件261、及包覆該第三半導體元件261之封裝體262。

綜上所述，本發明之半導體封裝件及其製法，主要藉由該第二基板直接接觸結合至該第一半導體元件上，使該第二基板與該第一基板之間的距離固定，故能控制該些導電元件的高度與體積，以提升該導電元件之接點品質，因而能維持良好之電性連接品質與共面性，且因接點應力保持平衡而不會造成傾斜接置。因此，本發明之製法不僅能提高產品良率，且無須使用成本較高的銅柱。

另外，該第一封裝層直接填入該第一基板與該第一半導體元件之間以包覆該些導電凸塊，因而無需使用底膠，故能節省材料成本。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2‧‧‧半導體封裝件

20‧‧‧第一基板

20b‧‧‧第一線路層

200‧‧‧銲球

21‧‧‧第一半導體元件

210‧‧‧導電凸塊

211‧‧‧結合層

22‧‧‧第二基板

220‧‧‧導電元件

23‧‧‧第一封裝層

S‧‧‧切割路徑

Claims (16)

1. 一種半導體封裝件，係包括：第一基板；第一半導體元件，係設於該第一基板上；第二基板，係設於該第一半導體元件上，且該第二基板藉由複數導電元件電性連接該第一基板；以及第一封裝層，係設於該第一基板與第二基板之間，以由該第一封裝層包覆該第一半導體元件與該些導電元件。
2. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一半導體元件係藉由複數導電凸塊設於該第一基板上，且該些導電凸塊係由該第一封裝層所包覆。
3. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一封裝層係黏接該第一基板與該第二基板。
4. 如申請專利範圍第1項所述之半導體封裝件，復包括結合層，係設於該第一半導體元件上，使該第二基板接觸結合於該結合層上。
5. 如申請專利範圍第1項所述之半導體封裝件，復包括第二半導體元件，係設於該第二基板上。
6. 如申請專利範圍第5項所述之半導體封裝件，復包括第二封裝層，係設於該第二基板上，以由該第二封裝層包覆該第二半導體元件。
7. 如申請專利範圍第1項所述之半導體封裝件，復包括封裝件，係設於該第二基板上。
8. 一種半導體封裝件之製法，係包括：提供一第一基板，該第一基板上設有第一半導體元件；結合第二基板至該第一半導體元件上，且該第二基板藉由複數導電元件電性連接該第一基板；以及形成第一封裝層於該第一基板與第二基板之間，以由該第一封裝層包覆該第一半導體元件與該些導電元件。
9. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該第一半導體元件係藉由複數導電凸塊設於該第一基板上，且該些導電凸塊係由該第一封裝層所包覆。
10. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該第一封裝層係黏接該第一基板與該第二基板。
11. 如申請專利範圍第8項所述之半導體封裝件之製法，復包括於結合該第二基板前，形成結合層於該第一半導體元件上，以於結合該第二基板時，該第二基板接觸結合於該結合層上。
12. 如申請專利範圍第8項所述之半導體封裝件之製法，復包括於結合該第二基板前，先將該第二基板進行切單製程。
13. 如申請專利範圍第8項所述之半導體封裝件之製法，復包括設置第二半導體元件於該第二基板上。
14. 如申請專利範圍第13項所述之半導體封裝件之製法， 復包括形成第二封裝層於該第二基板上，以由該第二封裝層包覆該第二半導體元件。
15. 如申請專利範圍第8項所述之半導體封裝件之製法，復包括設置至少一封裝件於該第二基板上。
16. 如申請專利範圍第8、14或15項所述之半導體封裝件之製法，復包括進行切單製程，以製成複數個半導體封裝件。