JP2004342861A - チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造 - Google Patents

Abstract

【課題】容易にかつ信頼性良く低コストに製造できる、チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造を提供すること。
【解決手段】半導体ウェーハ１を複数のチップ領域に区画し、隣接するチップ領域間において、半導体ウェーハ１を表面側から部分的に除去して溝部１４を形成し、この溝部１４内に絶縁物質を充填して絶縁層１６を形成し、チップ領域上から絶縁層１６上にかけて配線１９を形成し、半導体ウェーハ１を裏面側から部分的に研削除去して、絶縁層１６を露出させ、この絶縁層１６に貫通孔２３を形成し、この貫通孔２３にめっき法により導電層（めっき層２６、２５）を形成して表面側の配線１９と裏面側の端子とを電気的に接続し、更にチップ領域間をダイシングして個々のチップ状電子部品（例えば、インターポーザ３７、半導体チップ部品４０、４１）を得る。
【選択図】 図２

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体装置の製造に好適なチップ状電子部品、及びこのチップ状電子部品の製造に好適な擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造に関するものである。
【０００２】
【従来の技術】
近年、モジュールからなる半導体の部品セットの小型化に伴い、チップ状の部品である半導体チップやインターポーザ等の実装効率を向上することを目的として、これらの半導体パッケージのスタック（積層）構造に対する需要が増えている。
【０００３】
しかしながら、半導体チップをパッケージ化すると、その平面サイズはチップ面積よりも拡大してしまうため、スタック構造の効果を十二分に引き出すことができない。
【０００４】
この問題を解消するために、シリコンからなる半導体ウェーハに貫通孔を設けることにより、半導体ウェーハの裏面に外部回路との電気的接続用の外部端子を形成することを可能とするような工法の研究開発が、実用化に向けて進められている。
【０００５】
このような工法の一例をインターポーザについて説明すると、まず図１９（１）に示すように、シリコンからなる基体としての半導体ウェーハ５１を作製する。
【０００６】
次に、図１９（２）に示すように、半導体ウェーハ５１上に絶縁材料５２Ａをスピンコート法や印刷法等で形成する。
【０００７】
次に、図１９（３）に示すように、絶縁材料５２Ａをエッチング等で所定のパターンに加工して、開口部５３を有する絶縁層５２を形成する。
【０００８】
次に、図１９（４）に示すように、半導体ウェーハ５１上及び絶縁層５２上に、これらを覆うようにして、電極材料５４Ａをスパッタリング等により形成する。
【０００９】
次に、図１９（５）に示すように、電極材料５４Ａをエッチング等で所定のパターンに加工して、ランド５４を形成する。
【００１０】
次に、図２０（６）に示すように、半導体ウェーハ５１、ランド５４及び絶縁層５２上に、これらを覆うようにして層間絶縁材料５６Ａをスピンコート法や印刷法等で形成する。
【００１１】
次に、図２０（７）に示すように、層間絶縁材料５６Ａをエッチング等で所定のパターンに加工して、開口部５３に連通した開口部５８をスクライブライン領域に有し、更には、ランド５４上にビアホール５７を有する層間絶縁膜５６を形成する。
【００１２】
次に、図２０（８）に示すように、半導体ウェーハ５１、ランド５４、層間絶縁膜５６及び絶縁層５２上に、これらを覆うようにして配線材料５９Ａをスパッタリング等により形成する。
【００１３】
次に、図２０（９）に示すように、配線材料５９Ａをエッチング等で所定のパターンに加工して、ビアホール５７内及び層間絶縁膜５６上に亘って連続して設けられた配線５９を形成する。
【００１４】
次に、図２１（１０）に示すように、半導体ウェーハ５１、層間絶縁膜５６、配線５９及び絶縁層５２上に、これらを覆うようにして配線保護材料６１Ａをスピンコート法や印刷法等で形成する。
【００１５】
次に、図２１（１１）に示すように、配線保護材料６１Ａをエッチング等で所定のパターンに加工して、開口部６２を有し、配線５９上にビアホール７４を有する配線保護層６１を形成する。
【００１６】
このように、後述の半導体チップ７９等の区画単位毎に、絶縁層５２、ランド５４、層間絶縁膜５６、配線５９及び配線保護層６１からなる積層体を表面配線部６３と称する。
【００１７】
次に、図２１（１２）に示すように、表面配線部６３の反対側である半導体ウェーハ５１の裏面から半導体ウェーハ５１の一部をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等で除去して、半導体ウェーハ５１にそれぞれのランド５４に至る貫通孔６４を形成する。
【００１８】
次に、図２１（１３）に示すように、後述の導電層６６と半導体ウェーハ５１とを電気的に絶縁するために、貫通孔６４の内壁面から半導体ウェーハ５１の裏面に連続して絶縁材料６５Ａを所定厚さに被着する。
【００１９】
この絶縁材料６５Ａの材質としては、例えば、有機系絶縁性樹脂、例えばエポキシ系、アクリル系等の保護物質を用いることができる。ここで、貫通孔６４の底部にはランド５４を露出させるように絶縁材料６５Ａを被着させる。
【００２０】
次に、図２２（１４）に示すように、絶縁材料６５Ａをエッチングして、貫通孔６４と半導体ウェーハ５１の裏面上の貫通孔６４の周辺部分とに絶縁膜６５を残し、更に、貫通孔６４内に例えば無電解めっき法及び電解めっき法の組み合せを用いた通常のスルーホールメッキにより導電性物質を充填して、導電層６６を形成する。この時の導電性物質は、ランド５４と接触して半導体ウェーハ裏面の絶縁膜６５の表面まで充填する。
【００２１】
次に、図２２（１５）に示すように、半導体ウェーハ裏面においてはんだペーストを導電層６６上に印刷した後、ウエットバック法ではんだペーストを溶融してはんだバンプ６９を形成する。
【００２２】
次に、図２３（１６）に示すように、導電層６６やはんだバンプ６９及び表面配線部６３等を設けた半導体ウェーハ５１をブレード７０（又はレーザ）でスクライブライン７３に沿ってダイシング７１し、図２３（１７）に拡大して示すインターポーザ７２に個片化する。但し、このインターポーザ７２は、横方向のサイズを縮小して図示している。
【００２３】
次に、図２３（１８）に示すように、このインターポーザ７２の基板５１の表面配線部６３上においてはんだペーストを印刷法により配線５９上のビアホール７４内に転写し、更に、ウエットバック法ではんだペーストを溶融してはんだバンプ７８を形成する。
【００２４】
こうして作製されたインターポーザ７２は、図２４に示すように、実際には複数の半導体チップ部品８５、８６を実装する目的で、平面方向に一定の面積を有していて、外部端子としての配線５９上にビアホール７４を有し、このビアホール７４に設けられたはんだバンプ７８を介して、例えば種類やサイズの異なる複数の半導体チップ部品８５及び８６等を接続してＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）実装することができる。これらの半導体チップ部品は、例えばベアチップとして半導体基板８１上の絶縁膜８２に形成したビアホール８３を介して端子電極８４がインターポーザ７２にバンプ接続されることができる。
【００２５】
他方、インターポーザとしてではなく、各チップに素子領域（図示せず）を作り込んだ半導体集積回路チップ部品を上述した工程によって作製することもできる。この場合には、図２５に示すように、例えば、はんだバンプ７８’を介して半導体集積回路チップ部品９５及び９６を上下にスタックでＭＣＭ実装することができる。
【００２６】
或いは、図２６に示すように、基板９０上にソルダー（はんだ）レジスト９４で囲まれかつソルダー（はんだ）ペースト９３を被着した電極９１を設けた実装基板９２に、個片化された半導体集積回路チップ部品９５を実装することもできる。
【００２７】
【発明が解決しようとする課題】
上記したように、シリコンからなる半導体ウェーハ５１中に配線用の貫通孔６４を形成することにより、半導体ウェーハ５１の表面配線部６３とその裏面の外部接続用のはんだバンプ６９とを接続可能とすることができるが、この工法には以下に述べる問題点がある。
【００２８】
まず、図２１（１２）に示した工程で半導体ウェーハ５１中に貫通孔６４を形成するには、ＲＩＥ等のエッチング法を適用するが、この加工工程においては、高価な半導体製造装置を用いるためにコスト高となる。また、比較的脆弱な材質の半導体ウェーハ５１中に貫通孔６４を形成するので、半導体ウェーハ５１の破損を防ぐために、加工時間が長くなり、製造コストを更に上昇させてしまう。
【００２９】
また、半導体ウェーハ５１を構成するシリコン自体は導電性があるために、図２２（１４）の工程で貫通孔６４内に導電層５７を設ける際には、図２１（１３）に示したように、予め貫通孔６４の内壁部及びはんだバンプ形成（図２２（１５）参照）個所に絶縁膜６５を選択的に形成して絶縁分離処理を施す必要があり、これも作製工程を増加させ、かつ作業性が悪くなる。
【００３０】
また、外部接続用のはんだバンプ６９を形成する際に絶縁膜６５からはんだバンプ６９がはみ出してしまうと、はんだバンプ６９と半導体ウェーハ５１との間又ははんだバンプ６９間が短絡してしまう。
【００３１】
また、半導体ウェーハ５１を構成するシリコンは脆くて少しの衝撃でも欠けやすい材質であるために、半導体ウェーハ５１又はシリコンが露出した構造物の取扱いが困難となる。
【００３２】
これらの問題点は、半導体チップ部品間のワイドバンド接続を目的として開発されているシリコンインタポーザ７２（図２４参照）を用いたマルチチップパッケージの例においても、或いはシリコン半導体チップ部品の実装（図２５、図２６参照）においても同様に生じる。
【００３３】
そこで、本発明の目的は、上述した問題点を解消して、容易かつ信頼性良く低コストに製造可能なインターポーザや半導体集積回路チップ部品の如きチップ状電子部品と、その製造に用いる擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造を提供することにある。
【００３４】
【課題を解決するための手段】
即ち、本発明は、
基体を複数のチップ領域に区画する工程と、
隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
を有する、チップ状電子部品及び擬似ウェーハの製造方法に係わるものである。
【００３５】
本発明は又、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、少なくとも前記一方の面及び側面が絶縁物質層で被覆されており、かつ、前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層上又は内に形成されている、チップ状電子部品を提供するものである。
【００３６】
本発明は又、複数のチップが絶縁物質層によって一体化され、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、かつ、前記配線と前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層内に形成されている、擬似ウェーハも提供するものである。
【００３７】
本発明は又、前記チップ状電子部品の複数個が、集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されている、チップ状電子部品の実装構造も提供するものである。
【００３８】
本発明は更に、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されている、チップ状電子部品の実装構造も提供するものである。
【００３９】
本発明によれば、隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成し、前記凹部内に絶縁物質を充填して前記絶縁物質層を形成し、前記基体を前記他方の面側から部分的に除去して、前記絶縁物質層を露出させているので、前記基体をＲＩＥ等によって加工することなしに通常のダイシング加工等によって前記凹部を形成することができると共に、前記絶縁物質層上に形成した配線を前記他方の面側の外部端子に接続するための接続孔を前記基体にではなく前記絶縁物質層に通常のレーザ加工やドリル加工等によって形成することができる。
【００４０】
従って、前記基体を破損させずに前記基体、更には前記絶縁物質層の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために前記絶縁物質層が露出するまで前記基体を研削等によって前記他方の面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【００４１】
そして、前記絶縁物質層はチップ領域間において比較的広い面積領域に形成できるため、前記接続孔に形成した導電層と接続された外部端子に外部接続用のはんだバンプを形成しても、前記基体との接触やはんだバンプ同士の接触を十分に避けることができる。
【００４２】
また、前記チップ状電子部品を前記疑似ウェーハから切り出す際に、前記基体を切断することなく、前記チップ領域間の前記絶縁物質層からなる部分を切断することができるので、前記チップ状電子部品内のチップへの悪影響（歪みやばり、亀裂等のダメージ）を抑え、切断工程も汎用の切断手段によって比較的容易に短時間かつ低コストに行うことができる。しかも、前記チップ状電子部品が少なくとも前記一方の面及び側面が前記絶縁物質層で被覆されているために、個片化後のチップ状電子部品の実装ハンドリングにおいても前記チップが保護され、良好な実装信頼性が得られる。
【００４３】
また、前記チップ状電子部品及び前記擬似ウェーハにおいて、前記配線と前記外部端子とを電気的に接続するための前記導電層が前記絶縁物質層上又は内に形成されているために、前記導電層と前記チップとが電気的に接触することなく、これらの間に電気的な絶縁性を保つことができる。
【００４４】
また、前記チップ状電子部品の複数個が、それ自体集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されているか、または、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されているために、両面を用いて複数の電子部品を積層することができ、実装面積を減少させることができる。
【発明の実施の形態】
本発明においては、前記基体と前記他方の面側の前記外部端子とを電気的に絶縁分離するために、前記絶縁物質層を露出させた後に前記他方の面に少なくとも絶縁膜を形成する工程と、前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、前記接続孔内に導電物質を被着して導電層を形成する工程と、前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と、更には前記接続孔の位置で前記基体を切断して複数のチップをチップ状電子部品に個片化する工程とを更に有するのが望ましい。
【００４５】
また、前記凹部及び前記導電層を前記チップ間のスクライブライン領域に形成するのが望ましい。
【００４６】
また、前記一方の面側の前記配線と前記他方の面側の前記外部端子とが前記導電層を介して電気的に接続された前記チップ状電子部品を得るのが望ましい。
【００４７】
また、前記絶縁物質層を露出させた後に、前記他方の面に絶縁性接着剤によって金属層を接着し、この金属層の一部と共に前記絶縁性接着剤の一部も除去して前記接続孔を形成するのが望ましい。
【００４８】
また、前記接続孔内に電解めっき法によって前記導電層を形成するのが望ましい。
【００４９】
また、前記凹部及び前記接続孔を機械加工又は光照射によって形成するのが望ましい。
【００５０】
また、前記一方の面側に、前記配線に接続された外部端子を形成するのが望ましい。
【００５１】
また、前記絶縁物質層に前記基体の厚さ方向に貫通した凹状部又は貫通孔が形成され、これらの少なくとも壁面上に前記導電層が形成されているのが望ましい。
【００５２】
次に、本発明の好ましい実施の形態を図面の参照下に具体的に説明する。
【００５３】
第１の実施の形態
【００５４】
本実施の形態においては、まず、図１（１）に示すように、シリコンからなる半導体ウェーハ１を作製する。
【００５５】
次に、図１（２）に示すように、半導体ウェーハ１上に絶縁材料２Ａをスピンコート法や印刷法等で形成する。
【００５６】
次に、図１（３）に示すように、絶縁材料２Ａをエッチング等で所定のパターンに加工して、開口部３を有する絶縁層２を形成する。
【００５７】
次に、図１（４）に示すように、半導体ウェーハ１及び絶縁層２上に、これらを覆うようにして電極材料４Ａをスパッタリング等で形成する。
【００５８】
次に、図１（５）に示すように、電極材料４Ａをエッチング等で所定のパターンに加工して、ランド４を形成する。
【００５９】
次に、図２（６）に示すように、半導体ウェーハ１、ランド４及び絶縁層２上に、これらを覆うようにして層間絶縁材料６Ａをスピンコート等の方法で形成した後に、それぞれのランド４上にエッチング等によって所定のビアホール７を形成する。
【００６０】
次に、図２（７）に示すように、隣接する絶縁層２間（即ち、チップ領域間）の層間絶縁材料６Ａ、更には半導体ウェーハ１を部分的に除去して、所定形状の凹部として溝部１４を形成する。この溝部１４の形成は、半導体ウェーハ１のスクライブライン領域において、ダイシング法等により行う。
【００６１】
ここで、溝部１４の幅は、可能な限り広くすることが望ましく、またその加工深さは、後述する裏面研削後のチップ厚さ以上であって、半導体ウェーハ１の機械的強度を保てるようにすることが必要である。
【００６２】
次に、図２（８）に示すように、溝部１４内に層間絶縁膜６の表面高さにまで絶縁材を充填して硬化させて、絶縁層１６を形成する。
【００６３】
この絶縁層１６の材質は、電気的に絶縁性があることに加えて、後述の裏面研削後にチップ間を結合するために半導体ウェーハ１との密着性が良く、また後述の貫通孔の形成の際に加工性の良いものであること等が必要である。
【００６４】
また、この絶縁層１６は、例えば、有機系絶縁性樹脂であるエポキシ系等からなる絶縁物質をディスペンス法、印刷法、ポッティング法又はモールド法等によって凹部１４内に充填する。
【００６５】
次に、図２（９）に示すように、絶縁層１６、層間絶縁膜６及びビアホール７上に、これらを覆うようにして配線材料９Ａをスパッタリング等で形成する。
【００６６】
次に、図３（１０）に示すように、配線材料９Ａをエッチング又はフォトリソグラフィ技術（セミアディティブ法等）で所定のパターンに加工して、ビアホール７内にランド４と電気的に接続した配線９を形成する。
【００６７】
次に、図３（１１）に示すように、層間絶縁膜６、絶縁層１６及びランド９の上に層間絶縁材料１１Ａを所定の厚さに塗布する。
【００６８】
次に、図３（１２）に示すように、配線９上及び絶縁層１６上の層間絶縁材料１１Ａの一部を所定の形状にエッチング等で除去して、配線９及び絶縁層１６の表面の一部を露呈させることにより、絶縁層１６上に開口部１２を形成し、配線９上にビアホール１５を有する層間絶縁膜１１を形成する。
【００６９】
ここで、後述の理由により、開口部１２は絶縁層１６よりも狭い領域に形成し、その外側で絶縁層１６の上部を層間絶縁膜１１が覆うようにする。そして、絶縁層２、ランド４、層間絶縁膜６、配線９及び層間絶縁膜１１からなる積層体を表面配線部１３とする。
【００７０】
次に、図４（１３）に示すように、絶縁層１６、層間絶縁膜１１及びビアホール１５の露出部分に真空蒸着法又はスパッタ法等によって、後述の半導体ウェーハ１の裏面側の配線と接続するための配線材料１９Ａを被着する。
【００７１】
次に、図４（１４）に示すように、層間絶縁膜１１上の配線材料１９Ａの一部をエッチング等で除去して、配線１９を形成する。絶縁層１６上の配線１９の部分１９ａは、ランドとして、後述する貫通孔よりも大きくしておく。
【００７２】
次に、図４（１５）に示すように、層間絶縁膜１１及び配線１９上を配線保護材料２１Ａで被覆する。
【００７３】
次に、図５（１６）に示すように、配線１９上の配線保護層２１の一部をエッチング等で所定のパターンに除去して、配線１９上に実装して積み上げる半導体パッケージ等と接続するための外部接続用のビアホール１８を形成する。
【００７４】
ここで、絶縁層１６上の配線１９のランド１９ａを含むＡ部を拡大して示すように、ランド１９ａの大きさが後述の貫通孔２３の大きさ以上となるようにパターニングする。
【００７５】
次に、図６（１７）に示すように、半導体ウェーハ１の裏面（表面配線部１３とは反対の面）を、溝部１４に充填された絶縁層１６の底部が露呈するまで、例えば、グラインダー又は化学機械研磨等によって研削除去する。これによって、半導体ウェーハ１の裏面側と表面配線部１３とを電気的に接続するための後述する接続孔２３を形成可能な状態になり、また、後述のインターポーザ３７等を薄型化することもできる。また、研削除去量によっては、半導体ウェーハ１を薄くし、得られるチップ部品の薄型化を図ることができる。
【００７６】
次に、図６（１８）に示すように、絶縁層１６の露出面を含む半導体ウェーハ１の裏面上に、電気的に絶縁性を有する接着材料２４Ａを介して配線材料となる所定厚さの金属材料２２Ａを被着する。この金属材料２２Ａとしては、例えばＲＣＣ（樹脂付き銅箔）を用いるのが一般的である。
【００７７】
なお、この金属材料２２Ａの被着に代えて、例えば、メタライジング法、めっき法、スパッタ法、蒸着法等により形成した金属層等を用いてもよい。
【００７８】
次に、図６（１９）に示すように、既に形成した溝部１４上のランド１９ａの下面で止まる深さに、金属材料２２Ａ、接着材料２４Ａ及び絶縁層１６の一部をそれぞれ除去することによって、絶縁層１６、金属材料２２Ａ及び接着材料２４Ａが内壁面となる接続孔としての貫通孔２３を形成する。ここで、貫通孔２３の形成方法としては、例えば、レーザ加工及びドリル加工等がある。
【００７９】
次に、図７（２０）に示すように、接着剤層２４上の金属材料２２Ａの一部を所定の形状にエッチング等で除去して、所定パターンの金属薄膜２２を形成する。
【００８０】
次に、図７（２１）に示すように、接着剤層２４上で金属薄膜２２の被着していない部分にレジスト３９を形成した後に、金属薄膜２２の上面、貫通孔２３の内壁面及び底面に連続して、無電解めっき法により無電解めっき層２５を形成する。
【００８１】
更に、図７（２２）に示すように、電解めっき法等により、無電解めっき層２５上に、上記のパッド１９ａに接続された導電層及び外部端子となる電解めっき層２６を形成する。
【００８２】
次に、図８（２３）に示すように、接着剤層２４上からレジスト３９を除去する。
【００８３】
次に、図８（２４）に示すように、接着剤層２４及び電解めっき層２６を覆うようにして所定の厚さの配線保護材料２８Ａを塗布する。
【００８４】
次に、図８（２５）に示すように、電解めっき層２６上の配線保護材料２８Ａをエッチング等で除去し、ビアホール２７を有する配線保護層２８を形成する。
【００８５】
次に、図９（２６）に示すように、はんだペーストを印刷法により電解めっき層２６上のビアホール２７内に転写した後に、ウエットバック法ではんだペーストを溶融して、はんだバンプ３３を電解めっき層２６上に形成する。
【００８６】
図１０は、この構造において、半導体ウェーハ１の中心部を横断した図９（２６）のＡ−Ａ’線断面図を表し、裏面にはんだバンプ３３を有する電解めっき層２６が、各チップ領域の周囲に形成された各貫通孔２３内に導体層としてそれぞれ形成されていることが分る。
【００８７】
即ち、所定の間隔を保ってチップ領域３０が複数配列されており、隣接するチップ領域３０間に、無電解めっき層２５及び電解めっき層２６を内壁とする貫通孔２３が複数形成され、これらの貫通孔２３から各チップ領域３０の底面上へ無電解めっき層２５及び電解めっき層２６からなる配線が形成され、この配線の端子にはんだバンプ３３が配置されている。
【００８８】
次に、図１１（２７）に示すように、各チップ領域３０間をブレード３５（又はレーザ）によってスクライブライン３８に沿ってダイシング３６し、各チップ状電子部品に個片化する。図１１（２８）には、この個片化された例えばインターポーザ３７の拡大図を示すが、その側面の切断面においては、貫通孔２３の内壁面が断面半円形状の凹部９２を有し、ここに電解めっき層２６が被着されている。
【００８９】
次に、図１２（２９）に示すように、はんだペーストを印刷法等により配線層１９上のビアホール１８内に転写した後に、ウエットバック法ではんだペーストを溶融して、外部接続用のはんだバンプ４２を形成する。
【００９０】
図１２（３０）は、この構造において、チップ基板３０の中心部の図１２（２９）のＢ−Ｂ’線断面の一部を表わし、凹部９２に上記の電解めっき層２６及び無電解めっき層２５が被着した状態が分る。
【００９１】
即ち、所定の間隔を保って、断面半円形状に無電解めっき層２５と電解めっき層２６とが積層された状態で絶縁層１６内の側面に被着されており、電解めっき層２６の内側面が露出して凹部９２を形成している。この電解めっき層２６は凹部９２をなしているため、外部からの摩耗などを減らすことができる。
【００９２】
図１３は、インターポーザ３７の実際の使用状態を示している。上述した構造のインターポーザ３７は、表面側では配線１９の配置に応じた複数のビアホール１８を有し、これらの複数のビアホール１８に設けられたはんだバンプ４２を介して、サイズ又は種類の異なる複数の半導体チップ部品９０及び９１等を接続して、ＭＣＭで実装することができる。なお、これらのチップ部品では、絶縁膜９２のビアホールに露出したパッド９３上にＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）を施してよい。また、このインターポーザ３７の裏面は、はんだバンプ３３を介してプリント配線基板（マザー基板）に固定される。
【００９３】
また、図１４に示すように、本実施の形態において、チップ基板３０に各半導体領域を作り込んだ半導体集積回路チップ部品４０、４１を作製した場合、半導体チップ部品４１の上面に設けられたはんだバンプ４２を介して半導体集積回路チップ部品４０を接続して、チップサイズでの積層実装を行うことができる。
【００９４】
また、図１５に示すように、基板４３上にソルダー（はんだ）レジスト４７で囲まれ、かつソルダー（はんだ）ペースト４６を被着した電極（配線パターン又はランド）４４を設けた実装基板４５に、個片化された半導体チップ部品４０を単独でマウントすることもできる。
【００９５】
本実施の形態によれば、図２（７）及び図（１９）の工程において、半導体ウェーハ１をＲＩＥ等によって加工することなしに通常のダイシング加工等によって溝部（凹部）１４を形成することができると共に、溝部１４に充填された絶縁層１６上に形成した配線９を裏面側の外部端子に接続するための貫通孔（接続孔）２３を半導体ウェーハ１にではなく絶縁層１６に通常のレーザ加工やドリル加工等によって形成することができる。
【００９６】
従って、半導体ウェーハ１を破損させずに半導体ウェーハ１、更には絶縁層１６の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために絶縁層１６が露出するまで半導体ウェーハ１を研削等によって裏面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【００９７】
そして、絶縁層１６はチップ領域間において比較的広い面積領域に形成できるため、貫通孔２３に形成した導電層と接続された外部端子に外部接続用のはんだバンプ３３を形成しても、シリコン基板との接触やはんだバンプ同士の接触を十分に避けることができる。
【００９８】
また、図１１（２７）の切断工程によってインターポーザ３７（又は半導体チップ部品４０、４１）を作成する際に、半導体ウェーハ１のチップの部分を切断することなく、絶縁層１６内の貫通孔（接続孔）２３の位置、即ちスクライブライン３８において切断するので、シリコンチップ（基板３０）への悪影響（歪みやばり、亀裂等のダメージ）が抑えられる。また、従来のように半導体ウェーハ１を切断する場合に比べて、切断工程も汎用の切断手段により比較的容易にかつ短時間で行うことができ、作製コストを抑制することもできる。
【００９９】
また、図１２〜図１５に示したように、インターポーザ３７（又は半導体チップ部品４０、４１）が配線保護層２１、２８及び絶縁層１６によって全面で被覆されているために、個片化後のインターポーザ３７等の実装ハンドリングにおいてもチップ３０部分が保護されて、良好な実装信頼性を得ることができると共に、チッピングを防止できて取扱いの容易な半導体パッケージを得ることができる。
【０１００】
また、このインターポーザ３７又は半導体チップ部品において、表面配線部１３内の配線１９と裏面側のはんだバンプ３３とを電気的に接続するための、無電解めっき層２５と電解めっき層２６（更には金属薄膜１２）とからなる導電層が、絶縁層１６の側面に形成され、更に絶縁性接着剤２４上に導かれているために、導電層とチップ３０とが電気的に接触することなく、これらの間を良好に電気的に絶縁することができる。なお、金属薄膜１２が下地に存在することによって、端子部の電気抵抗を低減することができる。
【０１０１】
また、図１３及び図１４のように、インターポーザ３７の表面及び裏面の双方の各ランド（配線１９、２６）にはんだバンプ４２、３３がそれぞれ形成されているために、インターポーザ３７上に半導体チップ部品９０、９１を実装したり、また複数の半導体チップ部品４０、４１自体を上下に積層することができ、実装面積を減少させることができる。
【０１０２】
また、図６（９）の工程において、スクライブライン３８領域にランド１９ａを比較的径大に形成できるために、ランド１９ａに対する貫通孔２３の位置を決め易くなり、ランド１９ａの内側領域に貫通孔２３（従って、上記の導電層）を余裕をもって形成することができると共に、ランド１９ａに対する導電層の接続を確実にとることができる。
【０１０３】
また、はんだバンプ３３及び４２の形成においては、インターポーザ３７上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、配線１９等の配置によってはんだバンプの形成位置の自由度が増し、隣接するランド間のピッチが狭いタイプのインターポーザ３７等においても、はんだバンプ同士の接触がなく、多ピン化を実現することができる。
【０１０４】
なお、図１９〜図２３に示した従来工法によれば、各チップ領域内の限られた位置において半導体ウェーハ５１の裏面から貫通孔６４を形成し（図２１（１２）参照）、この貫通孔位置に合せてランド５４を形成しておく必要があることから、このために専用に設計された配線パターンやチップ状電子部品、更には半導体チップ部品とすることが必要であった。これに対し、本実施の形態によれば、配線１９をスクライブライン領域にて基板３０の側面又は貫通孔２３を介して裏面の任意の位置へ引き出すことができるので、ランド４とはんだバンプ３３との相対的位置を任意に調整することができ、専用の設計は不要となる。従って、上部に積み上げる半導体チップ部品として通常の端子パターンのものを用いても、これを常にインターポーザ３７又は下部の半導体チップ部品４１上に積層することができる。
【０１０５】
なお、上述の個片化工程より以前の各工程は、ウェーハ（レベル）の状態で行えるので、一括処理による量産性、信頼性の向上を実現できる。
【０１０６】
第２の実施の形態
本実施の形態においては、図１（１）〜図６（１７）と同様の作製工程を経た後に、図１６（１）に示すように、半導体チップ３０の研削面（裏面）に、接着剤層２４及び金属薄膜２２の代りに絶縁層４８のみを形成する以外は、第１の実施の形態と同様である。
【０１０７】
即ち、図１６（１）に示すように、研削された半導体ウェーハ１の裏面に所定の厚さに絶縁材料４８Ａを形成する。
【０１０８】
次に、図１６（２）に示すように、既に形成した溝部１４上のランド１９ａの下面で止まる深さに絶縁材料４８Ａ及び絶縁層１６の一部を除去することによって、絶縁層１６及び絶縁材料４８Ａが内壁面を形成する貫通孔２９を形成する。
【０１０９】
次に、図１６（３）に示すように、絶縁層４８の上面から、貫通孔２９の内壁面及び底面に連続して、スパッタ法により金属層２５を被着させる。
【０１１０】
次に、図１７（４）に示すように、レジスト（図示せず）をマスクにして電解めっき法等により、金属層２５上に、電解めっき法を用いて配線材を被着させて電解めっき層２６を形成し、更にレジストの除去後に電解めっき層２６以外の金属層２５をエッチング除去する。
【０１１１】
次に、図１７（５）に示すように、絶縁層４８、金属層２５及び電解めっき層２６上に、これらを覆うようにして所定の厚さの配線保護材料を形成し、更に電解めっき層２６上の配線保護材料２８Ａをエッチング等で除去して、ビアホール３１を有する配線保護層２８を形成する。そして、はんだペーストを印刷法により電解めっき層２６上のビアホール３１内に転写した後に、ウエットバック法ではんだペーストを溶融して、はんだバンプ３３を電解めっき層２６上に形成する。
【０１１２】
本実施の形態においては、第１の実施の形態で用いた金属薄膜２２及び接着剤層２４の形成工程を省き、絶縁層４８のみを形成するので、作製工程を減少させることができる。
【０１１３】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１１４】
第３の実施の形態
本実施の形態においては、第１の実施の形態の図５（１６）に対応する工程として、図１８（ａ）に示すように、各チップ領域間にランド１９ａを２列に設け、これらのランドの位置において絶縁層１６内に、２列の貫通孔２３を形成する。
【０１１５】
即ち、スクライブライン３８を挟んで、ランド１９ａに至る貫通孔２３を絶縁層１６にそれぞれ形成する。
【０１１６】
その後は、図６（１７）〜図１１（２７）と同様の工程を経て各チップ部品に個片化する。図１２（３０）に対応したこの状態を図１８（ｂ）に示すが、無電解めっき層２５及び電解めっき層２６によって内壁を構成した貫通孔２３が、絶縁層１６の内部に配置されている状態となっている。
【０１１７】
本実施の形態においては、スクライブライン３８が絶縁層１６中にあるために、半導体ウェーハ１を切断加工する必要がなく、この切断加工に伴う半導体ウェーハ１の破損を防ぐことができる。また、スクライブライン３８に沿って切断加工された後のハンドリングにおいても、チップ基板３０部分には直接触れないために、ハンドリングを容易に行うことができる。
【０１１８】
また、表面側と裏面側とを接続する導電層（めっき層２６）は絶縁層１６の内部に存在しているため、得られたチップ部品において上記導電層が外部から保護され、摩耗、変質を生じることが少なくなる。
【０１１９】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１２０】
以上に説明した実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【０１２１】
例えば、上述の溝部１４や絶縁層１６、各配線、導電層、ランド等のパターンをはじめ、半導体ウェーハ１の裏面からの部分的除去方法、溝部１６及び貫通孔２３の形成方法は、様々に変更してよい。
【０１２２】
また、本発明を適用する対象は半導体チップに限ることはなく、個々のチップへの切断を伴う他の各種チップ状電子部品であってもよい。
【０１２３】
【発明の作用効果】
本発明は、上述したように、隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成し、前記凹部内に絶縁物質を充填して前記絶縁物質層を形成し、前記基体を前記他方の面側から部分的に除去して、前記絶縁物質層を露出させているので、前記基体をＲＩＥ等によって加工することなしに通常のダイシング加工等によって前記凹部を形成することができると共に、前記絶縁物質層上に形成した配線を前記他方の面側の外部端子に接続するための接続孔を前記基体にではなく前記絶縁物質層に通常のレーザ加工やドリル加工等によって形成することができる。
【０１２４】
従って、前記基体を破損させずに前記基体、更には前記絶縁物質層の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために前記絶縁物質が露出するまで前記基体を研削等によって前記他方の面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【０１２５】
そして、前記絶縁物質層はチップ領域間において比較的広い面積領域に形成できるため、前記接続孔に形成した導電層と接続された外部端子に外部接続用のはんだバンプを形成しても、前記基体との接触やはんだバンプ同士の接触を十分に避けることができる。
【０１２６】
また、前記チップ状電子部品を前記疑似ウェーハから切り出す際に、前記基体を切断することなく、前記チップ領域間の前記絶縁物質層からなる部分を切断することができるので、前記チップ状電子部品内のチップへの悪影響（歪みやばり、亀裂等のダメージ）を抑え、切断工程も汎用の切断手段によって比較的容易に短時間かつ低コストに行うことができる。しかも、前記チップ状電子部品が少なくとも前記一方の面及び側面が前記絶縁物質層で被覆されているために、個片化後のチップ状電子部品の実装ハンドリングにおいても前記チップが保護され、良好な実装信頼性が得られる。
【０１２７】
また、前記チップ状電子部品及び前記擬似ウェーハにおいて、前記配線と前記外部端子とを電気的に接続するための前記導電層が前記絶縁物質層上又は内に形成されているために、前記導電層と前記チップとが電気的に接触することなく、これらの間に電気的な絶縁性を保つことができる。
【０１２８】
また、前記チップ状電子部品の複数個が、それ自体集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されているか、または、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されているために、両面を用いて複数の電子部品を積層することができ、実装面積を減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図２】同、作製工程を順次示す断面図である。
【図３】同、作製工程を順次示す断面図である。
【図４】同、作製工程を順次示す断面図である。
【図５】同、作製工程を示す断面図及び平面図である。
【図６】同、作製工程を順次示す断面図である。
【図７】同、作製工程を順次示す断面図である。
【図８】同、作製工程を順次示す断面図である。
【図９】同、作製工程を示す断面図である。
【図１０】図９のＡ−Ａ’線平面図である。
【図１１】同、作製工程を順次示す断面図である。
【図１２】同、作製工程を示す断面図（２９）及びそのＢ−Ｂ’線に沿う一部分の断面図（３０）である。
【図１３】同、チップ状電子部品としてのンターポーザに半導体チップ部品を実装した際の断面図である。
【図１４】同、チップ状電子部品としての半導体チップ部品を積層（スタック）実装した際の断面図である。
【図１５】同、チップ状電子部品としての半導体チップ部品を実装基板（プリント配線基板またはマザー基板）に実装する際の断面図である。
【図１６】本発明の第２の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図１７】同、作製工程を順次示す断面図である。
【図１８】本発明の第３の実施の形態によるチップ状電子部品の作製工程の一段階における一部分の拡大平面図（ａ）及び断面図（ｂ）である。
【図１９】従来例によるチップ状電子部品の作製工程を順次示す断面図である。
【図２０】同、作製工程を順次示す断面図である。
【図２１】同、作製工程を順次示す断面図である。
【図２２】同、作製工程を順次示す断面図である。
【図２３】同、作製工程を順次示す断面図である。
【図２４】同、チップ状電子部品としてのインターポーザに半導体チップ部品を実装した際の断面図である。
【図２５】同、チップ状電子部品としての半導体チップ部品を積層（スタック）実装した際の断面図である。
【図２６】同、チップ状電子部品としての半導体チップ部品を実装基板（プリント配線基板又はマザー基板）に実装する際の断面図である。。
【符号の説明】
１…半導体ウェーハ、２、１６、４８…絶縁層、２Ａ…絶縁材料、
４…ランド、４Ａ…電極材料、６、１１…層間絶縁膜、
６Ａ、１１Ａ…層間絶縁材料、７、１５、１８、２７、３１…ビアホール、
９…配線、９Ａ…配線材料、１３…表面配線部、１４…溝部、１９…配線、
１９ａ…ランド、１９Ａ…配線材料、２１、２８…配線保護層、
２１Ａ、２８Ａ…配線保護材料、２２…金属薄膜、２２Ａ…金属材料、
２３、２９…貫通孔、２４…接着剤層、２４Ａ…接着材料、
２５…無電解めっき層又は金属層、２６…電解めっき層、３０…チップ基板、
３２、３３、４２…はんだバンプ、３５…ブレード、３７…インターポーザ、
３８…スクライブライン、３９…レジスト、
４０、４１、９０、９１…半導体チップ部品、４４…電極（配線パターン）、
４５…実装基板、４６…ソルダー（はんだ）ペースト、
４７…ソルダー（はんだ）レジスト、４８Ａ…絶縁材料、９２…凹部

Claims (26)

1. 基体を複数のチップ領域に区画する工程と、
   隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
   前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
   前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
   前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
   を有する、チップ状電子部品の製造方法。
2. 前記絶縁物質層を露出させた後に前記他方の面に少なくとも絶縁膜を形成する工程と、
   前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、
   前記接続孔内に導電物質を被着して導電層を形成する工程と、
   前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と、
   前記接続孔の位置で前記基体を切断して複数のチップをチップ状電子部品に個片化する工程と
   を更に有する、請求項１に記載のチップ状電子部品の製造方法。
3. 前記凹部を前記チップ領域間のスクライブライン領域に形成する、請求項２に記載のチップ状電子部品の製造方法。
4. 前記一方の面側の前記配線と前記他方の面側の前記外部端子とが前記導電層を介して電気的に接続された前記チップ状電子部品を得る、請求項２に記載のチップ状電子部品の製造方法。
5. 前記絶縁物質層を露出させた後に、前記他方の面に絶縁性接着剤によって金属層を接着し、この金属層の一部と共に前記絶縁性接着剤の一部も除去して前記接続孔を形成する、請求項２に記載のチップ状電子部品の製造方法。
6. 前記接続孔内に電解めっき法によって前記導電層を形成する、請求項２に記載のチップ状電子部品の製造方法。
7. 前記凹部を機械加工又は光照射によって形成する、請求項１に記載のチップ状電子部品の製造方法。
8. 前記接続孔を機械加工又は光照射によって形成する、請求項２に記載のチップ状電子部品の製造方法。
9. 前記一方の面側に、前記配線に接続された外部端子を形成する、請求項１に記載のチップ状電子部品の製造方法。
10. 一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、少なくとも前記側面が絶縁物質層で被覆されており、かつ、前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層上又は内に形成されている、チップ状電子部品。
11. 前記導電層がスクライブライン領域に存在する、請求項１０に記載のチップ状電子部品。
12. 前記絶縁物質層に前記基体の厚さ方向に貫通した凹状部又は貫通孔が形成され、これらの少なくとも壁面上に前記導電層が形成されている、請求項１０に記載のチップ状電子部品。
13. 基体を複数のチップ領域に区画する工程と、
    隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
    前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
    前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
    前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
    を有する、擬似ウェーハの製造方法。
14. 前記絶縁物質層を露出させた後に前記他方の面に少なくとも絶縁膜を形成する工程と、
    前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、
    前記接続孔内に導電物質を被着して導電層を形成する工程と、
    前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と
    を更に有する、請求項１３に記載の擬似ウェーハの製造方法。
15. 前記凹部を前記チップ領域間のスクライブライン領域に形成する、請求項１４に記載の擬似ウェーハの製造方法。
16. 前記一方の面側の前記配線と前記他方の面側の前記外部端子とが前記導電層を介して電気的に接続された前記チップ状電子部品を得る、請求項１４に記載の擬似ウェーハの製造方法。
17. 前記絶縁物質層を露出させた後に、前記他方の面に絶縁性接着剤によって金属層を接着し、この金属層の一部と共に前記絶縁性接着剤の一部も除去して前記接続孔を形成する、請求項１４に記載の擬似ウェーハの製造方法。
18. 前記接続孔内に電解めっき法によって前記導電層を形成する、請求項１４に記載の擬似ウェーハの製造方法。
19. 前記凹部を機械加工又は光照射によって形成する、請求項１３に記載の擬似ウェーハの製造方法。
20. 前記接続孔を機械加工又は光照射によって形成する、請求項１４に記載の擬似ウェーハの製造方法。
21. 前記一方の面側に、前記配線に接続された外部端子を形成する、請求項１３に記載の擬似ウェーハの製造方法。
22. 複数のチップが絶縁物質層によって一体化され、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、かつ、前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層内に形成されている、擬似ウェーハ。
23. 前記導電層がスクライブライン領域に存在する、請求項２２に記載の擬似ウェーハ。
24. 前記絶縁物質層に前記基体の厚さ方向に貫通した貫通孔が形成され、この貫通孔の少なくとも壁面上に前記導電層が形成されている、請求項２２に記載の擬似ウェーハ。
25. 請求項１０〜１２のいずれか１項に記載したチップ状電子部品の複数個が、集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されている、チップ状電子部品の実装構造。
26. 請求項１０〜１２のいずれか１項に記載したチップ状電子部品の複数個の一方がインターポーザとして用いられ、その他方が集積回路チップとして前記インターポーザ上に実装されている、チップ状電子部品の実装構造。

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