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JP2006523965A - シリコンオンインシュレータ技術を対象とする静電放電（ｅｓｄ）保護用低電圧シリコン制御整流器（ｓｃｒ） - Google Patents

シリコンオンインシュレータ技術を対象とする静電放電（ｅｓｄ）保護用低電圧シリコン制御整流器（ｓｃｒ） Download PDF

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JP2006523965A
JP2006523965A JP2006513279A JP2006513279A JP2006523965A JP 2006523965 A JP2006523965 A JP 2006523965A JP 2006513279 A JP2006513279 A JP 2006513279A JP 2006513279 A JP2006513279 A JP 2006513279A JP 2006523965 A JP2006523965 A JP 2006523965A
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JP2006513279A
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English (en)
Inventor
ラス，コーネリウス，クリステイン
ジョスウィアック，フィリップ
メルゲンズ，マルクス
アーマー，ジョン
トリン，コン‐ソン
モーン，ラッセル
ヴェルハエゲ，コーエン
Original Assignee
サーノフ・コーポレーション
サーノフ ヨーロップ ビーヴィービーエー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by サーノフ・コーポレーション, サーノフ ヨーロップ ビーヴィービーエー filed Critical サーノフ・コーポレーション
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    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
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Abstract

ＥＳＤ事象中のパワー散逸を制限することによって、非常に敏感な薄いゲート酸化物を保護することが可能なシリコンオンインシュレータ（ＳＯＩ）静電放電（ＥＳＤ）保護デバイスであって、これを達成する最良の方法はＥＳＤ事象中にアクティブ（保護）デバイスにかかる電圧降下を低減することである。一実施形態では、本発明は非常に低いトリガーおよび保持電圧を提供する。さらに、本発明のＳＯＩ保護デバイスは電圧増加を低減する低いインピーダンスと低いパワー散逸特性を有し、したがって、設計者がより面積効率の良い保護デバイスを作製可能となる。

Description

相互参照
[0001]本特許出願は、２００３年４月１６日出願の米国仮出願第６０／４６３，４６１号の利益を主張するものであり、この内容は、全体を参照として本明細書に援用される。
発明の分野
[0002]本発明は、一般に静電放電（ＥＳＤ）保護回路の分野に関し、より詳細には、シリコンオンインシュレータ（ＳＯＩ）技術のためのＥＳＤ保護に関する。
発明の背景
[0003]集積回路（ＩＣ）および他の半導体デバイスは、ＥＳＤ事象に接触することによって発生し得る高電圧に対して極端に敏感である。したがって、静電放電（ＥＳＤ）保護回路が集積回路には不可欠である。ＥＳＤ事象は高い電位（通常数キロボルト）の放電により生じることが多く、短期間（通常１００ナノ秒）に大電流（数アンペア）のパルスをもたらす。ＥＳＤ事象は、例えばＩＣのリード線に人が接触するか、または帯電した機械がＩＣの他のリード線に放電することによってＩＣ内で発生する。集積回路を製品内に取り付けている間に静電放電によりＩＣが破壊され、製品に高額の修理が必要となる場合があるが、これはＩＣが被り得る静電放電を散逸させる機構を設けることによって回避されるはずである。
[0004]ＥＳＤ問題は、シリコンオンインシュレータ（ＳＯＩ）相補型金属酸化膜半導体（ＣＭＯＳ）電界効果技術において特に顕著であったので、ＥＳＤ保護に対する新たな考察やアプローチが必要とされている。ＳＯＩ手法は、半導体デバイス領域（例えばトランジスタのアクティブ領域）と基板の間に二酸化ケイ素（ＳｉＯ２）等の約１００〜４００ナノメートル（ｎｍ）の厚みを有する絶縁層の埋め込みを含んでいる。
[0005]しかしながら、超薄アクティブシリコン膜層の熱特性は熱伝導性に関しては劣っている。特に、二酸化ケイ素（ＳｉＯ２）はシリコンと比べて非常に熱伝導性が低い。結果として、アクティブデバイス領域は熱的には絶縁層の下に配置された基板から孤立している。したがって、ＥＳＤ事象が発生すると、ＥＳＤデバイス（例えばＳＣＲ）で発生した熱は基板によって発散することができない。したがって、ＥＳＤ事象中、ＥＳＤデバイスのアクティブエリアは過剰な熱にさらされ、これがＥＳＤデバイスを損傷させる可能性がある。
[0006]さらに、非常に薄いゲート酸化物を保護するためには低電圧ＥＳＤ電流伝導も必要である。このような薄いゲート酸化物は通常０．８〜２．４ナノメートルの厚みを有し、ＳＯＩが高速ＩＣ用途に重要な利点を有しているので、通常は高度ＳＯＩプロセスにおいて用いられる。非常に薄いゲート酸化物のＥＳＤ保護を提供するのに加えて、トリガー電圧が非常に低く、できる限りトリガーオーバーシュートが制限されることも望ましい。したがって、当分野において、ＥＳＤ事象中ＳＯＩ保護デバイスに非常に高速なトリガー能力を提供するだけでなく、ＳＯＩＥＳＤ保護デバイスのアクティブ領域にわたってパワーの散逸を制限する必要がある。
発明の概要
[0007]従来技術と関連するこれまでの不利な点は、ＥＳＤ事象中のパワー散逸を制限することによって非常に敏感な薄いゲート酸化物を保護することができる本発明のシリコンオンインシュレータ（ＳＯＩ）静電放電（ＥＳＤ）保護デバイスにより克服される。これは、ＥＳＤ事象中のアクティブ（保護）デバイスにかかる電圧降下の低減により最も有効に達成されるというものである。一実施形態では、本発明は非常に低いトリガーおよび保持電圧を提供する。さらに、本発明のシリコンオンインシュレータ（ＳＯＩ）保護デバイスは、電圧増加を低減する低いインピーダンスと低いパワー散逸特性を有し、したがって、設計者がより面積効率の良い保護デバイスを作製可能となる。
[0008]一実施形態では、本発明は、保護された回路構成を有する半導体集積回路（ＩＣ）内の静電放電（ＥＳＤ）保護回路を含み、このＥＳＤ保護回路が、ＥＳＤ電流を保護された回路構成を避けて分路するシリコン制御整流器（ＳＣＲ）を備える。ＳＣＲは、基板と、基板上に形成されたＮウェルおよび隣接するＰウェルを備え、ＮウェルおよびＰウェルがその間にＰＮ接合を画成する。絶縁層が基板上に形成されてＮウェルおよびＰウェルを基板から電気的に絶縁する。
[0009]Ｎ＋カソード領域がＰウェル内に形成されてアースに結合し、Ｐ＋アノード領域がＮウェル内に形成されて保護された回路構成のパッドに結合する。少なくとも１つのＰ＋トリガータップ領域がＰウェル内に配置され、Ｎ＋カソード領域に近接して離間され、ＳＣＲを起動するように適合されている。また、少なくとも１つのＮ＋トリガータップ領域がＮウェル内に配置され、Ｐ＋アノード領域に近接して離間され、ＳＣＲを起動するように適合されている。
[0010]本発明の別の実施形態では、ＳＣＲが基板を備え、Ｎウェルおよび隣接するＰウェルが基板上に形成されてその間にＰＮ接合を画成する。絶縁層が基板上に形成されてＮウェルおよびＰウェルを基板から電気的に絶縁する。Ｎ＋カソード領域がＰウェル内に形成されてアースに結合され、Ｐ＋アノード領域がＮウェル内に形成されて保護された回路構成のパッドに結合される。
[0011]ＳＣＲは、集積トリガーデバイスをさらに含み、集積トリガーデバイスが、Ｐウェル内に形成され、パッドに結合され、ＮＭＯＳチャネルを上記Ｎ＋カソード領域との間に画成するＮ＋ドレイン領域を備える。ゲート領域がＮ＋カソード領域に結合され、ＮＭＯＳチャネル上に配置される。少なくとも１つのＰ＋トリガータップ領域がＰウェル内に配置され、Ｎ＋カソード領域およびＮ＋ドレイン領域に近接して離間され、ＳＣＲを起動するように適合されている。また、少なくとも１つのＮ＋トリガータップ領域がＮウェル内に配置され、Ｐ＋アノード領域に近接して離間され、ＳＣＲを起動するように適合されている。
[0012]本発明の教示は、以下の詳細な説明を添付の図面とともに考慮することによって容易に理解することができる。
[0021]理解を容易にするために、同一の参照番号が用いられ、可能であれば、図面に共通の同一の要素を指定している。
発明の詳細説明
[0022]以下に説明するプロセスステップおよび構造は、集積回路（ＩＣ）を製造するための完全なプロセスフローを形成するものではない。本発明は、当分野で現在使用されているシリコンオンインシュレータ（ＳＯＩ）集積回路作製手法とともに実施することができ、本発明の理解のために必要であるように一般的に実施されるプロセスステップの大半を含んでいるに過ぎない。作製中のＩＣの部分の断面およびレイアウトを表わす図は、縮尺が一律ではないが、その代わり本発明の重要な特徴を示すように描かれている。さらに、可能であれば、図はＩＣ回路のＰおよびＮ型ドープ領域に関連する回路（例えばＳＣＲ回路）の回路図を例示的に含んでいる。
[0023]本発明はＳＯＩＣＭＯＳデバイスに関連して説明されている。しかしながら、異なるドーパント型を選択し、濃度を調整することによって、本発明がＮＭＯＳ、ＰＭＯＳ、およびＥＳＤに起因するダメージに対応する他のプロセスに適用可能となることが当業者には理解されよう。
[0024]図１Ａおよび図１Ｂは、外部オンチップトリガーを有する本発明のシリコンオンインシュレータ（ＳＯＩ）ＳＣＲＥＳＤ保護デバイス１００の回路図を示す。回路図１Ａおよび図１Ｂの実施形態それぞれが、例示的にトリガーデバイス１０５およびＳＣＲ１０２に結合されたＩＣパッド１４８を示している。任意の電流制限抵抗器ＲＬを保護される回路とＳＣＲＥＳＤ保護デバイス２０１との間に配置することができる。トリガーデバイス１０５およびＳＣＲ１０２は、ともに集積回路（ＩＣ）（図示せず）上の回路構成に対する保護デバイス１００として働く。特に、トリガーデバイス１０５およびＳＣＲ１０２は、ＩＣ回路に結合されているパッド１４８で発生する可能性のある静電放電（ＥＳＤ）からＩＣ回路を保護する。オンされると、ＳＣＲ１０２はパッド１４８からアース１２６へとＥＳＤ電流の方向を変えるための分路として機能する。トリガーデバイス１０５はＳＣＲ２０２をオンに、すなわちこのような過電圧ＥＳＤ状態を速く散逸するように「トリガー」する。
[0025]図１Ａの回路図を参照すると、ＳＣＲ保護デバイス１００は、パッド１４８に接続されたアノード１２２とアース１２６に結合されたカソード１２４を有するＳＣＲ１０２を含んでいる。ＳＣＲ１０２は、当分野で従来から既知のように、ＰＮＰトランジスタＱｐ１３２およびＮＰＮトランジスタＱｎにより概略的に表わすことができる。
[0026]特に、アノード１２２はＰＮＰトランジスタＱｐ１３２のエミッタ１０８に結合され、場合によりＮウェル抵抗Ｒｎ１４２の一方の側に結合されている。抵抗器Ｒｎ１４２はＳＣＲ１０２のＰＮＰトランジスタＱｐ１３２のベースにおけるＮウェル抵抗を表わすが、これについては以下でより詳細に述べる。
[0027]ＰＮＰトランジスタＱｐ１３２のコレクタが第１のノード１３４に接続され、これが抵抗器Ｒｐ１４１の一方の側だけでなくＮＰＮトランジスタＱｎ１３１のベースにも接続され、（以下で述べる）トリガー１０５に接続されている。第２のノード１３６は、ＰＮＰトランジスタＱｐ１３２のベースと、抵抗Ｒｎ１４２の他方の側と、ＮＰＮトランジスタＱｎのコレクタとを含んでいる。抵抗器Ｒｐ１４１の他方の側は第３のノード１２４に接続されており、これがアース１２６に結合されている。抵抗器Ｒｐ１４１はＳＣＲ１０２のＰＮＰトランジスタＱｐ１３１における基板抵抗を表わすが、これについては以下でより詳細に述べる。さらに、ＰＮＰトランジスタＱｐ１３２のエミッタも接地された第３のノード１２４に接続されて、ＳＣＲデバイス１０２のカソードとして機能する。第１のノード１３４および第２のノード１３６がＳＣＲ１０２の第１および第２のトリガーゲートＧ１，Ｇ２を表わすことに留意されたい。
[0028]場合により、多数の直列に接続されたダイオード１２８（例えば仮想線で図示した２つのダイオード）をＰＮＰトランジスタＱｐ１３２のアノード１２２からエミッタ１０８への順方向導通方向に結合することができる。この直列に接続されたダイオード１２８（通常１〜４個のダイオード）は、ＳＣＲ１０２の保持電圧をラッチアップスペックを満たすのに必要とされるだけ増加するために設けることができる。
[0029]回路図Ａ内のトリガーデバイス１０５は、ＳＣＲ１０２に集積されたトリガーデバイスとは対称的に、外部オンチップトリガーデバイスである。一実施形態では、トリガーデバイス１０５が接地ゲートＮＭＯＳトランジスタ１０６を含み、ここではゲート１２９がソース１２７に接続され、ＮＭＯＳトランジスタ１０６のドレイン１２５がパッド１４８に結合されている。詳細には、ゲート１２９がどのＭＯＳ電流もオフするようにソース１２７に接続され、ＮＭＯＳトランジスタ２０６のソース１２７およびゲート１２９がＳＣＲ１０２の第１のノード（第１のゲートＧ１）１３６でＮＰＮトランジスタＱｎのベースに結合されている。接地ゲートトリガーデバイスをＳＣＲ１０２の起動に利用することについて詳細に理解するためには、本出願人による２００１年１１月５日出願の米国特許出願第１０／００７，８３３号（代理人整理番号ＳＡＲ１４１７９）を参照されたい。
[0030]図１Ｂの回路図は、異なるトリガーデバイス１０５がＳＣＲ１０２の起動に用いられる点を除けば図１の回路図と同じである。つまり、例示的なトリガーデバイス１０５がパッド１４８から第１のノード１３４（すなわち第１のゲートＧ１を形成するＮＰＮトランジスタＱｎのベース）への順方向導通方向に直列に結合された複数の外部オンチップダイオード１４０を備えている。直列に結合されたダイオード１４０の数によりＳＣＲ１０２のトリガー電圧が決まる。図１Ｂの例示的な実施形態では、３つの直列に結合されたダイオードが例示的に示されている。パッド１４８の電圧が約２．８ボルトを超える（３つの直列に結合されたダイオード１４０＋ＮＰＮトランジスタＱｎ１３１のベース−エミッタダイオードの各ダイオードが約０．７ボルトの順方向バイアス電圧を有する）と、ＳＣＲ１０２が起動する。トリガーダイオードをＳＣＲ１０２の起動に利用することについて詳細に理解するためには、本出願人による２００２年３月１５日出願の米国特許出願第１０／０９９，６００号（代理人整理番号ＳＡＲ１４１７６）を参照されたい。
[0031]さらに、本発明に関連する当業者には、ＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイスも利用できることが理解されよう。さらに、上述のように、ドレイン−バルク−ゲート結合を備えるＮＭＯＳまたはＰＭＯＳトランジスタ、２つのカスコードＮＭＯＳまたはＰＭＯＳトランジスタ、あるいは他の外部オンチップトリガーデバイス２０５をＥＳＤ保護デバイス１００の一部として用いてもよいことは、当業者には認識できるであろう。
[0032]図２Ａは、本発明のＳＯＩ−ＳＣＲ２００の第１の実施形態の上面図を示す。図２Ｂおよび図２Ｃは、それぞれ図２ＡのＳＯＩ−ＳＣＲの線Ａ‐‐Ａおよび線Ｂ‐‐Ｂに沿った断面図を示しており、図２Ａと併せて見るべきものである。このＳＯＩ−ＳＣＲ１０２の例示的な第１の実施形態は、図１Ａおよび図１Ｂの例示的な外部オンチップトリガーデバイス１０５等の外部オンチップトリガーデバイスに結合されている。
[0033]図２Ｂを参照すると、保護デバイス２００が、Ｐ型基板２０２、埋め込み絶縁層２１０、Ｎウェル２０４およびＰウェル２０６を部分的に含んでいる。埋め込み絶縁層２１０は、Ｐ基板２０２上に形成され、Ｎウェル２０４およびＰウェル２０６は埋め込み絶縁層２１０上に形成されている。埋め込み絶縁層２１０は、例えば二酸化シリコン（ＳｉＯ２）、サファイア（ＳＯＳ）および他の絶縁材料から作製されている。
[0034]ＳＯＩ−ＳＣＲ１００構造は、一般に埋め込み絶縁層（例えばＳｉＯ２、以下埋め込み酸化物（ＢＯＸ）層）２１０をＰ基板２０２上に形成することにより作製され、その上に非ドープシリコン（例えば単結晶均一シリコン）の薄膜２１５が形成される。一実施形態では、ＢＯＸ層２１０が、ウエハー中の酸素原子を注入およびアニールしてその中に二酸化シリコン層２１０を形成することにより形成される。ＢＯＸ層２１０の厚み（ｔＢＯＸ）は通常約１００〜４００ナノメートル（ｎｍ）の範囲である。
[0035]浅溝分離（ＳＴＩ）２１６が、ＢＯＸ層２１０に達するまで溝をシリコン膜層内に局所的にエッチングすることにより設けられる。特に、溝は特定のエリアにエッチングされ、例えば絶縁材料（例えば二酸化ケイ素（ＳｉＯ２））が成膜され、次にその表面が平坦化される。シリコン層２１５のＳＴＩ絶縁材料により充填されない部分は、アクティブトランジスタおよびデバイスが形成されるアクティブ領域を配置するのに利用される。通常、浅溝分離（ＳＴＩ）２１６は高濃度のドーピングを受ける領域を分離するのに用いられる。高濃度ドープ領域は当分野で既知の、ＳＣＲ動作に有益な他の手法により分離されてもよいことに留意されたい。
[0036]次にイオン注入が非ドープ領域に施され、当分野で既知の従来のマスキング手法を用いてＰウェル２０６およびＮウェル２０４ドープ領域を形成する。図２Ｂを参照すると、Ｎウェル２０４およびＰウェル２０６は互いに隣接して形成され、隣接境界に接合部２０７を画成する。さらに、図２Ｂの左側から右側を見ると、第１のＳＴＩ領域２１６１がＮウェル領域２０４および第１のＰ＋ドープ領域２０８の左側に形成され、第２のＳＴＩ領域２１６２がＰウェル領域２０６および第１のＮ＋領域２１２の右側に形成されている。したがって、アノード１２２およびカソード１２４の間に配置された表面領域２０９は溝がエッチングされた領域も、高濃度ドープ領域もその間に成膜された絶縁材料も全く有していない。したがって、Ｎウェル領域２２０ＮおよびＰウェル領域２２０Ｐ（総称して非高濃度ドープ領域２２０）上に延びている表面領域２０９を含むデバイス断面全体をＳＣＲの導通に利用することができる。
[0037]Ｎ＋およびＰ＋注入およびアニールステップがＳＴＩ領域およびウェル領域形成後にも行われ、高濃度ドープＮ＋およびＰ＋領域がそれぞれ形成される。注入はＮ＋およびＰ＋について別個のフォトマスクを介して行われ、ＩＣの専用領域内にのみドーパントを侵入させる。Ｐ＋およびＮ＋で示される領域は、ＮウェルおよびＰウェル領域２０４，２０６よりも高いドーピングレベルを有する領域である。本発明の例示的なＳＣＲ１０２実施形態では、ＳＣＲ１０２のアノード１２２を形成するために少なくとも１つのＰ＋領域２０８がＮウェル２０４内に設けられ、カソード１２４を形成するために少なくとも１つのＮ＋領域２１２がＰウェル２０６内に設けられる。
[0038]加えて、図２Ｃを参照すると、ＳＣＲ１０２の第１のトリガーゲートＧ１１３４を形成するために、少なくとも１つのＰ＋領域２２６がＰウェル２０６にも埋め込まれる。同様に、ＳＣＲ１０２の第２のトリガーゲートＧ２１３６を形成するために、少なくとも１つのＮ＋領域２２４がＮウェル２０４内に埋め込まれる。当分野で従来から既知のように、注入完了後に熱拡散およびドーパント活性化ステップが行われる。
[0039]図２Ａを参照すると、Ｐ＋領域２０８は矩形（例えばストライプ形）であり、ＳＣＲ１０２のアノード１２２として働く。同様に、Ｎ＋領域２０８も矩形（例えばストライプ形）であり、ＳＣＲ１０２のカソード１２４として働く。一実施形態では、アノードおよびカソード領域２０８，２１２の幅が約１０〜５０マイクロメートルの範囲である。一対のＰ＋領域２２６１，２２６２（総称してＰ＋領域２２６）のそれぞれがＰウェル２０６に形成され、一対のＮ＋領域２２４１，２２４２（総称してＮ＋領域２２４）のそれぞれがＰウェル２０４に形成されている。上述したように、一対のＰ＋領域２２６および一対のＮ＋領域２２４がそれぞれＳＣＲ１０２の第１および第２のトリガーゲートＧ１，Ｇ２（１３４，１３６）を形成する。一実施形態では、各トリガーゲート領域２２４１／２２４２，２２６１／２２６２の幅が約１〜５マイクロメートルの範囲である。
[0040]第１のゲートＧ１を形成するＰ＋領域２２６はＮ＋領域２１２のごく近傍に（例えばＮ＋ストライプ領域２１２の軸に沿って）配置されている。Ｐ＋領域２２６もＮ＋領域２１２に沿って整列されている。Ｐ＋領域２２６をＮ＋領域２１２のごく近傍に配置することによって、第１のゲートＧ１からＮＰＮトランジスタＱｎ１３１の固有ベースノードまでのベース抵抗が低下する。Ｐウェルスペーシング２４４が、Ｐ＋領域２２６とＮ＋領域の間に形成されたＰウェル材料２０６により好ましくは最小限のサイズに画成される。第１のゲートＧ１のＰ＋領域２２６は隣接するＰウェルスペーシング２４４およびＮ＋領域２１２と組み合わさってともにダイオードを形成し、正の電圧がＰ＋領域２２６上に現れると順方向にバイアスされる。特に、トリガーデバイス１０５は、多数キャリア（ホール）をＰ型ベース材料内に注入することによりＮＰＮトランジスタＱｎ１３１のベースで電流ソースとして働き、ＮＰＮトランジスタＱｎ１３１のベース−エミッタ（Ｐウェルスペーシング／領域２４４／２０６およびＮ＋２１２）を順方向にバイアスする。さらに、正常な回路動作（すなわちＥＳＤ事象なし）には、Ｐ＋領域２２６（第１のゲートＧ１）がＳＣＲ１０２およびＳＣＲ１０２のＮ＋エミッタ領域２１２のごく近傍にあることが、以下でより詳細に説明するように有利である。
[0041]Ｎ＋領域２２４１，２２４２（第２のゲートＧ２）はＰ＋領域２２６について上述したのと類似の方法で形成される。つまり、Ｎ＋領域２２４は、Ｎウェルスペーシング２４６１，２４６２がそれぞれＰ＋アノード領域と隣接するＮ＋領域２２４１，２２４２の各端部の間に画成されるように、ＳＣＲ１０２のＰ＋アノード領域２０８の近傍に一列に（例えば軸方向に一列に）配置されている。一実施形態では第２のゲートＧ２が通常ＰＭＯＳトリガーデバイス１０５をＳＣＲ１０２に結合するのに利用されることに留意されたい。
[0042]図２Ｂおよび図２Ｃを参照すると、シリサイド層２１８がそれぞれＮ＋領域（例えばＮ＋領域２１２，２２４）およびＰ＋領域（例えばＰ＋領域２０８，２２６）の一部の上に形成される。特に、導電層（例えば、コバルト、チタン等を用いる）がＩＣ２００の表面上に形成される。シリサイドブロックマスクが不要なシリサイド層をブロックするためにＩＣの特定エリア上に設けられる。シリサイド層２１８は、それぞれアノード１２２、カソード１２４、ならびにトリガーゲート２２４，２２６で各金属接点２２１Ａ、２２１Ｃ、２２１Ｓ（総称して金属接点２２１）の導電性材料として働く。金属接点２２１は、半導体領域を保護される集積回路のそれぞれの回路ノードに接続するために用いられる。シリサイド層２１８を領域２０８（アノード１２２用）および領域２１２（カソード１２４用）の特定の部分にのみ用いることにより、アノード１２２および領域２２０Ｎ表面間（図２Ｂ）ならびにカソード１２４および領域２２０Ｐ表面間の短絡の危険（例えば、熱および機械的応力）が大幅に低下する。
[0043]図２Ａおよび図２Ｂを参照すると、例示的に矩形エリア２４０（仮想線で水平に図示）で示したように、Ｐ＋アノード２０８とＮ＋カソード２１２との間に形成された表面領域２０９がシリサイドブロックされている。加えて、第２のトリガーゲートＧ２ ２２４およびＰ＋アノード２０８間の表面領域もシリサイドブロックされている。同様に、第１のトリガーゲートＧ１ ２２６とＮ＋カソード２１２との間の表面領域もシリサイドブロックされている。図２Ａの例示的な実施形態に示すように、第１の矩形エリア２４２１（仮想線で垂直方向に図示）は、Ｎウェル２０４およびＰウェル２０６にわたって、第１のゲートＧ１ ２２６１およびＮ＋アノード領域２０６だけでなく、第２のゲートＧ２ ２２４１とＰ＋アノード領域２０８との間でシリサイドブロックされた第１のエリアを示す。同様に、第２の矩形エリア２４２２（仮想線で垂直方向に図示）は、Ｎウェル２０４およびＰウェル２０６にわたって、第１のゲートＧ１ ２２６２およびＮ＋アノード領域２０６だけでなく、第２のゲートＧ２ ２２４２およびＰ＋アノード領域２０８間でシリサイドブロックされた第１のエリアを示す。
[0044]図２Ａ〜図２Ｃの例示的な回路図は、ＳＣＲ１０２のコンポーネントを表わし、図１Ａの回路図に対応している。つまり、図２Ａ〜図２Ｃを互いに接続されたソースおよびゲートを有するＮＭＯＳトリガーデバイスを備えるＳＣＲ１０２として例示し、それについて述べている。しかしながら、当業者にはどこにＰＭＯＳトリガーデバイスを用いるかは理解される。電位および端子とともに例示的に図２Ａ〜図２Ｃに示されたＮおよびＰ型領域が逆にされる。図２Ｂを参照すると、ＮＰＮトランジスタＱｎ１３１がＮ＋領域２１２（エミッタ）、Ｐウェル２０６（ベース）、およびＮウェル２０４（コレクタ）により形成されている。ＰＮＰトランジスタＱｐ１３２はＰ＋領域２０８（エミッタ）、Ｎウェル領域２０４（ベース）、およびＰウェル領域２０６（コレクタ）により形成されている。Ｎウェル２０４がＰＮＰトランジスタＱｐ１３２のベースだけでなくＮＰＮトランジスタＱｎ１３１のコレクタとしての二重の機能を果たしていることに留意されたい。同様に、Ｐウェル２０６は、ＮＰＮトランジスタＱｎ１３１のベースだけでなくＰＮＰトランジスタＱｐ１３２のコレクタとしての二重の機能を果たしている。
[0045]Ｎウェル２０４は固有抵抗を有し、これがウェルまたはＰＮＰトランジスタＱｐ１３２のベース抵抗Ｒｎ１４２として観察される。同様に、Ｐウェル２０６は固有抵抗を有し、ＮＰＮトランジスタＱｎ１３１のベース抵抗Ｒｐ１４１として観察される。ＮウェルまたはＰ型のいずれかについて、関連するウェル抵抗値が、Ｎウェル２０４およびＰウェル２０６の長さおよび断面積だけでなく、ドーピングレベルに依存する。通常、ウェル抵抗Ｒｎ１４２およびＲｐ１４１はシリコン材料に対して５００〜５０００オームの範囲の抵抗値を有する。
[0046]図１Ａおよび図１Ｂでは、ウェル抵抗Ｒｎ１４２が第２のゲート１３６およびアノード１２２の間に形成されているように示してあり、ウェル抵抗Ｒｐ１４１が第１のゲート１３４およびカソード１２４の間に形成されているように示してある。しかしながら、第１のＰ＋ゲート領域２２６および第２のＮ＋ゲート領域２２４がそれぞれ同じタイプのドーパントで形成されているので、図１Ａおよび図１Ｂが単にＳＣＲ回路の等価回路図に過ぎないことが当業者には理解される。つまり、第１のＰ＋ゲート領域２２６はＰウェル２０６内に形成され、第２のＮ＋ゲート領域２２４はＮウェル内に形成されている。したがって、固有ベース抵抗ＲｎおよびＲｐもこれら高濃度ドープゲート領域２２６，２２４に関連する抵抗を含んでいる。
[0047]シリコン膜層２１５が厚み「ｔＳＦＬ」を有し、高濃度ドープ領域のそれぞれ（すなわち、Ｎ＋領域２１２およびＰ＋領域２０８）が基礎をなす半導体技術で定義された値「Ｘｊ」をとる深さを有することに留意されたい。一実施形態では、深さＸｊが０．１〜０．３ミクロンの範囲である。シリコン膜層２１５の厚みｔＳＦＬは、Ｐ＋およびＮ＋接合の深さＸｊと同様に、プロセスタイプによって異なる。したがって、冶金ＰＮ接合を形成することなく、Ｎ＋および／またはＰ＋接合が通ってＢＯＸ層２１０まで達するＳＯＩプロセスバージョンもあり得る。また、（図２Ｂに示すように）Ｎ＋および／またはＰ＋領域がＢＯＸ層２１０に達しない場合、Ｎ＋および／またはＰ＋領域接合からＳＯＩ膜（ＢＯＸ）２１０内へと延びる空乏層は、これら高濃度にドープされたＰ＋およびＮ＋ドープ領域２０８，２１２の下側の低濃度にドープされたＮウェルおよび／またはＰウェル領域２５２，２５４（図２Ｂ）を局所的に欠乏させる可能性がある。
[0048]いずれの場合も、従来技術のＳＣＲはこれ以上うまく機能しない。特に、低濃度にドープされた領域が存在しないか欠乏しているために、それらの高濃度にドープされたＰ＋およびＮ＋ドープ領域２０８／２１２下のＮウェルおよび／またはＰウェル領域２５２／２５４を介する結合に頼るＳＣＲタイプは機能的とはいえない。このような従来技術の不利な点は、本ＳＯＩ−ＳＣＲ発明を用いて、横方向でＰ＋アノードストライプ領域２０８およびＮ＋カソードストライプ領域２１２と一列に（例えば軸方向に一列に）トリガータップを実施することにより回避され、それによって低濃度にドープされたＮウェルおよび／またはＰウェル領域２０４，２０６（すなわちＰＮＰおよびＮＰＮバイポーラトランジスタ１３２，１３１のベース領域）内への結合を確実なものとする。本発明と従来技術ＳＣＲデバイスのもう１つの差異は、ＮウェルおよびＰウェル領域２０４，２０６が同じアクティブエリア領域内で互いに隣接して形成可能な点であることに留意されたい。
[0049]加えて、シリサイド化されたアノード２１１Ａからアノードエッジ２１３Ａまでの距離が長さ「Ａｊ」を有する。同様に、シリサイド化されたカソード２１１Ｃからカソードエッジ２１３Ｃまでの距離が長さ「Ｃｊ」を有する。長さＡｊおよびＣｊは、シリサイド２１８の形成中に発生し得る機械的応力の好ましくない衝撃（これが後に漏れ電流の増加をもたらすこともある）を低減するために、特定の範囲内に維持される。特に、物理的長さＡｊおよびＣｊは、Ｐ＋およびＮ＋ドープ領域２０８，２１２の高さＸｊに比例的に基づいている。長さＡｊおよびＣｊは、ドープ領域の深さの２〜５倍の範囲にあり、ＡｊおよびＣｊはほぼ等しい。つまり、ＡｊおよびＣｊはほぼ２Ｘｊ〜５Ｘｊの範囲にある値をとる（図２Ｂでは縮尺が一律でない）。好ましくは、シリサイド化されたアノード２１１Ａからアノードエッジ２１３Ａまでの距離Ａｊおよびシリサイド化されたカソード２１１Ｃからカソードエッジ２１３Ｃまでの距離Ｃｊはドープ領域２０８，２１２の高さＸｊのほぼ３倍（３Ｘｊ）に等しい。カソード１２４および接合部２０７間の距離だけでなく、アノード１２２と接合部２０７との間のこのような距離を維持することにより、シリサイド層２１８の応力関連の漏れ電流および短絡の確率が大幅に低下する。
[0050]図２Ａ〜図２Ｃに示され説明されたレイアウトはＳＣＲ１０２のベーシックなセルモジュールを表わすものであって、これらのセルモジュールの複数を一列に配置したり、または複数の列を追加したりすることによって、より大きなアレイのＳＣＲ１０２を作製することもできることに留意されたい。さらに、このようなアレイにおいて、アノード、カソード、および第１および第２のトリガーゲート領域（Ｇ１，Ｇ２）の全てが（例えば外部オンチップ配線によって）それぞれ連結されている。例えば、複数のトリガーゲート領域Ｇ１またはＧ２間の接続がそれぞれ連結されるが、これは構造全体の起動には不可欠である。
[0051]本発明の一目標は、ＳＣＲ１０２がオンする速度を上げることである。ＳＣＲ１０２のターンオン時間の短縮は、ＳＣＲ１０２においてトランジスタＱｎ１３１およびＱｐ１３２の各ベース領域のサイズを縮小することにより実現される。図２Ａ〜図２Ｃの寸法ＷＰおよびＷＮがＮＰＮトランジスタＱｎ１３１およびＰＮＰトランジスタＱｐ１３２の各ベース幅を表わしている。図２Ｂを参照すると、ベース幅ＷｎがＰ＋アノード領域２８０のエッジ２１３Ａから接合部２０７までを測定したものである。同様に、ベース幅ＷｐはＮ＋カソード領域２１２のエッジ２１３Ｃから接合部２０７までを測定したものである。ＳＣＲ１０２の各トランジスタＱｎ１３１，Ｑｐ１３２のベース領域のサイズ（すなわちベース幅）を縮小することにより、少数キャリアがこれらの領域を通って拡散し、対応するコレクタ領域に達するまでにかかる時間が短縮される。トランジスタＱｐ１３２，Ｑｎ１３１は、半導体プロセス仕様に許容されるように、できるだけ小さいベース幅Ｗｎ，Ｗｐ特性を有することが好ましい。
[0052]ＳＣＲターンオン時間（ＳＣＲＴｏｎ）は、各ＳＣＲトランジスタＱｎ１３１，Ｑｐ１３２の合計ベース幅と比例関係にある。特に、ＮＰＮトランジスタＱｎ１３１のＳＣＲターンオン時間Ｔｏｎ１は、ＮＰＮトランジスタＱｎ１３１のベース幅ＷＰの二乗と比例関係にある。同様に、ＰＮＰトランジスタＱｐ１３２ターンオン時間Ｔｏｎ２は、ＰＮＰトランジスタＱｐ１３２のベース幅ＷＮの二乗と比例関係にある。したがって、ＳＣＲＴｏｎのターンオン時間＝（（Ｔｏｎ１）２＋（Ｔｏｎ２）２）１／２である。
[0053]詳細には、トランジスタベースの幅Ｗｎ，Ｗｐを短縮することによって、起動速度が低下する。さらに、短縮された幅Ｗｎ，Ｗｐが、ホール−電子再結合効果を低下させることによって、ＳＣＲ１０２においてトランジスタＱｎ１３１，Ｑｐ１３２の全体ゲインを増加させる。増加したトランジスタ電流ゲインβは、十分な電流が各トランジスタＱｎ１３１，Ｑｐ１３２の順方向バイアスベースに与えられ、それによって速く確実なＳＣＲ１０２の起動を確保するのに役立つ。
[0054]ＥＳＤ事象中、トリガー電流が外部トリガーデバイス１０５（例えばＮＭＯＳデバイス）により与えられ、例えばＳＣＲ１０２の第１のゲートＧ１（Ｐ＋領域２２６）内に注入される。つまり、トリガー電流はベース電流としてＮＰＮトランジスタＱｎ１３１のベース内に注入される。詳細には、外部トリガー電流がＮＭＯＳトリガーデバイス１０５のソースから与えられ、降伏状態となるが、続いてスナップバックする。トリガー電圧がＮＭＯＳトランジスタ１０６のドレイン−ソース降伏電圧（例えば３．５ボルト）により決まり、ＳＯＩ−ＳＣＲ１０２の本来高い降伏電圧（１０〜２０Ｖの範囲）により決まるのではないため、ＮＭＯＳトリガーデバイス１０５は、ＥＳＤ保護素子の低いトリガー電圧を確実なものとする。上述のように、図１Ａには本発明のトリガーデバイス１０５およびＳＣＲ１０２がそれぞれＮＭＯＳトリガーデバイスを有するように示されている。しかしながら、ＥＳＤ保護用のＰＭＯＳトリガーＳＣＲ構造を利用してもよいことが当業者には理解されよう。
[0055]このように、ＳＣＲ１０２の保持電圧がＱｎ１３１およびＱｐ１３２のゲインβに反比例するため、本発明のＳＯＩ−ＳＣＲ１０２は低いトリガー電圧および保持電圧を有している。熱パワー散逸が電流と電圧の積により直接表わされるので（Ｐ＝ＩＶ）、ＳＯＩ−ＳＣＲ１０２の低保持電圧はＥＳＤ事象中のパワー散逸を有利に最小限に抑える。さらに、大電流での低トリガー電圧および低保持電圧はパッド１４８およびアース１２６間の電圧降下が回路素子または回路デバイスの臨界（降伏）電圧を超えないことを確実にする。
[0056]図３Ａおよび図３Ｂは、本発明のＳＯＩ−ＳＣＲ３００の第２の実施形態の断面図を示す。第１の実施形態、図２Ａ〜図２Ｃに関連して上述したように、ＳＯＩ−ＳＣＲ３００の第２の実施形態は、外部または集積トリガーデバイス１０５を必要としない。むしろ、この第２の実施形態は、ここに「空乏およびパンチ抜き」トリガー手法と名づけたトリガー機構を利用する。
[0057]図３Ａおよび図３Ｂに示した第２の実施形態の断面レイアウトは、第１の実施形態の図２Ｂに示された断面レイアウトと類似している。特に、埋め込み酸化物（ＢＯＸ）層２１０がＰ基板２０２上に形成されている。Ｎウェル２０４と隣接するＰウェル２０６は、接合部２０７がその間に形成されるようにＢＯＸ層２１０上に形成されている。ＳＴＩ領域２１６１，２１６２がそれぞれＮおよびＰウェル２０４，２０６の両端に形成されている。図２Ｂに関連して上述したように、高濃度ドープＰ＋領域２０８がＮウェル領域２０４内に形成され、高濃度ドープＮ＋領域２１２がＮウェル領域２０６内に形成されている。さらに、高濃度ドープＰ＋領域２０８およびＮ＋領域２１２がそれぞれシリサイド層２１８を有し、Ｐ＋およびＮ＋領域２０８，２１２上に配置される接点２２１のための接着表面を提供している。図２Ａ〜図２Ｃに関連して上述したように、Ｐ＋アノード２０８とＮ＋カソード２１２間に形成された表面領域２０９が短絡を防ぐためにシリサイドブロックされている。
[0058]Ｐ＋領域２０８がＳＣＲのアノードを形成し、Ｎ＋領域２１２がＳＯＩ−ＳＣＲ３００のカソードを形成している。Ｎウェル２０４、Ｐウェル２０６、および各高濃度ドープ領域２０８，２１２がともにＳＯＩ−ＳＣＲ３００のアクティブ領域３０２を形成している。Ｐ＋アノード領域２０８はパッド１４８へ結合するように適合され、Ｎ＋領域２１２はアース１２６へ結合するように適合されている。
[0059]図３Ａおよび図３Ｂは、ＥＳＤ事象がパッド１４８で発生したときのＳＯＩ−ＳＣＲ３００の種々のステージを表わす。半導体ＰＮ接合の本来の電位および／または外部からこのようなＰＮ接合に印加された電界が、層内の接合両側でフリーキャリアの欠乏を引き起こす。例えば、電圧が０．７ボルト超えると、パッド１４８で発生した電圧がＰ＋領域２０８とＮウェル２０４との間のＰＮ接合を順方向にバイアスさせる。図３Ａに示すように、Ｐ＋領域２０８およびＮウェル２０４が同じ電位の場合に、ダイオードＤＦ１で例示的に示した（仮想線で図示した）空乏層３０４がＰ＋アノード２０８とＮウェル２０４との間の接合部で形成する。同様に、Ｐウェル２０６およびＮ＋カソード領域２１２が同じ電位の場合に、ダイオードＤＦ２で例示的に示した（仮想線で図示）空乏層３０６がＰウェル２０６とＮ＋領域２１２との間で形成する。空乏層３０４，３０６のサイズは接合部でのバイアス方向に依存する。
[0060]さらに、Ｎウェル２０４とＰウェル２０６との間のＰＮ接合２０７は、ダイオードＤＲ（仮想線で図示）でも表わされ、接合バイアスの関数としても成長する空乏層３０８を有する。ダイオードＤＦ１，ＤＦ２，ＤＲのいずれも、ＰＮ接合が順方向にバイアスされている場合には（例えばダイオードＤＦ１，ＤＦ２）、空乏層の幅が本来の電位により決まるが、比較的狭く、外部順方向バイアスの関数としてわずかに変化する。ＰおよびＮウェルのダイオードＤＲ領域の逆バイアス等の逆バイアスが発生すると、空乏層の幅が印加された逆バイアスの関数として成長する。
[0061]特に、ＳＯＩ−ＳＣＲ３００の小さい寸法ＷｎおよびＷｐ（例えば約０．３マイクロメートル）ならびにＮウェル２０４およびＰウェル２０６の非常に低いドーピング濃度（例えば約２×１０−１７ｃｍ３）により、アノードおよびカソードの電位が増加するにつれて徐々に完全な空乏エリアとなる。図３Ａに示すように、逆バイアスされたＮウェル−Ｐウェル接合空乏層３０８が、アノードのＰ＋領域２０８およびカソードのＰ＋領域２１２の周囲にそれぞれ形成された空乏層３０４，３０６の方向に延びている。
[0062]図３Ｂを参照すると、一旦、アノード１２２の電圧が空乏層３０８が順方向にバイアスする空乏層３０４，３０６「まで達する」のに十分な高さとなると、「パンチ抜き」状態が発生する。つまり、元のＮウェルおよびＰウェルドーピング濃度が「全滅」すると、高濃度ドープＰ＋およびＮ＋領域２０８，２１２間の低濃度ドープＮウェル２０４およびＰウェル２０６は完全にフリーキャリアが欠乏し、本質的に導通状態になる。したがって、ＳＯＩ−ＳＣＲ３００のアクティブエリア３０２は、例えばパッド１４８とアース１２６間の強力な順方向導通動作モードにおいて固有ＰＩＮダイオードとして働く。
[0063]本実施形態のＳＯＩ−ＳＣＲは、同じＮウェルおよびＰウェルドーピング濃度を有する外部トリガーＳＣＲの約１５ボルトに対して、１．５〜３ボルトの間の低い電圧で起動することに留意されたい。本発明の「パンチ抜き」されたＳＯＩ−ＳＣＲ３００が従来のＳＣＲデバイスとは異なって動作することにも留意されたい。詳細には、埋め込み絶縁層２１０がない従来のＳＣＲデバイスは、トリガー前はバイポーラトランジスタモードで動作する。特に、ＳＣＲを表わすＰＮＰおよびＮＰＮバイポーラトランジスタは、当分野で既知の従来の方法で導通し、互いにフィードバック（すなわち電流ゲイン）を提供する。一旦、従来のＳＣＲが起動すると、ＰＮＰおよびＮＰＮバイポーラトランジスタ動作モードが停止し、上述したＰＩＮダイオードモードにおいてＳＣＲが電流をアースへと流す。つまり、ＳＣＲのＮウェルおよびＰウェル領域の逆バイアスだけでなく、Ｐ＋アノードおよびＮウェル、Ｎ＋カソードおよびＰウェルの順方向バイアスが、Ｐ＋アノード領域およびＮ＋カソード領域間にＰＩＮダイオードが形成されるように、フリーキャリアを欠乏させる。
[0064]これに対して、本発明のＳＯＩ−ＳＣＲ３００は、上述したように、起動に先立って直ちに欠乏および「パンチ抜き」動作モードに入り、ＳＣＲの起動後にＰＩＮダイオードとして働く。このように、本発明の「パンチ抜き」ＳＯＩ−ＳＣＲは起動前のバイポーラトランジスタモードでは動作しないので、本発明の「パンチ抜き」ＳＯＩ−ＳＣＲ３００は従来のＳＣＲよりも一層速く起動する。
[0065]図４Ａは、本発明のＳＯＩ−ＳＣＲ４００の第３の実施形態の上面図を示す。図４Ｂは、図４ＡのＳＯＩ−ＳＣＲの線Ｃ‐‐Ｃに沿った断面図を示しており、図４Ａと併せて見るべきものである。第３の実施形態は、以下に説明する種々の特徴を除いて図２Ａ〜図２Ｃの第１の実施形態と類似しており、「Ｂｏｄｙ−Ｓｌｉｇｈｔｌｙ−Ｔｉｅｄ」（ＢＳＴ）処理のためのＳＯＩ−ＳＣＲのバージョンを表わす。特に、ＢＳＴ処理は、ＳＯＩの全ての利点を保持しつつ、漏れ電流の削減、接合コンデンサの縮小、およびバルク技術を凌ぐバックゲートバイアス効果等、ＮＭＯＳおよびＰＭＯＳトランジスタに顕著な利点をもたらす。
[0066]ＳＯＩ−ＳＣＲ４００は、Ｐ型基板２０２、Ｐ基板２０２上に配置された埋め込み酸化物（ＢＯＸ）層２１０、ならびに埋め込み酸化物層２１０上に形成されたＮウェル２０４およびＰウェル２０６を備える。ＢＯＸ層２１０が約１００〜４００ナノメートル（ｎｍ）の範囲の厚みを有することに留意されたい。
[0067]深溝分離（ＤＴＩ）および浅溝分離（ＳＴＩ）がＳＣＲ４００のアクティブエリア４０２を画成するために設けられる。特に、ＤＴＩ領域４１８１，４１８２が埋め込み絶縁層２１０へと下方に延びている。ＳＴＩ領域２１６１，２１６２がそれぞれＤＴＩ領域４１８１，４１８２上に形成され、それによってＳＣＲ４００のアクティブエリア４０２の他の境界を画成している。ＳＴＩ領域４１６１，４１６２は、Ｎチャネル４４４およびＰチャネル４４６がそれぞれＳＴＩ領域４１６１，４１６２の下側に形成されるように、Ｎウェル２０４およびＰウェル２０６内に形成される。詳細には、ＳＴＩ溝領域４１６１，４１６２が全体的に埋め込み絶縁層２１０まで達していない。したがって、シリコンの薄い領域が「部分溝分離」と名付けられたＳＴＩ領域４１６１，４１６２下に残る。一実施形態では、この薄い領域（すなわちＮチャネル４４４およびＰチャネル４４６）が、それぞれＮウェルおよびＰウェルのドーピング濃度よりも若干大きいが、Ｎ＋およびＰ＋領域のドーピング濃度よりも小さい局所的なドーピング濃度を有する。一実施形態では、Ｎチャネル４４４およびＰチャネル４４６が１×１０１７〜５×１０１８ｃｍ３の範囲のドーピング濃度を有する。
[0068]第２のゲートＧ２を形成するドープＮ＋領域４２４が、Ｎウェル２０４内のＳＴＩ領域２１６１，４１６１間に形成されている。さらに、ＳＣＲ４００の第１のゲートＧ１を形成するＰ＋領域４２６がＰウェル２０６内のＳＴＩ領域４１６２，２１６２間に形成されている。Ｐ＋アノード領域２０８およびＮ＋カソード２１２がそれぞれＮウェル２０４およびＰウェル２０６内にＳＴＩ領域４１６１，４１６２に隣接して形成されている。ＰＮＰトランジスタＱｐ１３２のベース幅ＷｎがＰ＋アノード領域２８０のエッジから接合部２０７までを測定したものであり、ＮＰＮトランジスタＱｎのベース幅ＷｐがＮ＋カソード領域２１２のエッジからＮウェル２０４およびＰウェル２０６間の接合部２０７までを測定したものである。
[0069]Ｎ＋およびＰ＋領域には、図２Ａ〜図２Ｃおよび図３に関連して上述したように、シリサイド金属化層２１８が設けられる。さらに、第１および第２の実施形態に関連して上述したように、複数の金属接点２２１がシリサイド層２１８上に形成される。
[0070]図４Ａの第３の実施形態のレイアウトは図２Ａの第１の実施形態のレイアウトとは異なる。一実施形態では、第１および第２のゲート（Ｇ１，Ｇ２）を形成するＮ＋およびＰ＋トリガータップ領域４２４，４２６が、Ｐ＋アノード領域２８０およびＮ＋カソード領域２１２と略平行に形成されている。つまり、一実施形態では、Ｎ＋トリガータップ領域４２４が矩形ストライプとして、矩形ストライプ形状のＰ＋アノード領域２０８と略平行に形成されている。同様に、Ｐ＋トリガータップ領域４２６が矩形ストライプとして、矩形ストライプ形状のＮ＋カソード領域２１２と略平行に形成されている。一実施形態では、Ｐ＋アノード領域２０８およびＮ＋トリガータップ領域４２４がＮ＋カソード領域２１２およびＰ＋トリガータップ領域４２６と同様に、それぞれＮウェル２０４およびＰウェル２０６と略同じ長さを有して形成されている。
[0071]図４Ｂを参照すると、図４Ａに示したレイアウトはＮチャネル４４４およびＰチャネル４４６の形成により可能となる。詳細には、Ｎ＋第２ゲートＧ２領域４２４がＮチャネル４４４を介して間接的にＮウェル２０４に結合され、Ｐ＋第１ゲートＧ１領域４２６がＰチャネル４４６を介して間接的にＰウェル２０６に結合されている。第１の実施形態の図２Ａ〜図２Ｃを参照すると、このようなＮチャネル４４４もＰチャネル４４６も存在していない。このように、第１の実施形態では、トリガータップ（ゲートＧ１，Ｇ２）をＰ＋アノードおよびＮ＋カソード領域２０８，２１２の端部上に形成しなければならない。したがって、この第３の実施形態は、アノード／カソード領域２０８／２１２を遮ることなく、またそれらの有効長を短縮することなく、トリガータップ領域専用のより大きなエリアを有利に提供し、それによってＳＣＲ４００の全長に沿って接続を提供する。大きなトリガー素子（ＧＧＮＭＯＳまたはダイオードチェーントリガーデバイス）がＥＳＤ保護のトリガーメカニズムを高めるために用いられる場合、トリガータップ（Ｇ１またはＧ２のいずれか）をトリガーデバイスから出てくる電流に耐え得るだけ強くしなくてはならないので、大きなトリガータップ（Ｇ１ ４２６，Ｇ２ ４２４）が必要となることに留意されたい。
[0072]この図４Ａおよび図４Ｂの第４の実施形態では、図２Ａ〜図２Ｃの第１の実施形態に関連して上述したように、ＳＯＩ−ＳＣＲ４００が外部オンチップトリガーデバイスにより起動される。一実施形態では、図１Ａおよび図１Ｂに示したように、ＧＧＮＭＯＳまたは複数の直列に結合されたダイオードを用いることもできる。しかしながら、このようなトリガーデバイスを限定として考えるべきではない。例えば、ＰＭＯＳトリガーデバイスまたは他の外部オンチップトリガーデバイスをＳＯＩ−ＳＣＲ４００の起動に用いることもできる。
[0073]図５Ａは、本発明のＳＯＩ−ＳＣＲ５００の第４の実施形態の上面図を示す。図５Ｂは、図５ＡのＳＯＩ−ＳＣＲの線Ｄ‐‐Ｄに沿った断面図を示しており、図５Ａと併せて見るべきものである。ＳＯＩ−ＳＣＲ５００の第４の実施形態は、ＳＣＲ５００と一体に形成されたトリガーデバイス５０５（すなわちＮＭＯＳトリガーデバイス）を備える。
[0074]図５Ｂを参照すると、前の実施形態を用いて上述したように、埋め込み絶縁層２１０（例えばＳｉＯ２）がＰ基板２０２上に形成されている。Ｎウェル２０４およびＰウェル２０６が埋め込み酸化物（ＢＯＸ）層２１０上に形成されており、Ｐ基板２０２から電気的に絶縁されている。この第４の実施形態では、ＢＯＸ層２１０が１００〜４００ナノメートル（ｎｍ）の範囲の厚みｔＢＯＸを有する。Ｎウェル２０４およびＰウェル２０６が互いに隣接して形成されその間に接合部２０７を画成している。ＳＴＩ領域２１６１，２１６２がＮウェル２０４およびＰウェル２０６周囲の境界を形成し、ＳＣＲ５００の表面からＢＯＸ層２１０まで延びている。
[0075]Ｐ＋アノード領域５０８がＮウェル２０４内に形成され、ＳＯＩ−ＳＣＲ５００のアノード１２２を形成している。第１のＮ＋（カソード）５１２１領域および第２のＮ＋（ドレイン）５１２２領域が、チャネル５５０がその間に形成されるようにＰウェル２０６内に形成されている。チャネル５５０はＮＭＯＳデバイスのＮＭＯＳチャネルとして機能することに留意されたい。また、Ｐ＋領域５０８ならびにＮ＋領域５１２１，５１２２の両方が、上述のように必ずしも埋め込み絶縁層２１０までずっと下方に延びているわけではない。
[0076]上述のように、Ｐ＋領域５０８のエッジ５１３Ａと接合部２０７との間の距離Ｗｎならびに第１のＮ＋領域５１２１のエッジ５１３Ｓと接合部２０７との間の距離Ｗｐが、ＰＮＰトランジスタおよびＮＰＮトランジスタのベース幅を画成する。ベース幅ＷｎおよびＷｐが最低限のデザインルールを用いてできるだけ近接して形成される。
[0077]第１のＮ＋領域５１２１がＳＣＲ５００のカソード１２４を形成する。さらに、第１および第２のＮ＋領域５１２１，５１２２もそれぞれ一体形成されたＮＭＯＳトリガーデバイス５０５のソースおよびドレインを形成する。詳細には、ゲート５３０が第１および第２のＮ＋領域５１２１，５１２２ならびにその間に形成されたチャネル（ＮＭＯＳチャネル）５５０上形成されている。当分野で従来から既知のように、ゲート５３０が薄いシリコン酸化物層５３２上に形成されることに留意されたい。
[0078]図２に関連して上述したように、高濃度ドープＰ＋およびＮ＋領域５０８，５１２１，５１２２は、シリサイド層２１８ならびにその上に配置されたそれぞれの接点２２１Ａ，２２１Ｃ，５２１Ｄを備える。Ｐ＋領域（アノード１２２）５０８の接点２２１ＡはＩＣのパッド１４８に結合されている。第１のＮ＋領域（カソード１２４）５１２１の接点２２１Ｃはアース１２６に結合されている。さらに、ＮＭＯＳトリガーデバイス５０５のドレインとして機能する第２のＮ＋領域５１２２も接点５２１Ｄを介してＩＣのパッド１４８に結合されている。ＮＭＯＳトリガーデバイス５０５のゲート５３０もアース１２６に結合されている。
[0079]図５Ａを参照すると、第１のゲートＧ１を画成する少なくとも１つのＰ＋領域５２６が、第１のＮ＋（カソード）５１２１領域および第２のＮ＋（ドレイン）５１２２領域の近傍に一列（軸方向に一列）にＰウェル２０６内に形成されている。つまり、第１のゲートのＰ＋領域５１６の幅が、集積ＮＭＯＳトリガーデバイス５０５の幅とほぼ等しい。この第４の実施形態では、２つのＰ＋第１ゲート領域５１６１，５１６２が例えば第１および第２のＮ＋領域５１２１，５１２２の各端部近傍に一列（軸方向に一列）に形成されている。
[0080]さらに、第２のゲートＧ２を画成する少なくとも１つのＮ＋領域５２４が、Ｐ＋アノード領域５０８の近傍に一列（軸方向に一列）にＮウェル２０４内に形成されている。さらに、Ｎ＋第２ゲート領域５２４の幅が、Ｐ＋アノード領域５０８の幅とほぼ等しい。この第４の実施形態では、２つのＮ＋第２ゲート領域５２４１，５２４２がＰ＋アノード領域５０８の各端部近傍に一列（軸方向に一列）に形成されているが、このような構成を限定として考えるべきではない。
[0081]Ｎウェル２０４およびＰウェル２０６間には接合部２０７に沿ってシリサイドブロックが施されている。つまり、矩形部５６０で示したように（仮想線で図示）、Ｐ＋アノード領域５０８と第１のＮ＋カソード（ソース）領域５１２１との間ならびに第１および第２のＰ＋およびＮ＋ゲート領域５２４，５２６間のエリアにわたる表面上にシリサイドブロックが施されている。さらに、矩形部５６２１，５６２２で示したように（仮想線で図示）、Ｐ＋第１ゲート領域５２６１，５２６２ならびに第１および第２のＮ＋（カソードおよびドレイン）領域５１２１，５１２２の端部間とＮ＋第２ゲート領域５２４１，５２４２ならびにＰ＋アノード領域５０８の端部間にもシリサイドブロックが施されている。上述のように、シリサイドブロックが、高濃度ドープ領域間が短くなるのを防ぐために、施されている。
[0082]図５Ａおよび図５Ｂの実施形態では、ＮＭＯＳトリガーデバイス５０５がゲート接地ＮＭＯＳトリガーデバイスである。詳細には、第１のＮ＋ソース領域５１２１およびゲート領域５３０がアース１２６でともに結合されている。さらに、外部オンチップボディタイ抵抗器ＲＢＴ５６６がソース５１２１とゲート領域５３０との間から第１ゲート領域５１６１，５１６２へと結合されている。一実施形態では、ボディタイ抵抗器ＲＢＴ５６６がポリシリコンから作製され、２００〜１０，０００オームの範囲の抵抗値を有する。ボディタイ抵抗器ＲＢＴ５６６は、集積ＮＭＯＳのトリガーを高めるために設けられており、Ｐウェル２０６はこのためにバルクを形成し、Ｇ１領域５２６はバルク接続として働く。詳細には、より高いバルク抵抗はＮＭＯＳトリガーデバイス５０５のトリガー速度を上げ、トリガー電圧を下げる。
[0083]ＩＣの正常な動作中、ＳＯＩ−ＳＣＲ５００はオフされ、ＩＣ回路の機能的動作を妨げる（すなわち電流をアースへ分路する）ことがない。ＥＳＤ事象がパッド１４８で発生している間、ＧＧＮＭＯＳトリガーデバイス５０５のドレインを形成する第２のＮ＋領域５１２２とＰウェル２０６が逆バイアスされる。つまり、Ｐウェル２０６とＮ＋領域５１２２が、図５ＢのダイオードＤＲ（仮想線で図示）により表わされるように、逆バイアスダイオードを形成する。ＧＧＮＭＯＳトリガーデバイス５０５のドレインに印加されるＥＳＤ電圧は、アバランシェ状態を引き起こし、それによってキャリアをＮＰＮトランジスタＱｎのベース（Ｐウェル２０６）内に注入する。一旦、ＮＰＮトランジスタＱｎのベース−エミッタがオンすると、ＮＰＮトランジスタＱｎのコレクタ（Ｎウェル２０４）がＰＮＰトランジスタＱｐのベース（これもＮウェル２０４）にキャリアを与え、ＰＮＰトランジスタＱｐのベース／エミッタダイオードを順方向バイアスし、当分野で従来から既知のようにＮＰＮトランジスタＱｎに電流をフィードバックする。
[0084]このように、ＳＯＩ−ＳＣＲ５００の第４の実施形態は、集積ＮＭＯＳがより高速低電圧で起動するために、埋め込み絶縁層２１０を持たないバルクＳＣＲよりも速いＥＳＤ保護を提供する。さらに、集積ＮＭＯＳは大量の電流を駆動し、これによってＥＳＤ保護のトータルの電流性能を上げることができる。
[0085]本発明の教示に組み込まれる種々の実施形態がここに示され、詳細に説明されてきたが、当業者には、これらの教示をやはり組み込んだ、その他多くの変形された実施形態を容易に考案することが可能である。
本発明の外部オンチップトリガーを有するシリコンオンインシュレータ（ＳＯＩ）ＳＣＲＥＳＤ保護デバイスの回路図である。 本発明の外部オンチップトリガーを有するシリコンオンインシュレータ（ＳＯＩ）ＳＣＲＥＳＤ保護デバイスの回路図である。 本発明のＳＯＩ−ＳＣＲの第１の実施形態の上面図である。 図２ＡのＳＯＩ−ＳＣＲの線Ａ‐‐Ａに沿った断面図である。 図２ＡのＳＯＩ−ＳＣＲの線Ｂ‐‐Ｂに沿った断面図である。 本発明のＳＯＩ−ＳＣＲの第２の実施形態の断面図である。 本発明のＳＯＩ−ＳＣＲの第２の実施形態の断面図である。 本発明のＳＯＩ−ＳＣＲの第３の実施形態の上面図である。 図４ＡのＳＯＩ−ＳＣＲの線Ｃ‐‐Ｃに沿った断面図である。 本発明のＳＯＩ−ＳＣＲの第４の実施形態の上面図である。 図５ＡのＳＯＩ−ＳＣＲの線Ｄ‐‐Ｄに沿った断面図である。

Claims (11)

  1. 保護された回路構成を有する半導体集積回路（ＩＣ）内の静電放電（ＥＳＤ）保護回路（１００）であって、
    ＥＳＤ電流を前記保護された回路構成を避けて分路するＳＣＲ（１０２）を備え、前記ＳＣＲが、
    基板（２０２）と、
    前記基板上に形成されてＰＮ接合（２０７）を間に画成するＮウェル（２０４）および隣接するＰウェル（２０６）と、
    前記基板上に形成されてＮウェルおよびＰウェルを前記基板から電気的に絶縁する絶縁層（２１０）と、
    前記Ｐウェル内に形成されてアース（１２６）に結合するＮ＋カソード領域（２０８）と、
    前記Ｎウェル内に形成されて前記保護された回路構成のパッド（１４８）に結合するＰ＋アノード領域（２１２）と、
    前記Ｐウェル内に配置され、前記Ｎ＋カソード領域に近接して離間され、前記ＳＣＲを起動するように適合された少なくとも１つのＰ＋トリガータップ領域（２２６）と、
    前記Ｎウェル内に配置され、前記Ｐ＋アノード領域に近接して離間され、前記ＳＣＲを起動するように適合された少なくとも１つのＮ＋トリガータップ領域（２２４）とを備える、
    ＥＳＤ保護回路。
  2. 前記少なくとも１つのＰ＋トリガータップ領域が２つのＰ＋トリガータップ領域を備え、各Ｐ＋トリガータップ領域が前記Ｐウェル内で軸方向に一列に前記Ｎ＋カソード領域の両端に配置され、前記少なくとも１つのＮ＋トリガータップ領域が２つのＮ＋トリガータップ領域を備え、各Ｎ＋トリガータップ領域が前記Ｎウェル内で軸方向に一列に前記Ｐ＋アノード領域の両端に配置されている、請求項１に記載のＥＳＤ保護回路。
  3. 前記少なくとも１つのＰ＋トリガータップおよびＮ＋トリガータップがそれぞれ前記Ｎ＋カソードおよびＰ＋アノードに結合されている場合に前記ＳＣＲが自己トリガー式であり、前記Ｎ＋トリガータップ領域およびＰ＋トリガータップ間に印加される電圧が、しきい値を超える電位を有し、前記Ｐウェル内に形成された前記Ｎ＋カソード領域および前記Ｎウェル内に形成されたＰ＋アノード領域間に全体的に形成される空乏領域を生成する、請求項１に記載のＥＳＤ保護回路。
  4. 前記空乏領域が、
    前記Ｐ＋アノードと前記Ｎウェルが同じ電位の場合に、Ｐ＋アノード領域およびＮウェル間に近接してＰ＋Ｎ接合で形成される第１の空乏層と、
    前記Ｐウェルと前記Ｎ＋カソード領域が同じ電位の場合に、Ｎ＋カソード領域およびＰウェル間に近接してＰＮ＋接合で形成される第２の空乏層と、
    前記ＰＮ接合が逆バイアスされている場合に、前記ＰウェルおよびＮウェル間に近接して形成される第３の空乏層とを備え、
    前記第３の空乏層が前記第１および第２の空乏層まで達する場合に、前記Ｐ＋アノードおよびＮ＋カソード領域間の前記ＮウェルおよびＰウェルが全体的にキャリアが欠乏して本質的に導通状態になり、前記空乏領域を形成する、請求項３に記載のＥＳＤ保護回路。
  5. 少なくともＳＣＲに結合された第１および第２の端子を有するトリガーデバイス（１０５）をさらに備え、前記第１の端子がパッドに結合するためのものであり、前記第２の端子が前記少なくとも１つのＰ＋トリガータップ領域に結合される、請求項１に記載のＥＳＤ保護回路。
  6. 少なくともＳＣＲに結合された第１および第２の端子を有するトリガーデバイス（１０５）をさらに備え、前記第１の端子がアースに結合するためのものであり、前記第２の端子が前記少なくとも１つのＮ＋トリガータップ領域に結合される、請求項１に記載のＥＳＤ保護回路。
  7. 前記パッドおよび前記Ｐ＋アノード領域間で順方向導通方向に直列に接続された少なくとも１つのＰＮ接合ダイオード（１２８）をさらに備える、請求項１に記載のＥＳＤ保護回路。
  8. 保護された回路構成を有する半導体集積回路（ＩＣ）内の静電放電（ＥＳＤ）保護回路（１００）であって、
    ＥＳＤ電流を前記保護された回路構成を避けて分路するＳＣＲ（５００）を備え、前記ＳＣＲが、
    基板（２０２）と、
    前記基板上に形成されてＰＮ接合（２０７）を間に画成するＮウェル（２０４）および隣接するＰウェル（２０６）と、
    前記基板上に形成されてＮウェルおよびＰウェルを前記基板から電気的に絶縁する絶縁層（２１０）と、
    前記Ｐウェル内に形成されてアース（１２６）に結合されたＮ＋カソード領域（５１２１）と、
    前記Ｎウェル内に形成されて前記保護された回路構成のパッド（１４８）に結合されたＰ＋アノード領域（５０８）と、
    前記Ｐウェル内に形成され、前記パッドに結合され、ＮＭＯＳチャネル（５５０）を前記Ｎ＋カソード領域との間に画成するＮ＋ドレイン領域（５１２２）、および、前記Ｎ＋カソード領域に結合され、前記ＮＭＯＳチャネル上に配置されたゲート領域（５３０）とを備える集積トリガーデバイス（５０５）と、
    前記Ｐウェル内に配置され、前記Ｎ＋カソード領域および前記Ｎ＋ドレイン領域に近接して離間され、前記ＳＣＲを起動するように適合された少なくとも１つのＰ＋トリガータップ領域（５２６）と、
    前記Ｎウェル内に配置され、前記Ｐ＋アノード領域に近接して離間され、前記ＳＣＲを起動するように適合された少なくとも１つのＮ＋トリガータップ領域（５２４）とを備える、
    ＥＳＤ保護回路。
  9. 前記少なくとも１つのＰ＋トリガータップ領域が２つのＰ＋トリガータップ領域を備え、各Ｐ＋トリガータップ領域が前記Ｐウェル内で軸方向に一列に前記Ｎ＋カソード領域の両端に配置され、前記少なくとも１つのＮ＋トリガータップ領域が２つのＮ＋トリガータップ領域を備え、各Ｎ＋トリガータップ領域が前記Ｎウェル内で軸方向に一列に前記Ｐ＋アノード領域の両端に配置されている、請求項８に記載のＥＳＤ保護回路。
  10. 前記絶縁層がＳｉＯ２およびサファイアからなる材料の群から選択される、請求項８に記載のＥＳＤ保護回路。
  11. 前記パッドおよび前記Ｐ＋アノード領域間で順方向導通方向に直列に接続された少なくとも１つのＰＮ接合ダイオード（１２８）をさらに備える、請求項８に記載のＥＳＤ保護回路。
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