TW201426973A - 積體電路裝置 - Google Patents

Abstract

一種積體電路裝置，包括內部電路、靜電放電保護電路以及焊墊。內部電路電性連接電源配線與接地配線。靜電放電保護電路電性連接內部電路、電源配線與接地配線，並包括第一防護單元與第二防護單元。焊墊依序透過第一防護單元與第二防護單元電性連接至內部電路。當靜電訊號出現在焊墊時，靜電放電保護電路先透過第一防護單元將部份的靜電訊號導引至電源配線或是該接地配線，之後再透過第二防護單元將其餘的靜電訊號導引至電源配線或是接地配線。

Description

積體電路裝置

本發明是有關於一種積體電路裝置，且特別是有關於一種具有靜電放電保護電路的積體電路裝置。

靜電放電(electrostatic discharge，ESD)往往是造成積體電路裝置發生靜電過度應力(electrostatic overstress)或是永久性損毀的主要原因。因此，現有的積體電路裝置往往會在內部電路的輸出級與焊墊(pad)之間加入靜電放電保護電路，以防止靜電放電的損害。

此外，在現有靜電放電保護電路的設置下，內部電路的輸出級依舊必須透過特定的佈局結構，來藉此防止靜電放電所造成的損害。舉例來說，就現有的積體電路裝置而言，除了設置靜電放電保護電路以外，輸出級中的MOS電晶體在電路佈局上亦必須符合ESD的設計準則，以藉由增加MOS電晶體之汲極區的長度，進而形成用以防止靜電放電的寄生電阻。

然而，此種作法不僅會增加輸出級的佈局面積，也將導致積體電路裝置之硬體空間與生產成本的增加，進而限縮積體電路裝置在微型化的發展。

本發明提供一種積體電路裝置，透過靜電放電保護電 路提供雙重的放電路徑，以藉此降低積體電路裝置的硬體空間與生產成本。

本發明提出一種積體電路裝置，包括內部電路、靜電放電保護電路以及焊墊。內部電路電性連接電源配線與接地配線。靜電放電保護電路電性連接內部電路、電源配線與接地配線，並包括第一防護單元與第二防護單元。焊墊依序透過第一防護單元與第二防護單元電性連接至內部電路。其中，當靜電訊號出現在焊墊時，靜電放電保護電路先透過第一防護單元將部份的靜電訊號導引至電源配線或是該接地配線，之後再透過第二防護單元將其餘的靜電訊號導引至電源配線或是接地配線。

在本發明之一實施例中，上述之內部電路透過一輸出級電性連接至焊墊，且輸出級包括第一P型電晶體與第一N型電晶體。第一P型電晶體電性連接在電源配線與焊墊之間。第一N型電晶體電性連接在焊墊與接地配線之間。

在本發明之一實施例中，上述之第一防護單元包括第一二極體與第二二極體。第一二極體的陰極電性連接電源配線，且第一二極體的陽極電性連接焊墊。第二二極體的陰極電性連接焊墊，且第二二極體的陽極電性連接至接地配線。

在本發明之一實施例中，上述之第二防護單元包括第二P型電晶體、第一電阻、第二N型電晶體與第二電阻。第二P型電晶體包括第一端、第二端與控制端，其中第二P型電晶體的第一端電性連接電源配線，且第二P型電晶 體的第二端電性連接焊墊。第一電阻的第一端電性連接電源配線，且第一電阻的第二端電性連接第二P型電晶體的控制端。第二N型電晶體包括第一端、第二端與控制端，其中第二N型電晶體的第一端電性連接焊墊，且第二N型電晶體的第二端電性連接至接地配線。第二電阻的第一端電性連接第二N型電晶體的控制端，且第二電阻的第二端電性連接至接地配線。

在本發明之一實施例中，上述之第二防護單元更包括第一電容與第二電容。其中，第一電容的第一端電性連接第一電阻的第二端，且第一電容的第二端電性連接焊墊。第二電容的第一端電性連接焊墊，且第二電容的第二端電性連接第二電阻的第一端。

基於上述，本發明是利用靜電放電保護電路中的第一防護單元與第二防護單元來形成雙重的放電路徑，並藉此將靜電訊號導引至電源配線與接地配線。藉此，在靜電放電保護電路的設置下，積體電路裝置將無需增加輸出級的佈局面積就可防止靜電放電所造成的損害，進而有助於降低積體電路裝置的硬體空間與生產成本。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下說明中，為呈現對本發明之說明的一貫性，故在不同的實施例中，若有功能與結構相同或相似的元件會 用相同的元件符號與名稱。

[第一實施例]

圖1A為依據本發明第一實施例之積體電路裝置的一電路示意圖。參照圖1A，積體電路裝置100包括內部電路110、靜電放電保護電路120以及焊墊130。內部電路110電性連接電源配線101與接地配線102。

在第一實施例中，內部電路110是透過一輸出級111電性連接至焊墊130，以藉此傳送一輸出訊號至焊墊130。此外，輸出級111包括P型電晶體141與N型電晶體142。其中，P型電晶體141電性連接在電源配線101與焊墊130之間，且N型電晶體142電性連接在焊墊130與接地配線102之間。值得一提的是，雖然第一實施例列舉了內部電路110與焊墊130的連接型態，但其並非用以限定本發明。舉例來說，內部電路110也可例如是透過一輸入級電性連接至焊墊130，以藉此接收來自焊墊130的一輸入訊號。

請繼續參照圖1A，靜電放電保護電路120電性連接內部電路110、電源配線101與接地配線102，並包括第一防護單元121與第二防護單元122。在操作上，當靜電訊號出現在焊墊130時，第一防護單元121會先提供一放電路徑，以將部份的靜電訊號導引至電源配線101或是接地配線102。之後，第二防護單元122會提供另一放電路徑，以將其餘的靜電訊號導引至電源配線101或是接地配線102。換言之，當靜電放電事件發生時，靜電放電保護電路120會先透過第一防護單元121將部份的靜電訊號導引至 電源配線101或是接地配線，之後再透過第二防護單元122將其餘的靜電訊號導引至電源配線101或是接地配線102。

如此一來，將可避免靜電訊號對內部電路110造成的損害。此外，由於第一防護單元121與第二防護單元122提供了雙重的放電路徑來釋放靜電訊號，因此內部電路110中的輸出級111無須藉由增加P型電晶體141與N型電晶體142之汲極區的長度，來進一步地防止靜電放電效應。換言之，在靜電放電保護電路120的設置下，積體電路裝置100無需增加輸出級111的佈局面積就可防止靜電放電所造成的損害，進而有助於降低積體電路裝置100的硬體空間與生產成本。

更進一步來看，第一防護單元121包括二極體D11與二極體D12，且第二防護單元122包括P型電晶體151、N型電晶體152、電阻R1與電阻R2。其中，二極體D11的陰極電性連接電源配線101，且二極體D11的陽極電性連接焊墊130。二極體D12的陰極電性連接焊墊130，且二極體D12的陽極電性連接至接地配線102。此外，P型電晶體151的第一端電性連接電源配線101，且P型電晶體151的第二端電性連接焊墊130。電阻R1的第一端電性連接電源配線101，且電阻R1的第二端電性連接P型電晶體151的控制端。N型電晶體152的第一端電性連接焊墊130，且N型電晶體152的第二端電性連接至接地配線102。電阻R2的第一端電性連接N型電晶體152的控制端，且電阻R2的第二端電性連接至接地配線102。

在操作上，當靜電訊號出現在焊墊130，且靜電訊號為一正脈衝訊號時，第一防護單元121中的二極體D11將導通，以提供一放電路徑將部份的正脈衝訊號導引至電源配線101。此外，正脈衝訊號將透過N型電晶體152的寄生電容耦合至N型電晶體152的控制端，進而導通N型電晶體152。因此，第二防護單元122中的N型電晶體152將可提供另一放電路徑，以將其餘的正脈衝訊號導引至接地配線102。

再者，當靜電訊號出現在焊墊130，且靜電訊號為一負脈衝訊號時，第一防護單元121中的二極體D12將導通，以提供一放電路徑將部份的負脈衝訊號導引至接地配線102。此外，負脈衝訊號將透過P型電晶體151的寄生電容耦合至P型電晶體151的控制端，進而導通P型電晶體151。因此，第二防護單元122中的P型電晶體151將可提供另一放電路徑，以將其餘的負脈衝訊號導引至電源配線101。

另一方面，當電源電壓被供應至電源配線101，且接地電壓被供應至接地配線102時，內部電路110將正常操作，並可透過輸出級111傳送一輸出訊號至焊墊130。此外，隨著電源電壓與接地電壓的供給，第一防護單元121中的兩二極體D11與D12將操作在反向偏壓下，進而無法導通。此外，P型電晶體151的控制端將透過電阻R1接收到電源電壓，進而切換至不導通的狀態。再者，N型電晶體152將透過電阻R2接收到接地電壓，進而也切換至不 導通的狀態。換言之，當內部電路110正常操作時，第一防護單元121與第二防護單元122皆無法產生放電路徑，進而避免靜電放電保護電路120產生漏電流。

值得一提的是，在圖1A中，第二防護單元122中的P型電晶體151與N型電晶體152分別是由一PMOS電晶體MP1與一NMOS電晶體MN1所構成。此外，P型電晶體151的第一端、第二端與控制端分別為PMOS電晶體MP1的源極、汲極與閘極，且N型電晶體152的第一端、第二端與控制端分別為NMOS電晶體MN1的汲極、源極與閘極。

然而，在實際應用上，P型電晶體151與N型電晶體152也可分別由一雙載子電晶體所構成。舉例來說，圖1B為依據本發明第一實施例之積體電路裝置的另一電路示意圖。參照圖1B，P型電晶體151是由一PNP電晶體BP1所構成，且P型電晶體151的第一端、第二端與控制端分別為射極、集極與基極。此外，N型電晶體152是由一NPN電晶體BN1所構成，且N型電晶體152的第一端、第二端與控制端分別為NPN電晶體BN1的集極、射極與基極。

再者，圖2A與圖2B分別為依據本發明一實施例之積體電路裝置的一佈局示意圖。如圖2A所示，在電路佈局上，二極體D11包括P型摻雜區211與N型井區212，且二極體D12包括N型摻雜區221與P型井區222。此外，二極體D11與二極體D12是配置在焊墊130的下方，以藉此降低佈局面積。此外，圖2A僅繪示出圖1之P型電晶 體141、P型電晶體151、N型電晶體142、N型電晶體152的主動區(例如：231~234)與閘極(例如：241~244)。

從圖2A來看，第二防護單元122中的P型電晶體151與N型電晶體152符合ESD的設計準則，例如，P型電晶體151之汲極區的長度WD1大於其源極區的長度WS1。此外，輸出級111中的P型電晶體141與N型電晶體142則無須符合ESD的設計準則，例如，P型電晶體141之汲極區的長度WD2約相等於其源極區的長度WS2。換言之，在靜電放電保護電路120的設置下，積體電路裝置100無須藉由增加輸出級111中MOS電晶體之汲極區的長度就可抑制靜電放電效應，故可降低積體電路裝置100的硬體空間與生產成本。

此外，在電路佈局上，如圖2A所示，P型電晶體141與P型電晶體151可依序排列在焊墊130的一側邊，而N型電晶體142與N型電晶體152則可依序排列在焊墊130的另一側邊。此外，如圖2B所示，在另一實施例中，P型電晶體141、P型電晶體151、N型電晶體142、N型電晶體152也可以環繞在焊墊130的四周。雖然圖2A與圖2B實施例列舉了P型電晶體141、P型電晶體151、N型電晶體142、N型電晶體152的配置型態，但其並非用以限定本發明。

[第二實施例]

圖3A為依據本發明第二實施例之積體電路裝置的一電路示意圖。請同時參照圖1A與圖3A來看，兩實施例最 大不同之處在於，圖3A之積體電路裝置300中的第二防護單元122更包括反相器310與反相器320。

具體言之，在第二實施例中，反相器310的輸入端電性連接至接地配線102，且反相器310的輸出端電性連接P型電晶體151的控制端。再者，反相器320的輸入端電性連接電源配線101，且反相器320的輸出端電性連接N型電晶體152的控制端。藉此，當內部電路110正常操作時，反相器310將響應於來自接地配線102的接地電壓而輸出一高準位訊號，進而關閉(turn off)P型電晶體151。此外，反相器320將響應於來自電源配線101的電源電壓而輸出一低準位訊號，進而關閉N型電晶體152。換言之，當內部電路110正常操作時，第一防護單元121與第二防護單元122皆無法產生放電路徑。

另一方面，與第一實施例相似的，當靜電訊號出現在焊墊130時，二極體D11與二極體D12之其一將導通，進而提供一放電路徑來釋放部份的靜電訊號。此外，靜電訊號會透過P型電晶體151與N型電晶體152的寄生電容耦合至其控制端，進而導通P型電晶體151與N型電晶體152之其一。藉此，第二防護單元122將可提供另一放電路徑，以釋放其餘的靜電訊號。

再者，在圖3A中，第二防護單元122中的P型電晶體151與N型電晶體152分別是由一PMOS電晶體MP1與一NMOS電晶體MN1所構成。然而，在實際應用上，P型電晶體151與N型電晶體152也可分別由一雙載子電晶 體所構成。舉例來說，圖3B為依據本發明第二實施例之積體電路裝置的另一電路示意圖。參照圖3B，P型電晶體151與N型電晶體152分別是由一PNP電晶體BP1與一NPN電晶體BN1所構成。至於圖3A與圖3B所列舉之第二實施例的細部說明已包含在上述各實施例中，故在此不予贅述。

[第三實施例]

圖4A為依據本發明第三實施例之積體電路裝置的一電路示意圖。請同時參照圖1A與圖4A來看，兩實施例最大不同之處在於，圖4A之積體電路裝置400中的第二防護單元122更包括電容C1與電容C2。

具體言之，在第三實施例中，電容C1的第一端電性連接電阻R1的第二端，且電容C1的第二端電性連接焊墊130。此外，電容C2的第一端電性連接焊墊130，且電容C2的第二端電性連接電阻R2的第一端。其中，電容C1與C2的阻抗與訊號的頻率成反比。亦即，電容C1與C2在低頻操作時將近似於開路，且電容C1與C2在高頻操作時將近似於短路。因此，當靜電訊號出現在焊墊130時，由於靜電訊號為一高頻訊號，故此時的電容C1與C2近似於短路。藉此，靜電訊號將可直接透過電容C1與C2，傳送到P型電晶體151與N型電晶體152的控制端，進而導通P型電晶體151與N型電晶體152之其一。

另一方面，當內部電路110正常操作時，由於來自電源配線101的電源電壓與來自接地配線102的接地電壓皆 為低頻訊號，故此時的電容C1與C2近似於開路。藉此，與第一實施例相似的，P型電晶體151的控制端將透過電阻R1接收到電源電壓，進而切換至不導通的狀態。此外，N型電晶體152將透過電阻R2接收到接地電壓，進而也切換至不導通的狀態。

再者，在圖4A中，第二防護單元122中的P型電晶體151與N型電晶體152分別是由一PMOS電晶體MP1與一NMOS電晶體MN1所構成。然而，在實際應用上，P型電晶體151與N型電晶體152也可分別由一雙載子電晶體所構成。舉例來說，圖4B為依據本發明第三實施例之積體電路裝置的另一電路示意圖。參照圖4B，P型電晶體151與N型電晶體152分別是由一PNP電晶體BP1與一NPN電晶體BN1所構成。至於圖4A與圖4B所列舉之第三實施例的細部說明已包含在上述各實施例中，故在此不予贅述。

[第四實施例]

圖5A為依據本發明第四實施例之積體電路裝置的一電路示意圖。請同時參照圖1A與圖5A來看，兩實施例最大不同之處在於，圖5A之積體電路裝置500中的第二防護單元122除了包括P型電晶體151與N型電晶體152以外，其更包括反相器510與520、電阻R3與R4、以及電容C3與C4。

具體言之，在第四實施例中，P型電晶體151的第一端與第二端分別電性連接電源配線101與焊墊130，且P 型電晶體151的控制端電性連接反相器510的輸出端。電容C3的第一端電性連接電源配線101，且電容C3的第二端電性連接反相器510的輸入端。電阻R3的第一端電性連接電容C3的第二端，且電阻R3的第二端電性連接至接地配線102。N型電晶體152的第一端與第二端分別電性連接焊墊130與接地配線102，且N型電晶體152的控制端電性連接反相器520的輸出端。電阻R4的第一端電性連電源配線101，且電阻R4的第二端電性連接反相器520的輸入端。電容C4的第一端電性連接電阻R4的第二端，且電容C4的第二端電性連接至接地配線102。

在操作上，當靜電訊號出現在焊墊130，且靜電訊號為一正脈衝訊號時，正脈衝訊號將透過P型電晶體151中的寄生二極體耦合至電源配線101。且知，電阻R4的第一端電性連電源配線101，故由電阻R4與電容C4所形成的低通濾波器將可接收到正脈衝訊號，並據以產生一低準位訊號。此外，反相器520將響應於低準位訊號而產生一高準位訊號，進而導通N型電晶體152。

再者，當靜電訊號出現在焊墊130，且靜電訊號為一負脈衝訊號時，負脈衝訊號會透過N型電晶體152中的寄生二極體耦合至接地配線102。且知，電阻R3的第二端電性連接至接地配線102，因此由電阻R3與電容C3所形成的低通濾波器將可接收到負脈衝訊號，並據以產生一高準位訊號。此外，反相器510將響應於高準位訊號而產生一低準位訊號，進而導通P型電晶體151。

另一方面，當內部電路110正常操作時，由於來自電源配線101的電源電壓與來自接地配線102的接地電壓皆為低頻訊號，故此時的電容C1與C2近似於開路。藉此，反相器510將產生高準位訊號，進而關閉P型電晶體151。相對地，反相器520將產生低準位訊號，進而關閉N型電晶體152。換言之，當內部電路110正常操作時，第二防護單元122無法產生放電路徑。

再者，在圖5A中，第二防護單元122中的P型電晶體151與N型電晶體152分別是由一PMOS電晶體MP1與一NMOS電晶體MN1所構成。然而，在實際應用上，P型電晶體151與N型電晶體152也可分別由一雙載子電晶體所構成。舉例來說，圖5B為依據本發明第四實施例之積體電路裝置的另一電路示意圖。參照圖5B，P型電晶體151與N型電晶體152分別是由一PNP電晶體BP1與一NPN電晶體BN1所構成。至於圖5A與圖5B所列舉之第四實施例的細部說明已包含在上述各實施例中，故在此不予贅述。

綜上所述，本發明是利用靜電放電保護電路中的第一防護單元與第二防護單元來形成雙重的放電路徑，並藉此將靜電訊號導引至電源配線與接地配線。藉此，在靜電放電保護電路的設置下，積體電路裝置將無需增加輸出級的佈局面積就可防止靜電放電所造成的損害，進而有助於降低積體電路裝置的硬體空間與生產成本，並有助於積體電路裝置在微型化的發展。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、300、400、500‧‧‧積體電路裝置

101‧‧‧電源配線

102‧‧‧接地配線

110‧‧‧內部電路

111‧‧‧輸出級

120‧‧‧靜電放電保護電路

121‧‧‧第一防護單元

122‧‧‧第二防護單元

130‧‧‧焊墊

141、151‧‧‧P型電晶體

142、152‧‧‧N型電晶體

R1、R2、R3、R4‧‧‧電阻

D11、D12‧‧‧二極體

MP1‧‧‧PMOS電晶體

MN1‧‧‧NMOS電晶體

BP1‧‧‧PNP電晶體

BN1‧‧‧NPN電晶體

211‧‧‧P型摻雜區

212‧‧‧N型井區

221‧‧‧N型摻雜區

222‧‧‧P型井區

231~234‧‧‧主動區

241~244‧‧‧閘極

WD1、WD2‧‧‧汲極區的長度

WS1、WS2‧‧‧源極區的長度

310、320、510、520‧‧‧反相器

C1、C2、C3、C4‧‧‧電容

圖1A為依據本發明第一實施例之積體電路裝置的一電路示意圖。

圖1B為依據本發明第一實施例之積體電路裝置的另一電路示意圖。

圖2A與圖2B分別為依據本發明一實施例之積體電路裝置的一佈局示意圖。

圖3A為依據本發明第二實施例之積體電路裝置的一電路示意圖。

圖3B為依據本發明第二實施例之積體電路裝置的另一電路示意圖。

圖4A為依據本發明第三實施例之積體電路裝置的一電路示意圖。

圖4B為依據本發明第三實施例之積體電路裝置的另一電路示意圖。

圖5A為依據本發明第四實施例之積體電路裝置的一電路示意圖。

圖5B為依據本發明第四實施例之積體電路裝置的另一電路示意圖。

100‧‧‧積體電路裝置

101‧‧‧電源配線

102‧‧‧接地配線

110‧‧‧內部電路

111‧‧‧輸出級

120‧‧‧靜電放電保護電路

121‧‧‧第一防護單元

122‧‧‧第二防護單元

130‧‧‧焊墊

141、151‧‧‧P型電晶體

142、152‧‧‧N型電晶體

R1、R2‧‧‧電阻

D11、D12‧‧‧二極體

MP1‧‧‧PMOS電晶體

MN1‧‧‧NMOS電晶體

Claims (10)

1. 一種積體電路裝置，包括：一內部電路，電性連接一電源配線與一接地配線；一靜電放電保護電路，電性連接該內部電路、該電源配線與該接地配線，並包括一第一防護單元與一第二防護單元；以及一焊墊，依序透過該第一防護單元與該第二防護單元電性連接至該內部電路，其中，當一靜電訊號出現在該焊墊時，該靜電放電保護電路先透過該第一防護單元將部份的該靜電訊號導引至該電源配線或是該接地配線，之後再透過該第二防護單元將其餘的該靜電訊號導引至該電源配線或是該接地配線。
2. 如申請專利範圍第1項所述之積體電路裝置，其中該內部電路透過一輸出級電性連接至該焊墊，且該輸出級包括：一第一P型電晶體，電性連接在該電源配線與該焊墊之間；以及一第一N型電晶體，電性連接在該焊墊與該接地配線之間。
3. 如申請專利範圍第1項所述之積體電路裝置，其中該第一防護單元包括：一第一二極體，其陰極電性連接該電源配線，該第一二極體的陽極電性連接該焊墊；以及一第二二極體，其陰極電性連接該焊墊，該第二二極 體的陽極電性連接該接地配線。
4. 如申請專利範圍第1項所述之積體電路裝置，其中該第二防護單元包括：一第二P型電晶體，包括一第一端、一第二端與一控制端，其中該第二P型電晶體的第一端電性連接該電源配線，該第二P型電晶體的第二端電性連接該焊墊；一第一電阻，其第一端電性連接該電源配線，該第一電阻的第二端電性連接該第二P型電晶體的控制端；一第二N型電晶體，包括一第一端、一第二端與一控制端，其中該第二N型電晶體的第一端電性連接該焊墊，該第二N型電晶體的第二端電性連接該接地配線；以及一第二電阻，其第一端電性連接該第二N型電晶體的控制端，該第二電阻的第二端電性連接該接地配線。
5. 如申請專利範圍第4項所述之積體電路裝置，其中該第二P型電晶體為一PMOS電晶體或是一PNP電晶體，該第二N型電晶體為一NMOS電晶體或是一NPN電晶體。
6. 如申請專利範圍第4項所述之積體電路裝置，其中該第二防護單元更包括：一第一電容，其第一端電性連接該第一電阻的第二端，該第一電容的第二端電性連接該焊墊；以及一第二電容，其第一端電性連接該焊墊，該第二電容的第二端電性連接該第二電阻的第一端。
7. 如申請專利範圍第1項所述之積體電路裝置，其中該第二防護單元包括： 一第三P型電晶體，包括一第一端、一第二端與一控制端，其中該第三P型電晶體的第一端電性連接該電源配線，該第三P型電晶體的第二端電性連接該焊墊；一第一反相器，其輸入端電性連接該接地配線，該第一反相器的輸出端電性連接該第三P型電晶體的控制端；一第三N型電晶體，包括一第一端、一第二端與一控制端，其中該第三N型電晶體的第一端電性連接該焊墊，該第三N型電晶體的第二端電性連接該接地配線；以及一第二反相器，其輸入端電性連接該電源配線，該第二反相器的輸出端電性連接該第三N型電晶體的控制端。
8. 如申請專利範圍第7項所述之積體電路裝置，其中該第三P型電晶體為一PMOS電晶體或是一PNP電晶體，該第三N型電晶體為一NMOS電晶體或是一NPN電晶體。
9. 如申請專利範圍第1項所述之積體電路裝置，其中該第二防護單元包括：一第四P型電晶體，包括一第一端、一第二端與一控制端，其中該第四P型電晶體的第一端電性連接該電源配線，該第四P型電晶體的第二端電性連接該焊墊；一第三反相器，其輸出端電性連接該第四P型電晶體的控制端；一第三電容，其第一端電性連接該電源配線，該第三電容的第二端電性連接該第三反相器的輸入端；一第三電阻，其第一端電性連接該第三電容的第二端，該第三電阻的第二端電性連接該接地配線； 一第四N型電晶體，包括一第一端、一第二端與一控制端，其中該第四N型電晶體的第一端電性連接該焊墊，該第四N型電晶體的第二端電性連接該接地配線；一第四反相器，其輸出端電性連接該第四N型電晶體的控制端；一第四電阻，其第一端電性連該電源配線，該第四電阻的第二端電性連接該第四反相器的輸入端；以及一第四電容，其第一端電性連接該第四電阻的第二端，該第四電容的第二端電性連接該接地配線。
10. 如申請專利範圍第9項所述之積體電路裝置，其中該第四P型電晶體為一PMOS電晶體或是一PNP電晶體，該第四N型電晶體為一NMOS電晶體或是一NPN電晶體。