JP2011199058A

JP2011199058A - Ｅｓｄ保護回路及び半導体装置

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Publication number: JP2011199058A
Application number: JP2010064979A
Authority: JP
Inventors: Kazutoshi Ota; 和俊太田; Kenji Hashimoto; 賢治橋本
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-03-19
Filing date: 2010-03-19
Publication date: 2011-10-06
Anticipated expiration: 2030-03-19
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Abstract

【課題】信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。
【選択図】図４

Description

本発明は、一般に電子回路に関し、詳しくはＥＳＤ保護回路に関する。

一般にＭＯＳ構造のＩＣは静電気に対して脆弱であり、例えば静電気を帯電した状態で人がチップの端子に触れると、帯電電荷が半導体デバイスを通じて放電することによりデバイスが破壊されてしまう。このような静電気放電による破壊を防ぐために、ＥＳＤ（Electro-Static Discharge）保護回路がチップの入出力部に設けられる。ＥＳＤ保護回路は、チップの端子に正又は負の高電圧が印加されたときに、導通状態となって電荷を電源ライン又はグラウンドラインに逃がす経路を提供する。静電気のエネルギーを電源ライン又はグラウンドラインに逃がすことで半導体素子を保護することができる。

ＲＦモジュールを実装したチップにおいては、誘導素子（インダクタ素子）を流れる電流をスイッチングして生成した電圧を、容量素子（キャパシタ素子）を介してパッドに出力する場合がある。このような場合、パッドから出力する通常の出力信号の電圧が、チップの電源電圧の範囲を正負両方向に超えることがある。例えば、チップのグラウンド電位が０Ｖであり電源電位が３．３Ｖであるときに、出力信号が−５Ｖ〜＋５Ｖの範囲の電圧信号となることがある。このような場合、ＥＳＤ保護回路として従来通常に用いられるようなダイオード素子やダイオード接続したＭＯＳトランジスタ等を、ＥＳＤ保護回路して用いることはできない。これは、信号電圧が電源電圧を超えた時に、ダイオード素子やダイオード接続したＭＯＳトランジスタ等が導通して電流が流れてしまうからである。即ち、通常の動作での信号電圧が、ＥＳＤ保護回路を導通させてしまうことになる。

特開２００５−１０１３８６号公報特開２００２−５２２９０６号公報

以上を鑑みると、信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供することが望まれる。

本発明の一観点によれば、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、前記グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記端子にドレインが接続されるＰＭＯＳトランジスタとを含むＥＳＤ保護回路が提供される。

また本発明の一観点によれば、端子と、前記端子に一端が接続される容量素子と、前記容量素子の他端に接続され第１の電位と第２の電位との電源電圧により動作する信号回路と、前記第１の電位と前記第２の電位との間に接続されるパワークランプと、前記端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、前記グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記端子にドレインが接続されるＰＭＯＳトランジスタとを含む半導体装置が提供される。

開示のＥＳＤ保護回路によれば、信号電圧が電源電圧を正負両方向に越えるような場合であっても、信号電圧に対しては電流を流すことなく、異常高電圧に対しては電流経路を提供することができる。

信号電圧が電源電圧を正負両方向に越えるようなチップ端子を含む回路の一例を示す図である。ノードＮ２の電圧変化を示す電圧波形図である。ノードＮ１の電圧変化を示す電圧波形図である。図１の回路構成に対して適切に動作するＥＳＤ保護回路の実施例を示す図である。ＰＮＰ型トランジスタ及びＮＰＮ型トランジスタに相当するＰＮＰＮ接合に電圧を印加した場合の動作を説明するための図である。図５の回路の特性を示す図である。ＰＭＯＳトランジスタに電圧を印加した場合の動作を説明するための図である。図７の回路の特性を示す図である。ＥＳＤ保護回路を実装した半導体装置の平面構造の一例を示す図である。ＥＳＤ保護回路を実装した半導体装置の断面構造の一例を示す図である。ＥＳＤ保護回路の変形例を示す図である。ＥＳＤ保護回路の更なる変形例を示す図である。ＥＳＤ保護回路を適用した半導体チップの構成の一例である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、信号電圧が電源電圧を正負両方向に越えるようなチップ端子を含む回路の一例を示す図である。図１に示す回路は、パッド１０、容量素子１１、インダクタ素子１２、ＮＭＯＳトランジスタ１３、電源ライン１４、及びグラウンドライン１５を含む。パッド１０は、図１の回路を含む半導体チップの外部端子であり、このパッド１０から外部に信号を送出する。容量素子１１の一端Ｎ１はパッド１０に接続される。容量素子１１の他端Ｎ２は、インダクタ素子１２及びＮＭＯＳトランジスタ１３を含む信号出力回路に接続される。この信号出力回路は、第１の電位ＶＤＥと第２の電位ＶＳＳとの電源電圧により動作する。ここで電位ＶＤＥは電源電圧の正側であり、電位ＶＳＳは電源電圧の負側（グラウンド電圧側）である。電源ライン１４が電源電圧ＶＤＥを供給し、グラウンドライン１５がグラウンド電圧ＶＳＳを供給する。電源電圧ＶＤＥは、限定的でない一例として例えば３．３Ｖであり、グラウンド電圧ＶＳＳは、限定を意図しない一例として例えば０Ｖである。

図２は、ノードＮ２の電圧変化を示す電圧波形図である。図３は、ノードＮ１の電圧変化を示す電圧波形図である。図１の信号出力回路において、ＮＭＯＳトランジスタ１３のゲート電圧を高くしてＯＮ抵抗を小さくすると、ＮＭＯＳトランジスタ１３に流れる電流が増えていく。これに応じて、インダクタ素子１２を流れる電流が徐々に増えていく。この電流の変化分がインダクタ素子１２の両端の電圧差として現れる。このときに現れるインダクタ素子１２の電圧は、電流の増加を抑える方向、即ち、電源ライン１４側が正となる方向に現れる。ノードＮ２の電圧の最小値は、図２に示されるように、グラウンドライン１５の電圧ＶＳＳ（例えば０Ｖ）に略等しい値となる。また、ある量の電流が流れているとき、インダクタ素子１２にはその電流量とインダクタンスとに応じた磁気エネルギーが蓄えられている。その後、ＮＭＯＳトランジスタ１３のゲート電圧を低くしてＯＮ抵抗を高くすると、ＮＭＯＳトランジスタ１３に流れる電流が減っていく。これに応じて、インダクタ素子１２を流れる電流が徐々に減っていく。この電流の変化分がインダクタ素子１２の両端の電圧差として現れる。このときに現れるインダクタ素子１２の電圧は、電流の減少を磁気エネルギーの放出により抑える方向、即ち、ノードＮ２側が正となる方向に現れる。ノードＮ２の電圧の最大値は、図２に示されるように、電源ライン１４の電圧ＶＤＥ（例えば３．３Ｖ）よりも高い、例えば１０Ｖの電圧となる。その後、磁気エネルギーが放出され続け、電流の減少量が鈍化していき、ノードＮ２の電圧も低下していく。このようにしてノードＮ２には、図２に示すような電圧波形が得られる。またノードＮ２に容量素子１１を介して容量結合されるノードＮ１には、図２の電圧波形から直流成分を除いた図３に示すような電圧が現れ、例えば−５Ｖから＋５Ｖの間で変化する電圧波形となる。

このようにグラウンド電圧ＶＳＳが０Ｖで電源電圧ＶＤＥが３．３Ｖであるときに、出力信号が例えば−５Ｖ〜＋５Ｖの範囲の電圧信号となるような場合、ダイオード素子やダイオード接続したＭＯＳトランジスタ等をＥＳＤ保護回路して用いることはできない。これは、信号電圧が電源電圧ＶＤＥを上回った時或いはグラウンド電圧ＶＳＳを下回った時に、ダイオード素子やダイオード接続したＭＯＳトランジスタ等が導通して電流が流れてしまうからである。即ち、通常の動作での信号電圧が、ＥＳＤ保護回路を導通させてしまうことになる。

図４は、図１の回路構成に対して適切に動作するＥＳＤ保護回路の実施例を示す図である。パッド１０とグラウンドライン１５との間にはＥＳＤ保護回路２０が設けられている。また電源ライン１４とグラウンドライン１５との間にはパワークランプ１８が設けられている。

ＥＳＤ保護回路２０は、ＰＮＰ型トランジスタ２１、ＮＰＮ型トランジスタ２２、抵抗２３、及びＰＭＯＳトランジスタ２４を含む。ＰＮＰ型トランジスタ２１のベースはＮＰＮ型トランジスタ２２のコレクタに接続され、ＰＮＰ型トランジスタ２１のコレクタはＮＰＮ型トランジスタ２２のベースに接続されている。この接続により、ＰＮＰ型トランジスタ２１及びＮＰＮ型トランジスタ２２は、サイリスタ構造をなしており、パッド１０に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合となる。物理的にはＰＮＰＮ接合が提供されればよく、図４では、ＰＮＰ型トランジスタ２１とＮＰＮ型トランジスタ２２とが分離した構成を等価回路として示している。勿論、ＰＮＰ型トランジスタ２１とＮＰＮ型トランジスタ２２とが分離していてもよく、分離の有無に関わらず同一の動作を行なうことができる。抵抗２３としては、抵抗素子が、ＰＮＰ型トランジスタ２１のコレクタとグラウンドライン１５との間に設けられてよい。但し、半導体装置として実装したときのウェル抵抗がＰＮＰ型トランジスタ２１とグラウンドライン１５との間に常に存在しており、抵抗２３はこのウェル抵抗であると見なしてもよい。この抵抗２３を介して、ＰＮＰ型トランジスタ２１のコレクタがグラウンドライン１５に接続されている。

ＰＭＯＳトランジスタ２４は、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、パッド１０にドレインが接続される。ＰＭＯＳトランジスタのバルクはソースに接続されてよい。図４に示す接続例では、上記ＰＮ接合として、ＰＮＰ型トランジスタ２１のベースとコレクタとの間のＰＮ接合を用いている。前述のように、このＰＮ接合のＰ側（ＰＮＰ型トランジスタ２１のコレクタ）は、抵抗２３を介してグラウンドに接続されている。

図５は、ＰＮＰ型トランジスタ２１及びＮＰＮ型トランジスタ２２に相当するＰＮＰＮ接合に電圧を印加した場合の動作を説明するための図である。図６は、図５の回路の特性を示す図である。図５に示す回路は、ＥＳＤ保護回路２０のＰＭＯＳトランジスタ２４以外の部分、即ち、ＰＮＰ型トランジスタ２１、ＮＰＮ型トランジスタ２２、及び抵抗２３の回路部分に相当する。この回路のＰＮＰ型トランジスタ２１のエミッタ側に図５のように電圧ＶＩを印加した場合に、電圧ＶＩとＰＮＰ型トランジスタ２１のエミッタに流れる電流との関係を示したのが図６である。

図６に示す特性は、トリガがないサイリスタの動作特性である。まず電圧ＶＩが信号電圧−５Ｖ〜＋５Ｖの範囲では、図５に示す回路に電流は流れない。電圧ＶＩが上昇していき、約１５Ｖに到達すると、ＰＮＰ型トランジスタ２１のコレクタとベースとの間がブレークダウンし、ＰＮＰ型トランジスタ２１のエミッタからベース経由でコレクタへ電流が流れ始める。このブレークダウンの様子が、図６において、横軸の電圧が１５Ｖの点から突然電流が流れる特性として示されている。この電流が約０．８ｍＡとなると、ＮＰＮ型トランジスタ２２もＯＮとなり、ＰＮＰ型トランジスタ２１のエミッタからベースを介してＯＮ状態のＮＰＮ型トランジスタ２２を経由してＧＮＤに電流が流れる。これによりＰＮＰ型トランジスタ２１のベースにも電流が流れたので、ＰＮＰ型トランジスタ２１がＯＮ状態になり、ＯＮ状態のＰＮＰ型トランジスタ２１を経由してＧＮＤへ電流が流れる。このように、ＥＳＤ保護回路２０のＰＮＰ型トランジスタ２１、ＮＰＮ型トランジスタ２２、及び抵抗２３の回路部分は、＋１５Ｖを越える静電電圧が図４のパッド１０に印加された場合に、電流をパッド１０からグラウンドに流す経路を提供する。これにより静電エネルギーを解放することで、図４の容量素子１１の損傷を避けることができる。

図７は、ＰＭＯＳトランジスタ２４に電圧を印加した場合の動作を説明するための図である。図８は、図７の回路の特性を示す図である。図７に示す回路は、ＥＳＤ保護回路２０のＰＭＯＳトランジスタ２４の回路部分に相当する。このＰＭＯＳトランジスタ２４のソース側（ゲート及びバルクと接続されているチャネル端）に図７のように電圧ＶＩを印加した場合に、電圧ＶＩとＰＭＯＳトランジスタ２４のソースからドレインに流れる電流との関係を示したのが図８である。

電圧ＶＩが上昇していき、約１０Ｖに到達すると、ＰＭＯＳトランジスタ２４のドレインとＮウェルとの間でブレークダウンが起こる。この結果、Ｎウェルとドレインとのブレークダウン中にＮウェルを通過する電流は、ウェル抵抗により、ソース側に接続されているＮウェル内に電圧降下をもたらす。この電圧降下がベース（Ｎウェル）とエミッタ（ソース）との導電しきい値を超過すると、ＰＮＰ型の寄生トランジスタが導通し、ＰＭＯＳトランジスタ２４のソース（エミッタ）とドレイン（コレクタ）間に電流が流れる。このブレークダウン及び寄生トランジスタの導通の様子が、図８において、横軸の電圧が１０Ｖの点から突然電流が流れる特性として示されている。

なお図７に示すようなＰＭＯＳトランジスタ２４単体では、ソース側（ゲート及びバルクと接続されているチャネル端）の電圧ＶＩがグラウンド電圧ＧＮＤよりも低くなったときに、ＰＭＯＳトランジスタ２４が導通して電流が流れてしまう。そこで図４に示すＥＳＤ保護回路２０のＰＭＯＳトランジスタ２４は、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続されている。このようにＶＳＳから信号電圧へ向けて順方向となるダイオードにＰＭＯＳトランジスタ２４を直列に接続することで、信号電圧が−５Ｖ〜＋５Ｖの範囲で変化しても、ＰＭＯＳトランジスタ２４に電流は流れない。またこのダイオードとＰＭＯＳトランジスタ２４との直列接続により、ダイオードの閾値電圧（例えば約０．６Ｖ）と約１０Ｖとの和を越える負の静電電圧が図４のパッド１０に印加された場合に、電流をグラウンドライン１５からパッド１０に流す経路を提供する。これにより静電エネルギーを解放することで、図４の容量素子１１の損傷を避けることができる。なおこの際、電源ライン１４とグラウンドライン１５との間を接続するパワークランプ１８を介して、電源ライン１４からグラウンドライン１５に電流が流れ、その電流がＰＭＯＳトランジスタ２４を介してパッド１０に流れることになる。このパワークランプ１８は、サイズ（ゲート幅）の非常に大きなＮＭＯＳトランジスタ等で構成されてよい。

図５乃至図８を用いて上記に説明したように、図４に示すＥＳＤ保護回路２０は、パッド１０に出力する信号電圧が−５Ｖ〜＋５Ｖの範囲で変化しても、導通して電流が流れ込むことはなく、適切な信号出力動作を確保することができる。またパッド１０に正の静電電圧が印加された場合には、上述の図５及び図６を用いて説明したように、ＰＮＰＮ接合に電流が流れ、適切なＥＳＤ保護動作を提供する。またパッド１０に負の静電電圧が印加された場合には、上述の図７及び図８を用いて説明したように、ＰＭＯＳトランジスタに電流が流れ、適切なＥＳＤ保護動作を提供する。なお図４に示す回路例では、パッド１０に信号を出力する場合の構成を示したが、パッド１０を介して外部から信号を入力する場合であっても、同様のＥＳＤ保護回路２０により適切なＥＳＤ保護を提供することができる。

なおＰＮＰ型トランジスタ２１、ＮＰＮ型トランジスタ２２、及びＰＭＯＳトランジスタ２４は、放電経路の素子であり、ＥＳＤ電流を十分に流せるサイズにする必要がある。ここでＥＳＤ電流としては、一般的に３Ａ程度流せれば問題ない。また抵抗２３としては、ＰＮＰ型トランジスタ２１及びＮＰＮ型トランジスタ２２を含むサイリスタ構造のトリガとして、サイリスタのオン状態を促進するために、大きな抵抗値とすることが好ましい。以上を鑑みると、サイリスタのアノード及びカソードのＷ値は６０μｍから１００μｍ程度、ＰＭＯＳトランジスタ２４のトータルＷ値は５００μｍから１０００μｍ程度、更に抵抗２３の抵抗値は１ｋΩ程度が適当である。

図９は、ＥＳＤ保護回路２０を実装した半導体装置の平面構造の一例を示す図である。図１０は、ＥＳＤ保護回路２０を実装した半導体装置の断面構造の一例を示す図である。図９及び図１０において、図４と同一の構成要素は同一の番号で参照する。なお絶縁膜等は図９及び図１０において図示を省略してある。ＥＳＤ保護回路２０は、Ｐ型半導体基板５０の表面に形成されたＮウェル３０とＰウェル３１とに形成される。Ｎウェル３０の表面には、Ｐ＋のＰ型拡散領域３２，３４，３６及びＮ＋のＮ型拡散領域３５が形成される。またＰウェル３１の表面には、Ｎ＋のＮ型拡散領域３７及びＰ＋のＰ型拡散領域３８が形成される。

Ｎウェル３０のＰ型拡散領域３２及び３６は、コンタクト、ビア、及びメタル配線等からなる配線４０を介してパッド１０に接続される。このパッド１０には、通常動作において、例えば−５Ｖ〜＋５Ｖの範囲の信号電圧が印加される。Ｐ型拡散領域３２及び３４の間の領域の上部にはポリシリコンからなるゲート３３が形成され、ＰＭＯＳトランジスタ２４を構成する。ＰＭＯＳトランジスタ２４のゲート３３は、コンタクト、ビア、及びメタル配線等からなる配線４１を介してソースのＰ型拡散領域３４とＮ型拡散領域３５とに接続される。このＮ型拡散領域３５は、ＰＭＯＳトランジスタ２４のバルクに相当する。

Ｐウェル３１のＮ型拡散領域３７は、コンタクト、ビア、及びメタル配線等からなる配線４３を介してグラウンド電圧印加用のパッド４４に接続される。またＰ型拡散領域３８は、コンタクト、ビア、及びメタル配線等からなる配線４２を介してポリシリコンからなる抵抗素子３９の一端に接続される。抵抗素子３９の他端は配線４３に接続される。この例では、図４に示す抵抗２３として、Ｐウェル３１に存在するウェル抵抗だけでなく、別個に抵抗素子３９を設けている。

図１０には、ＥＳＤ保護回路２０を構成するＰＭＯＳトランジスタ２４、ＰＮＰ型トランジスタ２１、及びＮＰＮ型トランジスタ２２と各半導体領域との対応関係が点線で示されている。図９及び図１０において、ＳＣＲとして示す部分がＰＮＰ型トランジスタ２１及びＮＰＮ型トランジスタ２２を含むサイリスタ（Silicon Controlled Rectifier：シリコン制御整流器）の部分である。ＰＮＰ型トランジスタ２１のエミッタ、ベース、及びコレクタは、それぞれＰ型拡散領域３６、Ｎウェル３０、Ｐ型半導体基板５０（或いはＰウェル３１）に対応する。またＮＰＮ型トランジスタ２２エミッタ、ベース、及びコレクタは、それぞれＮ型拡散領域３７、Ｐウェル３１、及びＮウェル３０に対応する。またＰ型拡散領域３２及び３４がＰＭＯＳトランジスタ２４のドレイン及びソースとなる。サイリスタ構造のＰＮＰＮ接合の各部は、Ｐ型拡散領域３６、Ｎウェル３０、Ｐウェル３１、及びＮ型拡散領域３７となる。またＰＭＯＳトランジスタ２４に接続されるＰＮ接合は、Ｐウェル３１のＰとＮウェル３０のＮとの接合である。

図１１は、ＥＳＤ保護回路２０の変形例を示す図である。図１１において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１のＥＳＤ保護回路２０Ａは、ＰＭＯＳトランジスタ２４のソースにカソードが接続され、グラウンドライン１５にアノードが接続されるダイオード５１を更に含む。なおＥＳＤ保護回路２０Ａにおいては、抵抗２３として、ウェル抵抗及び抵抗素子の両方を図示してあるが、ＥＳＤ保護回路２０との本質的な違いはない。

図１１のようにダイオード５１をサイリスタ構造のＰＮＰＮ接合とは別個の素子として設けることにより、ＥＳＤ保護動作においてグラウンドライン１５からパッド１０に流れる電流量を大きくすることができる。これにより、素子損傷などの危惧無く、十分なＥＳＤ保護を提供することができる。

図１２は、ＥＳＤ保護回路２０の更なる変形例を示す図である。図１２において、図４及び図１１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２のＥＳＤ保護回路２０Ｂは、ＰＭＯＳトランジスタ２４と直列に接続されるＰＮ接合が、サイリスタ構造のＰＮＰＮ接合とは別個のダイオード５１である構成となっている。即ち、図１２に示す構成では、ＰＮＰ型トランジスタ２１及びＮＰＮ型トランジスタ２２を構成するＰＮＰＮ接合と、ＰＭＯＳトランジスタ２４とは直接には接続されていない。このような構成においても、図４のＥＳＤ保護回路２０や図１１のＥＳＤ保護回路２０Ａと同等の機能を提供することができる。また図１２のようにダイオード５１をサイリスタ構造のＰＮＰＮ接合とは別個の素子として設けることにより、ＥＳＤ保護動作においてグラウンドライン１５からパッド１０に流れる電流量を大きくすることができる。これにより、素子損傷などの危惧無く、十分なＥＳＤ保護を提供することができる。

図１３は、前述のＥＳＤ保護回路２０を適用した半導体チップの構成の一例である。図１３において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３の半導体チップ６０は、容量素子１１、電源ライン１４、グラウンドライン１５、パワークランプ１８、ＥＳＤ保護回路２０、及び信号回路６１を含む。信号回路６１は容量素子１１を介してパッド１０に信号を出力又はパッド１０から信号を入力する。信号回路６１は、電源ライン１４からの電源電圧ＶＤＥとグラウンドライン１５からのグラウンド電圧ＶＳＳにより駆動する。電源電圧ＶＤＥは、限定的でない一例として例えば３．３Ｖであり、グラウンド電圧ＶＳＳは、限定を意図しない一例として例えば０Ｖである。またパッド１０に現れる信号電圧は、例えば−５Ｖ〜＋５Ｖの範囲で変動する。電源ライン１４は電源端子４５に接続され、外部から電源電圧ＶＤＥを受け取る。グラウンドライン１５はグラウンド端子４４に接続され、外部からグラウンド電圧ＶＳＳを受け取る。

ＥＳＤ保護回路２０は、前述の説明のように、パッド１０に対して適切なＥＳＤ保護を提供すると共に、信号電圧に対しては電流を流すことない構成となっている。またパワークランプ１８が設けられていることにより、負の静電電圧がパッド１０に印加された場合に、電源ライン１４から、パワークランプ１８、グラウンドライン１５、及びＥＳＤ保護回路２０を介してパッド１０に電流が流れる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本願発明は、以下の内容を含むものである。
（付記１）
端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、
前記グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記端子にドレインが接続されるＰＭＯＳトランジスタと
を含むＥＳＤ保護回路。
（付記２）
前記ＰＮ接合は、前記ＰＮＰＮ接合の一部であることを特徴とする付記１記載のＥＳＤ保護回路。
（付記３）
前記ＰＭＯＳトランジスタのバルクは前記ソースに接続されることを特徴とする付記１又は２記載のＥＳＤ保護回路。
（付記４）
前記ＰＮＰＮ接合からなるサイリスタ構造のＰゲートと前記グラウンドとの間を接続する抵抗素子を更に含むことを特徴とする付記１乃至３何れか一項記載のＥＳＤ保護回路。
（付記５）
前記ＰＭＯＳトランジスタのソースにカソードが接続され、前記グラウンドにアノードが接続されるダイオードを更に含むことを特徴とする付記１乃至４何れか一項記載のＥＳＤ保護回路。
（付記６）
前記ＰＮ接合は、前記ＰＮＰＮ接合とは別個のダイオードであることを特徴とする付記１記載のＥＳＤ保護回路。
（付記７）
端子と、
前記端子に一端が接続される容量素子と、
前記容量素子の他端に接続され第１の電位と第２の電位との電源電圧により動作する信号回路と、
前記第１の電位と前記第２の電位との間に接続されるパワークランプと、
前記端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、
前記グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記端子にドレインが接続されるＰＭＯＳトランジスタと
を含む半導体装置。
（付記８）
前記ＰＮ接合は、前記ＰＮＰＮ接合の一部であることを特徴とする付記７記載の半導体装置。
（付記９）
前記ＰＭＯＳトランジスタのバルクは前記ソースに接続されることを特徴とする付記７又は８記載の半導体装置。
（付記１０）
前記ＰＮＰＮ接合からなるサイリスタ構造のＰゲートと前記グラウンドとの間を接続する抵抗素子を更に含むことを特徴とする付記７乃至９何れか一項記載の半導体装置。
（付記１１）
前記ＰＭＯＳトランジスタのソースにカソードが接続され、前記グラウンドにアノードが接続されるダイオードを更に含むことを特徴とする付記７乃至１０何れか一項記載の半導体装置。
（付記１２）
前記ＰＮ接合は、前記ＰＮＰＮ接合とは別個のダイオードであることを特徴とする付記７記載の半導体装置。

１０パッド１０
１１容量素子
１２インダクタ素子
１３ＮＭＯＳトランジスタ
１４電源ライン
１５グラウンドライン
１８パワークランプ
２０ＥＳＤ保護回路２０
２１ＰＮＰ型トランジスタ
２２ＮＰＮ型トランジスタ
２３抵抗
２４ＰＭＯＳトランジスタ

Claims

端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、
前記グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記端子にドレインが接続されるＰＭＯＳトランジスタと
を含むＥＳＤ保護回路。
前記ＰＮ接合は、前記ＰＮＰＮ接合の一部であることを特徴とする請求項１記載のＥＳＤ保護回路。
前記ＰＭＯＳトランジスタのバルクは前記ソースに接続されることを特徴とする請求項１又は２記載のＥＳＤ保護回路。
前記ＰＮＰＮ接合からなるサイリスタ構造のＰゲートと前記グラウンドとの間を接続する抵抗素子を更に含むことを特徴とする請求項１乃至３何れか一項記載のＥＳＤ保護回路。
前記ＰＭＯＳトランジスタのソースにカソードが接続され、前記グラウンドにアノードが接続されるダイオードを更に含むことを特徴とする請求項１乃至４何れか一項記載のＥＳＤ保護回路。
前記ＰＮ接合は、前記ＰＮＰＮ接合とは別個のダイオードであることを特徴とする請求項１記載のＥＳＤ保護回路。
端子と、
前記端子に一端が接続される容量素子と、
前記容量素子の他端に接続され第１の電位と第２の電位との電源電圧により動作する信号回路と、
前記第１の電位と前記第２の電位との間に接続されるパワークランプと、
前記端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、
前記グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記端子にドレインが接続されるＰＭＯＳトランジスタと
を含む半導体装置。
前記ＰＮ接合は、前記ＰＮＰＮ接合の一部であることを特徴とする請求項７記載の半導体装置。
前記ＰＭＯＳトランジスタのバルクは前記ソースに接続されることを特徴とする請求項７又は８記載の半導体装置。
前記ＰＮＰＮ接合からなるサイリスタ構造のＰゲートと前記グラウンドとの間を接続する抵抗素子を更に含むことを特徴とする請求項７乃至９何れか一項記載の半導体装置。