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TW201419425A - 半導體裝置的製造方法以及半導體裝置 - Google Patents

半導體裝置的製造方法以及半導體裝置 Download PDF

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TW201419425A
TW201419425A TW102140601A TW102140601A TW201419425A TW 201419425 A TW201419425 A TW 201419425A TW 102140601 A TW102140601 A TW 102140601A TW 102140601 A TW102140601 A TW 102140601A TW 201419425 A TW201419425 A TW 201419425A
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TW
Taiwan
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insulating film
layer
fin
gate
semiconductor device
Prior art date
Application number
TW102140601A
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English (en)
Inventor
Fujio Masuoka
Hiroki Nakamura
Original Assignee
Unisantis Elect Singapore Pte
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Unisantis Elect Singapore Pte filed Critical Unisantis Elect Singapore Pte
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

半導體裝置的製造方法包括：第1步驟，於矽基板上，使用第1抗蝕劑形成鰭狀矽層，且於鰭狀矽層的周圍形成第1絕緣膜；以及第2步驟，於鰭狀矽層的周圍形成第2絕緣膜，並對第2絕緣膜進行蝕刻，藉此使第2絕緣膜殘存於鰭狀矽層的側壁，於第2絕緣膜上、鰭狀矽層上及第1絕緣膜上堆積第3絕緣膜及多晶矽，並且對多晶矽的表面進行平坦化之後，對多晶矽進行回蝕，使第3絕緣膜露出，形成第2抗蝕劑，對第2絕緣膜及第3絕緣膜進行蝕刻之後，對鰭狀矽層與多晶矽進行蝕刻，去除第2絕緣膜，而形成柱狀矽層與包含多晶矽的虛擬閘極。

Description

半導體裝置的製造方法以及半導體裝置
本發明是有關於一種半導體裝置的製造方法以及半導體裝置。
半導體積體電路、尤其是使用了金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體(transistor)的積體電路正趨向高積體化。伴隨著此種高積體化，積體電路中所用的MOS電晶體已微細化至奈米(nano)領域。
當發展此種MOS電晶體的微細化時，漏電流(leak current)的抑制變得困難，有時會因確保必要電流量的要求而難以使電路的佔有面積減少。
對此，提出有環繞閘極電晶體(以下稱作“SGT(Surrounding Gate Transistor)”)，其具備下述結構，即：相對於基板而沿垂直方向配置源極(source)、閘極(gate)、汲極(drain)，且閘極電極圍繞柱狀半導體層(矽(silicon)柱)的結構(例如參照專利文獻1、專利文獻2、專利文獻3)。
先前，SGT是藉由如下方式而製造，即：藉由使用用於 繪製矽柱的第1遮罩(mask)，從而形成呈柱狀地形成有氮化膜硬遮罩(hard mask)的矽柱，然後，藉由使用用於繪製平面狀的矽層的第2遮罩，從而於矽柱的底部形成平面狀的矽層，進而，藉由使用用於繪製閘極配線的第3遮罩，從而形成閘極配線(例如參照專利文獻4)。
即，矽柱、平面狀矽層、閘極配線是藉由使用3個遮罩而形成。
而且，上述SGT的製造方法中，由於接觸(contact)的深度不同，因此須分別形成矽柱上部的接觸孔與矽柱下部的平面狀矽層上的接觸孔(contact hole)(例如參照專利文獻5)。由於要如此般分別形成接觸孔，因此製造所需的步驟數將增加。
而且，為了降低閘極配線與基板間的寄生電容，於MOS電晶體中使用第1絕緣膜。例如，於鰭式場效電晶體(Fin Field-Effect Transistor，FINFET)(例如參照非專利文獻1)中，於1個鰭(fin)狀半導體層的周圍形成第1絕緣膜，並對該第1絕緣膜進行回蝕(etch back)，使鰭狀半導體層露出，藉此降低閘極配線與基板間的寄生電容。因此，於SGT中，為了降低閘極配線與基板之間的寄生電容，亦必須使用第1絕緣膜。於SGT中，除了鰭狀半導體層以外，還存在柱狀半導體層，因此需要用於形成該柱狀半導體層的方法。
現有技術文獻 專利文獻
專利文獻1：日本專利特開平2-71556號公報
專利文獻2：日本專利特開平2-188966號公報
專利文獻3：日本專利特開平3-145761號公報
專利文獻4：日本專利特開2009-182317號公報
專利文獻5：日本專利特開2012-004244號公報
非專利文獻
非專利文獻1：具有先進高介電常數/金屬閘極設計的高效能22/20奈米鰭式場效電晶體CMOS元件(High performance 22/20 nm FinFET CMOS devices with advanced high-K/metal gate scheme)，國際電子元件會議(IEDM)2010 CC.Wu等著，27.1.1-27.1.4.
因此，本發明的目的在於，提供一種能夠減少製造SGT所需的步驟數的SGT的製造方法、及藉由該SGT的製造方法而獲得的SGT的結構。
本發明的第1觀點的半導體裝置的製造方法的特徵在於包括：第1步驟，於矽基板上，使用第1遮罩形成鰭狀矽層，且於上述鰭狀矽層的周圍形成第1絕緣膜；以及第2步驟，於上述鰭狀矽層的周圍形成第2絕緣膜，藉由對上述第2絕緣膜進行蝕刻，從而使上述第2絕緣膜殘存於上述鰭狀矽層的側壁， 於上述第2絕緣膜上、上述鰭狀矽層上及上述第1絕緣膜上，堆積第3絕緣膜， 於上述第3絕緣膜上堆積多晶矽，並且對上述多晶矽的表面進行平坦化之後，對上述多晶矽進行回蝕，藉此使上述鰭狀矽層的上部的上述第3絕緣膜露出， 以沿相對於上述鰭狀矽層所延伸的第1方向而正交的第2方向延伸的方式，形成用於形成閘極配線與柱狀矽層的第2抗蝕劑， 將上述第2抗蝕劑作為第2遮罩，對上述第3絕緣膜與上述第2絕緣膜進行蝕刻之後，對上述鰭狀矽層與上述多晶矽進行蝕刻，進而去除上述第2絕緣膜，藉此形成上述柱狀矽層與包含上述多晶矽的虛擬閘極。
較佳的是，於上述第3絕緣膜上堆積上述多晶矽，並且對上述多晶矽的表面進行平坦化之後，對上述多晶矽進行回蝕，藉此，使上述鰭狀矽層的上部的上述第3絕緣膜露出之後，於上述露出的第3絕緣膜上堆積第4絕緣膜。
較佳的是上述半導體裝置的製造方法更包括：第3步驟，於上述第2步驟之後，形成閘極絕緣膜，於上述閘極絕緣膜的周圍形成閘極導電膜，並對上述閘極導電膜進行蝕刻，藉此使上述閘極導電膜殘存於上述虛擬閘極以及上述柱狀矽層的側壁，從而形成閘極電極以及閘極配線。
較佳的是上述半導體裝置的製造方法更包括：第4步驟，於上述第3步驟之後，堆積第1氮化膜，對上述第1氮化膜 進行蝕刻，藉此使上述第1氮化膜殘存於上述閘極電極以及閘極配線的側壁，並且使閘極導電膜的上部露出，藉由蝕刻來去除露出的閘極導電膜的上部。
較佳的是上述半導體裝置的製造方法更包括：第5步驟，於上述第4步驟之後，堆積層間絕緣膜並且對上述層間絕緣膜的表面進行平坦化，進行上述層間絕緣膜的回蝕，藉此使上述柱狀矽層的上部露出後，形成用於形成第1接觸的第3抗蝕劑，藉由對上述層間絕緣膜進行蝕刻而形成接觸孔，於上述接觸孔中堆積金屬材料，藉此，於上述鰭狀矽層上形成第1接觸之後，形成用於形成金屬配線的第4抗蝕劑，藉由蝕刻而形成上述金屬配線。
本發明的第2觀點的半導體裝置的特徵在於包括：鰭狀半導體層，形成於半導體基板上；第1絕緣膜，形成於上述鰭狀半導體層的周圍；柱狀半導體層，形成於上述鰭狀半導體層上，且具有與上述鰭狀半導體層的寬度相等的寬度；閘極絕緣膜，形成於上述柱狀半導體層的周圍；閘極電極，形成於上述閘極絕緣膜的周圍；閘極配線，連接於上述閘極電極，沿與上述鰭狀半導體層所延伸的第1方向正交的第2方向延伸，且在包含多晶矽的虛擬閘極的側壁上呈側牆(side wall)狀地形成；第1擴散層，形成於上述柱狀半導體層的上部；以及 第2擴散層，遍及上述鰭狀半導體層的上部與上述柱狀半導體層的下部而形成。
根據本發明，可提供一種能夠減少製造SGT所需的步驟數的SGT的製造方法、及藉由該SGT的製造方法而獲得的SGT的結構。
101‧‧‧矽基板
102‧‧‧第1抗蝕劑
103‧‧‧鰭狀矽層
104‧‧‧第1絕緣膜
105‧‧‧第2絕緣膜
106‧‧‧第3絕緣膜
107‧‧‧多晶矽(虛擬閘極)
108‧‧‧第4絕緣膜
109‧‧‧第2抗蝕劑
110‧‧‧柱狀矽層
111‧‧‧閘極絕緣膜
112‧‧‧閘極導電膜
112a‧‧‧閘極電極
112b‧‧‧閘極配線
113‧‧‧第1氮化膜
114‧‧‧第1擴散層
115‧‧‧第2擴散層
116、117、118‧‧‧氧化膜
119‧‧‧第2矽化物
120‧‧‧第1矽化物
121‧‧‧矽化物
122‧‧‧氮化膜
123‧‧‧層間絕緣膜
124‧‧‧第3抗蝕劑
125、126‧‧‧接觸孔
127‧‧‧氮化膜
128‧‧‧金屬材料
129、130‧‧‧第1接觸
131、132、133‧‧‧第4抗蝕劑
134、135、136‧‧‧金屬配線
x-x'、y-y'‧‧‧線
圖1(a)是本發明的實施方式的半導體裝置的平面圖，圖1(b)是圖1(a)的x-x'線上的剖面圖，圖1(c)是圖1(a)的y-y'線上的剖面圖。
圖2(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖2(b)是圖2(a)的x-x'線上的剖面圖，圖2(c)是圖2(a)的y-y'線上的剖面圖。
圖3(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖3(b)是圖3(a)的x-x'線上的剖面圖，圖3(c)是圖3(a)的y-y'線上的剖面圖。
圖4(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖4(b)是圖4(a)的x-x'線上的剖面圖，圖4(c)是圖4(a)的y-y'線上的剖面圖。
圖5(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖5(b)是圖5(a)的x-x'線上的剖面圖，圖5(c)是圖 5(a)的y-y'線上的剖面圖。
圖6(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖6(b)是圖6(a)的x-x'線上的剖面圖，圖6(c)是圖6(a)的y-y'線上的剖面圖。
圖7(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖7(b)是圖7(a)的x-x'線上的剖面圖，圖7(c)是圖7(a)的y-y'線上的剖面圖。
圖8(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖8(b)是圖8(a)的x-x'線上的剖面圖，圖8(c)是圖8(a)的y-y'線上的剖面圖。
圖9(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖9(b)是圖9(a)的x-x'線上的剖面圖，圖9(c)是圖9(a)的y-y'線上的剖面圖。
圖10(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖10(b)是圖10(a)的x-x'線上的剖面圖，圖10(c)是圖10(a)的y-y'線上的剖面圖。
圖11(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖11(b)是圖11(a)的x-x'線上的剖面圖，圖11(c)是圖11(a)的y-y'線上的剖面圖。
圖12(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖12(b)是圖12(a)的x-x'線上的剖面圖，圖12(c)是圖12(a)的y-y'線上的剖面圖。
圖13(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖13(b)是圖13(a)的x-x'線上的剖面圖，圖13(c)是圖13(a)的y-y'線上的剖面圖。
圖14(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖14(b)是圖14(a)的x-x'線上的剖面圖，圖14(c)是圖14(a)的y-y'線上的剖面圖。
圖15(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖15(b)是圖15(a)的x-x'線上的剖面圖，圖15(c)是圖15(a)的y-y'線上的剖面圖。
圖16(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖16(b)是圖16(a)的x-x'線上的剖面圖，圖16(c)是圖16(a)的y-y'線上的剖面圖。
圖17(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖17(b)是圖17(a)的x-x'線上的剖面圖，圖17(c)是圖17(a)的y-y'線上的剖面圖。
圖18(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖18(b)是圖18(a)的x-x'線上的剖面圖，圖18(c)是圖18(a)的y-y'線上的剖面圖。
圖19(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖19(b)是圖19(a)的x-x'線上的剖面圖，圖19(c)是圖19(a)的y-y'線上的剖面圖。
圖20(a)是本發明的實施方式的半導體裝置的製造方法的平 面圖，圖20(b)是圖20(a)的x-x'線上的剖面圖，圖20(c)是圖20(a)的y-y'線上的剖面圖。
圖21(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖21(b)是圖21(a)的x-x'線上的剖面圖，圖21(c)是圖21(a)的y-y'線上的剖面圖。
圖22(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖22(b)是圖22(a)的x-x'線上的剖面圖，圖22(c)是圖22(a)的y-y'線上的剖面圖。
圖23(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖23(b)是圖23(a)的x-x'線上的剖面圖，圖23(c)是圖23(a)的y-y'線上的剖面圖。
圖24(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖24(b)是圖24(a)的x-x'線上的剖面圖，圖24(c)是圖24(a)的y-y'線上的剖面圖。
圖25(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖25(b)是圖25(a)的x-x'線上的剖面圖，圖25(c)是圖25(a)的y-y'線上的剖面圖。
圖26(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖26(b)是圖26(a)的x-x'線上的剖面圖，圖26(c)是圖26(a)的y-y'線上的剖面圖。
圖27(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖27(b)是圖27(a)的x-x'線上的剖面圖，圖27(c) 是圖27(a)的y-y'線上的剖面圖。
圖28(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖28(b)是圖28(a)的x-x'線上的剖面圖，圖28(c)是圖28(a)的y-y'線上的剖面圖。
圖29(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖29(b)是圖29(a)的x-x'線上的剖面圖，圖29(c)是圖29(a)的y-y'線上的剖面圖。
圖30(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖30(b)是圖30(a)的x-x'線上的剖面圖，圖30(c)是圖30(a)的y-y'線上的剖面圖。
圖31(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖31(b)是圖31(a)的x-x'線上的剖面圖，圖31(c)是圖31(a)的y-y'線上的剖面圖。
圖32(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖32(b)是圖32(a)的x-x'線上的剖面圖，圖32(c)是圖32(a)的y-y'線上的剖面圖。
圖33(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖33(b)是圖33(a)的x-x'線上的剖面圖，圖33(c)是圖33(a)的y-y'線上的剖面圖。
圖34(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖34(b)是圖34(a)的x-x'線上的剖面圖，圖34(c)是圖34(a)的y-y'線上的剖面圖。
圖35(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖35(b)是圖35(a)的x-x'線上的剖面圖，圖35(c)是圖35(a)的y-y'線上的剖面圖。
圖36(a)是本發明的實施方式的半導體裝置的製造方法的平面圖，圖36(b)是圖36(a)的x-x'線上的剖面圖，圖36(c)是圖36(a)的y-y'線上的剖面圖。
以下，參照圖2(a)、圖2(b)、圖2(c)至圖36(a)、圖36(b)、圖36(c)來說明本發明的實施方式的半導體裝置(SGT)的製造方法、以及藉由該製造方法獲得的半導體裝置(SGT)的結構。
首先，示出第1步驟，即：於矽基板101上，使用第1遮罩形成鰭狀矽層103，且於該鰭狀矽層103的周圍形成第1絕緣膜104。
即，如圖2(a)、圖2(b)、圖2(c)所示，於矽基板101上，形成用於形成鰭狀矽層103的第1抗蝕劑102。
繼而，如圖3(a)、圖3(b)、圖3(c)所示，使用第1抗蝕劑102作為第1遮罩，對矽基板101進行蝕刻，藉此形成鰭狀矽層103。此處，鰭狀矽層是將抗蝕劑作為第1遮罩而形成，但對於該第1遮罩，亦可使用氧化膜或氮化膜等的硬遮罩。
繼而，如圖4(a)、圖4(b)、圖4(c)所示，去除第1抗蝕劑102。
繼而，如圖5(a)、圖5(b)、圖5(c)所示，於鰭狀矽層103的周圍堆積第1絕緣膜104。作為該第1絕緣膜104，亦可使用藉由高密度電漿(plasma)而形成的氧化膜或藉由低壓化學氣相沈積(Chemical Vapor Deposition，CVD)而形成的氧化膜。
繼而，如圖6(a)、圖6(b)、圖6(c)所示，對第1絕緣膜104進行回蝕，使鰭狀矽層103的上部露出。至此為止的步驟與非專利文獻1中所揭示的鰭狀矽層的製造方法相同。
藉由以上內容，示出了本實施方式的第1步驟，即：使用第1抗蝕劑102作為第1遮罩，於矽基板101上形成鰭狀矽層103，且於該鰭狀矽層103的周圍形成第1絕緣膜104。
以下，示出本實施方式的第2步驟，即：於鰭狀矽層103的周圍形成第2絕緣膜105，並對第2絕緣膜105進行蝕刻，藉此使該第2絕緣膜105殘存於鰭狀矽層103的側壁。隨後，於第2絕緣膜105上、鰭狀矽層103上及第1絕緣膜104上，堆積第3絕緣膜106。隨後，於第3絕緣膜106上堆積多晶矽107，並且藉由化學機械研磨(Chemical Mechanical Polishing，CMP)法等，對該多晶矽107的表面進行平坦化，進而，對多晶矽107進行回蝕，藉此，使鰭狀矽層103的上部的第3絕緣膜106露出。隨後，以沿相對於鰭狀矽層103所延伸的第1方向(左右方向)而正交的第2方向(前後方向)延伸的方式，形成用於形成閘極配線112b及柱狀矽層110的第2抗蝕劑109。隨後，將該第2抗蝕劑109作為第2遮罩，對第3絕緣膜106與第2絕緣膜105進行蝕刻之後， 對鰭狀矽層103與多晶矽107進行蝕刻，進而，去除第2絕緣膜105，藉此形成柱狀矽層110及包含多晶矽107的虛擬閘極。
即，如圖7(a)、圖7(b)、圖7(c)所示，於鰭狀矽層103的周圍形成第2絕緣膜105。該第2絕緣膜105較佳為藉由濕式蝕刻(wet etching)速度快的常壓CVD(Chemical Vapor Deposition)而形成的氧化膜。而且，作為取代，第2絕緣膜105亦可為藉由低壓CVD(Chemical Vapor Deposition)而形成的氧化膜。
繼而，如圖8(a)、圖8(b)、圖8(c)所示，藉由對第2絕緣膜105進行蝕刻，從而使該第2絕緣膜105殘存於鰭狀矽層103的側壁。
繼而，如圖9(a)、圖9(b)、圖9(c)所示，於第2絕緣膜105上、鰭狀矽層103上及第1絕緣膜104上，堆積厚度薄的第3絕緣膜106。此處，就第3絕緣膜106而言，較佳的是使用藉由低壓CVD(Chemical Vapor Deposition)而形成的氧化膜。而且，較佳的是，第3絕緣膜106的厚度是設為在去除第2絕緣膜105時，與第2絕緣膜105同時被去除的程度的厚度。
繼而，如圖10(a)、圖10(b)、圖10(c)所示，於第3絕緣膜106上堆積多晶矽107，並且藉由CMP(Chemical Mechanical Polishing)法等來對該多晶矽107的表面進行平坦化。
繼而，如圖11(a)、圖11(b)、圖11(c)所示，對多晶矽107進行回蝕，藉此，使鰭狀矽層103的上部的第3絕緣膜 106露出。
繼而，如圖12(a)、圖12(b)、圖12(c)所示，於露出的第3絕緣膜106上，堆積第4絕緣膜108。該第4絕緣膜108較佳為與第2絕緣膜105同樣地為藉由濕式蝕刻速度大的常壓CVD(Chemical Vapor Deposition)形成的氧化膜。而且，隨後，亦可進而堆積氮化膜。
繼而，如圖13(a)、圖13(b)、圖13(c)所示，以沿相對於鰭狀矽層103所延伸的第1方向(左右方向)而正交的第2方向(前後方向)延伸的方式，形成用於形成閘極配線112b及柱狀矽層110的第2抗蝕劑109。
繼而，如圖14(a)、圖14(b)、圖14(c)所示，藉由使用第2抗蝕劑109作為第2遮罩，對第4絕緣膜108、第3絕緣膜106及第2絕緣膜105進行蝕刻。
繼而，如圖15(a)、圖15(b)、圖15(c)所示，對鰭狀矽層103與多晶矽107進行蝕刻，藉此，由鰭狀矽層103、多晶矽107分別形成柱狀矽層110、包含多晶矽107的虛擬閘極。
繼而，如圖16(a)、圖16(b)、圖16(c)所示，去除第2抗蝕劑109。
繼而，如圖17(a)、圖17(b)、圖17(c)所示，去除第2絕緣膜105。此處，第4絕緣膜108是由與第2絕緣膜105相同的材質(此處為藉由常壓CVD而形成的氧化膜)而形成，因此在去除第2絕緣膜105時，第4絕緣膜108也會被去除。而且， 此時，厚度薄的第3絕緣膜106亦被去除。第2絕緣膜105、第4絕緣膜108及第3絕緣膜106較佳為藉由濕式蝕刻而去除。
藉由以上內容，示出了本實施方式的第2步驟，即：於鰭狀矽層103的周圍形成第2絕緣膜105，並對第2絕緣膜105進行蝕刻，藉此使該第2絕緣膜105殘存於鰭狀矽層103的側壁。隨後，於第2絕緣膜105上、鰭狀矽層103上及第1絕緣膜104上，堆積第3絕緣膜106。隨後，於第3絕緣膜106上堆積多晶矽107，並且藉由CMP(Chemical Mechanical Polishing)法等，對該多晶矽107的表面進行平坦化。隨後，對多晶矽107進行回蝕，藉此，使鰭狀矽層103上部的第3絕緣膜106露出。隨後，以沿相對於鰭狀矽層103所延伸的第1方向而正交的第2方向延伸的方式，形成用於形成閘極配線112b及柱狀矽層110的第2抗蝕劑109。隨後，使用該第2抗蝕劑109作為第2遮罩，對第3絕緣膜106與第2絕緣膜105進行蝕刻。隨後，對鰭狀矽層103與多晶矽107進行蝕刻。進而，去除第2絕緣膜105，藉此形成柱狀矽層110及包含多晶矽107的虛擬閘極。
以下，示出本實施方式的第3步驟，即：於第2步驟之後，形成閘極絕緣膜111，於該閘極絕緣膜111的周圍形成閘極導電膜112，並對閘極導電膜112進行蝕刻，藉此，使閘極導電膜112殘存於包含多晶矽107的虛擬閘極以及柱狀矽層110的側壁，藉此，形成閘極電極112a以及閘極配線112b。
即，如圖18(a)、圖18(b)、圖18(c)所示，於積層 體上，形成閘極絕緣膜111，進而，於閘極絕緣膜111的周圍，形成閘極導電膜112。此處，對於閘極導電膜112，較佳為使用被用於半導體的製造步驟中且對電晶體的臨限值電壓進行設定的金屬材料，例如氮化鈦、鈦、氮化鉭、鉭等。其中，對於閘極導電膜112，尤佳為使用在濕式蝕刻時蝕刻速度大於矽的材質。
而且，對於閘極絕緣膜111，較佳為使用氧化膜、氮氧化膜、高介電質膜等被用於半導體的製造步驟中的材料。
繼而，如圖19(a)、圖19(b)、圖19(c)所示，藉由對閘極導電膜112的規定區域進行蝕刻，從而使閘極導電膜112的一部分殘存於包含多晶矽107的虛擬閘極以及柱狀矽層110的側壁。藉此，於柱狀矽層110的側壁上形成閘極電極112a，於包含多晶矽107的虛擬閘極的側壁上，呈側牆狀地形成閘極配線112b。
根據本實施方式，如上所述，藉由使用2個遮罩，可形成鰭狀矽層103、柱狀矽層110及閘極配線112b。藉此，可削減半導體裝置(SGT)的製造所需的步驟數。而且，根據本實施方式，柱狀矽層110的形成位置與閘極配線112b的形成位置被調整成排列於一條直線上，因此柱狀矽層110與閘極配線112b的位置偏移得以消除。
藉由以上內容，示出了本實施方式的第3步驟，即：形成閘極絕緣膜111，於該閘極絕緣膜111的周圍形成閘極導電膜112，並對該閘極導電膜112進行蝕刻，藉此，於柱狀矽層110的 側壁上形成閘極電極112a，於包含多晶矽107的虛擬閘極的側壁上，呈側牆狀地形成閘極配線112b。
以下，示出本實施方式的第4步驟，即：於第3步驟之後，堆積第1氮化膜113，對該第1氮化膜113進行蝕刻，藉此，使該第1氮化膜113殘存於閘極電極112a以及閘極配線112b的側壁，並且使閘極導電膜112的上部露出，藉由蝕刻去除露出的閘極導電膜112的上部。
即，如圖20(a)、圖20(b)、圖20(c)所示，堆積第1氮化膜113。
繼而，如圖21(a)、圖21(b)、圖21(c)所示，對第1氮化膜113進行蝕刻，藉此，使該第1氮化膜113殘存於閘極電極112a以及閘極配線112b的側壁，並且使閘極導電膜112的上部露出。
繼而，如圖22(a)、圖22(b)、圖22(c)所示，藉由蝕刻去除露出的閘極導電膜112的上部。
藉由以上內容，示出了本實施方式的第4步驟，即：堆積第1氮化膜113，對第1氮化膜113進行蝕刻，藉此，使該第1氮化膜113殘存於閘極電極112a以及閘極配線112b的側壁，並且使閘極導電膜112的上部露出，藉由蝕刻去除露出的閘極導電膜112的上部。
接續圖22(a)、圖22(b)、圖22(c)所示的步驟，如圖23(a)、圖23(b)、圖23(c)所示，向柱狀矽層110的規定 位置注入砷(As)，藉此形成第1擴散層114與第2擴散層115。此處是形成nMOS，而於形成pMOS時，注入硼或氟化硼。
繼而，如圖24(a)、圖24(b)、圖24(c)所示，於積層體上堆積氧化膜116之後，進行熱處理。此處，亦可取代氧化膜而使用氮化膜。
繼而，如圖25(a)、圖25(b)、圖25(c)所示，藉由蝕刻去除氧化膜116，但殘留該氧化膜116的一部分。此處，較佳為使用濕式蝕刻。藉此，使氧化膜117、118殘存於第1氮化膜113與柱狀矽層110之間、以及第1氮化膜113與包含多晶矽107的虛擬閘極之間。再者，亦可取代濕式蝕刻而使用乾式蝕刻(dry etching)。
繼而，如圖26(a)、圖26(b)、圖26(c)所示，於積層體的規定位置堆積金屬材料，並且在進行熱處理之後，去除未反應的金屬材料。藉此，於第1擴散層114上、第2擴散層115上，分別形成第1矽化物(silicide)120、第2矽化物119。而且，此時，於包含多晶矽107的虛擬閘極的上部形成矽化物121。
以下，示出本實施方式的第5步驟，即：於第4步驟之後，堆積層間絕緣膜123，並且，藉由CMP(Chemical Mechanical Polishing)法等，對該層間絕緣膜123的表面進行平坦化，進而，進行層間絕緣膜123的回蝕，藉此，使柱狀矽層110的上部露出之後，形成用於形成第1接觸129、130的第3抗蝕劑124，並對層間絕緣膜123進行蝕刻。藉此，形成接觸孔125、126。隨後， 於接觸孔125、126中堆積金屬材料128，藉此，於鰭狀矽層103上形成第1接觸129。隨後，形成用於形成金屬配線134、135、136的第4抗蝕劑131、132、133，藉由蝕刻而形成金屬配線134、135、136。
即，如圖27(a)、圖27(b)、圖27(c)所示，於積層體的規定區域形成氮化膜122，以覆蓋氮化膜122的方式形成層間絕緣膜123。
繼而，如圖28(a)、圖28(b)、圖28(c)所示，進行層間絕緣膜123的回蝕，使柱狀矽層110上的氮化膜122露出。
繼而，如圖29(a)、圖29(b)、圖29(c)所示，於積層體的規定位置，形成用於形成接觸孔125、126的第3抗蝕劑124。
繼而，如圖30(a)、圖30(b)、圖30(c)所示，藉由對自第3抗蝕劑124露出的層間絕緣膜123進行蝕刻，從而形成接觸孔125、126。
繼而，如圖31(a)、圖31(b)、圖31(c)所示，剝離去除第3抗蝕劑124。
繼而，如圖32(a)、圖32(b)、圖32(c)所示，藉由對氮化膜122進行蝕刻，從而去除接觸孔125的底部的氮化膜122與柱狀矽層110上的氮化膜122。再者，此時，有時會在柱狀矽層110的側壁殘存氮化膜127(參照圖32(a)、圖32(b)、圖32(c))。
繼而，如圖33(a)、圖33(b)、圖33(c)所示，以填埋接觸孔125、126的方式，堆積金屬材料128，藉此，於接觸孔 125、126上分別形成第1接觸129、130，並且，以與第1接觸129、130、柱狀矽層110的上部的第1矽化物120連接的方式，形成金屬材料128。
繼而，如圖34(a)、圖34(b)、圖34(c)所示，於積層體上的規定位置，形成用於形成金屬配線134、135、136的第4抗蝕劑131、132、133。
繼而，如圖35(a)、圖35(b)、圖35(c)所示，對自第4抗蝕劑131、132、133露出的金屬材料128進行蝕刻，藉此形成金屬配線134、135、136。
繼而，如圖36(a)、圖36(b)、圖36(c)所示，剝離第4抗蝕劑131、132、133。
根據以上的步驟，包含金屬材料128的金屬配線134、135、136與柱狀矽層110的上部並不經由接觸而直接電性連接，因此不需要在柱狀矽層110的上部另行形成接觸的步驟。而且，形成第1接觸129、130的接觸孔125、126是形成在鰭狀矽層103更上方，因此可使接觸孔125、126的深度較淺。因此，容易形成接觸孔125、126，進而，也容易以金屬材料128來填埋接觸孔125、126。
藉由以上內容，示出了本實施方式的第5步驟，即：於積層體上，堆積層間絕緣膜123，並且，藉由CMP(Chemical Mechanical Polishing)法等，對該層間絕緣膜123的表面進行平坦化，並進行層間絕緣膜123的回蝕。藉此，使柱狀矽層110的 上部露出之後，形成用於形成第1接觸129、130的第3抗蝕劑124，並對層間絕緣膜123進行蝕刻。藉此，形成接觸孔125、126，於上述接觸孔125、126中堆積金屬材料128，藉此，於鰭狀矽層103上形成第1接觸129、130。隨後，形成用於形成金屬配線134、135、136的第4抗蝕劑131、132、133，藉由蝕刻而形成金屬配線134、135、136。
藉由以上內容，示出了半導體裝置(SGT)的製造方法，即：藉由使用2個遮罩，可形成鰭狀矽層103、柱狀矽層110及閘極配線112b。而且，根據該SGT的製造方法，可藉由總計4個遮罩而形成SGT的整體。
圖1(a)、圖1(b)、圖1(c)示出藉由上述半導體裝置的製造方法而獲得的本實施方式的半導體裝置的結構。
如圖1(a)、圖1(b)、圖1(c)所示，本實施方式的半導體裝置包括：鰭狀矽層103，形成於矽基板101上；第1絕緣膜104，形成於該鰭狀矽層103的周圍；以及柱狀矽層110，形成於鰭狀矽層103上。柱狀矽層110的寬度與鰭狀矽層103的寬度相等。本實施方式的半導體裝置更包括：閘極絕緣膜111，形成於柱狀矽層110的周圍；閘極電極112a，形成於該閘極絕緣膜111的周圍；以及閘極配線112b，連接於該閘極電極112a，沿與鰭狀矽層103所延伸的第1方向(左右方向)正交的第2方向(前後方向)延伸。閘極配線112b是在包含多晶矽107的虛擬閘極的側壁上呈側牆狀地形成。本實施方式的半導體裝置更包括：第1擴散層114，形成 於柱狀矽層110的上部；以及第2擴散層115，遍及鰭狀矽層103的上部與柱狀矽層110的下部而形成。
根據上述實施方式，閘極配線112b是在包含多晶矽107的虛擬閘極的側壁上呈側牆狀地形成，因此由包含多晶矽107的虛擬閘極的高度來決定閘極配線112b的電阻值。因此，與呈平面狀地形成薄的閘極配線時相比而言，能夠將閘極配線112b的電阻抑制得較低。
根據上述實施方式，半導體裝置的製造方法包括：於矽基板101上，使用第1抗蝕劑102作為第1遮罩而形成鰭狀矽層103，且於該鰭狀矽層103的周圍形成第1絕緣膜104；以及，於鰭狀矽層103的周圍形成第2絕緣膜105，並對該第2絕緣膜105進行蝕刻，藉此使該第2絕緣膜105殘存於鰭狀矽層的側壁。隨後，於第2絕緣膜105上、鰭狀矽層103上及第1絕緣膜104上堆積第3絕緣膜106，於第3絕緣膜106上堆積多晶矽107，並且，藉由CMP(Chemical Mechanical Polishing)法等，對該多晶矽107的表面進行平坦化。之後，對多晶矽107進行回蝕，藉此，使鰭狀矽層103的上部的第3絕緣膜106露出。隨後，以沿相對於鰭狀矽層103所延伸的第1方向而正交的第2方向延伸的方式，形成用於形成閘極配線112b及柱狀矽層110的第2抗蝕劑109，將該第2抗蝕劑109作為第2遮罩，對第3絕緣膜106與第2絕緣膜105進行蝕刻。隨後，對鰭狀矽層103與多晶矽107進行蝕刻。隨後，去除第2絕緣膜105，藉此形成柱狀矽層110與包含多晶矽 107的虛擬閘極。
根據上述實施方式，如上所述，藉由使用2個遮罩(第1遮罩及第2遮罩)，可形成鰭狀矽層103、柱狀矽層110及閘極配線112b。藉此，可削減半導體裝置的製造所需的步驟數。
而且，根據上述實施方式，柱狀矽層110的形成位置與閘極配線112b的形成位置被調整成排列於一條直線上，因此可消除柱狀矽層110與閘極配線112b的位置偏移。虛擬閘極是由多晶矽107所形成，因此在去除第2絕緣膜105時，可抑制虛擬閘極因蝕刻被去除。
而且，根據上述實施方式，閘極配線112b是在包含多晶矽107的虛擬閘極的側壁上呈側牆狀地形成，因此由包含多晶矽107的虛擬閘極的高度來決定閘極配線112b的電阻值。因此，與呈平面狀地形成薄的閘極配線112b時相比而言，可將閘極配線112b的電阻抑制得較低。
再者，作為本發明，只要不脫離其廣義的精神與範圍，則可採用各種實施方式以及變形。而且，上述實施方式是用於說明本發明的一實施例，並不限定本發明的範圍。
例如，於上述實施方式中，將p型(包括p+型)與n型(包括n+型)分別設為相反的導電型的半導體裝置的製造方法、以及藉由該方法獲得的半導體裝置當然亦包含於本發明的技術範圍內。
103‧‧‧鰭狀矽層
107‧‧‧多晶矽(虛擬閘極)
110‧‧‧柱狀矽層
111‧‧‧閘極絕緣膜
112‧‧‧閘極導電膜
112a‧‧‧閘極電極
112b‧‧‧閘極配線
129‧‧‧第1接觸
134‧‧‧金屬配線
x-x'、y-y'‧‧‧線

Claims (6)

  1. 一種半導體裝置的製造方法，其特徵在於包括：第1步驟，於矽基板上，使用第1遮罩形成鰭狀矽層，且於上述鰭狀矽層的周圍形成第1絕緣膜；以及第2步驟，於上述鰭狀矽層的周圍形成第2絕緣膜，藉由對上述第2絕緣膜進行蝕刻，從而使上述第2絕緣膜殘存於上述鰭狀矽層的側壁，於上述第2絕緣膜上、上述鰭狀矽層上及上述第1絕緣膜上，堆積第3絕緣膜，於上述第3絕緣膜上堆積多晶矽，並且對上述多晶矽的表面進行平坦化之後，對上述多晶矽進行回蝕，藉此使上述鰭狀矽層的上部的上述第3絕緣膜露出，以沿相對於上述鰭狀矽層所延伸的第1方向而正交的第2方向延伸的方式，形成用於形成閘極配線與柱狀矽層的第2抗蝕劑，將上述第2抗蝕劑作為第2遮罩，對上述第3絕緣膜與上述第2絕緣膜進行蝕刻之後，對上述鰭狀矽層與上述多晶矽進行蝕刻，進而去除上述第2絕緣膜，藉此形成上述柱狀矽層與包含上述多晶矽的虛擬閘極。
  2. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中於上述第3絕緣膜上堆積上述多晶矽，並且對上述多晶矽的表面進行平坦化之後，對上述多晶矽進行回蝕，藉此，使上述鰭 狀矽層的上部的上述第3絕緣膜露出之後，於上述露出的第3絕緣膜上堆積第4絕緣膜。
  3. 如申請專利範圍第1項所述的半導體裝置的製造方法，更包括：第3步驟，於上述第2步驟之後，形成閘極絕緣膜，於上述閘極絕緣膜的周圍形成閘極導電膜，並對上述閘極導電膜進行蝕刻，藉此使上述閘極導電膜殘存於上述虛擬閘極以及上述柱狀矽層的側壁，從而形成閘極電極以及閘極配線。
  4. 如申請專利範圍第3項所述的半導體裝置的製造方法，更包括：第4步驟，於上述第3步驟之後，堆積第1氮化膜，對上述第1氮化膜進行蝕刻，藉此使上述第1氮化膜殘存於上述閘極電極以及閘極配線的側壁，並且使閘極導電膜的上部露出，藉由蝕刻來去除上述露出的閘極導電膜的上部。
  5. 如申請專利範圍第4項所述的半導體裝置的製造方法，更包括：第5步驟，於上述第4步驟之後，堆積層間絕緣膜並且對上述層間絕緣膜的表面進行平坦化，進行上述層間絕緣膜的回蝕，藉此使上述柱狀矽層的上部露出後，形成用於形成第1接觸的第3抗蝕劑，藉由對上述層間絕緣膜進行蝕刻而形成接觸孔，於上述接觸孔中堆積金屬材料，藉此，於上述鰭狀矽層上形成第1接觸之後，形成用於形成金屬配線的第4抗蝕劑，藉由蝕刻而形成上 述金屬配線。
  6. 一種半導體裝置，其特徵在於包括：鰭狀半導體層，形成於半導體基板上；第1絕緣膜，形成於上述鰭狀半導體層的周圍；柱狀半導體層，形成於上述鰭狀半導體層上，且具有與上述鰭狀半導體層的寬度相等的寬度；閘極絕緣膜，形成於上述柱狀半導體層的周圍；閘極電極，形成於上述閘極絕緣膜的周圍；閘極配線，連接於上述閘極電極，沿與上述鰭狀半導體層所延伸的第1方向正交的第2方向延伸，且在包含多晶矽的虛擬閘極的側壁上呈側牆狀地形成；第1擴散層，形成於上述柱狀半導體層的上部；以及第2擴散層，遍及上述鰭狀半導體層的上部與上述柱狀半導體層的下部而形成。
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