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TW201417192A - 半導體晶圓的製造方法、半導體晶圓、半導體裝置的製造方法及半導體裝置 - Google Patents

半導體晶圓的製造方法、半導體晶圓、半導體裝置的製造方法及半導體裝置 Download PDF

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TW201417192A
TW201417192A TW102130420A TW102130420A TW201417192A TW 201417192 A TW201417192 A TW 201417192A TW 102130420 A TW102130420 A TW 102130420A TW 102130420 A TW102130420 A TW 102130420A TW 201417192 A TW201417192 A TW 201417192A
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layer
insulating layer
semiconductor
semiconductor crystal
crystal layer
Prior art date
Application number
TW102130420A
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竹中充
高木信一
韓在勳
高田朋幸
長田剛規
秦雅彥
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住友化學股份有限公司
國立大學法人東京大學
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Abstract

本發明提供具有不會使界面陷阱密度增大的小EOT之MOS結構的製造技術。詳言之，係提供一種半導體晶圓的製造方法，該半導體晶圓包含有：半導體結晶層；由構成該半導體結晶層之半導體結晶的氧化物、氮化物、或氮氧化物所構成之中間層；以及由氧化物所構成之第一絕緣層，且該半導體結晶層、該中間層、及該第一絕緣層係按以上所述的順序依序配置，該方法包含：(a)在初始半導體結晶層上形成該第一絕緣層；以及(b)使該第一絕緣層的表面曝露在氮氣電漿中以使該初始半導體結晶層的一部份氮化、氧化、或氮氧化，藉以形成該中間層、以及形成由該初始半導體結晶層的其餘部份所構成之該半導體結晶層。

Description

半導體晶圓的製造方法、半導體晶圓、半導體裝置的製造方法及半導體裝置
在此將2012年8月24日提出申請之日本特願2012-184908號專利申請案的內容併入以供參考。
本發明係關於半導體晶圓的製造方法、半導體晶圓、半導體裝置的製造方法及半導體裝置。
SiGe(矽鍺)因為具有比Si(矽)高的電洞遷移率(hole mobility)，所以是理想的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)的p型通道材料。例如，非專利文獻1就揭示將SiGe用作為通道材料之p通道MOSFET(pMOSFET)。在該pMOSFET中，為了減低在MOS結構中的半導體與氧化物層之間的界面(以下稱之為“MOS界面”)之載子陷阱(carrier trap)的能階密度(level density)(以下稱之為“界面陷阱密度”)，而採用先在SiGe的表面覆蓋一層矽層然後才形成氧化物層之矽鈍化處理技術(Si passivation technique)。
非專利文獻2揭示在將SiGe用作為半導體之MOS界面選擇性地使矽氧化而使Ge堆積起來，使得界面陷阱密度增大。非專利文獻3揭示在利用氨水(NH3)施行過氮化處理(nitridation)之SiGe表面上形成具有高介電常數的氧化物層(HfAlO層)，然後評估界面特性及電氣性能所得到之結果。非專利文獻4揭示當熱處理溫度增高時，形成於矽晶圓上的SiGe層中的失配差排(misfit dislocation)就會增大。
上述的非專利文獻1為：C.Le Royer等人所著之“First demonstration of ultrathin body c-SiGe channel FDSOI pMOSFETs combined with SiGe(：B)RSD：Drastic improvement of electrostatics(Vth,p tuning,DIBL)and transport(μ 0,Isat)properties down to 23nm gate length”,IEDM,16.5.1(2011)。非專利文獻2為：S.S.Iyer等人所著之“A gate-quality dielectric system for SiGe metal-oxide-semiconductor devices”,EDL,12,246(1991)。非專利文獻3為：J.Huang等人所著之“A Study of compressively strained Si0.5Ge0.5 metal-oxide-semiconductor capacitors with chemical vapor deposition HfAlO as gate dielectric”,APL,90,023502(2007)。非專利文獻4為：R.Hull等人所著之“In situ observations of misfit dislocation propagation in GexSil-x/Si(100)heterostructures”,APL,52,1605(1988)。
透過非專利文獻1所揭示之矽鈍化處理可以減低界面陷阱密度。然而，在矽鈍化層存在之情況中，在將氧化物層形 成於半導體上的期間，矽鈍化層會受到氧化而增加一個絕緣層(氧化層)的等效氧化層厚度(Equivalent Oxide Thickness：EOT)，此將不利於MOSFET元件的縮小化。但是在不形成矽鈍化層而將氧化物層直接形在SiGe半導體層上之情況中，如非專利文獻2中所述者，會使得Ge堆積起來而導致界面陷阱密度之增加。
雖然可考慮在SiGe半導體層之表面上實施非專利文獻3中所述之氮化處理(nitridation)，但此方法卻因為難以控制氮化層的厚度且有可能如非專利文獻4中所述般由於氮化處理過程中的熱處理而造成SiGe層中的失配差排(misfit dislocation)，所以並不是很理想。
本發明之一個目的在提供具有不會使界面陷阱密度增大的小EOT之MOS結構的製造技術。
為了解決上述課題，根據本發明的第一態樣，提供一種半導體晶圓的製造方法，該半導體晶圓包含有：半導體結晶層；由構成該半導體結晶層之半導體結晶的氧化物、氮化物、或氮氧化物所構成之中間層(interlayer)；以及由氧化物所構成之第一絕緣層，且該半導體結晶層、該中間層、及該第一絕緣層係按以上所述的順序依序配置，該方法包含：(a)在初始半導體結晶層上形成該第一絕緣層；(b)使該第一絕緣層的表面曝露在氮氣電漿(nitrogen plasma)中以使該初始半導體結晶層的一部份氮化、氧化、或氮氧化，藉以形成該中間層、以及形成由該初始半導體結晶層的其餘部份所構成之該半導體結晶層。
該方法可再包含：在上述(b)之後，在該第一絕緣層 上形成第二絕緣層。該方法可再包含：在上述(a)之前，將自然氧化層從該初始半導體結晶層的表面去除掉。在此方法中，可使用電子迴旋共振(Electron Cyclotron Resonance：ECR)來產生該氮氣電漿。在此方法中，該第一絕緣層可為利用原子層沉積(Atomic Layer Deposition：ALD)法形成之Al2O3層。該第一絕緣層及該第二絕緣層皆可為利用ALD法形成之Al2O3層。該半導體結晶層可由Si、Ge、SiGe所構成。該半導體結晶層由Si1-xGex所構成時，x較佳為滿足0.13≦x≦0.40，更佳為滿足0.13≦x≦0.25者。該第一絕緣層及該第二絕緣層皆為利用ALD法形成之Al2O3層時，該第一絕緣層的厚度較佳在0.2至2.0nm，更佳在0.5至2.0nm的範圍內。
根據本發明的第二態樣，提供一種半導體晶圓，該半導體晶圓包含有半導體結晶層、中間層、以及由氧化物構成之絕緣層，其中，該半導體結晶層、該中間層、及該絕緣層係按以上所述的順序依序配置，且該中間層係由構成該半導體結晶層之半導體結晶的氧化物、氮化物、或氮氧化物所構成，該半導體結晶層係由Si1-xGex(x≦0.40)所構成，該絕緣層之與該中間層接觸的部份係由Al2O3所構成，且形成MOS結構中的半導體-絕緣體界面之半導體結晶層與絕緣層之以電導法(conductance method)測出的界面陷阱密度係小於等於1x1012[eV-1cm-2]。在該半導體晶圓中，可使從在形成該絕緣層之前或形成了該絕緣層的至少一部份之後未使表面曝露在電漿中之情況之等效氧化層厚度(EOT)到該半導體結晶層與該絕緣層形成MOS結構中的半導體-絕緣體界面之情況之EOT之增加小於等於0.5nm。
根據本發明的第三態樣，提供一種半導體裝置的製 造方法，此方法除了包含上述的半導體晶圓的製造方法之外，還包含：在包含該第一絕緣層之絕緣層上形成導電層。在此方法中，該半導體裝置的MOS結構係由該半導體結晶層、該絕緣層、及該導電層所形成。根據本發明的第四態樣，提供一種半導體裝置，此半導體裝置包含：上述的半導體晶圓、以及形成在該絕緣層上之導電層。在此半導體裝置中，該半導體結晶層、該絕緣層、及該導電層係形成MOS結構。
100‧‧‧半導體晶圓
102‧‧‧支持晶圓
103‧‧‧初始半導體結晶層
104‧‧‧半導體結晶層
106‧‧‧第一絕緣層
108‧‧‧中間層
110‧‧‧第二絕緣層
112‧‧‧絕緣層
114‧‧‧導電層
116‧‧‧源極-汲極
200‧‧‧半導體裝置
第1圖係半導體晶圓100的斷面圖。
第2圖係用來說明半導體晶圓100的製造方法的一個步驟之斷面圖。
第3圖係用來說明半導體晶圓100的製造方法的一個步驟之斷面圖。
第4圖係用來說明半導體晶圓100的製造方法的一個步驟之斷面圖。
第5圖係用來說明後氮化處理的概念之斷面圖。
第6圖係半導體裝置200的斷面圖。
第7圖係用來說明半導體裝置200的製程之斷面圖。
第8圖係未實施氮化處理或氧化處理之情況之MOS結構的CV特性圖。
第9圖係實施過前氮化處理之情況之MOS結構的CV特性圖。
第10圖係實施過前氧化處理之情況之MOS結構的CV特性圖。
第11圖係實施過後氮化處理之情況之MOS結構的CV特性圖。
第12圖係實施過後氧化處理之情況之MOS結構的CV特性圖。
第13圖係實施過後氮化處理之情況之MOS結構的電導曲線圖。
第14圖係用來說明實施過後氮化處理之情況之MOS結構的電容量與頻帶偏移的關係之圖。
第15圖係顯示各處理樣本中沿著能量軸之界面陷阱密度的分佈之圖。
第16圖係將各處理之情況之Si0.75Ge0.25層與第一Al2O3層間的界面之XPS量測結果的Ge 2p部份予以放大顯示之圖。
第17A圖係將各處理之情況之Si0.75Ge0.25層與第一Al2O3層間的界面之XPS量測結果的Al 2p部份的放大圖予以重疊顯示之圖。
第17B圖係將各處理之情況之Si0.75Ge0.25層與第一Al2O3層間的界面之XPS量測結果的Al 2p部份予以放大顯示之圖。
第18圖係顯示實施過後氮化處理之情況之Si0.75Ge0.25層與第一Al2O3層間的界面之角度解析X光光電子能譜儀(XPS)量測結果之圖。
第19圖係用來說明使後氮化處理的處理時間變化時之沿著能量軸之界面陷阱密度的分佈之圖。
第20圖係以處理時間為橫軸之界面陷阱密度的最小值以及透過電容值之量測所得到之氧化物層的電容量等效厚度(CET)之圖。
第21圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於0循環的ALD處理時之CV特性圖。
第22圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於2循環的ALD處理時之CV特性圖。
第23圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於4循環的ALD處理時之CV特性圖。
第24圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於6循環的ALD處理時之CV特性圖。
第25圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於8循環的ALD處理時之CV特性圖。
第26圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於10循環的ALD處理時之CV特性圖。
第27圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於20循環的ALD處理時之CV特性圖。
第28圖係當實施過後氮化處理之MOS結構中的第一絕緣層的厚度相當於30循環的ALD處理時之CV特性圖。
第29圖係用來比較之MOS結構未曾實施過處理時之CV特性圖。
第30圖係顯示在實施後氮化處理及未實施處理之情況中使Si1-xGex中的Ge比率x變化時之沿著能量軸的界面陷阱密度的分佈之圖。
第31圖係顯示在實例2中製成之各種MOS結構的△EOT之圖。
第32圖係顯示在實例2中製成之各種MOS結構的界面陷阱 密度(Dit)之圖。
第33圖係顯示在實例2中製成之各種MOS結構的界面陷阱密度(Dit)對△EOT之散佈圖。
第34圖係當N2 ECR電漿功率為650W而實施了後氮化處理時之MOS結構的CV特性圖。
第35圖係當N2 ECR電漿功率為350W而實施了後氮化處理時之MOS結構的CV特性圖。
第36圖係當N2 ECR電漿功率為104W而實施了後氮化處理時之MOS結構的CV特性圖。
第37圖係當N2 ECR電漿功率為650W而實施了前氮化處理時之MOS結構的CV特性圖。
第38圖係當N2 ECR電漿功率為350W而實施了前氮化處理時之MOS結構的CV特性圖。
第39圖係當N2 ECR電漿功率為104W而實施了前氮化處理時之MOS結構的CV特性圖。
第40圖係當Si1-xGex中的Ge比率x為0.13且未實施曝露在電漿中的處理(未實施處理)時之MOS結構的CV特性圖。
第41圖係當Si1-xGex中的Ge比率x為0.23且未實施曝露在電漿中的處理(未實施處理)時之MOS結構的CV特性圖。
第42圖係當Si1-xGex中的Ge比率x為0.32且未實施曝露在電漿中的處理(未實施處理)時之MOS結構的CV特性圖。
第43圖係當Si1-xGex中的Ge比率x為0.38且未實施曝露在電漿中的處理(未實施處理)時之MOS結構的CV特性圖。
第44圖係當Si1-xGex中的Ge比率x為0.13且實施了後氮化處 理時之MOS結構的CV特性圖。
第45圖係當Si1-xGex中的Ge比率x為0.23且實施了後氮化處理時之MOS結構的CV特性圖。
第46圖係當Si1-xGex中的Ge比率x為0.32且實施了後氮化處理時之MOS結構的CV特性圖。
第47圖係當Si1-xGex中的Ge比率x為0.38且實施了後氮化處理時之MOS結構的CV特性圖。
第48圖係使用氧化鉿作為第二絕緣層時之MOS結構的CV特性圖。
第49圖係顯示使用氧化鉿作為第二絕緣層時之沿著能量軸之界面陷阱密度的分佈之圖。
第1圖係半導體晶圓100的斷面圖。半導體晶圓100包含有在支持晶圓102上之半導體結晶層104、中間層108、及絕緣層112。半導體結晶層104、中間層108、及絕緣層112係按以上所述的順序依序配置。
支持晶圓102係支持半導體結晶層104之晶圓。支持晶圓102可由任何具有足以支持半導體結晶層104的機械強度之材料所形成。支持晶圓102可為用來以磊晶成長法形成半導體結晶層104之磊晶成長晶圓(epitaxial growth wafer)。支持晶圓102可為採用轉移法(transfer method)時要將半導體結晶層104形成到其上之轉移目的地晶圓(transfer-destination wafer)。支持晶圓102的例子包含有矽晶圓、鍺晶圓、碳化矽晶圓(silicon carbide wafer)、氧化鋁晶圓(alumina wafer)、藍寶石晶圓(sapphire wafer)、玻璃晶 圓等。
半導體結晶層104係用作為諸如pMOSFET之半導體裝置所需的活化層(activation layer)。半導體結晶層104可由諸如矽、鍺、或SiGe之半導體結晶所構成。如後面將說明的，半導體結晶層104上將形成絕緣層然後曝露在氮氣電漿中來形成中間層108。以此方式形成中間層108，就可減低MOS結構的界面陷阱密度。此外，也可防止EOT增大。已經確認當半導體結晶層104由Si1-xGex所構成且x滿足0.13≦x≦0.40(較佳為0.13≦x≦0.25)時可減低界面陷阱密度。半導體結晶層104可利用磊晶成長法或轉移法而形成於半導體結晶形成晶圓上。
中間層108係由構成半導體結晶層104之半導體結晶的氧化物、氮化物、或氮氧化物所構成。中間層108的製造方法將在後面說明。中間層108的例子包含有矽的氮氧化物(Si-ON)、矽的氮化物(Si-N)、矽的氧化物(Si-O)、鍺的氮氧化物(Ge-ON)、鍺的氮化物(Ge-N)、鍺的氧化物(Ge-O)、矽鍺的氮氧化物(SiGe-ON)、矽鍺的氮化物(SiGe-N)、及矽鍺的氧化物(SiGe-O)。
絕緣層112係由氧化物所構成且包含第一絕緣層106及第二絕緣層110。第一絕緣層106及第二絕緣層110可由相同的材料或不同的材料所構成。第一絕緣層106及第二絕緣層110的例子包含有Al2O3層、GeOx層、InOx層、TiOx層、ZrOx層、HfOx層、及TaOx層。第一絕緣層106的厚度較佳設定成從氮氣電漿供給來的活性氮原子(或分子)可通過第一絕緣層106而傳遞。或者，第一絕緣層106的厚度較佳設定成可傳遞氮氣電漿的能量而可使第一絕緣層106中的氧活化。
包含第一絕緣層106及第二絕緣層110之絕緣層112係用作為pMOSFET的閘極絕緣層。因此，第二絕緣層110的厚度較佳設定為可用作為閘極絕緣層之厚度。當第一絕緣層106本身就可用作為閘極絕緣層時，並無需設置第二絕緣層110。
第一絕緣層106的一個例子係包含以ALD法形成之Al2O3層。第一絕緣層106及第二絕緣層110的一個例子係包含以ALD法形成之Al2O3層。當第一絕緣層106及第二絕緣層110都為以ALD法形成之Al2O3層時，第一絕緣層106的厚度較佳在0.2nm至2.0nm，更佳在0.5nm至2.0nm的範圍內。
根據上述的半導體晶圓100，就可減低MOS結構的界面陷阱密度及減小EOT。當半導體結晶層104由Si1-xGex(x滿足x≦0.40，較佳為x≦0.25，更佳為x<0.25)所構成且絕緣層112之與中間層108接觸的部份由Al2O3所構成時，可使以電導法測得之形成MOS結構中的半導體-絕緣體界面之半導體結晶層104及絕緣層112的界面陷阱密度小於等於1x1012[eV-1cm-2]。此外，在此情況中，可使從並未曝露在氮氣電漿中之情況之EOT到半導體結晶層104與絕緣層112形成MOS結構中的半導體-絕緣體界面之情況之EOT之增加小於等於0.5nm。雖然未曝露在氮氣電漿中之情況因為不會形成中間層108而被認為對於EOT之減小最為有效(儘管不能減低界面陷阱密度)，但在半導體晶圓100之實施形態中，仍然可使EOT之增加很小，因為在形成第一絕緣層106之後有實施曝露在氮氣電漿中之處理，所以可減低界面陷阱密度而且使EOT之增加很小。
第2至4圖係用來說明半導體晶圓100的製造方法 的步驟之斷面圖。參照第2圖，在支持晶圓102上形成初始半導體結晶層103。使用支持晶圓102作為磊晶成長用晶圓，就可用磊晶成長法在該晶圓上形成初始半導體結晶層103。或者，可在將初始半導體結晶層103形成在一個磊晶成長用晶圓上之後，將該初始半導體結晶層103轉移到支持晶圓102上。
參照第3圖，在初始半導體結晶層103上形成第一絕緣層106。第一絕緣層106可利用例如ALD法來加以形成。
參照第4圖，使第一絕緣層106的表面曝露在氮氣電漿(圖中以箭號表示)中，藉此使初始半導體結晶層103的一部份氮化、氧化、或氮氧化而形成中間層108。初始半導體結晶層103的其餘的部份成為半導體結晶層104。此處，初始半導體結晶層103的一部份之氮化、氧化、或氮氧化，係包含使初始半導體結晶層103之接近初始半導體結晶層103與第一絕緣層106間的界面之部份氮化、氧化、或氮氧化。
在以下的說明中，在形成第一絕緣層106之後藉由曝露在氮氣電漿之中而形成中間層108之處理係稱為“後氮化處理(post-nitridation)”。另外，為了比較，以下，將在形成第一絕緣層106之前之曝露在氮氣電漿中之處理稱為“前氮化處理(pre-nitridation)”，將在形成第一絕緣層106之後之曝露在氧氣電漿中之處理稱為“後氧化處理”，將在形成第一絕緣層106之前之曝露在氧氣電漿中之處理稱為“前氧化處理”，以及將未實施電漿處理之情況稱為“未處理”。
第5圖係用來說明後氮化處理的概念之斷面圖。假設高能量的氮自由基(離子、激發態分子、激發態原子等)穿過第 一絕緣層106而到達初始半導體結晶層103且與初始半導體結晶層103中的矽、鍺、或矽鍺作用而形成中間層108。另外也假設第一絕緣層106中的氧原子會被氮自由基激活而產生活性氧原子(active oxygen atom)，然後活性氧原子在第一絕緣層106與初始半導體結晶層103間的界面與初始半導體結晶層103中的矽、鍺、或矽鍺作用而形成中間層108。
形成中間層108之後，在第一絕緣層106上形成第二絕緣層110而得到半導體晶圓100。其中，可在形成初始半導體結晶層103之後但在形成第一絕緣層106之前從初始半導體結晶層103的表面將自然氧化物去除掉。自然氧化物膜之去除可減小EOT及減低界面陷阱密度。可將以電子迴旋共振(Electron Cyclotron Resonance：ECR)方式產生的氮氣電漿用作為前述電漿處理所用之氮氣電漿。ECR可產生高密度電漿，因此可增大活性氮的密度。
第6圖係半導體裝置200的斷面圖。第7圖係用來說明半導體裝置200的製程之斷面圖。半導體裝置200可使用上述的半導體晶圓100來製造。
參照第7圖，在絕緣層112上形成導電層114。以此方式，形成包含半導體結晶層104、絕緣層112、及導電層114之MOS結構。第6圖所示之半導體裝置200，係將導電層114用作為閘極電極，將絕緣層112及中間層108用作為閘極絕緣層，且在半導體結晶層104上形成源極-汲極116以形成半導體裝置。
因為在半導體裝置200中，中間層108係透過上述方法(後氮化處理)而形成，所以可實現具有小EOT及小界面陷阱 密度之高性能pMOSFET。
實例1
使用p型矽晶圓作為支持晶圓102，且利用化學氣相沉積(CVD)法形成具有30nm的厚度之Si0.75Ge0.25來作為初始半導體結晶層103。將初始半導體結晶層103的表面予以清潔之後，在溫度250℃下以ALD法形成具有1nm的厚度之第一Al2O3層來作為第一絕緣層106。接著，使第一Al2O3層的表面曝露在功率650W之N2 ECR電漿中10秒。以ALD法形成第二Al2O3層來作為第二絕緣層110，然後在溫度400℃之氮氣環境下實施沉積後高溫退火(post-deposition annealing：PDA)一分鐘。以此方式，製成本實例之半導體晶圓。為了對製成的半導體晶圓進行評估，以沉積法在該半導體晶圓的前面及背面上形成鋁層(導電層)來形成MOS結構，然後在溫度400℃之氮氣環境下對該MOS結構實施金屬化後高溫退火(post-metallization annealing)一分鐘。將本實例中之前述曝露在電漿中的處理稱為“後氮化處理”。
為了比較，製備一個不是實施將第一Al2O3層曝露在N2 ECR電漿中而是實施將第一Al2O3層曝露在O2 ECR電漿中之後氧化處理之樣本、製備一個實施的是前氮化處理(在第一Al2O3層形成前就實施曝露在N2 ECR電漿中之處理)之樣本、製備一個實施的是前氧化處理(在第一Al2O3層形成前就實施曝露在O2 ECR電漿中之處理)之樣本、以及製備一個未實施電漿處理(換言之未實施處理)之樣本。
第8至12圖係以上述方式製成之MOS結構(支持晶圓、半導體結晶層、中間層、絕緣層及導電層按以上所述的順序 依序堆疊之結構)的CV特性圖。第8圖顯示的是未實施處理之樣本，第9圖顯示的是前氮化處理樣本，第10圖顯示的是前氧化處理樣本，第11圖顯示的是後氮化處理樣本(本實例之半導體晶圓)，第12圖顯示的是後氧化處理樣本。從第8至12圖可看出，第11圖所示的後氮化處理樣本的CV曲線中的突塊(lump)最小。此表示實施後氮化處理時的界面陷阱密度最小。增加的EOT依序為未處理、後氮化處理、後氧化處理、前氮化處理、及前氧化處理，EOT的值分別為3.1、3.3、3.5、3.8、及4.4(nm)。當實施後氮化處理時，界面陷阱密度最低，且與未實施處理的情況相比較所增加的EOT也只有0.2nm。由此可知，與未處理或其他的電漿處理相比較，後氮化處理可實現界面陷阱密度之一個數量級以上之減低，且可抑制EOT之增加到與未處理的情況相差無幾之程度。
第13圖係顯示實施過後氮化處理之情況之MOS結構的電導曲線(conductance curve)圖。第14圖係用來說明實施過後氮化處理之情況之MOS結構的電容量(capacitance)與頻帶偏移(band bending)的關係之圖。從第13及14圖所示的結果，可估算沿著能量軸之界面陷阱密度，且在此實例(實施的是後氮化處理之半導體晶圓的例子)中，當偏壓Vg=-0.32V(E-Ei=-0.24eV)時，界面陷阱密度Dit為3.1x1011[eV-1cm-2]。
第15圖係顯示各處理樣本中沿著能量軸之界面陷阱密度的分佈之圖。與其他種處理的樣本相比較，後氮化處理樣本在各能量軸都使界面陷阱密度Dit減低一個數量級以上。
第16圖係將各處理之情況之Si0.75Ge0.25層與第一Al2O3層間的界面之XPS(X-ray photoelectron spectroscopy：X光光 電子能譜儀)量測結果的Ge 2p部份予以放大顯示之圖。第17A及17B圖係將各處理之情況之Si0.75Ge0.25層與第一Al2O3層間的界面之XPS量測結果的Al 2p部份予以放大顯示之圖。第17A圖係重疊顯示各處理之情況之XPS量測結果，第17B圖係分別顯示各處理之情況之XPS量測結果。第16圖所示之1221eV附近的峰值可想成是由於鍺原子與氧原子或氮原子鍵結所造成之化學位移(chemical shift)。從第16圖及第17A及17B圖可知：經過後氧化處理或後氮化處理，鍺原子受到氧化、氮化、或氮氧化，鋁原子的鍵結狀態則保持不變。換言之，可知：第一Al2O3層幾乎未受到電漿處理之影響，Si0.75Ge0.25層則是在電漿處理之下受到氧化、氮化、或氮氧化之影響。此表示第一Al2O3層用作為SiGe層的鈍化層，第一Al2O3層並不受到電漿處理之影響且用作為高介電常數絕緣層。
第18圖係顯示實施了後氮化處理之情況之Si0.75Ge0.25層與第一Al2O3層間的界面之角度解析X光光電子能譜儀(angular-resolved XPS)量測結果之圖。縱軸顯示將以90度的起飛角(takeoff angle)量測到之Al 2p的峰值除以Ge 2p的化學位移峰值(黑圓點)、Si 2p的化學位移峰值(黑方點)、氮氧化的Ge 2p的化學位移峰值(白圓點)、氮氧化的Si 2p的化學位移峰值(白方點)、及N 1s的化學位移峰值而分別加以標準化得到之值。橫軸顯示起飛角(takeoff angle)。從第18圖所示的結果可知：當起飛角減小，源自於晶圓之峰值(黑圓點及黑方點)會變小(沿著縱軸之值增大)，且白圓點、白方點及氮之峰值可想成是源自於位在前表面與晶圓之間的原子之訊號。換言之，上述的結果表示與氮、氧或氮 氧二者鍵結之鍺原子存在於第一Al2O3層與SiGe層之間，此表示形成了中間層108。
第19圖係用來說明使後氮化處理的處理時間變化時之在能量軸上之界面陷阱密度的分佈之圖。第20圖係以處理時間為橫軸之界面陷阱密度的最小值以及透過電容值之量測所得到之氧化物層的電容量等效厚度(Capacitance Equivalent Thickness：CET)之圖。從第19圖所示的結果可知：處理時間可如10秒之短，但處理時間增長反倒使得界面陷阱密度增大。換言之，在電漿處理時間上存在有一個最佳值。在本說明書中，CET(Capacitance Equivalent Thickness)係由針對MOS結構之電容量的量測所直接決定，且包含量化效應(quantization effect)(亦即將反轉層的電性狀態予以量化而在最小量級的能量並不為零之效應)，以及包含電子並不分佈在最表面之效應。相反的，EOT(Equivalent Oxide Thickness)則不包含量化效應且為假設電子也分佈在最表面所得到之值。EOT與CET的關係可利用以下的公式予以定量地決定。
EOT=CET-0.3(nm)
第21至28圖係使第一絕緣層106或第一Al2O3層的厚度變化之實施過後氮化處理之MOS結構的CV特性圖。第一Al2O3層的厚度係以ALD法中的循環數來加以表示。第21圖顯示0循環之情況，第22圖顯示2循環之情況，第23圖顯示4循環之情況，第24圖顯示6循環之情況，第25圖顯示8循環之情況，第26圖顯示10循環之情況，第27圖顯示20循環之情況，第28圖顯示30循環之情況。6至8循環之厚度相當於約1nm，30循環之厚度相當於約3nm。第29圖係用來比較之MOS結構未曾實施 過處理時之CV特性圖。
從第21至29圖所示的結果可清楚得知：當第一Al2O3層的厚度為6至8循環或約1nm時，界面陷阱密度最小，且磁滯效應很小。循環數很大(第一Al2O3層的厚度很大)時電漿處理的效果很小，循環數很小(厚度很薄)時則推測磁滯係因為電漿造成的損傷等而發生。換言之，實施某一功率的電漿處理時，在第一絕緣層106的厚度上存在有一個最佳值。
第30圖係顯示在實施後氮化處理及未實施處理之情況中使Si1-xGex中的Ge比率x變化時之沿著能量軸的界面陷阱密度的分佈之圖。從第30圖可知：Ge比率x增大，界面陷阱密度會增大，且在後氮化處理之情況中，界面陷阱密度的值會被抑制到較低值。
實例2
以使作為第一絕緣層106之第一Al2O3層的厚度變為0.09nm、0.28nm、0.50nm、0.68nm、及0.84nm等，使後氮化處理中使用的N2 ECR電漿功率變為650W、400W、250W、及150W等之方式製造半導體晶圓。其他的條件都與實例1相同。以與實例1相同之方式使用製成的半導體晶圓來得到各種不同的MOS結構。
第31圖係顯示在實例2中製成之各種MOS結構的△EOT之圖。△EOT表示將實施過後氮化處理之MOS結構的EOT值減掉未實施後氮化處理之MOS結構的EOT值所得到之值，換言之，△EOT表示由於後氮化處理而增加之EOT。從第31圖可知：在相同的電漿功率，第一Al2O3層的厚度越小則△EOT越大。另外 亦可知：在相同的第一Al2O3層的厚度，N2 ECR電漿功率越高則△EOT越大。由於已知第一Al2O3層的厚度越小且N2 ECR電漿功率越高，則供給到第一Al2O3層與SiGe層(初始半導體結晶層103)間的界面之能量越大，所以可假設在此情況形成的中間層108具有較厚的厚度，或受到較重度的氮化或氧化。氮化或氧化的程度會反應在中間層108的介電常數，因而可將由於後氮化處理所致之EOT的增加(或△EOT)想成是包含有介電常數之中間層108的厚度(形成的中間層的量)。
第32圖係顯示在實例2中製成之各種MOS結構的界面陷阱密度(Dit)之圖。當第一Al2O3層的厚度為0.09nm、0.28nm、及0.50nm時，將N2 ECR電漿功率提高會使界面陷阱密度增大。相反的，當第一Al2O3層的厚度為0.84nm時，將N2 ECR電漿功率提高會使界面陷阱密度減小。當第一Al2O3層的厚度為0.68nm時，界面陷阱密度的增大減小趨勢並不清楚。
將第31及32圖的結果合起來看可知：實施後氮化處理的話會有兩種情況。第一個情況係如具有0.09nm、0.28nm、及0.50nm的厚度之第一Al2O3層的情況所示之：△EOT隨著N2 ECR電漿功率增大而增大，且界面陷阱密度也增大。第二個情況係如具有0.84nm的厚度之第一Al2O3層的情況所示之：△EOT隨著N2 ECR電漿功率增大而增大，但界面陷阱密度卻減小。在第二種情況中，△EOT增大而界面陷阱密度減小，因此可將此種狀態想成是仍然有藉由後氮化處理來使界面陷阱密度進一步減小的空間之狀態。在第一種情況中，就算△EOT增大，界面陷阱密度也不減小，此情況可解讀成如同是在前氮化處理的情況，亦即解讀 成電漿造成的損傷很大，任何的後氮化處理都可增大界面陷阱密度之狀態。
第33圖係顯示在實例2中製成之各種MOS結構的界面陷阱密度(Dit)對△EOT之散佈圖(scatter plot)。從此散佈圖可知：不管第一Al2O3層的厚度為何都具有如虛線所示之相互關係。詳言之，可將△EOT大於約0.15nm之區域想成是相當於上述的第一種情況，將△EOT小於約0.15nm之區域想成是相當於上述的第二種情況，因此可說存在有使界面陷阱密度最小化之△EOT的最佳值。如上述，可將△EOT想成是形成的中間層108的量。換言之，可藉由適當地選擇N2 ECR電漿功率及第一絕緣層106的厚度來控制△EOT與界面陷阱密度間的關係。在此例中，當△EOT為0.15nm時可將界面陷阱密度減低到2x1011[eV-1cm-2]。即使在第一Al2O3層的厚度為0.28nm時，也可藉由將電漿功率設定為150W而將相對於未實施曝露在電漿中的處理之情況之EOT的增加最小化到0.5nm以下，而可將界面陷阱密度減低到1x1012[eV-1cm-2]。如利用第33圖所做的說明，可控制第一絕緣層106的厚度及N2 ECR電漿功率來將△EOT設定在能使界面陷阱密度最小化之值。在此例中，可將△EOT控制在0.5nm以下，或者可控制成使之落在0.05nm至0.2nm的範圍內。另外，可在將電漿處理裝置的電漿功率設定成可維持電漿且△EOT具有在上述範圍內的值之條件下使第一絕緣層106的厚度最小化。
實例3
除了使後氮化處理所用的N2 ECR電漿功率變為650W、350W、及104W之外，以與實例1相同的方式製備半導體晶圓。以 與實例1相同之方式使用製成的半導體晶圓來得到各種不同的MOS結構。第34至36圖顯示各MOS結構的CV特性圖。第34圖係當N2 ECR電漿功率為650W時之MOS結構的CV特性圖。第35圖係當N2 ECR電漿功率為350W時之MOS結構的CV特性圖。第36圖係當N2 ECR電漿功率為104W時之MOS結構的CV特性圖。第37至39圖顯示為了比較而實施前氮化處理之情況之MOS結構的CV特性圖。第37圖係N2 ECR電漿功率為650W之情況。第38圖係N2 ECR電漿功率為350W之情況。第39圖係N2 ECR電漿功率為104W之情況。
在本實例3中，第一絕緣層106的厚度為比實施2中的大之1nm，因此N2 ECR電漿功率增大時會得到較好的CV特性。透過以各種N2 ECR電漿功率進行之後氮化處理而得到之所有的MOS結構的CV特性，都比比較例之透過前氮化處理而得到之MOS結構的CV特性好，此結果可推測是因為界面陷阱密度比比較例小所致。
實例4
除了使i型Si1-xGex層(初始半導體結晶層103)的Ge比率x在0.13至0.38之範圍內變化之外，以與實例1相同的方式製備半導體晶圓。為了比較，也以相同的方式製備具有相同的Ge比率但未實施電漿處理之半導體晶圓。以與實例1相同之方式使用製成的半導體晶圓來得到各種不同的MOS結構，且量測各MOS結構的CV特性。第40、41、42、及43圖顯示i型Si1-xGex層中的Ge比率x分別為0.13、0.23、0.32、及0.38且未實施電漿處理時之MOS結構的CV特性。第44、45、46、及47圖顯示i型Si1-xGex層中的 Ge比率x分別為0.13、0.23、0.32、及0.38且實施了電漿處理時之MOS結構的CV特性。比較具有相同組成之MOS結構的CV特性，可以觀察到實施後氮化處理使得CV特性曲線圖中之突起部(bump)較小，此表示藉由後氮化處理而形成了中間層108而可減低界面陷阱密度之事實。此外，也確認即使Ge比率為0.38時，後氮化處理也有效地減低界面陷阱密度。
實例5
除了形成具有5nm的厚度之HfO2層(第二絕緣層110)之外，以與實例1相同的方式製備半導體晶圓。以與實例1相同之方式使用製成的半導體晶圓來得到各種不同的MOS結構。第48圖係顯示所得到的MOS結構的CV特性圖。第49圖係顯示沿著能量軸之界面陷阱密度的分佈之圖。第49圖中顯示：使用具有4nm的厚度之Al2O3層作為第二絕緣層之情況(ref1)、只有形成Al2O3層作為絕緣層之情況(ref2)、只有形成HfO2層作為絕緣層之情況(ref3)作為比較。
如第48圖所示，使用HfO2層作為第二絕緣層110之實例5的MOS結構的CV特性，並不如使用Al2O3層作為第二絕緣層110之實例1等的MOS結構的CV特性，但仍然顯現出相對良好的特性。另外，如第49圖所示，在界面陷阱密度方面，使用HfO2層作為第二絕緣層110之實例5的MOS結構，並不如使用Al2O3層作為第二絕緣層之ref1等的MOS結構，但與只形成Al2O3層作為絕緣層之ref2及只形成HfO2層作為絕緣層之ref3的MOS結構相比較仍達成了低界面陷阱密度。
本說明書中，「諸如層、區域或晶圓等之第一元件在 第二元件“上”」之敘述，該第一元件可為直接在第二元件上，亦可為隔著其他元件而間接地在第二元件上。同樣的，「“將第一元件形成在第二元件上”」之敘述，可指該第一元件直接形成在第二元件上之情況，或該第一元件間接形成在第二元件上之情況。關於方向之「“之上”、“之下”等」之語句，則係用來描述在半導體晶圓及半導體裝置中之相對方向，並不限定於用來描述相對於諸如地面等參考面之絕對位置。
100‧‧‧半導體晶圓
102‧‧‧支持晶圓
103‧‧‧初始半導體結晶層
104‧‧‧半導體結晶層
106‧‧‧第一絕緣層
108‧‧‧中間層
110‧‧‧第二絕緣層
112‧‧‧絕緣層

Claims (13)

  1. 一種半導體晶圓的製造方法，該半導體晶圓包含有：半導體結晶層；由構成該半導體結晶層之半導體結晶的氧化物、氮化物、或氮氧化物所構成之中間層；以及由氧化物所構成之第一絕緣層，且該半導體結晶層、該中間層、及該第一絕緣層係按以上所述的順序依序配置，該方法包括：(a)在初始半導體結晶層上形成該第一絕緣層；以及(b)使該第一絕緣層的表面曝露在氮氣電漿中以使該初始半導體結晶層的一部份氮化、氧化、或氮氧化，藉以形成該中間層、以及形成由該初始半導體結晶層的其餘部份所構成之該半導體結晶層。
  2. 如申請專利範圍第1項所述之半導體晶圓的製造方法，還包括：在上述(b)之後，在該第一絕緣層上形成第二絕緣層。
  3. 如申請專利範圍第1項所述之半導體晶圓的製造方法，還包括：在上述(a)之前，將自然氧化層從該初始半導體結晶層的表面去除掉。
  4. 如申請專利範圍第1項所述之半導體晶圓的製造方法，其中，該氮氣電漿係使用電子迴旋共振(ECR)來產生。
  5. 如申請專利範圍第1項所述之半導體晶圓的製造方法，其中，該第一絕緣層係利用原子層沉積(ALD)法形成之Al2O3層。
  6. 如申請專利範圍第2項所述之半導體晶圓的製造方法，其中，該第一絕緣層及該第二絕緣層係利用ALD法形成之Al2O3層。
  7. 如申請專利範圍第1項所述之半導體晶圓的製造方法，其中，該半導體結晶層係由Si、Ge、SiGe所構成。
  8. 如申請專利範圍第7項所述之半導體晶圓的製造方法，其中，該半導體結晶層係由Si1-xGex所構成，其中x滿足0.13≦x≦0.25。
  9. 如申請專利範圍第8項所述之半導體晶圓的製造方法，其中，該第一絕緣層及該第二絕緣層係利用ALD法形成之Al2O3層，且該第一絕緣層的厚度係在0.5至2.0nm的範圍內。
  10. 一種半導體晶圓，包括：半導體結晶層；中間層；以及由氧化物構成之絕緣層，其中，該半導體結晶層、該中間層、及該絕緣層係按以上所述的順序依序配置，且該中間層係由構成該半導體結晶層之半導體結晶的氧化物、氮化物、或氮氧化物所構成，該半導體結晶層係由Si1-xGex(x<0.25)所構成，該絕緣層之與該中間層接觸的部份係由Al2O3所構成，且形成MOS結構中的半導體-絕緣體界面之該半導體結晶層與該絕緣層之以電導法測出的界面陷阱密度係小於等於1x1012[eV-1cm-2]。
  11. 如申請專利範圍第10項所述之半導體晶圓，其中，從在形成該絕緣層之前或形成了該絕緣層的至少一部份之後未使表面曝露在電漿中之情況之等效氧化層厚度(EOT)到該半導體結晶層與該絕緣層形成MOS結構中的半導體-絕緣體 界面之情況之EOT之增加係小於等於0.5nm。
  12. 一種半導體裝置的製造方法，包括：申請專利範圍第1至9項中任一項所述之半導體晶圓的製造方法，還包括：在包含該第一絕緣層之絕緣層上形成導電層，其中，該半導體裝置的MOS結構係由該半導體結晶層、該絕緣層、及該導電層所形成。
  13. 一種半導體裝置，包括：申請專利範圍第10或11項所述之半導體晶圓；以及形成在該絕緣層上之導電層，其中，該半導體結晶層、該絕緣層、及該導電層係形成MOS結構。
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