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TW201401509A - 具有凹入式閘極之電晶體及其製造方法 - Google Patents

具有凹入式閘極之電晶體及其製造方法 Download PDF

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TW201401509A
TW201401509A TW102100645A TW102100645A TW201401509A TW 201401509 A TW201401509 A TW 201401509A TW 102100645 A TW102100645 A TW 102100645A TW 102100645 A TW102100645 A TW 102100645A TW 201401509 A TW201401509 A TW 201401509A
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germanium
doped
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TWI632681B (zh
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盧徑奉
殷庸碩
李美梨
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愛思開海力士有限公司
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Abstract

一種包括一具有改良摻雜特性之凹入式閘極結構的電晶體及一種用以製造這樣的電晶體之方法。該電晶體包括一凹部於一半導體基板中，其中以一包括一雜質摻雜層及一摻雜有一捕獲種(capture species)之層的凹入式閘極結構填充該凹部。該捕獲種累積該雜質及使該雜質擴散至該凹入式閘極結構之其它層。

Description

具有凹入式閘極之電晶體及其製造方法 相關申請案之對照參考資料
本申請案主張2012年6月29日所提出之韓國專利申請案第10-2012-0071139號之優先權，在此以提及方式併入它的全部。
本發明之示範性實施例係有關於一種半導體裝置，以及更特別地，是有關於一種具有凹入式閘極(recess gate)之電晶體及一種用以製造該電晶體之方法。
當像DRAM之半導體記憶體裝置的整合度增加時，電晶體所佔據之面積逐漸地減少了。因此，當縮短該電晶體之通道長度時，發生短通道效應(short channel effect)。特別地，如果該短通道效應發生在DRAM之記憶體單元中所採用之一單元電晶體中，則該記憶體單元之洩漏電流增加，以及更新特性惡化。依據此事實，已提出一種即使在DRAM之整合度增加時，仍能抑制該短通道效應之凹入式閘極結構。
最近，已提出一種應用該凹入式閘極結構，以改善在周圍區域中所形成之電晶體的驅動效能之方 法。
第1圖係描述一具有一習知凹入式閘極結構之習知電晶體的剖面圖。
參考第1圖，在一半導體基板11中界定一凹部12。在一界定該凹部12之表面上形成一閘極介電層13。在該閘極介電層13上形成一凹入式閘極結構(包括一矽電極14)及該凹入式閘極結構填充該凹部12。在該矽電極14上形成一金屬電極15及在該金屬電極15上形成一閘極硬罩層16。在該凹入式閘極結構之兩側的該半導體基板11中形成源極/汲極17。
在第1圖中，該矽電極14包括多晶矽且以一雜質來摻雜成具有一導電性。例如，在沉積未摻雜多晶矽，以填充該凹部12後，摻雜該雜質。依電晶體之期望型態而定，該雜質可以包括一N型雜質或一P型雜質。例如，NMOSFET包括N型多晶矽，而PMOSFET包括P型多晶矽。
第2A及2B圖係描述依據習知技藝之用於矽電極的雜質摻雜方法之視圖。第2A圖描述一種離子束佈植方法，以及第2B圖描述一種電漿摻雜方法。
當使用該離子束佈植方法摻雜雜質時，可以藉由設定投射範圍Rp至如參考符號①所示之凹部之深層區，實施該離子束佈植方法。然而，在該離子束佈植方法中，可造成這樣的問題：很可能如參考符號②及③所示發生穿透現象(penetration phenomenon)。
在該電漿摻雜(PLAD)方法中，如該項技藝中 所一般認知，矽電極之表面具有最大摻雜濃度及雜質向下擴散。因此，當矽電極之高度增加時，摻雜效率會急遽地減少。因此，在該凹入式閘極結構中，雖然可以在該表面上充分地實施摻雜且至中間區④之程度，但是很難充分地實施摻雜且至凹部之深層區⑤。
本發明之實施例係有關於一種具有一凹入式閘極結構之改良摻雜效率的電晶體及一種用以製造該電晶體之方法。
依據本發明之一實施例，一種用以製造電晶體之方法可以包括：形成一凹部於一半導體基板中；形成一閘極介電層於該半導體基板上方；形成一閘極導電層於該閘極介電層上方，該閘極導電層包括一做為一捕獲區(capture zone)之層；以一雜質摻雜至該閘極導電層中，其中在該捕獲區中累積該雜質；以及藉由實施退火處理，使該雜質擴散。
依據本發明之另一實施例，一種用以製造電晶體之方法可以包括：形成一凹部於一半導體基板中；形成一閘極介電層於該半導體基板上方；形成一包括一下層、一中間層及一上層之閘極導電層於該閘極介電層上方，其中該中間層包含一捕獲種(capture species)；以一第一雜質摻雜至該閘極導電層中，其中在該中間層中累積該第一雜質；以及藉由實施退火處理，使該第一雜質擴散。
依據本發明之又另一實施例，一種用以製造 電晶體之方法可以包括：形成凹部於一半導體基板之第一及第二區域中；形成一閘極介電層於具有該等凹部之該半導體基板上方；在第一區域中及在該第二區域中形成一閘極導電層於該閘極介電層上方，該閘極導電層包括一下層、一中間層及一上層，其中該中間層包含一捕獲種；以一第一雜質摻雜在該第一區域中之該閘極導電層；以及以一不同於該第一雜質之第二雜質摻雜在該第二區域中之該閘極導電層，其中在該第一區域中及在該第二區域中之該中間層中分別累積該第一雜質及該第二雜質；以及藉由實施退火處理，使分別在該第一區域中及在該第二區域中之該第一雜質及該第二雜質擴散。
依據本發明之又另一實施例，一種用以製造電晶體之方法可以包括：形成一閘極介電層於一半導體基板上方，該半導體基板包括一界定一凹部之第一區域及一具有一平面表面之第二區域；在第一區域中及在該第二區域中形成一閘極導電層於該閘極介電層上方，該閘極導電層包括一下層、一中間層及一上層，其中該中間層包含一捕獲種；以一第一雜質摻雜在該第一區域中之該閘極導電層；以及以一不同於該第一雜質之第二雜質摻雜在該第二區域中之該閘極導電層，其中在該第一區域中及在該第二區域中之該中間層中分別累積該第一雜質及該第二雜質；以及藉由實施退火處理，使分別在該第一區域中及在該第二區域中之該第一雜質及該第二雜質擴散。
依據本發明之又另一實施例，一種半導體基 板包括：複數個電晶體區域；一凹部，其界定於該等複數個電晶體區域之至少一者中；一閘極介電層，其形成於具有該凹部之該半導體基板上方；以及一凹入式閘極結構，其形成於該凹部中且在該閘極介電層上方，該凹入式閘極結構包括一下層、一中間層及一上層，其中該中間層包含一捕獲種，以累積一被摻雜至該凹入式閘極結構中之雜質。
11‧‧‧半導體基板
12‧‧‧凹部
13‧‧‧閘極介電層
14‧‧‧矽電極
15‧‧‧金屬電極
16‧‧‧閘極硬罩層
17‧‧‧源極/汲極
21‧‧‧半導體基板
22‧‧‧圖案化硬罩層
23‧‧‧凹部
24‧‧‧閘極介電層
25‧‧‧第一矽層
25A‧‧‧摻雜第一矽層
26‧‧‧第二矽層
26A‧‧‧摻雜第二矽層
27‧‧‧第三矽層
27A‧‧‧摻雜第三矽層
28‧‧‧雜質摻雜
29‧‧‧第一退火處理
30‧‧‧一次擴散
31‧‧‧一次擴散
32‧‧‧金屬電極
33‧‧‧閘極硬罩層
34‧‧‧雜質離子佈植
35‧‧‧源極/汲極區域
36‧‧‧第二退火處理
37‧‧‧二次擴散
38‧‧‧二次擴散
41‧‧‧半導體基板
42‧‧‧隔離區域
43‧‧‧圖案化硬罩層
44‧‧‧凹部
45‧‧‧閘極介電層
46‧‧‧第一矽層
46A‧‧‧P型摻雜第一矽層
47‧‧‧第二矽層
47A‧‧‧P型摻雜第二矽層
47B‧‧‧N型摻雜第二矽層
48‧‧‧第三矽層
48A‧‧‧P型摻雜第三矽層
48B‧‧‧N型摻雜第三矽層
49‧‧‧第一罩幕圖案
50‧‧‧第一雜質摻雜
51‧‧‧第二罩幕圖案
52‧‧‧第二雜質摻雜
53‧‧‧第一退火處理
54A‧‧‧金屬電極
54B‧‧‧金屬電極
55A‧‧‧閘極硬罩層
55B‧‧‧閘極硬罩層
56A‧‧‧離子佈植
56B‧‧‧離子佈植
57A‧‧‧P型源極/汲極區域
57B‧‧‧N型源極/汲極區域
58‧‧‧第二退火處理
61‧‧‧半導體基板
62‧‧‧隔離區域
63‧‧‧圖案化硬罩層
64‧‧‧凹部
65‧‧‧閘極介電層
66‧‧‧第一矽層
66A‧‧‧P型摻雜第一矽層
66B‧‧‧N型摻雜第一矽層
67‧‧‧第二矽層
67A‧‧‧P型摻雜第二矽層
67B‧‧‧N型摻雜第二矽層
68‧‧‧第三矽層
68A‧‧‧P型摻雜第三矽層
68B‧‧‧N型摻雜第三矽層
69‧‧‧第一罩幕圖案
70‧‧‧第一雜質摻雜
71‧‧‧第二罩幕圖案
72‧‧‧第二雜質摻雜
73‧‧‧第一退火處理
74A‧‧‧金屬電極
74B‧‧‧金屬電極
75A‧‧‧閘極硬罩層
75B‧‧‧閘極硬罩層
76A‧‧‧離子佈植
76B‧‧‧離子佈植
77A‧‧‧P型源極/汲極區域
77B‧‧‧N型源極/汲極區域
78‧‧‧第二退火處理
81‧‧‧半導體基板
82‧‧‧隔離區域
83‧‧‧圖案化硬罩層
84‧‧‧凹部
85‧‧‧閘極介電層
86‧‧‧第一矽層
86A‧‧‧N型摻雜第一矽層
86B‧‧‧P型摻雜第一矽層
87‧‧‧第二矽層
87A‧‧‧N型摻雜第二矽層
87B‧‧‧P型摻雜第二矽層
88‧‧‧第三矽層
88A‧‧‧N型摻雜第三矽層
88B‧‧‧P型摻雜第三矽層
89‧‧‧第一罩幕圖案
90‧‧‧第一雜質摻雜
91‧‧‧第二罩幕圖案
92‧‧‧第二雜質摻雜
93‧‧‧第一退火處理
94A‧‧‧金屬電極
94B‧‧‧金屬電極
95A‧‧‧閘極硬罩層
95B‧‧‧閘極硬罩層
96A‧‧‧離子佈植
96B‧‧‧離子佈植
97A‧‧‧N型源極/汲極區域
97B‧‧‧P型源極/汲極區域
98‧‧‧第二退火處理
101‧‧‧半導體基板
102‧‧‧凹部
103‧‧‧閘極介電層
104‧‧‧第一矽層
105‧‧‧第二矽層
106‧‧‧第三矽層
107‧‧‧金屬電極
108‧‧‧閘極硬罩層
109‧‧‧源極/汲極區域
110‧‧‧捕獲種
200‧‧‧含矽層
200N‧‧‧含矽電極
200P‧‧‧含矽電極
201‧‧‧半導體基板
201N‧‧‧部分N型摻雜含矽層
201P‧‧‧部分P型摻雜含矽層
202‧‧‧隔離區域
202N‧‧‧N型摻雜含矽層
202P‧‧‧P型摻雜含矽層
203‧‧‧凹部
203N‧‧‧N型摻雜含矽電極
203P‧‧‧P型摻雜含矽電極
204‧‧‧閘極介電層
205A‧‧‧P型摻雜第一矽層
205B‧‧‧N型摻雜第一矽層
206A‧‧‧P型摻雜第二矽層
206B‧‧‧N型摻雜第二矽層
207A‧‧‧P型摻雜第三矽層
207B‧‧‧N型摻雜第三矽層
208A‧‧‧金屬電極
208B‧‧‧金屬電極
209A‧‧‧閘極硬罩層
209B‧‧‧閘極硬罩層
210‧‧‧捕獲種
211A‧‧‧P型源極/汲極區域
211B‧‧‧N型源極/汲極區域
260‧‧‧捕獲種
300‧‧‧含矽層
300N‧‧‧N型摻雜含矽電極
300P‧‧‧P型摻雜含矽電極
301‧‧‧半導體基板
301N‧‧‧部分N型摻雜含矽層
301P‧‧‧部分P型摻雜含矽層
302‧‧‧隔離區域
302N‧‧‧N型摻雜含矽層
302P‧‧‧P型摻雜含矽層
303‧‧‧凹部
303N‧‧‧N型摻雜含矽電極
303P‧‧‧P型摻雜含矽電極
304‧‧‧閘極介電層
305A‧‧‧P型摻雜第一矽層
305B‧‧‧N型摻雜第一矽層
306A‧‧‧P型摻雜第二矽層
306B‧‧‧N型摻雜第二矽層
307A‧‧‧P型摻雜第三矽層
307B‧‧‧N型摻雜第三矽層
308A‧‧‧金屬電極
308B‧‧‧金屬電極
309A‧‧‧閘極硬罩層
309B‧‧‧閘極硬罩層
310‧‧‧捕獲種
311A‧‧‧P型源極/汲極區域
311B‧‧‧N型源極/汲極區域
400‧‧‧含矽層
400N‧‧‧N型含矽電極
400P‧‧‧P型摻雜含矽電極
401‧‧‧半導體基板
401N‧‧‧部分N型摻雜含矽層
401P‧‧‧部分P型摻雜含矽層
402‧‧‧隔離區域
402N‧‧‧N型摻雜含矽層
402P‧‧‧P型摻雜含矽層
403‧‧‧凹部
403N‧‧‧N型摻雜含矽電極
403P‧‧‧P型摻雜含矽電極
404‧‧‧閘極介電層
405A‧‧‧N型摻雜第一矽層
405B‧‧‧P型摻雜第一矽層
406A‧‧‧N型摻雜第二矽層
406B‧‧‧P型摻雜第二矽層
407A‧‧‧N型摻雜第三矽層
407B‧‧‧P型摻雜第三矽層
408A‧‧‧金屬電極
408B‧‧‧金屬電極
409A‧‧‧閘極硬罩層
409B‧‧‧閘極硬罩層
410‧‧‧捕獲種
411A‧‧‧N型源極/汲極區域
411B‧‧‧P型源極/汲極區域
470‧‧‧捕獲種
670‧‧‧捕獲種
870‧‧‧捕獲種
G‧‧‧含矽電極
G1‧‧‧部分摻雜含矽層
G2‧‧‧摻雜含矽層
G3‧‧‧摻雜含矽電極
第1圖係描述一具有一習知凹入式閘極結構之習知電晶體的視圖。
第2A及2B圖係描述用於一矽電極之習知雜質摻雜方法的視圖。
第3A圖係描述依據本發明之第一實施例的一具有一凹入式閘極結構之電晶體的視圖。
第3B圖係描述依據本發明之第一實施例的變型之一具有一凹入式閘極結構的電晶體之視圖。
第3C圖係描述依據本發明之第一實施例的另一變型之一具有一凹入式閘極結構的電晶體之視圖。
第3D圖係說明依據本發明之第一實施側的由一捕獲種所造成之雜質累積效應的曲線圖。
第4A至4G圖係描述一用以形成依據本發明之第一實施例的電晶體之示範性方法的視圖。
第5圖係描述依據本發明之第二實施例的一具有一凹入式閘極結構之電晶體的視圖。
第6A至6H圖係描述一用以形成依據本發明之第二實施例的電晶體之示範性方法的視圖。
第7圖係描述依據本發明之第三實施例的一具有一凹入式閘極結構之電晶體的視圖。
第8A至8H圖係描述一用以形成依據本發明之第三實施例的電晶體之示範性方法的視圖。
第9係描述依據本發明之第四實施例的一具有一凹入式閘極結構之電晶體的視圖。
第10A至10H圖係描述一用以形成依據本發明之第四實施例的電晶體之示範性方法的視圖。
下面將參考所附圖式來更詳細描述本發明之示範性實施例。然而，本發明可以以不同形式來具體化及不應該被解讀為受到在此所述之實施例限制。更確切地說，提供這些實施例，以便此揭露將是徹底且完整的，以及將完全表達本發明之範圍給熟習該項技藝者。在整個揭露中，本發明之全部各種圖式及實施例中的相似元件符號意指相似部件。
該等圖式沒有必要依比例繪製，以及在一些例子中，可以擴大比例，以便清楚地描述該等實施例之特徵。當提及一第一層是在一第二層“上”或在一基板“上”時，它不僅提及該第一層係直接形成於該第二層或該基板上之情況，而且亦提及一第三層存在於該第一層與該第二層或該基板間之情況。
第3A圖係描述依據本發明之第一實施例的 一具有一凹入式閘極結構之電晶體的視圖。
參考第3A圖，在一半導體基板101中界定一凹部102。在界定該凹部102之該半導體基板101的表面上形成一閘極介電層103。在該閘極介電層103上形成一含矽電極G，以填充該凹部102。該含矽電極G可以突出該半導體基板101之表面，同時填充該凹部102。在該含矽電極G上形成形成一金屬電極107及一閘極硬罩層108。在該含矽電極G之兩側的該半導體基板101中形成源極/汲極區域109。
在第3A圖中，可以堆疊一下層、一中間層及一上層做為該含矽電極G。例如，該下層、該中間層及該上層分別包括一第一矽層104、一第二矽層105及一第三矽層106。該第一矽層104及該第二矽層105係共形地形成於該閘極介電層103上，以及該第三矽層106填充由該第二矽層105所界定之該凹部102的部分。該第一至第三矽層104、105及106可以包括多晶矽層。該第一至第三矽層104、105及106可以是均勻地摻雜有像硼或磷之雜質的多晶矽層。在該第二矽層105中包含一捕獲種110。該捕獲種110可以包括碳或氮、或碳與氮之混合物。在碳與氮之混合物的情況下，可以藉由堆疊一含氮區及一含碳區，形成該第二矽層105。該第二矽層105係至少設置在該凹部102中。可以使該第二矽層105形成為平行於界定該凹部102之該基板101的表面。亦即，可以在離界定該凹部102之該基板101的表面有一均勻距離下形成該第二矽層105。
第3B圖係描述依據本發明之第一實施例的變型之一具有一凹入式閘極結構的電晶體之視圖。第3B圖描述在該第三矽層106中包含該捕獲種110之情況。
第3C圖係描述依據本發明之第一實施例的另一變型之一具有一凹入式閘極結構的電晶體之視圖。第3C圖描述在該第一矽層104中包含該捕獲種110之情況。
第3D圖係說明依據本發明之第一實施側的由一捕獲種所造成之雜質累積效應的曲線圖。
在第3D圖中，水平軸顯示深度，以及垂直軸顯示硼摻雜濃度。A區、B區及C區係以一含矽電極之厚度表示之區。例如，A區可以對應於該第三矽層106,B區可以對應於該第二矽層105，以及C區可以對應於該第一矽層104。第3D圖顯示當在該中間層中包含該捕獲種時之結果。
參考第3D圖，硼在A區中具有最高摻雜濃度及在C區中具有最低摻雜濃度。可看出，摻雜濃度在包含該捕獲種之B區中比在C區中高。參考符號D表示一鄰近該閘極介電層之區，以及可看出，硼之摻雜濃度急遽地增加。如稍後所詳述，這是因為由該捕獲種所累積之硼因退火處理而持續地擴散至D區。依此方式，因為可以在D區中增加該摻雜濃度，所以可以防止空乏現象之發生。此外，因為硼在一整個後續製程中持續地擴散，所以可以在一凹部之一深層區充分地確保該含矽電極之硼摻雜濃度。
第4A至4G圖係描述一用以形成依據本發明之第一實施例的電晶體之示範性方法的視圖。
參考第4A圖，在一半導體基板21上形成一圖案化硬罩層22。藉由使用該硬罩層22做為一蝕刻阻障，蝕刻該半導體基板21之一部分，以界定一凹部23。該半導體基板21可以包括一含矽物質。該半導體基板21可以包括一矽基板或一矽-鍺基板。該硬罩層22可以包括氧化矽、氮化矽、或氧化矽與氮化矽之堆疊。並且，該硬罩層22可以包括一在蝕刻該半導體基板21時具有蝕刻選擇性之物質。該凹部23可以具有例如約2000Å之深度，其依據通道長度而不同。可以藉由乾式蝕刻該半導體基板12，界定該凹部23。於是，該凹部23之底部可以具有圓角化輪廓。雖然未顯示，但是在界定該凹部23後，可以實施用以控制臨界電壓之一雜質的離子佈植(以下，稱為“臨界電壓控制離子佈植”)。在該臨界電壓控制離子佈植中，可以選擇一用於電晶體之通道的適合雜質。在該臨界電壓控制離子佈植前，可以在界定該凹部23之該基板21的表面上形成一犧牲層(未顯示)。藉由形成該犧牲層，可使蝕刻所造成之損害或在界定該凹部23時所產生之任何缺陷減至最小程度。該犧牲層可以使用一熱氧化製程來形成及可以在該臨界電壓控制離子佈植後被移除。
參考第4B圖，移除該硬罩層22。在該基板12之整個表面(包括界定該凹部23之該基板21的表面)上形成一閘極介電層24。該閘極介電層24可以包括氧 化矽、氮化矽或一高介電常數(高k)物質。該閘極介電層24可以經由熱氧化、電漿氧化、原子層沉積(ALD)、化學氣相沉積(CVD)等來形成。隨後，可以使該閘極介電層24經氮化處理。該高k物質通常具有比氧化矽(SiO2)之介電常數(約3.9)高的介電常數。該高k物質實際比該氧化矽厚且具有比該氧化矽低之等效氧化物厚度(EOT)。例如，該高k物質可以包括一像金屬氧化物或金屬矽酸鹽之含金屬物質。該金屬氧化物可以包括一包含像鉿(Hf)、鋁(Al)、鑭(La)或鋯(Zr)之金屬的氧化物。該金屬氧化物可以包括氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鑭(LaO2)、氧化鋯(ZrO2)或其組合。該金屬矽酸鹽可以包括一包含像鉿(Hf)或鋯(Zr)之金屬的矽酸鹽。該金屬矽酸鹽可以包括矽酸鉿(HfSiO)、矽酸鋯(ZrSiO)或其組合。
一種用以形成該高k物質之製程可以包括任 何適合沉積技術。例如，可以使用化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿加強CVD(PECVD)、金屬有機CVD(MOCVD)、原子層沉積(ALD)、電漿加強ALD(PEALD)等等。為了形成均勻的薄膜，可使用電漿加強ALD(PEALD)。接著可以使該高k物質暴露至一像電漿氮化製程之氮化製程。於是，將氮植入該高k物質。例如，在該高k物質係矽酸鉿(HfSiO)之情況下，藉由該氮化製程形成氮氧化矽鉿(HfSiON)。依此方式，藉由將氮植入金屬矽酸鹽，增加介電常數，以及可在一後續熱製程中抑制該金屬矽酸鹽之結晶。
在該閘極介電層24上形成一閘極導電層，以 填充該凹部23。該閘極導電層可以包括一沒有摻雜有雜質之含矽層G。該未摻雜含矽層G可以至少包括一捕獲種260。雜質係用以提供像N型導電性或P型導電性之導電性的物質，以及該捕獲種260係用以捕獲雜質之物質。
可以將該含矽層G之整個厚度劃分成一下 區、一中間區及一上區。可以將該下區、該中間區及該上區界定成厚度或多層。例如，當該含矽層G之整個厚度係約2000Å時，一從在界定該凹部23之該基板21的表面上所形成之該閘極介電層24的表面起之區可以具有約500Å之厚度及可以界定為該下區，一從約500Å之厚度至約1500Å之厚度的區可以界定為該中間區，以及一從約1500Å之厚度至約2000Å之厚度的區可以界定為該上區。再者，該含矽層G之下區、中間區及上區之每一者可以包括一矽層。以一下層、一中間層及一上層之次序堆疊該等矽層。例如，該等矽層可以包括一第一矽層25、一第二矽層26及一第三矽層27。該第一矽層25可以對應於該下區，該第二矽層26可以對應於該中間區，以及該第三矽層27可以對應於該上區。
以下，在該實施例中，假定由該第一矽層 25、該第二矽層26及該第三矽層27分別界定該含矽層G之下區、中間區及上區。
術語“未摻雜”係定義成表示沒有包含一導電 雜質。首先，該第一矽層25可以包括未摻雜矽。例如，該第一矽層25可以包括未摻雜多晶矽。可以共形地沉積 該第一矽層25至一沒有填充該凹部23之厚度。
該第二矽層26係形成於該第一矽層25上。 該第二矽層26可以以相同於該第一矽層25之方式由未摻雜多晶矽所形成。不像該第一矽層25，該第二矽層26可以包含一捕獲種260。可以在沉積該第一矽層25後，連續地形成該第二矽層26。並且，該第二矽層26可以沉積成與該第一矽層25接觸。在該第二矽層26中所包含之該捕獲種260可以包括碳或氮。該捕獲種260用以捕獲及儲存一佈植或擴散雜質及在一後續退火處理期間將該佈植或擴散雜質擴散至一周圍結構中。當形成該第二矽層26時，將該捕獲種260摻雜至該第二矽層26中及沉積該第二矽層26。於是，該第二矽層26係包含該捕獲種260之未摻雜多晶矽。如果像碳及氮之該捕獲種260的濃度太高，則可能抑制該雜質之擴散。因此，該捕獲種260可以具有等於或小於約1010atoms/cm3之濃度。當沉積該第二矽層26時，可以在原處摻雜該捕獲種260。當沉積該第二矽層26時，除了一矽源氣體之外，還使一含碳氣體或一含氮氣體流動。可以使該含碳氣體及該含氮氣體同時流動，以及於是，該第二矽層26可以包含碳及氮兩者做為該捕獲種260。在另一範例中，在藉由先使該含氮氣體流動，以形成一含氮區後，可以藉由使該含碳氣體流動，以形成一含碳區。
該第三矽層27係形成於該第二矽層26上， 以填充該凹部23。該第三矽層27可以由相同於該第一及第二矽層25及26之物質所形成。該第三矽層27可以 包括未摻雜有雜質之未摻雜矽。例如，該第三矽層27可以包括未摻雜多晶矽。
該第一矽層25、該第二矽層26及該第三矽 層27可以具有相同厚度。在另一選擇中，該第一矽層25及該第三矽層27可以具有相同厚度，以及該第二矽層26可以比該第一及第三矽層25及27薄。
平坦化該第三矽層27。可以經由回蝕刻或化 學機械研磨(CMP)來實施該平坦化。
依此方式，該含矽層G係形成做為一填充該 凹部23之物質。該含矽層G可以包括未摻雜多晶矽之多層結構，該多層結構包括包含有該捕獲種260之該第二矽層26。可以經由化學氣相沉積(CVD)、原子層沉積(ALD)等來沉積該第一至第三矽層25、26及27。
藉由依序沉積該第一矽層25、該第二矽層26 及該第三矽層27，填充該凹部23。由於在該第一矽層25與該第三矽層27間形成包含有該捕獲種260之該第二矽層26的事實，完成一夾層結構。可看出，藉由這樣的夾層結構，使該捕獲種260包含在該含矽層G之中間區中。於是，該第二矽層26(包含該捕獲種260)成為一捕獲區。該第二矽層26係至少設置在該凹部23中。可以使該第二矽層26係形成為平行於界定該凹部23之該基板21的表面。換句話說，可以在離該凹部23之表面有一均勻距離下形成該第二矽層26。該第一矽層25係設置在該凹部23之表面與該第二矽層26間。
參考第4C圖，實施一雜質摻雜28。導電之 雜質可以包括一P型雜質或一N型雜質。該P型雜質可以包括硼。該N型雜質可以包括磷。該雜質摻雜28可以使用一電漿摻雜法或一佈植法。例如，可以使用11B或31P做為一雜質源。
藉由依此方式實施該雜質摻雜28，將雜質摻 雜至該第三矽層27中。
當使用該電漿摻雜法，摻雜該雜質時，因為 增加能量，所以在表面上沒有發生實質濃度變化，以及只有以摻雜深度為基礎之濃度分佈的斜率改變，以致於該摻雜深度逐漸地增加。因此，在增加能量之情況下，可以在該凹部23之一深層區中增加該第三矽層27之雜質摻雜濃度。再者，可以使該雜質擴散至在該第三矽層27下面之該第二矽層26。在該第二矽層26中所包含之該捕獲種260捕獲依此方式所擴散之雜質及將其累積在該第二矽層26中。
在使用該佈植法之情況下，可以藉設定 Rp(投射範圍)至該凹部23之一深層區，實施該雜質摻雜28。Rp係一表示在一特定深度之最大濃度的數值。依據此事實，將雜質不僅摻雜至該第三矽層27中，而且亦摻雜至該第二矽層26中。特別地，當使用該佈植法時，因為藉由在該第二矽層26中所包含之該捕獲種260抑制穿透，所以在該第二矽層26中累積該雜質。因為藉由該捕獲種260抑制穿透現象，所以可充分地增加離子佈植能量。並且，可以在高溫下實施一後續熱處理。因為做為該捕獲種260之碳或氮可抑制該雜質之擴散，所以可以 捕獲從該第三矽層27擴散之該雜質，以及可防止該雜質擴散至在該第二矽層26下方之結構(包括該第一矽層25、該閘極介電層24及該凹部23之表面)。當包含小量之碳或氮時，該擴散抑制效應係可能的。在包含過量之碳或氮的情況下，因為阻擋雜質從該第三矽層27擴散，所以很難在該第二矽層26中捕獲該雜質。該擴散雜質係一以該電漿摻雜法或該佈植法經由該雜質摻雜28擴散之雜質。
依此方式，藉由在該含矽層G中形成該第二 矽層26(包含該捕獲種260)，可以在使用該電漿摻雜法或該佈植法時，在該第二矽層26中累積雜質。再者，可捕獲及累積被擴散至該第二矽層26之雜質及抑制該累積雜質擴散至該下層結構。
藉由該雜質摻雜28，該第三矽層27變成一 摻雜第三矽層27A及該第二矽層26變成一摻雜第二矽層26A。該摻雜第三矽層27A或該摻雜第二矽層26A可以摻雜有磷或硼。除了磷或硼之外，該摻雜第二矽層26A還包含該捕獲種260。因此，形成一部分摻雜含矽層G1，其包括該摻雜第三矽層27A、該摻雜第二矽層26A及該未摻雜第一矽層25。
參考第4D圖，實施一第一退火處理29。該 第一退火處理29可以包括快速熱退火處理。藉由該第一退火處理29，使一雜質從該摻雜第三矽層27A擴散至該摻雜第二矽層26A(見元件符號30)。此外，使在該摻雜第二矽層26A中所累積之雜質擴散至該第一矽層25(見 元件符號31)。以該等元件符號30及31所表示之擴散稱為“一次擴散”。藉由該一次擴散，在該摻雜第二矽層26A中累積該雜質，以及使該累積雜質擴散至該第一矽層25中，因而摻雜該第一矽層25。
藉由相繼實施上述雜質摻雜28及第一退火 處理29，該第一至第三矽層皆處於摻雜狀態中，以在該凹部23中形成一摻雜含矽層G2。該摻雜含矽層G2包括該摻雜第一矽層25A、該摻雜第二矽層26A及該摻雜第三矽層27A。該摻雜第二矽層26A摻雜有該雜質且包含該捕獲種260。該摻雜第一矽層25A及該摻雜第三矽層27A只摻雜有雜質，以及沒有摻雜有該捕獲種。在該摻雜含矽層G2係多晶矽之情況中，依用於摻雜之雜質的型態而定，它變成一P型摻雜多晶矽或一N型摻雜多晶矽。
參考第4E圖，在該摻雜含矽層G2上形成一 金屬層及一閘極硬罩層後，實施一閘極蝕刻製程。形成一凹入式閘極結構，其中堆疊一摻雜含矽電極G3(由該摻雜多晶矽層G2所形成)、一金屬電極32及一閘極硬罩層33。該金屬電極32可以包括一低電阻物質。例如，該金屬電極32可以包括鎢或一氮化鈦層。該閘極硬罩層33可以包括氮化矽。在該凹入式閘極結構中所形成之該摻雜含矽電極G3延伸至該凹部23中。雖然未顯示，但是可以在該閘極蝕刻製程後，實施一閘極間隔物製程。可以使用氧化矽、氮化矽等做為閘極間隔物。
參考第4F及4G圖，實施用以形成源極/汲極區域35之雜質離子佈植34及第二退火處理36。該第 二退火處理36可以包括快速熱退火處理。該第二退火處理36活化被植入該等源極/汲極區域35之雜質。
當實施上述第二退火處理36時，使該雜質從 該摻雜第三矽層27A擴散至該摻雜第二矽層26A(見元件符號37)，以及使該雜質從該摻雜第二矽層26A擴散至該摻雜第一矽層25A(見元件符號38)。該等元件符號37及38所表示之擴散將稱為“二次擴散”。藉由該二次擴散，將該雜質額外地摻雜至該摻雜第一矽層25A中。
結果，在完成該第二退火處理36後，可以將 該雜質均勻地分佈在該摻雜第一矽層25A、該摻雜第二矽層26A及該摻雜第三矽層27A中。特別地，可以將雜質充分地摻雜至該凹部23之深層區(亦即，該摻雜第一矽層25A之下表面)中。
從上面敘述可顯而易知，藉由在該含矽層G 中包含該捕獲種260後，實施該雜質摻雜28、該第一退火處理29及該第二退火處理36，可以將雜質充分地摻雜至該凹部23之深層區中。例如，當摻雜雜質時，可以在一預定深度下累積該雜質，以及可以藉由實施該第一退火處理29及該第二退火處理36，引起該雜質之擴散，藉此可以將足夠大量的雜質摻雜至該凹部23之深層區中。
再者，即使當使用該佈植法，實施雜質摻雜 時，藉由使用該捕獲種260，可以將該雜質充分地摻雜至該凹部23之深層區中，同時抑制穿透現象。
第5圖係描述依據本發明之第二實施例的一 具有一凹入式閘極結構之電晶體的視圖。
參考第5圖，一半導體基板201具有複數個 電晶體區域。該等複數個電晶體可以包括一第一區域及一第二區域。形成一隔離區域202，以使該第一區域與該第二區域彼此隔離。該隔離區域202具有一溝槽結構及可以經由一STI(淺溝槽隔離)製程來形成。該隔離區域202可以包括一介電層(例如，氧化矽)。該第一區域係一形成有一NMOS之區域，以及該第二區域係一形成有一PMOS之區域。以下，該第一區域及該第二區域將分別稱為“第一NMOS區域”及”第二PMOS區域”。該第一NMOS區域及該第二PMOS區域之位置係為了方便說明，以及可以彼此交換。該半導體基板201可以但不限於由矽、鍺、或矽與鍺所形成。再者，可以使該半導體基板201之全部或一部分應變。
在該第一NMOS區域及該第二PMOS區域之 半導體基板201中界定具有一預定深度之凹部203。在該等凹部203之表面上形成一閘極介電層204。
在該第一NMOS區域及該第二PMOS區域之 閘極介電層204上形成凹入式閘極結構，其包括填充該等對應凹部203之含矽電極200N及200P。在該等凹入式閘極結構之兩側的半導體基板201中形成P型源極/汲極區域211A及N型源極/汲極區域211B。
首先，在該第一NMOS區域中所形成之凹入 式閘極結構可以包括一N型摻雜含矽電極200N、一金屬電極208B及一閘極硬罩層209B。該N型摻雜含矽電極 200N可以包括一N型摻雜第一矽層205B、一N型摻雜第二矽層206B及一N型摻雜第三矽層207B。該N型摻雜第一矽層205B及該N型摻雜第二矽層206B係共形地形成於該閘極介電極204上，以及該N型摻雜第三矽層207B填充在該N型摻雜第二矽層206B中之凹部203。該等N型摻雜第一至第三矽層205B、206B及207B可以包括多晶矽層。該等N型摻雜第一至第三矽層205B、206B及207B可以是以像磷之N型雜質均勻摻雜之多晶矽層。該N型摻雜第二矽層206B包含一捕獲種210。該捕獲種210可以包括碳或氮、或碳與氮之混合物。在碳與氮之混合物的情況下，可以藉由堆疊一含氮區及一含碳區，形成該N型摻雜第二矽層206B。
接下來，在該第二PMOS區域中所形成之該凹入式閘極結構可以包括一P型摻雜含矽電極200P、一金屬電極208A及一閘極硬罩層209A。該P型摻雜含矽電極200P可以包括一P型摻雜第一矽層205A、一P型摻雜第二矽層206A及一P型摻雜第三矽層207A。該P型摻雜第一矽層205A及該P型摻雜第二矽層206A係共形地形成於該閘極介電極204上，以及該P型摻雜第三矽層207A填充在該P型摻雜第二矽層206A中之凹部204。該等P型摻雜第一至第三矽層205A、206A及207A可以包括多晶矽層。該等P型摻雜第一至第三矽層205A、206A及207A係以像硼之P型雜質均勻摻雜之多晶矽層。該P型摻雜第二矽層206A包含一捕獲種210。該捕獲種210可以包括碳或氮、或碳與氮之混合物。在 碳與氮之混合物的情況下，可以藉由堆疊一含氮區及一含碳區，形成該P型摻雜第二矽層206A。
依據第5圖，該NMOS及該PMOS包括該等 凹入式閘極結構。此外，該第一NMOS區域包括該N型摻雜含矽電極200N，以及該第二PMOS區域包括該P型摻雜含矽電極200P。該N型摻雜含矽電極200N及該P型摻雜含矽電極200P兩者包含該捕獲種210。由於該捕獲種21之存在，可以將充分大量之雜質摻雜至該等凹部203之深層區中。
在該第二實施例之變型中，該捕獲種210可 以包含於該等P型及N型摻雜第三矽層207A及207B中或可以包含於該等P型及N型摻雜第一矽層205A及205B中。
第6A至6H圖係描述一用以形成依據本發明 之第二實施例的電晶體之示範性方法的視圖。在本實施例中，將描述一用以製造一CMOS電路之方法。應注意的是，本發明並非侷限於該CMOS電路。取而代之，本發明可以應用至用以形成一NMOS或一PMOS之所有半導體裝置製造方法。該NMOS或該PMOS係形成於該CMOS電路中。該CMOS電路包括至少一PMOS或NMOS。該CMOS電路可以構成一感測放大器。
參考第6A圖，一半導體基板41具有複數個 電晶體區域。該等複數個電晶體區域可以包括一第一區域及一第二區域。形成一隔離區域42，以使該第一區域與該第二區域彼此隔離。該隔離區域42具有一溝槽結構 及可以經由一STI(淺溝槽隔離)製程來形成。該隔離區域42可以包括一介電層(例如，氧化矽)。該第一區域係一形成有一NMOS之區域，以及該第二區域係一形成有一PMOS之區域。以下，該第一區域及該第二區域將分別稱為“第一NMOS區域”及”第二PMOS區域”。該第一NMOS區域及該第二PMOS區域之位置係為了方便說明，以及可以彼此交換。該半導體基板41可以但不限於由矽、鍺、或矽與鍺所形成。再者，可以使該半導體基板41之全部或一部分應變。此外，雖然未顯示，但是可以經由一般該項技藝所知之井區形成製程在該第一NMOS區域及該第二PMOS區域中形成第一井區及第二井區。可以在該第一NMOS區域中形成P型第一井區，以及可以在該第二PMOS區域中形成N型第二井區。為了形成該等N型第二井區，可以將像磷(P)或砷(As)之N型雜質植入該半導體基板41之第二PMOS區域。為了形成該等P型第一井區，可以將像硼(B)之P型雜質植入該半導體基板41之第一NMOS區域。該半導體基板41可以包括一含矽物質。該半導體基板41可以包括一矽基板或一矽-鍺基板。
在該半導體基板41上形成一圖案化硬罩層 43。藉由使用該硬罩層43做為一蝕刻阻障，蝕刻該半導體基板41之部分，以界定凹部44。該硬罩層43可以包括氧化矽、氮化矽或氧化矽與氮化矽之堆疊。並且，該硬罩層43可以包括一在蝕刻該半導體基板41時具有蝕刻選擇性之物質。該等凹部44係分別被界定在該第一 NMOS區域及該第二PMOS區域中。該等凹部44可以具有例如約2000Å之深度，其依據通道長度而有所不同。該等凹部44可以藉由乾式蝕刻該半導體基板41來界定。於是，該等凹部44之底部可以具有圓角化輪廓。雖然未顯示，在界定該等凹部44後，可以實施臨界電壓控制離子佈植。在該臨界電壓控制離子佈植中，可以選擇適合的雜質用於電晶體之通道。在該臨界電壓控制離子佈植前，可以在該等凹部44之表面上形成一犧牲層(未顯示)。藉由形成該犧牲層，可使蝕刻損害或在界定該等凹部44時所產生之缺陷減至最小程度。可以使用一熱氧化製程，形成該犧牲層，以及可以在該臨界電壓控制離子佈植後，移除該犧牲層。
參考第6B圖，移除該硬罩層43。在該半導體基板41之整個表面(包括界定該等凹部44之該半導體基板41的表面)上形成一閘極介電層45。該閘極介電層45可以包括氧化矽、氮化矽或一高介電常數(高k)物質。該閘極介電層45可以以熱氧化、電漿氧化、原子層沉積(ALD)、化學氣相沉積(CVD)等來形成。隨後，可以使該閘極介電層45經氮化處理。該高k物質通常具有一比氧化矽(SiO2)之介電常數(約3.9)高的介電常數。該高k物質實質上比氧化矽厚且具有一比氧化矽低之等效氧化物厚度(EOT)值。例如，該高k物質可以包括一像金屬氧化物或金屬矽酸鹽之含金屬物質。該金屬氧化物可以包括一包含像鉿(Hf)、鋁(Al)、鑭(La)或鋯(Zr)之金屬的氧化物。該金屬氧化物可以包括例如氧化鉿(HfO2)、氧化鋁 (Al2O3)、氧化鑭(LaO2)、氧化鋯(ZrO2)或其組合。該金屬矽酸鹽可以包括一包含像鉿(Hf)或鋯(Zr)之金屬的矽酸鹽。該金屬矽酸鹽可以包括矽酸鉿(HfSiO)、矽酸鋯(ZrSiO)或其組合。
一種用以形成該高k物質之製程可以包括任 何適合沉積技術。例如，可以使用化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿加強CVD(PECVD)、金屬有機CVD(MOCVD)、原子層沉積(ALD)、電漿加強ALD(PEALD)等等。為了形成一均勻薄膜，可以使用電漿加強ALD(PEALD)。可以接著使該高k物質暴露至一像電漿氮化製程之氮化製程。於是，將氮植入該高k物質。例如，在該高k物質係矽酸鉿(HfSiO)之情況下，藉由該氮化製程形成氮氧化矽鉿(HfSiON)。依此方式，藉由將氮植入一金屬矽酸鹽，增加介電常數，以及可在一後續熱製程中抑制該金屬矽酸鹽之結晶。
在該閘極介電層45之整個表面上形成一閘 極導電層，以填充該等凹部44。該閘極導電層可以包括一沒有摻雜有雜質之含矽層200。該未摻雜含矽層200可以至少包括一捕獲種470。
該含矽層200可以包括多重矽層。可以以一下層、一中間層及一上層之順序來堆疊該等多重矽層。例如，該等多重矽層可以包括一第一矽層46、一第二矽層47及一第三矽層48。
該第一矽層46可以包括沒有摻雜有雜質之未摻雜矽。例如，該第一矽層46可以包括未摻雜多晶 矽。可以共形地沉積該第一矽層46至一沒有填充該等凹部44之厚度。
該第二矽層47係形成於該第一矽層46上。 該第二矽層47可以以相似於該第一矽層46之方式由未摻雜多晶矽所形成。然而，不像該第一矽層46，該第二矽層47可以包括一包含一捕獲種470之物質。在沉積該第一矽層46後，可以連續地形成該第二矽層47。並且，該第二矽層47可以沉積成與該第一矽層46接觸。在該第二矽層47中所包含之該捕獲種470可以包括碳或氮。 該捕獲種470用以捕獲及儲存雜質及在一後續退火處理中將它們擴散至一周圍結構中。當形成該第二矽層47時，將微量捕獲種470摻雜至該第二矽層47中及沉積該第二矽層47中。於是，該第二矽層47係包含該捕獲種470之未摻雜多晶矽。如果該捕獲種470之濃度太高，則可能抑制雜質之擴散。因此，該捕獲種470可能具有等於或小於約1010atoms/cm3之濃度。當沉積該第二矽層47時，可以在原處摻雜該捕獲種470。當沉積該第二矽層47時，除了一矽源氣體之外，還可以使一含碳氣體或一含氮氣體流動。可以使該含碳氣體及該含氮氣體同時流動，以及於是，該第二矽層47可以包含碳及氮兩者做為該捕獲種470。在另一範例中，在藉由先使該含氮氣體流動，以形成一含氮區後，可以藉由使該含碳氣體流動，以形成一含碳區。
該第三矽層48係形成於該第二矽層47上， 以填充該等凹部44。該第三矽層48可以由相同於該等 第一及第二矽層46及47之物質所形成。該第三矽層48可以包括未摻雜有雜質之未摻雜矽。例如，該第三矽層48可以包括未摻雜多晶矽。
平坦化該第三矽層48。可以以回蝕刻或化學 機械研磨(CMP)來實施該平坦化。
依此方式，該含矽層200係形成做為一填充 該等凹部44之物質。該含矽層200可以包括未摻雜多晶矽之多層結構，該多層結構包括包含有該捕獲種470之該第二矽層47。可以經由化學氣相沉積(CVD)、原子層沉積(ALD)等來沉積該等第一至第三矽層46、47及48。
藉由依序沉積該第一矽層46、該第二矽層47 及該第三矽層48，填充該等凹部44。由於在該第一矽層46與該第三矽層48間形成包含有該捕獲種470之該第二矽層47的事實，完成一夾層結構。該第一矽層46、該第二矽層47及該第三矽層48可以具有相同厚度。在另一選擇中，該第一矽層46及該第三矽層48可以具有相同厚度，而該第二矽層47可以比該第一及第三矽層46及48薄。該第二矽層47係至少設置在該等凹部44中。可以使該第二矽層47係形成為平行於界定該等凹部44之該基板41的表面。換句話說，可以在離該等凹部44之表面有一均勻距離下形成該第二矽層47。該第一矽層46係設置在該等凹部44之表面與該第二矽層47間。
參考第6C圖，在該第三矽層48上形成一第 一罩幕圖案49，以覆蓋該第一NMOS區域。該第一罩幕圖案49沒有覆蓋該第二PMOS區域。
實施一第一雜質摻雜50，以像硼之P型雜質 摻雜該第二PMOS區域中。該第一雜質摻雜50可以使用一電漿摻雜法或一佈植法。例如，可以使用11B做為一雜質源。
藉由依此方式實施該第一雜質摻雜50，將雜 質摻雜至該第二PMOS區域之第三矽層48中。
當使用該電漿摻雜法，摻雜該等雜質時，因 為增加能量，所以在表面上沒有發生實質濃度變化，以及只有以摻雜深度為基礎之濃度分佈的斜率改變，以致於該摻雜深度逐漸地增加。因此，在增加能量之情況下，可以在該第二PMOS區之凹部44的一深層區中增加該第三矽層48之雜質摻雜濃度。再者，可以使該等雜質擴散至在該第三矽層48下面之該第二矽層47。依此方式所擴散之雜質被在該第二矽層47中所包含之該捕獲種470捕獲，且累積在該第二矽層47中。
在使用該佈植法之情況下，可以藉由設定 Rp(投射範圍)至該第二PMOS區域之凹部44的一深層區，實施該第一雜質摻雜50。因此，將雜質不僅摻雜至該第三矽層48中，而且亦摻雜至該第二矽層47中。特別地，當使用該佈植法時，因為藉由在該第二矽層47中所包含之該捕獲種470抑制穿透，所以在該第二矽層47中累積該等雜質。因為藉由該捕獲種470抑制穿透現象，所以可以充分地增加離子佈植能量。並且，可以在高溫下實施一後續熱處理。
依此方式，藉由在該含矽層200中形成包含 有該捕獲種470之該第二矽層47，可以在使用該電漿摻雜法或該佈植法時，在該第二矽層47中累積雜質。於是，藉由該第一雜質摻雜50，該第二PMOS區域之第三矽層48變成一P型摻雜第三矽層48A，以及該第二PMOS區域之第二矽層47變成一P型摻雜第二矽層47A。該P型摻雜第二矽層47A包含該捕獲種470。因此，在該第二PMOS區域中形成一部分P型摻雜含矽層201P。
參考第6D圖，移除該第一罩幕圖案49。
在該部分P型摻雜含矽層201P上形成一第二罩幕圖案51，該第二罩幕圖案51覆蓋該第二PMOS區域，但沒有覆蓋該第一NMOS區域。
實施一第二雜質摻雜52，以像磷(P)之N型雜質摻雜該第一NMOS區域中。該第二雜質摻雜52可以使用一電漿摻雜法或一佈植法。例如，可以使用31P做為一雜質源。
藉由依此方式實施該第二雜質摻雜52，將雜質摻雜至該第一NMOS區域之第三矽層48中。
當使用該電漿摻雜法，摻雜該等雜質時，因為增加能量，所以在表面上沒有發生實質濃度變化，以及只有以摻雜深度為基礎之濃度分佈的斜率改變，以致於該摻雜深度逐漸地增加。因此，在增加能量之情況下，可以在該等凹部44之一深層區中增加該第三矽層48之雜質摻雜濃度。再者，可以使該等雜質擴散至在該第三矽層48下面之該第二矽層47。依此方式所擴散之雜質被在該第二矽層47中所包含之該捕獲種470捕獲，且累 積在該第二矽層47中。
在採用該佈植法之情況下，可以藉由設定Rp 至該第一NMOS區域之凹部44的一深層區，實施該第一雜質摻雜50。因此，將雜質不僅摻雜至該第三矽層48中，而且亦摻雜至該第二矽層47中。特別地，當使用該佈植法時，因為藉由在該第二矽層47中所包含之該捕獲種470抑制穿透，所以在該第二矽層47中累積該等雜質。因為藉由該捕獲種470抑制穿透現象，所以可以充分地增加離子佈植能量。並且，可以在高溫下實施一後續熱處理。
依此方式，藉由形成包含有該捕獲種470之 該第二矽層47，可以在採用該電漿摻雜法或該佈植法時，在該第二矽層47中累積雜質。於是，藉由該第二雜質摻雜52，該第一NMOS區域之第三矽層48變成一N型摻雜第三矽層48B，以及該第一NMOS區域之第二矽層47變成一N型摻雜第二矽層47B。該N型摻雜第二矽層47B包含該捕獲種470。因此，在該第一NMOS區域中形成一部分N型摻雜含矽層201N。
參考第6E圖，實施一第一退火處理53。於 是，使雜質從該P型摻雜第三矽層48A擴散至該P型摻雜第二矽層47A，以及使雜質從該N型摻雜第三矽層48B擴散至該N型摻雜第二矽層47B。此外，使在該P型摻雜第二矽層47A中所累積之雜質、及在該N型摻雜第二矽層47B中所累積之雜質擴散至該第一矽層46。該第一退火處理53所造成之擴散將稱為“一次擴散”。
藉由依序實施上述該第一及第二雜質摻雜 50及52及該第一退火處理53，該第一至第三矽層皆處於摻雜狀態。亦即，在該等凹部44中形成摻雜含矽層202N及202P。
該等摻雜含矽層包括一P型摻雜含矽層202P 及一N型摻雜含矽層202N。該P型摻雜含矽層202P包括一P型摻雜第一矽層46A、一P型摻雜第二矽層47A、及一P型摻雜第三矽層48A。該N型摻雜含矽層202N包括一N型摻雜第一矽層46B、一N型摻雜第二矽層47B、及一N型摻雜第三矽層48B。該P型摻雜第二矽層47A及該N型摻雜第二矽層47B兩者皆摻雜有雜質及該捕獲種470。該P型摻雜第一矽層46A及該N型摻雜第一矽層46B及該P型摻雜第三矽層48A及該N型摻雜第三矽層48B係摻雜有雜質，但是沒有摻雜有該捕獲種。在該摻雜含矽層係多晶矽之情況下，依用於摻雜之雜質的型態而定，它變成一P型摻雜多晶矽層或一N型摻雜多晶矽層。
參考第6F圖，在該等P型及N型摻雜含矽 層202P及202N上形成一金屬層及一閘極硬罩層後，實施一閘極蝕刻製程，以在該第一NMOS區域中及在該第二PMOS區域中形成凹入式閘極結構。在該第一NMOS區域中形成一凹入式閘極結構，其中堆疊一N型摻雜含矽電極203N、一金屬電極54B、及一閘極硬罩層55B。在該第二PMOS區域中形成一凹入式閘極結構，其中堆疊一P型摻雜含矽電極203P、一金屬電極54A、及一閘 極硬罩層55A。該等金屬層54A及54B可以包括一低電阻物質。例如，該等金屬電極54A及54B可以包括鎢或氮化鈦層。該等閘極硬罩層55A及55B可以包括氮化矽。在該凹入式閘極結構中，該等P型及N型摻雜含矽電極203P及203N具有填充該等凹部44之形狀。雖然未顯示，但是可以在該閘極蝕刻製程後，實施一閘極間隔物製程。可以使用氧化矽、氮化矽等做為閘極間隔物。
參考第6G圖，可以實施一第三摻雜。可以 藉由使用例如離子佈植56A來摻雜一P型雜質，以形成P型源極/汲極區域57A。可以藉由使用例如離子佈植56B來摻雜一N型雜質，以形成N型源極/汲極區域57B。
參考第6H圖，實施一第二退火處理58。該 第二退火處理58可以包括快速熱退火處理。實施該第二退火處理58，以活化在該等P型源極/汲極區域57A及該等N型源極/汲極區域57B中所植入之雜質。
當實施上述第二退火處理58時，使雜質從該 等P型及N型摻雜第三矽層48A及48B分別擴散至該等P型及N型摻雜第二矽層47A及47B，以及使該雜質從該等P型及N型摻雜第二矽層47A及47B分別擴散至該等P型及N型摻雜第一矽層46A及46B。該第二退火處理58所造成之擴散將稱為“二次擴散”。藉由該二次擴散，將雜質額外地摻雜至該等P型及N型摻雜第一矽層46A及46B中。
結果，在完成該第二退火處理58後，可以將 雜質均勻地分佈在該P型摻雜第三矽層48A及該N型摻 雜第三矽層48B、該P型摻雜第二矽層及該N型摻雜第二矽層47B、以及該P型摻雜第一矽層46A及該N型摻雜第一矽層46B中。特別地，可以將雜質充分地摻雜至該等凹部44之深層區中，亦即，該P型摻雜第一矽層46A及該N型摻雜第一矽層46B之下表面。
從上面敘述可明顯易知，藉由在該含矽層 200中包含該捕獲種470後，實施該第一及第二雜質摻雜50及52、該第一退火處理53、及該第二退火處理58，可以將N型及P型雜質充分地摻雜至該等凹部44之深層區中。亦即，當實施該第一及第二雜質摻雜50及52時，可以在一預定深度處累積N型及P型雜質，以及藉由實施該第一退火處理53及該第二退火處理58，可以引起N型及P型雜質之擴散，藉此可以將充分大量之N型及P型雜質摻雜至該等凹部44之深層區中。
再者，藉由在包含該捕獲種470後，使用該 佈植法來實施雜質摻雜，可以將雜質充分地摻雜至該等凹部44之深層區中，同時抑制穿透現象。
第7圖係描述依據本發明之第三實施例的一 具有一凹入式閘極結構之電晶體的視圖。
參考第7圖，一半導體基板301具有複數個 電晶體區域。該等複數個電晶體區域可以包括一第一區域及一第二區域。形成一隔離區域302，以使該第一區域與該第二區域彼此隔離。該隔離區域302具有一溝槽結構及可以經由一STI(淺溝槽隔離)製程來形成。該隔離區域302可以包括一介電層(例如，氧化矽)。該第一區 域係一形成有一NMOS之區域，以及該第二區域係一形成有一PMOS之區域。以下，該第一區域及該第二區域將分別稱為“第一NMOS區域”及”第二PMOS區域”。該第一NMOS區域及該第二PMOS區域之位置係為了方便說明，以及可以彼此交換。該半導體基板301可以但不限於由矽、鍺或矽與鍺所形成。再者，可以使該半導體基板301之全部或一部分應變。
在該第二PMOS區域之半導體基板301中界 定一具有一預定深度之凹部303。在該第一NMOS區域中沒有界定該凹部303。
在該凹部303之表面上形成一閘極介電層 304。在該第一NMOS區域中之半導體基板301上亦形成該閘極介電層304。
在該第二PMOS區域之閘極介電層304上形 成一P型含矽電極300P，該P型含矽電極300P係形成為一凹入式閘極結構且延伸至該凹部303中。在該凹入式閘極結構之兩側的半導體基板301中形成P型源極/汲極區域311A。詳而言之，在該第二PMOS區域中之凹入式閘極結構包括一P型摻雜含矽電極300P、一金屬電極308A及一閘極硬罩層309A。該P型摻雜含矽電極300P包括一P型摻雜第一矽層305A、一P型摻雜第二矽層306A及一P型摻雜第三矽層307A。該P型摻雜第一矽層305A及該P型摻雜第二矽層306A係共形地形成於該閘極介電層304上，以及該P型摻雜第三矽層307A填充由該P型摻雜第二矽層306A所界定之該凹部303。該 等P型摻雜第一至第三矽層305A、306A及307A可以包括多晶矽層。該等P型摻雜第一至第三矽層305A、306A及307A可以均勻地摻雜有像硼之P型雜質。該P型摻雜第二矽層306A包含一捕獲種310。該捕獲種310可以包括碳或氮、或碳與氮之混合物。在碳與氮之混合物的情況下，可以藉由堆疊一含氮區及一含碳區，形成該P型摻雜第二矽層306A。
在該第一NMOS區域中所形成之平面閘極結 構可以包括一N型摻雜含矽電極300N、一金屬電極308B及一閘極硬罩層309B。該N型摻雜含矽電極300N可以包括一N型摻雜第一矽層305B、一N型摻雜第二矽層306B及一N型摻雜第三矽層307B。該等N型摻雜第一至第三矽層305B、306B及307B可以包括多晶矽層。該等N型摻雜第一至第三矽層305B、306B及307B可以摻雜有N型雜質。該等N型摻雜第一至第三矽層305B、306B及307B可以均勻地摻雜有像磷之雜質。該N型摻雜第二矽層306B包含一捕獲種310。該捕獲種310可以包括碳或氮、或碳與氮之混合物。在碳與氮之混合物的情況下，可以藉由堆疊一含氮區及一含碳區，形成該N型摻雜第二矽層306B。在該平面閘極結構之兩側的半導體基板301中形成N型源極/汲極區域311B。
依據第7圖，該NMOS可以包括該平面閘極 結構，以及該PMOS可以包括該凹入式閘極結構。此外，該NMOS包括該N型摻雜含矽電極300N，以及該PMOS包括該P型摻雜含矽電極300P。該N型摻雜含矽電極 300N及該P型摻雜含矽電極300P兩者皆包含該捕獲種310。由於該捕獲種310之存在，可以將充分大量的P型雜質摻雜至該凹部303之深層區中。
在該第三實施例之變型中，該捕獲種310可 以包含於該P型摻雜第三矽層307A及該N型摻雜第三矽層307B中，或者該捕獲種310可以包含於該P型摻雜第一矽層305A及該N型摻雜第一矽層305B中。
第8A至8H圖係描述一用以形成依據本發明 之第三實施例的電晶體之示範性方法的視圖。在本實施例中，將描述一用以製造一CMOS電路之方法。注意到，本發明並非侷限於該CMOS電路。取而代之，本發明可以應用至用以形成NMOS或PMOS之所有半導體裝置製造方法。該NMOS或該PMOS可以形成於該CMOS電路中。該CMOS電路可以包括至少一PMOS或NMOS。該CMOS電路可以構成一感測放大器。
參考第8A圖，一半導體基板61具有複數個 電晶體區域。該等複數個電晶體區域可以包括一第一區域及一第二區域。形成一隔離區域62，以使該第一區域與該第二區域彼此隔離。該隔離區域62具有一溝槽結構及可以經由一STI(淺溝槽隔離)製程來形成。該隔離區域62可以包括一介電層(例如，氧化矽)。該第一區域係一形成有一NMOS之區域，以及該第二區域係一形成有一PMOS之區域。以下，該第一區域及該第二區域將分別稱為“第一NMOS區域”及”第二PMOS區域”。該第一NMOS區域及該第二PMOS區域之位置係為了方便說 明，以及可以彼此交換。該半導體基板61可以但不限於由矽、鍺、或矽與鍺所形成。再者，可以使該半導體基板61之全部或一部分應變。此外，雖然未顯示，但是可以經由一般該項技藝所知之井區形成製程在該第一NMOS區域及該第二PMOS區域中形成第一井區及第二井區。可以在該第一NMOS區域中形成P型第一井區，以及可以在該第二PMOS區域中形成N型第二井區。為了形成該等N型第二井區，可以將像磷(P)或砷(As)之N型雜質植入該半導體基板61之第二PMOS區域。為了形成該等P型第一井區，可以將像硼(B)之P型雜質植入該半導體基板61之第一NMOS區域。該半導體基板61可以包括一含矽物質。該半導體基板61可以包括一矽基板或一矽-鍺基板。
在該半導體基板61上形成一圖案化硬罩層 63。藉由使用該硬罩層63做為一蝕刻阻障，蝕刻在該第二PMOS區域之該半導體基板61之部分，以界定一凹部64。該硬罩層63可以包括氧化矽、氮化矽或氧化矽與氮化矽之堆疊。並且，該硬罩層63可以包括一在蝕刻該半導體基板61時具有蝕刻選擇性之物質。該凹部64係界定在該第二PMOS區域中。該凹部64可以具有例如約2000Å之深度，其依據通道長度而有所不同。該凹部64可以藉由乾式蝕刻該半導體基板61來界定。於是，該凹部64之底部可以具有圓角化輪廓。雖然未顯示，在界定該凹部64後，可以實施用以控制臨界電壓之雜質的離子佈植(稱為“臨界電壓控制離子佈植”)。在該臨界電壓控 制離子佈植中，可以選擇適合的雜質用於電晶體之通道。在該臨界電壓控制離子佈植前，可以在該凹部64之表面上形成一犧牲層(未顯示)。藉由形成該犧牲層，可使蝕刻損害或在界定該凹部64時所產生之缺陷減至最小程度。該犧牲層可以使用一熱氧化製程來形成及可以在該臨界電壓控制離子佈植後被移除。
參考第8B圖，移除該硬罩層63。在該半導 體基板61之整個表面(包括界定該凹部64之該半導體基板41的表面)上形成一閘極介電層65。該閘極介電層65可以包括氧化矽、氮化矽或一高k物質。該閘極介電層65可以經由熱氧化、電漿氧化、原子層沉積(ALD)、化學氣相沉積(CVD)等來形成。隨後，可以使該閘極介電層65經氮化處理。該高k物質包括一具有高介電常數之物質。該高k物質通常具有比氧化矽(SiO2)之介電常數(約3.9)高的介電常數。該高k物質實際比該氧化矽厚且具有比該氧化矽低之等效氧化物厚度(EOT)。例如，該高k物質可以包括一像金屬氧化物或金屬矽酸鹽之含金屬物質。該金屬氧化物可以例如包括一包含像鉿(Hf)、鋁(Al)、鑭(La)或鋯(Zr)之金屬的氧化物。該金屬氧化物可以包括氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鑭(LaO2)、氧化鋯(ZrO2)或其組合。該金屬矽酸鹽可以包括一包含像鉿(Hf)或鋯(Zr)之金屬的矽酸鹽。該金屬矽酸鹽可以例如包括矽酸鉿(HfSiO)、矽酸鋯(ZrSiO)或其組合。
一種用以形成該高k物質之製程可以包括任 何適合沉積技術。例如，可以使用化學氣相沉積(CVD)、 低壓CVD(LPCVD)、電漿加強CVD(PECVD)、金屬有機CVD(MOCVD)、原子層沉積(ALD)、電漿加強ALD(PEALD)等等。為了形成一均勻薄膜，可以使用電漿加強ALD(PEALD)。接著可以使該高k物質暴露至一像電漿氮化製程之氮化製程。於是，將氮植入該高k物質。例如，在該高k物質係矽酸鉿(HfSiO)之情況下，藉由該氮化製程形成氮氧化矽鉿(HfSiON)。依此方式，藉由將氮植入金屬矽酸鹽，增加介電常數，以及可在一後續熱製程中抑制該金屬矽酸鹽之結晶。
在該半導體基板61之整個表面(包括該閘極 介電層65)上形成一閘極導電層，以填充該凹部64。該閘極導電層可以包括一沒有摻雜有雜質之含矽層300。該未摻雜含矽層300可以至少包括一捕獲種670。
該含矽層300可以包括多重矽層。可以以一下層、一中間層及一上層之順序來堆疊該等多重矽層。例如，該等多重矽層可以包括一第一矽層66、一第二矽層67及一第三矽層68。
該第一矽層66可以包括沒有摻雜有雜質之未摻雜矽。例如，該第一矽層66可以包括未摻雜多晶矽。可以共形地沉積該第一矽層66至一沒有填充該凹部64之厚度。
該第二矽層67係形成於該第一矽層66上。該第二矽層67可以以相似於該第一矽層66之相同方式由未摻雜多晶矽所形成。然而，不像該第一矽層66，該第二矽層67可以包括一包含一捕獲種670之物質。在沉 積該第一矽層66後，可以連續地形成該第二矽層67。並且，該第二矽層67可以沉積成與該第一矽層66接觸。在該第二矽層67中所包含之該捕獲種670可以包括碳或氮。該捕獲種670用以捕獲及儲存雜質及在一後續退火處理期間將它們擴散至一周圍結構中。當形成該第二矽層67時，摻雜及沉積該捕獲種670。於是，該第二矽層67係包含該捕獲種670之未摻雜多晶矽。如果該捕獲種670之濃度太高，則可能抑制雜質之擴散。因此，該捕獲種670可以具有等於或小於約1010atoms/cm3之濃度。當沉積該第二矽層67時，可以在原處摻雜該捕獲種670。當沉積該第二矽層67時，除了一矽源氣體之外，還可以使一含碳氣體或一含氮氣體流動。可以使該含碳氣體及該含氮氣體同時流動，以及於是，該第二矽層67可以包含碳及氮兩者做為該捕獲種670。
該第三矽層68係形成於該第二矽層67上，以填充該凹部64。該第三矽層68可以由相同於該等第一及第二矽層66及67之物質所形成。該第三矽層68可以包括未摻雜有雜質之未摻雜矽。例如，該第三矽層68可以包括未摻雜多晶矽。在另一範例中，在藉由先使該含氮氣體流動，以形成一含氮區後，可以藉由使該含碳氣體流動，以形成一含碳區。
平坦化該第三矽層68。可以以回蝕刻或化學機械研磨(CMP)來實施該平坦化。
依此方式，該含矽層300形成做為一填充該凹部64之物質。該含矽層300可以包括未摻雜多晶矽之 多層結構，該多層結構包括包含有該捕獲種670之該第二矽層67。可以經由化學氣相沉積(CVD)、原子層沉積(ALD)等來沉積該第一至第三矽層66、67及68。
藉由依序沉積該第一矽層66、該第二矽層67 及該第三矽層68，填充該凹部64。由於在該第一矽層66與該第三矽層68間形成包含有該捕獲種670之該第二矽層67的事實，完成一夾層結構。該第一矽層66、該第二矽層67及該第三矽層68可以具有相同厚度。在另一選擇中，該第一矽層66及該第三矽層68可以具有相同厚度，而該第二矽層67可以比該第一及第三矽層66及68薄。該第二矽層67係至少設置在該凹部64中。可以使該第二矽層67係形成為平行於界定該凹部64之該基板51的表面。換句話說，可以在離該凹部64之表面有一均勻距離下形成該第二矽層67。該第一矽層66係設置在該凹部64之表面與該第二矽層67間。
參考第8C圖，在該第三矽層68上形成一第一罩幕圖案69，以覆蓋該第一NMOS區域。該第一罩幕圖案69沒有覆蓋該第二PMOS區域。
實施一第一雜質摻雜70，以像硼之P型雜質摻雜該第二PMOS區域。該第一雜質摻雜70可以使用一電漿摻雜法或一佈植法。例如，可以使用11B做為一雜質源。
藉由依此方式實施該第一雜質摻雜70，將該雜質摻雜至該第二PMOS區域之第三矽層68中。
當使用該電漿摻雜法，摻雜該雜質時，因為 增加能量，所以在表面上沒有發生實質濃度變化，以及只有以摻雜深度為基礎之濃度分佈的斜率改變，以致於該摻雜深度逐漸地增加。因此，在增加能量之情況下，可以在該第二PMOS區域之凹部64之一深層區中增加該第三矽層68之雜質摻雜濃度。再者，可以使雜質擴散至在該第三矽層68下面之該第二矽層67。依此方式所擴散之雜質被在該第二矽層67中所包含之該捕獲種670捕獲，且累積在該第二矽層67中。
在使用該佈植法之情況下，可以藉設定Rp(投射範圍)至該凹部64之一深層區，實施該第一雜質摻雜70。因此，將雜質不僅摻雜至該第三矽層68中，而且亦摻雜至該第二矽層67中。特別地，當使用該佈植法時，因為藉由在該第二矽層67中所包含之該捕獲種670抑制穿透，所以在該第二矽層67中累積該等雜質。因為藉由該捕獲種670抑制穿透現象，所以可充分地增加離子佈植能量。並且，可以在高溫下實施一後續熱處理。
依此方式，藉由在該含矽層300中形成包含有該捕獲種670之該第二矽層67，可以在使用該電漿摻雜法或該佈植法時，在該第二矽層67中累積雜質。於是，藉由該第一雜質摻雜70，該第二PMOS區域之第三矽層68變成一P型摻雜第三矽層68A，以及該第二PMOS區域之第二矽層67變成一P型摻雜第二矽層67A。該P型摻雜第二矽層67A包含該捕獲種670。因此，在該第二PMOS區域中形成一部分P型摻雜含矽層301P。
參考第8D圖，移除該第一罩幕圖案69。
在該部分P型摻雜含矽層301P上形成一第二罩幕圖案71，該第二罩幕圖案71覆蓋該第二PMOS區域，但是沒有覆蓋該第一NMOS區域。
實施一第二雜質摻雜72，以像磷(P)之N型雜質摻雜該第一NMOS區域中。該第二雜質摻雜72可以使用一電漿摻雜法或一佈植法。例如，可以使用31P做為一雜質源。
依此方式，在沒有界定凹部之該第一NMOS區域中實施該第二雜質摻雜72。
藉由該第二雜質摻雜72，該第一NMOS區域之第三矽層68及第二矽層67變成一N型摻雜第三矽層68B及一N型摻雜第二矽層67B。該N型摻雜第二矽層67B包含該捕獲種670。因此，在該第一NMOS區域中形成一部分N型摻雜含矽層301N。
參考第8E圖，實施一第一退火處理73。於是，使該P型雜質從該P型摻雜第三矽層68A擴散至該P型摻雜第二矽層67A，以及使該N型雜質從該N型摻雜第三矽層68B擴散至該N型摻雜第二矽層67B。此外，使在該P型摻雜第二矽層67A及該N型摻雜第二矽層67B中所累積之雜質擴散至該第一矽層66。該第一退火處理73所造成之擴散將稱為“一次擴散”。
藉由相繼實施上述第一及第二雜質摻雜70及72以及第一退火處理73，該第一至第三矽層皆處於摻雜狀態中。亦即，在該凹部64中形成一P型摻雜含矽 層302P。在該第一NMOS區域中形成一N型摻雜含矽層302N。
該P型摻雜含矽層302P包括一P型摻雜第 一矽層66A、一P型摻雜第二矽層67A及一P型摻雜第三矽層68A。該N型摻雜含矽層302N包括一N型摻雜第一矽層66B、一N型摻雜第二矽層67B、及一N型摻雜第三矽層68B。該等P型及N型摻雜第二矽層67A及67B摻雜有該等雜質及摻雜有該捕獲種670。該等P型及N型摻雜第一矽層66A及66B以及該等P型及N型摻雜第三矽層68A及68B只摻雜有該等雜質，而沒有摻雜有該捕獲種。在該摻雜含矽層係多晶矽之情況下，依用於摻雜之雜質的型態而定，它變成一P型摻雜多晶矽層或一N型摻雜多晶矽層。
參考第8F圖，在該等P型及N型摻雜含矽層302P及302N上形成一金屬層及一閘極硬罩層後，實施一閘極蝕刻製程。在該第一NMOS區域中形成一平面閘極結構，以及在該第二PMOS區域中形成一凹入式閘極結構。在該第一NMOS區域中形成該平面閘極結構，其中堆疊一N型摻雜含矽電極303N、一金屬電極74B及一閘極硬罩層75B。在該第二PMOS區域中形成凹入式閘極結構，其中堆疊一P型摻雜含矽電極303P、一金屬電極74A及一閘極硬罩層75A。在該凹入式閘極結構中所形成之P型摻雜含矽電極303P延伸至該凹部64中。該等金屬電極74A及74B可以包括一低電阻物質。例如，該等金屬電極74A及74B可以包括鎢氮化鈦。該 等閘極硬罩層75A及75B可以包括氮化矽。雖然未顯示，可以在該閘極蝕刻製程後，實施一閘極間隔物製程。可以使用氧化矽、氮化矽等做為閘極間隔物。
參考第8G圖，可以實施一第三摻雜。可以藉由使用例如離子佈植76A，摻雜一P型雜質，以形成P型源極/汲極區域77A。可以藉由使用例如離子佈植76B，摻雜一N型雜質，以形成N型源極/汲極區域77B。
參考第8H圖，實施一第二退火處理78。該第二退火處理78可以包括快速熱退火處理。實施該第二退火處理78，以活化被植入該等P型源極/汲極區域77A及該等N型源極/汲極區域77B之雜質。
當實施上述第二退火處理78時，使雜質從該等P型及N型摻雜第三矽層68A及68B分別擴散至該等P型及N型摻雜第二矽層67A及67B，以及使雜質從該等P型及N型摻雜第二矽層67A及67B分別擴散至該等P型及N型摻雜第一矽層66A及66B。該第二退火處理78所造成之擴散將稱為“二次擴散”。藉由該二次擴散，將雜質額外地摻雜至該等P型及N型摻雜第一矽層66A及66B中。
結果，在完成該第二退火處理78後，可以在該P型摻雜第三矽層68A及該N型摻雜第三矽層68B中、在該P型第二矽層67A及該N型摻雜第二矽層67B中，及在該P型摻雜第一矽層66A及該N型摻雜第一矽層66B中均勻地分佈雜質。尤其是，可以將該等雜質充分地摻雜至該凹部64之深層區中，亦即，該P型摻雜第 一矽層66A之下表面。
從上面敘述可顯而易知，藉由在該含矽層 300中包含該捕獲種670後，實施該第一雜質摻雜70、該第一退火處理73及該第二退火處理78，可以將該P型雜質充分地摻雜至該凹部64之深層區中。亦即，即使在實施該第一雜質摻雜70時，仍可以在一預定深度處累積該P型雜質，以及可以藉由實施該第一退火處理73及該第二退火處理78，引起該P型雜質之擴散，藉此可將充分大量之P型雜質摻雜至該凹部64之深層區中。
再者，藉由在包含該捕獲種670後，使用該 佈植法，實施雜質摻雜，可以將該P型雜質充分地摻雜至該凹部64之深層區中，同時抑制穿透現象。
第9圖係描述依據本發明之第四實施例的一 具有一凹入式閘極結構之電晶體的視圖。
參考第9圖，一半導體基板401具有複數個 電晶體區域。該等複數個電晶體區域可以包括一第一區域及一第二區域。形成一隔離區域402，以使該第一區域與該第二區域彼此隔離。該隔離區域402具有一溝槽結構及可以經由一STI(淺溝槽隔離)製程來形成。該隔離區域402可以包括一介電層(例如，氧化矽)。該第一區域係一形成有一NMOS之區域，以及該第二區域係一形成有一PMOS之區域。以下，該第一區域及該第二區域將分別稱為“第一NMOS區域”及”第二PMOS區域”。該第一NMOS區域及該第二PMOS區域之位置係為了方便說明，以及可以彼此交換。該半導體基板401可以但不 限於由矽、鍺或矽與鍺所形成。再者，可以使該半導體基板401之全部或一部分應變。
在該第一NMOS區域之半導體基板401中界 定一具有一預定深度之凹部403。在該第二PMOS區域中沒有界定該凹部403。
在該凹部403之表面上形成一閘極介電層 404。在該第二PMOS區域中之半導體基板401上亦形成該閘極介電層404。
在該第一NMOS區域之閘極介電層404上形 成一凹入式閘極結構，其包括一填充該凹部403之N型含矽電極400N。在該凹入式閘極結構之兩側的半導體基板401中形成N型源極/汲極區域411A。
在該第一NMOS區域中所形成之該凹入式閘 極結構可以包括一N型摻雜含矽電極400N、一金屬電極408A及一閘極硬罩層409A。該N型摻雜含矽電極400N可以包括一N型摻雜第一矽層405A、一N型摻雜第二矽層406A及一N型摻雜第三矽層407A。該N型摻雜第一矽層405A及該N型摻雜第二矽層406A係共形地形成於該閘極介電層404上，以及該N型摻雜第三矽層407A填充在該N型摻雜第二矽層406A中之該凹部403。該等N型摻雜第一至第三矽層405A、406A及407A可以包括多晶矽。該等N型摻雜第一至第三矽層405A、406A及407A係均勻地摻雜有像磷之N型雜質的多晶矽層。該N型摻雜第二矽層406A包含一捕獲種410。該捕獲種410可以包括碳或氮、或碳與氮之混合物。在碳與氮之混合 物的情況下，可以藉由堆疊一含氮區及一含碳區，形成該N型摻雜第二矽層406A。
在該第二PMOS區域中所形成之平面閘極結構可以包括一P型摻雜含矽電極400P、一金屬電極408B及一閘極硬罩層409B。該P型摻雜含矽電極400P可以包括一P型摻雜第一矽層405B、一P型摻雜第二矽層406B及一P型摻雜第三矽層407B。該等P型摻雜第一至第三矽層405B、406B及407B可以包括均勻地摻雜有像硼之P型雜質之多晶矽層。該P型摻雜第二矽層406B包含一捕獲種410。該捕獲種410可以包括碳或氮、或碳與氮之混合物。在碳與氮之混合物的情況下，可以藉由堆疊一含氮區及一含碳區，形成該P型摻雜第二矽層406B。在該平面閘極結構之兩側的半導體基板401中形成P型源極/汲極區域411B。
依據第9圖，該PMOS包括該平面閘極結構，以及該NMOS包括該凹入式閘極結構。此外，該NMOS包括該N型摻雜含矽電極400N，以及該PMOS包括該P型摻雜含矽電極400P。該N型摻雜含矽電極400N及該P型摻雜含矽電極400P兩者皆包含該捕獲種410。由於該捕獲種410之存在，可以將充分大量的N型雜質摻雜至該凹部403之深層區中。
在該第四實施例之變型中，該捕獲種410可以包含於該等N型及P型摻雜第三矽層407A及407B中，或者該捕獲種410可以包含於該N型及P型摻雜第一矽層405A及405B中。
第10A至10H圖係描述一用以形成依據本發 明之第四實施例的電晶體之示範性方法的視圖。在本實施例中，將描述一用以製造一CMOS電路之方法。值得注意的是，本發明並非侷限於該CMOS電路。取而代之，本發明可以應用至用以形成一NMOS及一PMOS之所有半導體裝置製造方法。並且，本發明可以應用至用以製造一NMOS之方法及用以製造一PMOS之方法的每一者。該NMOS及該PMOS係形成於該CMOS電路中。該CMOS電路包括至少一PMOS或NMOS。該CMOS電路可以構成一感測放大器。
參考第10A圖，一半導體基板81具有複數 個電晶體區域。該等複數個電晶體區域可以包括一第一區域及一第二區域。形成一隔離區域82，以使該第一區域與該第二區域彼此隔離。該隔離區域82具有一溝槽結構及可以經由一STI(淺溝槽隔離)製程來形式。該隔離區域82可以包括一介電層(例如，氧化矽)。該第一區域係一形成有一NMOS之區域，以及該第二區域係一形成有一PMOS之區域。以下，該第一區域及該第二區域將分別稱為“第一NMOS區域”及”第二PMOS區域”。該第一NMOS區域及該第二PMOS區域之位置係為了方便說明，以及可以彼此交換。該半導體基板81可以但不限於由矽、鍺或矽與鍺所形成。再者，可以使該半導體基板81之全部或一部分應變。此外，雖然未顯示，但是可以經由一般該項技藝所知之井區形成製程在該第一NMOS區域及該第二PMOS區域中形成第一井區及第二井區。 可以在該第一NMOS區域中形成第一P型井區，以及可以在該第二PMOS區域中形成第二N型井區。為了形成該等N型第二井區，可以將像磷(P)或砷(As)之N型雜質植入該半導體基板81之第一NMOS區域。為了形成該等P型第一井區，可以將像硼(B)之P型雜質植入該半導體基板81之第二PMOS區域。該半導體基板81可以包括一含矽物質。該半導體基板81可以包括一矽基板或一矽-鍺基板。
在該半導體基板81上形成一圖案化硬罩層 83。藉由使用該硬罩層83做為一蝕刻阻障，蝕刻該半導體基板81之部分，以界定一凹部84。該硬罩層83可以包括氧化矽、氮化矽、或氧化矽與氮化矽之堆疊。並且，該硬罩層83可以包括一在蝕刻該半導體基板81時具有蝕刻選擇性之物質。該凹部84係界定在該第一NMOS區域中。該凹部84可以具有例如約2000Å之深度，其依據通道長度而有所不同。該凹部84可以藉由乾式蝕刻該半導體基板81來界定。於是，該凹部84之底部可以具有圓角化輪廓。雖然未顯示，在界定該凹部84後，可以實施用以控制臨界電壓之雜質的離子佈植(以下，稱為“臨界電壓控制離子佈植”)。在該臨界電壓控制離子佈植中，可以選擇適合的雜質用於電晶體之通道。在該臨界電壓控制離子佈植前，可以在該凹部84之表面上形成一犧牲層(未顯示)。藉由形成該犧牲層，可使蝕刻損害及/或在界定該凹部84時所產生之缺陷減至最小程度。可以使用一熱氧化製程，形成該犧牲層，以及可以在該臨界 電壓控制離子佈植後，移除該犧牲層。
參考第10B圖，移除該硬罩層83。在該半導體基板81之整個表面(包括界定該凹部84之該半導體基板81的表面)上形成一閘極介電層85。該閘極介電層85可以包括氧化矽、氮化矽或一高介電常數(高k)物質。該閘極介電層85可以以熱氧化、電漿氧化、原子層沉積(ALD)、化學氣相沉積(CVD)等來形成。隨後，可以使該閘極介電層85經氮化處理。該高k物質包括一具有高介電常數之物質。該高k物質通常具有一比氧化矽(SiO2)之介電常數(約3.9)高的介電常數。該高k物質實質上比氧化矽厚且具有一比氧化矽低之等效氧化物厚度(EOT)值。例如，該高k物質可以包括一像金屬氧化物或金屬矽酸鹽之含金屬物質。該金屬氧化物可以包括例如一包含像鉿(Hf)、鋁(Al)、鑭(La)或鋯(Zr)之金屬的氧化物。該金屬氧化物可以包括氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鑭(LaO2)、氧化鋯(ZrO2)或其組合。該金屬矽酸鹽可以包括一包含像鉿(Hf)或鋯(Zr)之金屬的矽酸鹽。該金屬矽酸鹽可以包括矽酸鉿(HfSiO)、矽酸鋯(ZrSiO)或其組合。
一種用以形成該高k物質之製程可以包括任何適合沉積技術。例如，可以使用化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿加強CVD(PECVD)、金屬有機CVD(MOCVD)、原子層沉積(ALD)、電漿加強ALD(PEALD)等等。為了形成一均勻薄膜，可以使用電漿加強ALD(PEALD)。可以接著使該高k物質暴露至一 像電漿氮化製程之氮化製程。於是，將氮植入該高k物質。例如，在該高k物質係矽酸鉿(HfSiO)之情況下，藉由該氮化製程形成氮氧化矽鉿(HfSiON)。依此方式，藉由將氮植入金屬矽酸鹽，增加介電常數，以及可在一後續熱製程中抑制該金屬矽酸鹽之結晶。
在該半導體基板81之整個表面(包括該閘極介電層85)上形成一閘極導電層，以填充該凹部84。該閘極導電層可以包括一沒有摻雜有雜質之含矽層400。該未摻雜含矽層400可以至少包括一捕獲種870。
該含矽層400可以包括多重矽層。可以以一下層、一中間層及一上層之順序來堆疊該等多重矽層。例如，該等多重矽層可以包括一第一矽層86、一第二矽層87及一第三矽層88。
首先，該第一矽層86可以包括沒有摻雜有雜質之未摻雜矽。例如，該第一矽層86可以包括未摻雜多晶矽。可以共形地沉積該第一矽層86至一沒有填充該凹部84之厚度。
該第二矽層87係形成於該第一矽層86上。該第二矽層87可以以相似於該第一矽層86之方式由未摻雜多晶矽所形成。然而，不像該第一矽層86，該第二矽層87可以包括一包含一捕獲種870之物質。在沉積該第一矽層86後，可以連續地形成該第二矽層87。並且，該第二矽層87可以沉積成與該第一矽層86接觸。在該第二矽層87中所包含之該捕獲種870可以包括碳或氮。該捕獲種870用以捕獲及儲存雜質及在一後續退火處理 期間將它們擴散至一周圍結構中。當形成該第二矽層87時，將該捕獲種870摻雜至該第二矽層87中。於是，該第二矽層87係包含該捕獲種870之未摻雜多晶矽。如果該捕獲種870之濃度太高，則可能抑制雜質之擴散。因此，該捕獲種870可以具有等於或小於約1010atoms/cm3之濃度。當沉積該第二矽層87時，可以在原處摻雜該捕獲種870。當沉積該第二矽層87時，除了一矽源氣體之外，還可以使一含碳氣體或一含氮氣體流動。可以使該含碳氣體及該含氮氣體同時流動，以及於是，該第二矽層87可以包含碳及氮兩者做為該捕獲種870。在另一範例中，在藉由先使該含氮氣體流動，以形成一含氮區後，可以藉由使該含碳氣體流動，以形成一含碳區。
該第三矽層88係形成於該第二矽層87上，以填充該凹部84。該第三矽層88可以由相同於該等第一及第二矽層86及87之物質所形成。該第三矽層88可以包括未摻雜有雜質之未摻雜矽。該第三矽層88可以包括未摻雜多晶矽。
平坦化該第三矽層88。可以以回蝕刻或化學機械研磨(CMP)來實施該平坦化。
依此方式，該含矽層400係形成做為一填充該凹部84之物質。該含矽層400可以包括未摻雜多晶矽之多層結構，該多層結構包括包含有該捕獲種870之該第二矽層87。可以經由化學氣相沉積(CVD)、原子層沉積(ALD)等來沉積該等第一至第三矽層86、87及88。
藉由依序沉積該第一矽層86、該第二矽層87 及該第三矽層88，填充該凹部84。由於在該第一矽層86與該第三矽層88間形成包含有該捕獲種870之該第二矽層87的事實，完成一夾層結構。該第一矽層86、該第二矽層87及該第三矽層88可以具有相同厚度。在另一選擇中，該第一矽層86及該第三矽層88可以具有相同厚度，而該第二矽層87可以比該第一及第三矽層86及88薄。
參考第10C圖，在該第三矽層88上形成一第一罩幕圖案89，以覆蓋該第二PMOS區域及打開該第一NMOS區域。那就是說，該第一罩幕圖案89係形成用以打開該NMOS區域。
實施一第一雜質摻雜90，以像磷之N型雜質摻雜該第一NMOS區域。該第一雜質摻雜90可以使用一電漿摻雜法或一佈植法。例如，可以使用31P做為一雜質源。
藉由依此方式實施該第一雜質摻雜90，將雜質摻雜至該第一NMOS區域之第三矽層88中。
當使用該電漿摻雜法，摻雜該雜質時，因為增加能量，所以在表面上沒有發生實質濃度變化，以及只有以摻雜深度為基礎之濃度分佈的斜率改變，以致於該摻雜深度逐漸地增加。因此，在增加能量之情況下，可以在該第一NMOS區之凹部84的一深層區中增加該第三矽層88之雜質摻雜濃度。再者，可以使該雜質擴散至在該第三矽層88下面之該第二矽層87。依此方式所擴散之雜質被在該第二矽層87中所包含之該捕獲種870 捕獲，且累積在該第二矽層87中。
在使用該佈植法之情況下，可以藉由設定 Rp(投射範圍)至該第一NMOS區域之凹部84的一深層區，實施該第一雜質摻雜90。因此，將雜質不僅摻雜至該第三矽層88中，而且亦摻雜至該第二矽層87中。特別地，當使用該佈植法時，因為藉由在該第二矽層87中所包含之該捕獲種870抑制穿透，所以在該第二矽層87中累積該等雜質。因為藉由該捕獲種870抑制穿透現象，所以可以充分地增加離子佈植能量。並且，可以在高溫下實施一後續熱處理。
依此方式，藉由在該含矽層400中形成包含 有該捕獲種870之該第二矽層87，可以在使用該電漿摻雜法或該佈植法時，在該第二矽層87中累積雜質。於是，藉由該第一雜質摻雜90，該第一NMOS區域之第三矽層88變成一N型摻雜第三矽層88A，以及該第一NMOS區域之第二矽層87變成一N型摻雜第二矽層87A。該N型摻雜第二矽層87A包含該捕獲種870。因此，在該第一NMOS區域中形成一部分N型摻雜含矽層401N。
參考第10D圖，移除該第一罩幕圖案89。
在該部分N型摻雜含矽層401N上形成一第二罩幕圖案91，該第二罩幕圖案91覆蓋該第一NMOS區域，而沒有覆蓋該第二PMOS區域。
實施一第二雜質摻雜92，以像硼之P型雜質摻雜該第二PMOS區域。該第二雜質摻雜92可以使用一 電漿摻雜法或一佈植法。例如，可以使用11B做為一雜質源。
依此方式，在沒有界定一凹部之該第二PMOS區域中實施該第二雜質摻雜92。
藉由該第二雜質摻雜92，該第二PMOS區域之第三矽層88變成一P型摻雜第三矽層88B及該第二PMOS區域之第二矽層87變成一P型摻雜第二矽層87B。該P型摻雜第二矽層87B包含該捕獲種870。因此，在該第二PMOS區域中形成一部分P型摻雜含矽層401P。
參考第10E圖，實施一第一退火處理93。於是，使雜質從該N型摻雜第三矽層88A擴散至該N型摻雜第二矽層87A，以及使雜質從該P型摻雜第三矽層88B擴散至該P型摻雜第二矽層87B。此外，使在該N型摻雜第二矽層87A中及在該P型摻雜第二矽層87B中所累積之雜質擴散至該第一矽層86。該第一退火處理93所造成之擴散將稱為“一次擴散”。
藉由依序實施上述該第一及第二雜質摻雜90及92及該第一退火處理93，該第一至第三矽層皆處於摻雜狀態。亦即，在該凹部84中形成一N型摻雜含矽層402N。
在該第二PMOS區域中形成一P型摻雜含矽層402P。該N型摻雜含矽層402N可以包括一N型摻雜第一矽層86A、一N型摻雜第二矽層87A及一N型摻雜第三矽層88A。該P型摻雜含矽層402P可以包括一P型 摻雜第一矽層86B、一P型摻雜第二矽層87B及一P型摻雜第三矽層88B。該N型摻雜第二矽層87A及該P型摻雜第二矽層87B兩者皆摻雜有雜質及該捕獲種870。該N型摻雜第一矽層86A及該P型摻雜第一矽層、以及該N型摻雜第三矽層88A及該P型摻雜第三矽層88B摻雜有雜質，但是沒有摻雜有該捕獲種。在該摻雜含矽層係多晶矽之情況下，它依據所摻雜之雜質的型態成為一P型摻雜多晶矽層或一N型摻雜多晶矽層。
參考第10F圖，在該等N型及P型摻雜含矽層402N及402P上形成一金屬層及一閘極硬罩層後，實施一閘極蝕刻製程，以在該第一NMOS區域中形成一凹入式閘極結構，及在該第二PMOS區域中形成一平面閘極結構。
在該第一NMOS區域中形成一凹入式閘極結構，其中堆疊一N型摻雜含矽電極403N、一金屬電極94A及一閘極硬罩層95A。在該第二PMOS區域中形成一平面閘極結構，其中堆疊一P型摻雜含矽電極403P、一金屬電極94B及一閘極硬罩層95B。將該凹入式閘極結構建構成使該N型摻雜含矽電極403N填充該凹部84。該等金屬電極94A及94B可以包括一像鎢或氮化鈦之低電阻物質。該等閘極硬罩層95A及95B可以包括氮化矽。雖然未顯示，可以在該閘極蝕刻製程後，實施一閘極間隔物製程。可以使用氧化矽、氮化矽等做為閘極間隔物。
參考第10G圖，可以實施一第三摻雜。可以 藉由使用例如離子佈植96B來摻雜P型雜質，以形成P型源極/汲極區域97B。可以藉由使用例如離子佈植96A來摻雜N型雜質，以形成N型源極/汲極區域97A。
參考第10H圖，實施一第二退火處理98。該第二退火處理98可以包括快速熱退火處理。實施該第二退火處理98，以活化被植入該等N型源極/汲極區域97A及該等P型源極/汲極區域97B的該等雜質。
當實施該第二退火處理98時，如上述，使雜質從該N型摻雜第三矽層88A擴散至該N型摻雜第二矽層87A及從該P型摻雜第三矽層88B擴散至該P型摻雜第二矽層87B，以及使雜質從該N型摻雜第二矽層87A擴散至該N型摻雜第一矽層86A，及從該P型摻雜第二矽層87B擴散至該P型摻雜第一矽層86B。該第二退火處理98所造成之擴散將稱為“二次擴散”。藉由該二次擴散，將雜質額外地摻雜至該等N型及P型摻雜第一矽層86A及86B中。
結果，在完成該第二退火處理98後，可以將雜質均勻地分佈在該N型摻雜第三矽層88A及該P型摻雜第三矽層88B中、在該N型摻雜第二矽層87A及該P型摻雜第二矽層87B中、及在該N型第一矽層86A及該P型摻雜第一矽層86B中。特別地，可以將雜質充分地摻雜至該凹部84之深層區(亦即，該N型摻雜第一矽層86A之下表面)中。
從上面敘述可顯而易知，藉由在該含矽層400中包含該捕獲種870後，實施該第一雜質摻雜90、 該第一退火處理93及該第二退火處理98，可以將N型雜質充分地摻雜至該凹部84之深層區中。亦即，即使在實施該第一雜質摻雜90時，可以在一預定深度累積N型雜質，以及藉由實施該第一退火處理93及該第二退火處理98，可以引起雜質之擴散，藉此可以將充分大量之N型雜質摻雜至該凹部84之深層區中。
再者，藉由在包含該捕獲種870後，使用該佈植法，實施雜質摻雜，可以將N型雜質充分地摻雜至該凹部84之深層區中，同時抑制穿透現象。
從上面敘述可顯而易知，在本發明之實施例中，提供如下優點：形成雜質，然後使用一電漿摻雜法實施雜質佈植，可以將雜質充分地摻雜至凹部之深層區中。
並且，在本發明之實施例中，提供如下優點：因為形成一包含一用以捕獲雜質之捕獲種的矽層，然後使用一佈植法實施雜質佈植，所以可以將雜質充分地摻雜至凹部之深層區中，同時抑制穿透現象之發生。
因此，在本發明之實施例中，縱使閘極電極之高度像在一凹入式閘極結構中增加，仍可以改善含矽電極之雜質摻雜效率。
雖然已以該等特定實施例來描述本發明，但是熟知該項技藝者將顯而易知，可以實施各種變更及修改而不脫離下面申請專利範圍所定義之本發明的精神及範圍。
101‧‧‧半導體基板
102‧‧‧凹部
103‧‧‧閘極介電層
104‧‧‧第一矽層
105‧‧‧第二矽層
106‧‧‧第三矽層
107‧‧‧金屬電極
108‧‧‧閘極硬罩層
109‧‧‧源極/汲極區域
110‧‧‧捕獲種
G‧‧‧含矽電極

Claims (30)

  1. 一種製造電晶體之方法，包括：形成一凹部於一半導體基板中；形成一閘極介電層於該半導體基板上方；形成一閘極導電層於該閘極介電層上方，該閘極導電層包括一做為一捕獲區之層；以一雜質摻雜該閘極導電層，其中在該捕獲區中累積該雜質；以及藉由實施退火處理，使該雜質擴散。
  2. 如申請專利範圍第1項之方法，其中在該凹部中形成該捕獲區。
  3. 如申請專利範圍第1項之方法，其中該捕獲區包含一捕獲種，以捕獲該雜質。
  4. 如申請專利範圍第3項之方法，其中該捕獲種包括碳及氮中之至少一者。
  5. 如申請專利範圍第1項之方法，其中該閘極導電層包括一矽層。
  6. 一種製造電晶體之方法，包括：形成一凹部於一半導體基板中；形成一閘極介電層於該半導體基板上方；形成一包括一下層、一中間層及一上層之閘極導電層於該閘極介電層上方，其中該中間層包含一捕獲種；以一第一雜質摻雜該閘極導電層，其中在該中間層中累積該第一雜質；以及 藉由實施退火處理，使該第一雜質擴散。
  7. 如申請專利範圍第6項之方法，其中在該凹部中形成該中間層。
  8. 如申請專利範圍第6項之方法，其中該捕獲種包括碳及氮中之至少一者。
  9. 如申請專利範圍第6項之方法，其中該閘極導電層之形成進一步包括：在原處(in situ)摻雜該捕獲種至該中間層中。
  10. 如申請專利範圍第6項之方法，其中該下層、該中間層及該上層包括未摻雜多晶矽。
  11. 如申請專利範圍第6項之方法，其中該第一雜質包括硼或磷。
  12. 如申請專利範圍第6項之方法，進一步包括：在使該第一雜質擴散後，形成一金屬層於該閘極導電層上方；藉由蝕刻該金屬層及該閘極導電層，形成一閘極結構；藉由摻雜一第二雜質至在該閘極結構之兩側上的該半導體基板中，形成源極/汲極區域；以及藉由實施退火處理，使在該等源極/汲極區域中之該第二雜質擴散。
  13. 一種製造電晶體之方法，包括：形成凹部於一半導體基板之第一及第二區域中；形成一閘極介電層於具有該等凹部之該半導體基板上方； 在該第一區域中及在該第二區域中形成一閘極導電層於該閘極介電層上方，該閘極導電層包括一下層、一中間層及一上層，其中該中間層包含一捕獲種；以一第一雜質摻雜至在該第一區域中之該閘極導電層中，以及以一不同於該第一雜質之第二雜質摻雜在該第二區域中之該閘極導電層，其中在該第一區域中及在該第二區域中之該中間層中分別累積該第一雜質及該第二雜質；以及藉由實施退火處理，使分別在該第一區域中及在該第二區域中之該第一雜質及該第二雜質擴散。
  14. 如申請專利範圍第13項之方法，其中在該等凹部中形成該中間層。
  15. 如申請專利範圍第13項之方法，其中該捕獲種包括碳及氮中之至少一者。
  16. 如申請專利範圍第13項之方法，其中該閘極導電層之形成進一步包括：在原處摻雜該捕獲種至該中間層中。
  17. 如申請專利範圍第13項之方法，其中該第一雜質包括硼，以及該第二雜質包括磷。
  18. 如申請專利範圍第13項之方法，其中該下層、該中間層及該上層包括未摻雜多晶矽。
  19. 如申請專利範圍第13項之方法，其中該第一區域係一PMOS區域，以及該第二區域係一NMOS區域。
  20. 如申請專利範圍第13項之方法，進一步包括：在使該第一雜質及該第二雜質擴散後，形成一金 屬層於該閘極導電層上方；藉由蝕刻該金屬層及該閘極導電層，形成一閘極結構；藉由摻雜一第三雜質至在該閘極結構之兩側上的該半導體基板中，形成源極/汲極區域；以及藉由實施退火處理，使在該等源極/汲極區域中之該第三雜質擴散。
  21. 一種製造電晶體之方法，包括：形成一閘極介電層於一半導體基板上方，該半導體基板包括一界定一凹部之第一區域及一具有一平面表面之第二區域；在第一區域中及在該第二區域中形成一閘極導電層於該閘極介電層上方，該閘極導電層包括一下層、一中間層及一上層，其中該中間層包含一捕獲種；以一第一雜質摻雜在該第一區域中之該閘極導電層，以及以一不同於該第一雜質之第二雜質摻雜在該第二區域中之該閘極導電層，其中在該第一區域中及在該第二區域中之該中間層中分別累積該第一雜質及該第二雜質；以及藉由實施退火處理，使分別在該第一區域中及在該第二區域中之該第一雜質及該第二雜質擴散。
  22. 如申請專利範圍第21項之方法，其中在該凹部中形成在該第一區域中之該中間層。
  23. 如申請專利範圍第21項之方法，其中該捕獲種包括碳及氮中之至少一者。
  24. 如申請專利範圍第21項之方法，進一步包括：在使該第一雜質及該第二雜質擴散後，形成一金屬層於該閘極導電層上方；藉由蝕刻該金屬層及該閘極導電層，分別形成一凹入式閘極結構及一平面閘極結構於該第一區域及該第二區域中；藉由摻雜一第三雜質至在該凹入式閘極結構及該平面閘極結構之兩側上的該半導體基板中，形成源極/汲極區域；以及藉由實施退火處理，使在該等源極/汲極區域中之該第三雜質擴散。
  25. 一種半導體裝置，包括：一半導體基板，其包括複數個電晶體區域；一凹部，其界定於該等複數個電晶體區域中之至少一者中；一閘極介電層，其形成於具有該凹部之該半導體基板上方；以及一凹入式閘極結構，其形成於該凹部中且在該閘極介電層上方，該凹入式閘極結構包括一下層、一中間層及一上層，其中該中間層包含一捕獲種以累積一被摻雜至該凹入式閘極結構中之雜質。
  26. 如申請專利範圍第25項之半導體裝置，其中該中間層係設置在該凹部中。
  27. 如申請專利範圍第25項之半導體裝置，其中該捕獲種包括碳及氮中之至少一者。
  28. 如申請專利範圍第25項之半導體裝置，其中該下層、該中間層及該上層包括摻雜有硼或磷之多晶矽層。
  29. 如申請專利範圍第25項之半導體裝置，其中該凹入式閘極結構包括一CMOS電路之閘極結構。
  30. 如申請專利範圍第25項之半導體裝置，進一步包括：一平面閘極結構，其形成於該閘極介電層上方，該平面閘極結構包括該下層、該中間層及該上層，其中該中間層包含一捕獲種以累積一被摻雜至該平面閘極結構中之雜質。
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