[go: up one dir, main page]

TWI595657B - 半導體裝置及ｃｍｏｓ電路 - Google Patents

半導體裝置及ｃｍｏｓ電路 Download PDF

Info

Publication number
TWI595657B
TWI595657B TW102128079A TW102128079A TWI595657B TW I595657 B TWI595657 B TW I595657B TW 102128079 A TW102128079 A TW 102128079A TW 102128079 A TW102128079 A TW 102128079A TW I595657 B TWI595657 B TW I595657B
Authority
TW
Taiwan
Prior art keywords
germanium
containing layer
type doped
doped germanium
electrode
Prior art date
Application number
TW102128079A
Other languages
English (en)
Other versions
TW201427006A (zh
Inventor
盧徑奉
羅相君
李美梨
李憲晟
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201427006A publication Critical patent/TW201427006A/zh
Application granted granted Critical
Publication of TWI595657B publication Critical patent/TWI595657B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10D64/01306—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10P14/3411—
    • H10P14/3454—
    • H10P32/14—
    • H10P32/171—
    • H10P95/90—

Landscapes

  • Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

半導體裝置及CMOS電路 [相關申請案之對照參考資料]
本申請案主張2012年12月28日所提出之韓國專利申請案第10-2012-0157246號之優先權，在此以提及方式併入該韓國專利申請案之全部。
本發明之示範性實施例係有關於一種半導體裝置，以及更特別地，係有關於一種CMOS電路及一種用以製造該CMOS電路之方法。
像金屬氧化物半導體場效電晶體(MOSFET)之電晶體包括做為閘極電極之多晶矽。因為多晶矽包含一導電雜質，它係像磷(P)及硼(B)之摻質，所以可以獲得一低電阻值。
互補式金屬氧化物半導體(CMOS)電路包括NMOSFET及PMOSFET，NMOSFET包括一包含N-型摻質之多晶矽閘極，它在此後稱為一N-型多晶矽閘極，而PMOSFET包括一包含P-型摻質之多晶矽閘極，它在此後稱為一P-型多晶矽閘極。該N-型多晶矽閘極包括磷(P)，而該P-型多晶矽閘極包括硼(B)。
控制電晶體之飽和電流對於像動態隨機存取記憶體(DRAM)裝置及快閃記憶體裝置之記憶體裝置的高速操作係重要的。該飽和電流之控制係有關於多晶矽空乏率(polysilicon depletion ratio,PDR)。
然而，關於該飽和電流之控制的問題是，該P-型多晶矽閘極之形成的兩個重要特性係處於取捨關係(trade-off relationships)。一個特性是硼穿透現象(boron penetration phenomenon)及另一個特性係多晶矽空乏率(PDR)。該硼穿透現象表示，摻雜在多晶矽閘極之內部的硼(B)穿透至一閘極絕緣層中。該多晶矽空乏率(PDR)表示，減少在該多晶矽閘極之下部分中的摻雜濃度。當發生該硼穿透現象或該多晶矽空乏率(PDR)特性係不良時，使電晶體之操作特性惡化。
如上所述，已提出一種進一步包含捕獲材料(capturing material)以改善該P-型多晶矽閘極之硼穿透現象及惡化的多晶矽空乏率之方法。
可以藉由在一多晶矽閘極中包含一用以捕獲摻質之捕獲材料及因而，在該閘極絕緣層附近累積該摻質，以增加該摻質之摻雜濃度。如此，可改善該多晶矽空乏率。並且，因為該捕獲材料防止硼穿透，因此可以抑制該硼穿透現象。
然而，在包含捕獲材料之N-型多晶矽閘極的情況下，因為在該閘極絕緣層附近過度地累積N-型摻質，所以使閘極氧化物崩潰電壓(gate oxide breakdown voltage)惡化。
一種示範性半導體裝置包括一半導體基板；一閘極絕緣層，其形成於該半導體基板上方；一閘極電極，其形成於該閘極絕緣層上方，該閘極電極包括一含矽電極，該含矽電極包括一摻質、一用以捕獲該摻質之捕獲材料及一用以控制該摻質之活化的活化控制材料。
一種示範例CMOS電路包括一PMOSFET閘極，其包括一包括一P-型摻質的P-型摻雜含矽電極、一用以捕獲該P-型摻質之第一捕獲材料、及一用以促進該P-型摻質之活化的活化促進材料；以及一NMOSFET閘極，其包括一包括一N-型摻質的N-型摻雜含矽電極、一用以捕獲該N-型摻質之第二捕獲材料、及一用以抑制該N-型摻質之活化的活化抑制材料。
一種用以製造半導體裝置之示範性方法包括形成一閘極絕緣層於一半導體基板上方；形成一含矽層於該閘極絕緣層上方；藉由以一摻質摻雜該含矽層，形成一摻雜含矽層；以及藉由蝕刻該摻雜含矽層，形成一閘極電極，其中該含矽層包括一用以捕獲該摻質之捕獲材料及一用以控制該摻質之活化的活化控制材料。該方法可以進一步包括形成一源極區域及一汲極區域於該閘極電極之相對側上；以及使形成該源極區域及該汲極區域之生成結構退火。該捕獲材料可以包括碳，以及該活化控制材料包括鍺。形成該含矽層可以包括形成一多層結構，其包括：包含該捕獲材料之該含矽層、及一包含該活化控制材料之未摻雜含矽層。形成該含矽層可以包 括形成一多層結構，其包括：一包含該捕獲材料之非晶矽層、及一包含該活化控制材料之未摻雜非晶矽層。該捕獲材料可以包括碳。該活性控制材料可以包括鍺。該鍺可以具有約20at%至約40at%之濃度。形成該非晶矽層可以包括形成一多層結構，其包括：一包含該捕獲材料之未摻雜非晶矽層、及一包含該活化控制材料之未摻雜含非晶矽層。
一種用以製造CMOS電路之示範性方法包括形成一閘極絕緣層於一具有一NMOSFET區域及一PMOSFET區域之半導體基板上方；形成一非晶矽層於該閘極絕緣層上方；藉由以一P-型摻質及一N-型摻質摻雜該非晶矽層，分別形成一P-型摻雜非晶矽層及一N-型摻雜非晶矽層；藉由蝕刻該P-型摻雜非晶矽層及該N-型摻雜非晶矽層，形成閘極結構；以及使該等閘極結構退火，以活化該P-型摻質及該N-型摻質，其中該非晶矽層包含一用以捕獲該P-型摻質及該N-型摻質之捕獲材料、及一用以控制該P-型摻質及該N-型摻質之活化的活化控制材料。
11‧‧‧半導體基板
12‧‧‧隔離區域
13N‧‧‧第二閘極絕緣層
13P‧‧‧第一閘極絕緣層
14N‧‧‧第一N-型摻雜含矽電極
14P‧‧‧第一P-型摻雜含矽電極
15N‧‧‧第二N-型摻雜含矽電極
15P‧‧‧第二P-型摻雜含矽電極
16N‧‧‧第三N-型摻雜含矽電極
16P‧‧‧第三P-型摻雜含矽電極
17N‧‧‧第二金屬電極
17P‧‧‧第一金屬電極
18N‧‧‧N-型源極/汲極區域
18P‧‧‧P-型源極/汲極區域
21‧‧‧半導體基板
22‧‧‧隔離區域
23‧‧‧閘極絕緣層
23N‧‧‧第二閘極絕緣層
23P‧‧‧第一閘極絕緣層
24‧‧‧第一含矽層
24N‧‧‧第一N-型摻雜含矽層
24P‧‧‧第一P-型摻雜含矽層
25‧‧‧第二含矽層
25N‧‧‧第二N-型摻雜含矽層
25P‧‧‧第二P-型摻雜含矽層
26‧‧‧第三含矽層
26N‧‧‧第三N-型摻雜含矽層
26P‧‧‧第三P-型摻雜含矽層
27‧‧‧第一罩幕圖案
28‧‧‧第一摻雜製程
29‧‧‧第二罩幕圖案
30‧‧‧第二摻雜製程
31‧‧‧含金屬層
31N‧‧‧第二金屬電極
31P‧‧‧第一金屬電極
32N‧‧‧N-型源極/汲極區域
32P‧‧‧P-型源極/汲極區域
33‧‧‧退火製程
41‧‧‧半導體基板
42‧‧‧隔離區域
43N‧‧‧第二閘極絕緣層
43P‧‧‧第一閘極絕緣層
44P‧‧‧第一P-型摻雜含矽電極
45P‧‧‧第二P-型摻雜含矽電極
46P‧‧‧第三P-型摻雜含矽電極
47P‧‧‧第四P-型摻雜含矽電極
48N‧‧‧第二金屬電極
48P‧‧‧第一金屬電極
49N‧‧‧N-型源極/汲極區域
49P‧‧‧P-型源極/汲極區域
51‧‧‧半導體基板
52‧‧‧隔離區域
53N‧‧‧第二閘極絕緣層
53P‧‧‧第一閘極絕緣層
54N‧‧‧第一N-型摻雜含矽電極
54P‧‧‧第一P-型摻雜含矽電極
55N‧‧‧第二N-型摻雜含矽電極
55P‧‧‧第二P-型摻雜含矽電極
56N‧‧‧第三N-型摻雜含矽電極
56P‧‧‧第三P-型摻雜含矽電極
57N‧‧‧第四N-型摻雜含矽電極
57P‧‧‧第四P-型摻雜含矽電極
58N‧‧‧第二金屬電極
58P‧‧‧第一金屬電極
59N‧‧‧N-型源極/汲極區域
59P‧‧‧P-型源極/汲極區域
101N‧‧‧N-型摻雜含矽電極
101P‧‧‧P-型摻雜含矽電極
200‧‧‧含矽層
201N‧‧‧N-型摻雜含矽層
201P‧‧‧P-型摻雜含矽層
202N‧‧‧N-型摻雜含矽電極
202P‧‧‧P-型摻雜含矽電極
401N‧‧‧N-型摻雜含矽電極
401P‧‧‧P-型摻雜含矽電極
501N‧‧‧N-型摻雜含矽電極
501P‧‧‧P-型摻雜含矽電極
600‧‧‧記憶卡
610‧‧‧控制器
620‧‧‧記憶體
700‧‧‧電子系統
710‧‧‧處理器
720‧‧‧晶片
730‧‧‧輸入/輸出裝置
740‧‧‧匯流排
R‧‧‧凹入圖案
第1A圖係描述一示範性CMOS電路之剖面圖。
第1B圖係描述一示範性修改CMOS電路之剖面圖。
第2A至2F圖係描述一製造CMOS電路之示範性方法的剖面圖。
第3A圖係描述一示範性CMOS電路之剖面圖。
第3B圖係描述一示範性修改CMOS電路之剖面圖。
第4A圖係描述一示範性CMOS電路之剖面圖。
第4B圖係描述一示範性CMOS電路之剖面圖。
第5圖描述一示範性記憶卡。
第6圖係描述一示範性電子系統之方塊圖。
下面將參考所附圖式來更詳細描述本發明之示範性實施例。然而，本發明可以以不同形式來具體化及不應該被解讀為受在此所述實施例所限制。更確切地說，提供這些實施例，以便此揭露將是徹底的且完整的，以及將完全表達本發明之範圍給熟習該項技藝者。在整個揭露中，相似元件符號在本發明之各種圖式及實施例中係指相似部件。
該等圖式沒有必要以比例來繪製，以及在一些情況中，可以誇大比例，以便清楚描述該等實施例之特徵。當提及一第一層是在一第二層“上”或在一基板“上”時，它不僅意指直接在該第二層或該基板上形成該第一層的情況，而且亦意指一第三層存在於該第一層與第二層或該基板間之情況。
第1A圖係描述一示範性互補式金屬氧化物 半導體(CMOS)之剖面圖。第1B圖係描述一示範性修改CMOS電路之剖面圖。第1A圖顯示一具有一平面閘極結構之CMOS電路，而第1B圖顯示一具有一凹入閘極結構之CMOS電路。
參考第1A及1B圖，一半導體基板11包括一第一區域及一第二區域。該半導體基板11亦包括一用以使該第一區域與該第二區域彼此隔離之隔離區域12。該隔離區域12係屬於一溝槽結構，該溝槽結構可以經由一淺溝槽隔離(STI)製程所形成。該隔離區域12可以包括一絕緣層，例如，氧化矽層。該第一區域及該第二區域可以包括一電晶體區域。該第一區域及該第二區域可以分別包括一PMOSFET區域及一NMOSFET區域。以後，形成PMOSFET之該第一區域係一PMOS區域，以及形成NMOSFET之該第二區域係一NMOS區域。為了方便敘述，描述為該第一PMOS區域及該第二NMOS區域之位置，以及該等位置可以彼此交換。該半導體基板11可以包括例如一矽基板、一鍺基板或一矽鍺基板。此外，可以使該整個半導體基板或該半導體基板11之部分產生應變。
在該第一PMOS區域及該第二NMOS區域之每一者的半導體基板11上方形成一閘極結構。在第1A圖中所述之閘極結構可以包括一平面閘極結構。該平面閘極結構係一形成有一水平通道之閘極結構。在第1B圖中所述之閘極結構可以包括一凹入閘極結構。該凹入閘極結構係一在一凹入圖案R中所形成之閘極結構。該 凹入閘極結構具有比該平面閘極結構長之通道長度。
該第一PMOS區域之閘極結構可以包括一第一閘極絕緣層13P、一P-型摻雜含矽電極101P、及一第一金屬電極17P。在每一閘極結構之兩側上，形成一P-型源極/汲極區域18P於該半導體基板11中。該第一閘極絕緣層13P可以包括氧化矽或高介電材料。如果該第一閘極絕緣層13P包括高介電材料，則可以在該半導體基板11與該高介電材料間形成一像氧化矽層或氮氧化矽層之介面層。該P-型摻雜含矽電極101P可以摻雜有一P-型摻質及可以進一步包含一第一捕獲材料及一第一活化控制材料。該P-型摻雜含矽電極101P可以包括一第一P-型摻雜含矽電極14P、一第二P-型摻雜含矽電極15P、及一第三P-型摻雜含矽電極16P。該P-型摻雜含矽電極101P可以包括多晶矽。該P-型摻雜含矽電極101P可以包括藉由使非晶矽結晶所產生之多晶矽。該第一P-型摻雜含矽電極14P、該第二P-型摻雜含矽電極15P、及該第三P-型摻雜含矽電極16P可以包括摻雜有一P-型摻質之摻雜多晶矽。該P-型摻質可以包括硼(B)。該第一P-型摻雜含矽電極14P可以包含該第一捕獲材料。該二P-型摻雜含矽電極15P可以包含該第一活化控制材料。該第三P-型摻雜含矽電極16P不包含該第一捕獲材料或該第一活化控制材料，但是摻雜有該P-型摻質。該第一捕獲材料可以包括碳，以及該第一活化控制材料可以包括鍺(Ge)。碳係捕獲硼(B)之材料，以及鍺(Ge)控制硼(B)之活化及促進硼(B)之活化。該第一金屬電極17P 可以包括一低電阻材料。例如，該第一金屬電極17P可以包括一含鎢材料或一含鈦材料。
參考第1B圖，該P-型摻雜含矽電極101P填充該凹入圖案R，以及該第一金屬電極17P係形成於該P-型摻雜含矽電極101P上方。
該第二NMOS區域之閘極結構包括一第二閘極絕緣層13N、一N-型摻雜含矽電極101N、及一第二金屬電極17N。
在每一閘極結構之兩側上，形成一N-型源極/汲極區域18N於該半導體基板11的內部。該第二閘極絕緣層13N可以包括氧化矽或高介電材料。如果該第二閘極絕緣層13N包括高介電材料，則可以在該半導體基板11與該高介電材料間形成一像氧化矽層或氮氧化矽層之介面層。該N-型摻雜含矽電極101N可以摻雜有一N-型摻質及可以進一步包括一第二捕獲材料及一第二活化控制材料。該N-型摻雜含矽電極101N可以包括一第一N-型摻雜含矽電極14N、一第二N-型摻雜含矽電極15N、及一第三N-型摻雜含矽電極16N。該N-型摻雜含矽電極101N可以包括多晶矽。該N-型摻雜含矽電極101N可以包括藉由使非晶矽結晶所產生之多晶矽。該第一N-型摻雜含矽電極14N、該第二N-型摻雜含矽電極15N、及該第三N-型摻雜含矽電極16N可以包括摻雜有一N-型摻質之摻雜多晶矽。該N-型摻質可以包括磷(P)。該第一N-型摻雜含矽電極14N可以包含該第二捕獲材料。該二N-型摻雜含矽電極15N可以包含該第二活化控 制材料。該第三N-型摻雜含矽電極16N不包含該第二捕獲材料或該第二活化控制材料，但是摻雜有該N-型摻質。該第二捕獲材料可以包括碳，以及該第二活化控制材料可以包括鍺(Ge)。碳係捕獲磷(P)之材料，以及鍺(Ge)控制磷(P)之活化及抑制磷(P)之活化。該第二金屬電極17N可以包括一低電阻材料。例如，該第二金屬電極17N可以包括一含鎢材料或一含鈦材料。
參考第1B圖，該N-型摻雜含矽電極101N填充該凹入圖案R，以及該第二金屬電極17N係形成於該N-型摻雜含矽電極101N上方。
參考第1A及1B圖，該P-型摻雜含矽電極101P包括該第一捕獲材料及該第一活化控制材料。該N-型摻雜含矽電極101N包括該第二捕獲材料及該第二活化控制材料。該第一捕獲材料及該第二捕獲材料兩者可以包括碳，以及該第一活化控制材料及該第二活化控制材料兩者可以包括鍺(Ge)。該第一捕獲材料在該第一閘極絕緣層13P與該P-型摻雜含矽電極101P間之介面處增加該P-型摻質之濃度。該第二捕獲材料在該第二閘極絕緣層13N與該N-型摻雜含矽電極101N間之介面處增加該N-型摻質之濃度。因此，可以改善該NMOSFET及該PMOSFET之多晶矽空乏率(PDR)及可以增加電流。
該第一活化控制材料促進活化，而該第二活化控制材料抑制活化。例如，該第二活化控制材料抑制磷(P)之活化，而該第一活化控制材料促進硼(B)之活化。該第一活化控制材及該第二活化控制材料包括鍺 (Ge)。鍺(Ge)抑制磷(P)之活化，然而促進硼(B)之活化。在該P-型摻雜含矽電極101P中所包含之鍺(Ge)活化該第一P-型摻雜含矽電極14P所捕獲之硼(B)。依據鍺(Ge)之數量來控制該摻質之活化。具體地，鍺(Ge)之濃度可以在約20at%至約40at%的範圍。
該第二捕獲材料可以增加磷(P)之濃度，但是此引起磷(P)之過度累積，進而造成惡化的閘極崩潰電壓及臨界電壓Vt。因此，藉由形成包含該第二活化控制材料之該第二N-型摻雜含矽電極15N，可以防止在該第一N-型摻雜含矽電極14N之過量磷(P)的活化。換句話說，鍺(Ge)(它係該第二活化控制材料)使磷(P)去活化。因此，可防止該過量磷(P)穿透至該第二閘極絕緣層13N及在該第二閘極絕緣層13N下方之通道區域中。
因此，該第一捕獲材料及該第二捕獲材料改善該PMOSFET及NMOSFET之多晶矽空乏率(PDR)，以及該第二活化控制材料防止該NMOSFET之閘極崩潰電壓及臨界電壓降低。此外，該第一活化控制材料增加硼(B)之活化。
並且，因為該捕獲材料係設置在該閘極絕緣層上方，所以可防止該摻質擴散至該閘極絕緣層及該通道區域。因此，可以省略為了防止該摻質之穿透而使該閘極絕緣層之表面氮化之製程。因為不必考量穿透及擴散至該閘極絕緣層及該通道區域的該摻質，所以可以減少摻雜該含矽電極之該摻質的濃度。藉由使用鍺(Ge)之活化效率，可以補償該摻質之減少的濃度。
第2A至2F圖係描述形成該示範性CMOS電路之示範性方法的剖面圖。該方法並非侷限於製造CMOS電路，以及可以用來製造任何半導體裝置，其包括NMOSFET及PMOSFET。該NMOSFET及PMOSFET可以形成於一CMOS電路中。該CMOS電路可以包括至少一個PMOSFET及至少一個NMOSFET。一感測放大器可以包括一CMOS電路。
參考第2A圖，一半導體基板21包括複數個電晶體區域。該複數個電晶體區域可以包括一第一區域及一第二區域。該半導體基板21亦包括一用以使該第一區域與該第二區域隔離之隔離區域22。該隔離區域22係屬於一溝槽結構，該溝槽結構可以經由一淺溝槽隔離(STI)製程所形成。該隔離區域22可以包括一絕緣層，例如，氧化矽層。該第一區域可以包括一形成PMOSFET之區域，以及該第二區域可以包括一形成NMOSFET之區域。以後，該第一區域係一形成PMOSFET之PMOS，以及該第二區域係一形成NMOSFET之NMOS。為了方便敘述，描述為該第一PMOS區域及該第二NMOS區域之位置，以及該等位置可以彼此交換。該半導體基板21可以包括例如一矽基板、一鍺基板或一矽鍺基板。此外，可以使該半導體基板21之全部或部分產生應變。
雖然未描述於圖式中，可以經由一典型井區形成製程在該第一PMOS區域及該第二NMOS區域中分別形成一第一井區及一第二井區。可以在該第一PMOS區域中形成一N-型第一井區，以及可以在該第二NMOS 區域中形成一P-型第二井區。為了形成該N-型第一井區，可以將一N-型摻質(例如，磷(P)或砷(As))植入該半導體基板21之第一區域中，該第一區域係該PMOS。並且，為了形成該P-型第二井區，可以將一P-型摻質(例如，硼(B))植入該半導體基板21之第二NMOS區域中。雖然亦未描述於圖式中，可以離子佈植一雜質，以控制一臨界電壓。以後，此製程稱為一臨界電壓控制離子佈植製程。在該臨界電壓控制離子佈植製程期間，可以選擇適用於電晶體之通道的雜質。在該臨界電壓控制離子佈植製程前，可以在該半導體基板21之表面上形成一犧牲層(未顯示)。可以經由一熱氧化製程來形成該犧牲層，以及可以在該臨界電壓控制離子佈植製程後，移除該犧牲層。
接著，在該半導體基板21上方形成一閘極絕緣層23。該閘極絕緣層23可以包括氧化矽、氮化矽或高介電材料。該閘極絕緣層23可以經由一熱氧化製程、一電漿氧化製程、一原子層沉積製程或一化學氣相沉積製程所形成。隨後，可以使該閘極絕緣層23氮化。該高介電材料包括一具有高介電率(high dielectric rate)(high-k)之材料。該高介電材料通常具有比二氧化矽(SiO2)之介電率高的介電率，該二氧化矽之介電率為約3.9。並且，該高介電材料實際上比氧化矽(SiO2)厚且具有一較低的等效氧化物厚度(EOT)。例如，該高介電材料可以包括一含金屬材料，例如，金屬氧化物或金屬矽酸鹽。該金屬氧化物可以包括一包含金屬(例如，鉿(Hf)、 鋁(Al)、鑭(La)或鋯(Zr))之氧化物。該金屬氧化物可以包括氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鋯(ZrO2)或其組合。該金屬矽酸鹽可以包括一包含金屬(例如，鉿(Hf)或鋯(Zr))之矽酸鹽。該金屬矽酸鹽可以包括矽酸鉿(HfSiOx)、矽酸鋯(ZrSiOx)或其組合。形成該高介電材料之製程可以包括一適用於所要沉積之材料的沉積技術。例如，沉積製程可以包括一化學氣相沉積(CVD)製程、一低壓CVD(LPCVD)製程、一電漿加強CVD(PECVD)製程、有機金屬CVD(MOCVD)製程、一原子層沉積(ALD)製程、或一電漿加強ALD(PEALD)製程。可以使用一PEALD製程來均勻地形成一薄膜。可以經由一後續氮化製程來暴露該高介電材料。該氮化製程可以包括一電漿氮化製程，在該電漿氮化製程期間將氮植入該高介電材料。例如，如果該高介電材料係矽酸鉿(HfSiO)，則在該氮化製程後形成HfSiON。當將氮植入一金屬矽酸鹽時，則增加介電常數，以及可以在一後續熱製程期間抑制該金屬矽酸鹽之結晶化。
如果該閘極絕緣層23包括一高介電材料，則可以在該半導體基板21與該高介電材料間形成一介面層。該介面層可以包括氧化矽或氮氧化矽。
隨後，在包括該閘極絕緣層23之該半導體基板21上方形成一閘極導電層。該閘極導電層可以包括一含矽層200。該含矽層200包含矽做為它的主要成分及可以進一步包含一捕獲材料及一活化控制材料。該含矽層200可以包括一矽層。該含矽層200可以包括一包含 一捕獲材料及一活化控制材料之矽層。該捕獲材料捕獲一摻質及累積該捕獲摻質。該捕獲材料可以包括碳。該活化控制材料係一促進或抑制該摻質之活化的物質。抑制該摻質之活化稱為去活化。該活化控制材料包括鍺(Ge)。藉由鍺(Ge)之存在來促進活化之該摻質可以包括硼(B)。藉由鍺(Ge)之存在來抑制活化之該摻質可以包括磷(P)。因此，摻雜有硼(B)之該含矽層包含鍺(Ge)做為它的活化促進材料，以及摻雜有磷(P)之該含矽層包含鍺(Ge)做為它的活化抑制材料，該活化抑制材料係一去活化材料。
可以改變該捕獲材料及該活化控制材料在該含矽層200中之分配。例如，可以分配該捕獲材料鄰近該閘極絕緣層23，以及可以分配該活化控制材料於分配有該捕獲材料之區域上方。在另一選擇中，可以分配該活化控制材料鄰近該閘極絕緣層23，以及可以分配該捕獲材料於分配有該活化控制材料之區域上方。
分配有該捕獲材料之區域及分配有該活化控制材料之區域可以形成一雙層結構。例如，可以堆疊一包括該捕獲材料之第一層及一包括該活化控制材料之第二層。並且，可以堆疊一包括該活化控制材料之第一層及一包括該捕獲材料之第二層。
在一示範性實施例中，該含矽層200可以包括一包含該捕獲材料之第一含矽層24及一包含該活化控制材料之第二含矽層25。該含矽層200可以進一步包括一配置在該第二含矽層25上方之第三含矽層26。該 第三含矽層26沒有包含該捕獲材料或該活化控制材料。
可以藉由形成複數個矽層，提供該第一含矽層24、該第二含矽層25、及該第三含矽層26。並且，該第一含矽層24、該第二含矽層25、或該第三含矽層26之每一者可以由矽所形成，且在原處包含該捕獲材料及該活化控制材料。
之後，將描述該含矽層200可以由該第一含矽層24、該第二含矽層25、及該第三含矽層26之連續堆疊所形成之範例。
該第一含矽層24係形成於該閘極絕緣層23上方。該第一含矽層24可以包含該捕獲材料。該捕獲材料捕獲及儲存該摻質以及在一後續退火製程期間使該摻質擴散。例如，該捕獲材料可以包括碳。因此，該第一含矽層24可以是一含碳的矽層。當碳量高時，抑制該摻質之活化。例如，碳濃度可以小於或等於約1010atoms/cm3。為了沉積該含碳的矽層，可以使用一含碳氣體及一矽源氣體。該含碳氣體可以包括例如C2H2，以及該矽源氣體可以包括例如SiH4。該第一含矽層24可以具有約50Å至約150Å之厚度。該第一含矽層24可以包括非晶矽。因此，該第一含矽層24可以是一含碳的非晶矽層。該第一含矽層24可以是一未摻雜含碳的非晶矽層。
接著，該第二含矽層25係形成於該第一含矽層24上方。該第二含矽層25可以包含該活化控制材料。該活化控制材料促進或抑制該摻質之活化。例如，該活 化控制材料可以包括鍺(Ge)。因此，該第二含矽層25可以是一包含鍺(Ge)之含鍺的矽層。依據鍺(Ge)之數量來控制該摻質之活化。例如，鍺(Ge)之濃度可以在約20at%至約40at%的範圍。為了沉積該含鍺的矽層，可以使用一含鍺氣體及一矽源氣體。該含鍺氣體可以包括GeH4，以及該矽源氣體可以包括SiH4。該第二含矽層25可以具有約150Å至約200Å之厚度。該第二含矽層25可以包括非晶矽。因此，該第二含矽層25可以是一含鍺的非晶矽層。該第二含矽層25可以是一未摻雜含鍺的非晶矽層。
該摻質之活化率依據在該第二含矽層25中所包含之鍺(Ge)的濃度而有所不同。例如，如果鍺(Ge)之濃度大於或等於約40at%，則在摻雜有磷(P)之該含鍺的矽層中大大地減少磷(P)之活化率。如果鍺(Ge)之濃度係約25at%，則磷(P)之活化率為約35%。在摻雜有硼(B)之該含鍺的矽層中，鍺(Ge)之濃度與硼(B)之活化率成正比。如果鍺(Ge)之濃度為約25at%，則硼(B)之活化率為約60%。相較於摻雜該矽層之該摻質的佈植濃度，以在一後續退火製程期間活化之比率來表示該活化率。
如上所述，可以看出，鍺(Ge)顯著地增加硼(B)之活化率，但是它抑制磷(P)之活化率。
因此，藉由在該含矽層200中包含像碳之捕獲材料，可以防止一硼穿透現象。結果，可以改善該多晶矽空乏率(PDR)特性。
因為該含矽層200包含像鍺(Ge)之活化控制 材料，所以促進硼(B)之活化，然而抑制磷(P)之活化。於是，可以更加改善該多晶矽閘極之多晶矽空乏率(PDR)特性。此外，因為抑制過量磷(P)之活化，所以可以防止該閘極絕緣層之崩潰。換句話說，使在該閘極絕緣層附近所分佈之過量磷(P)去活化，可以防止該閘極絕緣層之崩潰。
隨後，該第三含矽層26係形成於該第二含矽層25上方。該第三含矽層26沒有包含該捕獲材料或該活化控制材料。該第三含矽層26可以只使用該矽源氣體來形成。該矽源氣體可以包括SiH4。該第三含矽層26可以具有約300Å至約400Å之厚度。該第三含矽層26可以包括非晶矽。因此，該第三含矽層26可以是一未摻雜非晶矽層。
可以經由一化學氣相沉積(CV)製程或一原子層沉積(ALD)製程來沉積該第一含矽層24、該第二含矽層25、及該第三含矽層26。
如上所述，該含矽層200包含該捕獲材料及該活化控制材料，以及它可以包括該未摻雜非晶矽層。
參考第2B圖，在該含矽層200上方形成一用以開放任一區域之第一罩幕圖案27，以暴露該第一區域(它是該PMOS)或該第二NMOS區域。例如，該第一罩幕圖案27可以覆蓋該第二NMOS區域，而暴露該第一區域，該第一區域係該PMOS。
隨後，實施一第一摻雜製程28，以提供一第一摻質，該第一摻質係一用以提供導電性之材料。因為 該第一PMOS區域係一PMOSFET區域，所以該第一摻質可以包括一P-型摻質。該P-型摻質之範例可以包括硼(B)。該第一摻雜製程28可以是一電漿摻雜製程或一佈植製程。至於硼(B)之摻雜源，可以使用11B、49BF2或BF3。
當實施該第一摻雜製程28時，以該第一摻質摻雜至該第一區域之含矽層200，該第一區域係該PMOS。
當以該第一摻質摻雜至該含矽層200時，以該第一摻質摻雜該第一區域之第一含矽層24、第二含矽層25及第三含矽層26，該第一區域係該PMOS。特別地，藉由在該第一含矽層24中之該捕獲材料捕獲及累積該第一摻質。
如上所述，在該第一摻質之摻雜下，該第一區域之含矽層200變成一P-型摻雜含矽層201P，該第一區域係該PMOS。該P-型摻雜含矽層201P可以包括一第一P-型摻雜含矽層24P、一第二P-型摻雜含矽層25P、及一第三P-型摻雜含矽層26P。該第一P-型摻雜含矽層24P進一步包括該捕獲材料，以及該第二P-型摻雜含矽層25P進一步包括該活化控制材料。在該第二NMOS區域中，保持該未摻雜含矽層200。
參考第2C圖，移除該第一罩幕圖案27。接著，形成一覆蓋該第一區域及暴露該第二NMOS區域之第二罩幕圖案29，該第一區域係該PMOS。該第二罩幕圖案29覆蓋該P-型摻雜含矽層201P。
隨後，實施一第二摻雜製程30，以摻雜一第二摻質，該第二摻質係一用以提供導電性之材料。因為該第二區域係一NMOS區域，所以該第二摻質可以包括一N-型摻質。該N-型摻質之範例可以包括磷(P)。該第二摻雜製程30可以是一電漿摻雜製程或一佈植製程。至於該第二摻質之摻雜源，可以使用31P。
當實施該第二摻雜製程30時，以該第二摻質摻雜該第二NMOS區域之含矽層200。
當經由該電漿摻雜製程或該佈植製程以該第二摻質摻雜該含矽層200時，以該第二摻質摻雜該第二NMOS區域之第一含矽層24、第二含矽層25及第三含矽層26。特別地，藉由在該第一含矽層24中之該捕獲材料捕獲及累積該第二摻質。
如上所述，在該第二摻質之摻雜下，該第二NMOS區域之含矽層200變成一N-型摻雜含矽層201N。該N-型摻雜含矽層201N可以包括一第一N-型摻雜含矽層24N、一第二N-型摻雜含矽層25N、及一第三N-型摻雜含矽層26N。該第一N-型摻雜含矽層24N進一步包括該捕獲材料，以及該第二N-型摻雜含矽層25N進一步包括該活化控制材料。
雖然未顯示於該圖式中，但是可以在摻雜該第二摻質後，實施一退火製程，以便使該第一摻質及該第二摻質擴散。該退火製程可以是一快速退火製程。該退火製程使該第一摻質及該第二摻質擴散，以及該捕獲材料可以在該閘極絕緣層23附近累積該擴散摻質。
參考第2D圖，可以在該P-型摻雜含矽層201P及該N-型摻雜含矽層201N上方形成一含金屬層31。該含金屬層31可以包括一含鎢材料或一含鈦材料。該含金屬層31可以包括例如鎢、氮化鎢、氮化鈦或鈦。
參考第2E圖，實施一閘極蝕刻製程。例如，藉由使用一罩幕圖案(未顯示)做為一蝕刻阻障，蝕刻該含金屬層31、該P-型摻雜含矽層201P、該N-型摻雜含矽層201N、及該閘極絕緣層23。結果，在該第一PMOS區域及該第二NMOS區域之每一者中形成一閘極結構。
在該第一PMOS區域中，形成一包括一由一第一閘極絕緣層23P、一P-型摻雜含矽電極202P、及一第一金屬電極31P所形成之堆疊的平面閘極結構。該P-型摻雜含矽電極202P可以包括一第一P-型摻雜含矽電極24P、一第二P-型摻雜含矽電極25P、及一第三P-型摻雜含矽電極26P。該第一P-型摻雜含矽電極24P可以包括該捕獲材料。該第二P-型摻雜含矽電極25P可以包括該活化控制材料。該第三P-型摻雜含矽電極26P沒有包含該捕獲材料及該活化控制材料，以及該第三P-型摻雜含矽電極26P摻雜有一P-型摻質。該捕獲材料可以包括碳，以及該活化控制材料可以包括鍺(Ge)。碳係一捕獲硼(B)之材料。鍺(Ge)係一控制硼(B)之活化的材料，以及鍺(Ge)促進硼(B)之活化。
在該第二NMOS區域中，形成一包括一由一第二閘極絕緣層23N、一N-型摻雜含矽電極202N、及一第二金屬電極31N所構成之堆疊的平面閘極結構。該N- 型摻雜含矽電極202N可以包括一第一N-型摻雜含矽電極24N、一第二N-型摻雜含矽電極25N、及一第三N-型摻雜含矽電極26N。該第一N-型摻雜含矽電極24N可以包括該捕獲材料。該第二N-型摻雜含矽電極25N可以包括該活化控制材料。該第三N-型摻雜含矽電極26N沒有包含該捕獲材料或該活化控制材料，以及該第三N-型摻雜含矽電極26N摻雜有一N-型摻質。該捕獲材料可以包括碳，以及該活化控制材料可以包括鍺(Ge)。碳係一捕獲磷(P)之材料。鍺(Ge)係一控制磷(P)之活化的材料，以及鍺(Ge)促進磷(P)之活化。
雖然未描述於該圖式中，可以在該第一金屬電極31P及該第二金屬電極31N上方形成一閘極硬罩層。
雖然未描述於該圖式中，可以在一閘極蝕刻製程後，實施一閘極間隔物形成製程。該閘極間隔物可以由氧化矽或氮化矽所形成。
參考第2F圖，形成一P-型源極/汲極區域32P及一N-型源極/汲極區域32N。為了這個目的，個別實施一罩幕形成製程，以及然後，可以實施一P-型摻質離子佈植及一N-型摻質離子佈植。
接著，實施一退火製程33。該退火製程33可以是一快速退火製程。實施該退火製程33，以活化在該P-型源極/汲極區域32P及該N-型源極/汲極區域32N中所植入之摻質。將該退火製程33稱為一活化退火製程。可以藉由增加溫度高於一般活化退火製程來實施該 退火製程33。結果，該第一摻質及該第二摻質累積在該閘極絕緣層23附近，因而改善該多晶矽空乏率(PDR)。
當實施該退火製程33時，使摻雜該P-型摻雜含矽電極202P及該N-型摻雜含矽電極202N之摻質活化及擴散。特別地，由於該擴散，可以在該第一P-型摻雜含矽電極24P及該第一N-型摻雜含矽電極24N中分別累積該P-型摻質及該N-型摻質。並且，可以經由該退火製程33使該P-型摻雜含矽電極202P及該N-型摻雜含矽電極202N結晶。結果，在該退火製程33後，該P-型摻雜含矽電極202P及該N-型摻雜含矽電極202N可能分別變成一P-型摻雜多晶矽電極及一N-型摻雜多晶矽電極。
當完成該退火製程33時，可以以該P-型摻質及該N-型摻質分別充分地摻雜該第一P-型摻雜含矽電極24P之下部分及該第一N-型摻雜含矽電極24N之下部分。此外，經由該退火製程33，該活化控制材料(它係鍺(Ge))使該P-型摻雜含矽電極202P之第一P-型摻雜含矽電極24P所捕獲之硼(B)活化。並且，該活化控制材料(它係鍺(Ge))使由該N-型摻雜含矽電極202N之第一N-型摻雜含矽電極24N所捕獲之剩餘磷(P)去活化。
在上面敘述中，在該含矽層200中包含該捕獲材料後，可以藉由實施該第一摻雜製程28、該第二摻雜製程30及該退火製程33充分地摻雜該N-型摻質及該P-型摻質。具體地，因為藉由實施該退火製程33引起該摻質之連續擴散，所以可以在該第一閘極絕緣層23P及該第二閘極絕緣層23N附近摻雜充分數量的該N-型摻質 及該P-型摻質。並且，在該第一P-型摻雜含矽電極24P及該第一N-型摻雜含矽電極24N中所包含之該捕獲材料可以防止該P-型摻質及該N-型摻質穿透至該第一閘極絕緣層23P、該第二閘極絕緣層23N、及該通道區域中。
並且，因為藉由在該第一閘極絕緣層23P及該第二閘極絕緣層23N上方配置該捕獲材料，來阻止該等摻質擴散至該第一閘極絕緣層23P、該第二閘極絕緣層23N、及該通道區域中，所以可以省略為了防止該摻質之穿透而使該閘極絕緣層之表面氮化的製程。因此，因為沒有使該摻質穿透及擴散，所以可以減少摻雜該含矽電極之該摻質的濃度。可以藉由使用鍺(Ge)之活化效率，補償該摻質之減少的濃度。
第3A圖係描述一示範性CMOS電路之剖面圖。第3B圖係描述一修改示範性CMOS電路之剖面圖。第3A圖係一具有一平面閘極結構之CMOS電路，而第3B圖係一具有一凹入閘極結構之CMOS電路。
參考第3A及3B圖，一半導體基板41包括一第一區域及一第二區域。該半導體基板41亦包括一用以使該第一區域與該第二區域彼此隔離之隔離區域42。該隔離區域42係屬於一溝槽結構，該溝槽結構可以經由一淺溝槽隔離(STI)製程所形成。該隔離區域42可以包括一絕緣層，例如，氧化矽層。該第一區域及該第二區域可以包括一電晶體區域。該第一區域及該第二區域可以分別包括一PMOSFET區域及一NMOSFET區域。以後，形成PMOSFET之該第一區域係一PMOS區域，以 及形成NMOSFET之該第二區域係一NMOS區域。為了方便敘述，描述為該第一PMOS區域及該第二NMOS區域之位置，以及該等位置可以彼此交換。該半導體基板41可以包括一矽基板、一鍺基板或一矽鍺基板，但是本發明之實施例的精神及範圍並非侷限於它們。此外，可以使該整個半導體基板或該半導體基板41之部分產生應變。
在該第一PMOS區域及該第二NMOS區域之每一者的半導體基板41上方形成一閘極結構。在第3A圖中所述之閘極結構可以包括一平面閘極結構。該平面閘極結構係一形成有一水平通道之閘極結構。在第3B圖中所述之閘極結構可以包括一凹入閘極結構。該凹入閘極結構係一在一凹入圖案R中所形成之閘極結構。該凹入閘極結構具有比該平面閘極結構長之通道長度。
該第一PMOS區域之閘極結構可以包括一第一閘極絕緣層43P、一P-型摻雜含矽電極401P、及一第一金屬電極48P。在每一閘極結構之兩側上，形成一P-型源極/汲極區域49P於該半導體基板41中。該第一閘極絕緣層43P可以包括氧化矽或高介電材料。如果該第一閘極絕緣層43P包括高介電材料，則可以在該半導體基板41與該高介電材料間進一步形成一像氧化矽層或氮氧化矽層之介面層。該P-型摻雜含矽電極401P可以摻雜有一P-型摻質及可以進一步包含一第一捕獲材料及一第一活化控制材料。該P-型摻雜含矽電極401P可以包括一第一P-型摻雜含矽電極44P、一第二P-型摻雜含 矽電極45P、一第三P-型摻雜含矽電極46P、及一第四P-型摻雜含矽電極47P。該P-型摻雜含矽電極401P可以包括多晶矽。該P-型摻雜含矽電極401P可以包括藉由使非晶矽結晶所產生之多晶矽。該第一P-型摻雜含矽電極44P、該第二P-型摻雜含矽電極45P、該第三P-型摻雜含矽電極46P、及該第四P-型摻雜含矽電極47P可以包括摻雜有一P-型摻質之摻雜多晶矽。該P-型摻質可以包括硼(B)。該第二P-型摻雜含矽電極45P可以包括該第一捕獲材料。該第三P-型摻雜含矽電極46P可以包括該第一活化控制材料。該第一捕獲材料可以包括碳，以及該第一活化控制材料可以包括鍺(Ge)。鍺(Ge)控制硼(B)之活化及促進硼(B)之活化。該第一金屬電極48P可以包括一低電阻材料。例如，該第一金屬電極48P可以包括含鎢材料或含鈦材料。
參考第3B圖，該P-型摻雜含矽電極401P填充該凹入圖案R，以及該第一金屬電極48P係形成於該P-型摻雜含矽電極401P上方。
該第二NMOS區域之閘極結構包括一第二閘極絕緣層43N、一N-型摻雜含矽電極401N、及一第二金屬電極48N。
在每一閘極結構之兩側上，形成一N-型源極/汲極區域49N於該半導體基板41中。該第二閘極絕緣層43N可以包括氧化矽或高介電材料。如果該第二閘極絕緣層43N包括高介電材料，則可以在該半導體基板41與該高介電材料間形成一像氧化矽層或氮氧化矽層之介 面層。該N-型摻雜含矽電極401N可以摻雜有一N-型摻質及可以進一步包含一第二捕獲材料及一第二活化控制材料。該N-型摻雜含矽電極401N可以包括一第一N-型摻雜含矽電極44N、一第二N-型摻雜含矽電極45N、一第三N-型摻雜含矽電極46N、及一第四N-型摻雜含矽電極47N。該N-型摻雜含矽電極401N可以包括多晶矽。該N-型摻雜含矽電極401N可以包括藉由使非晶矽結晶所產生之多晶矽。該第一N-型摻雜含矽電極44N、該第二N-型摻雜含矽電極45N、該第三N-型摻雜含矽電極46N、及該第四N-型摻雜含矽電極47N可以包括摻雜有一N-型摻質之摻雜多晶矽。該N-型摻質可以包括磷(P)。該第二N-型摻雜含矽電極45N可以包括該第二捕獲材料。該第三N-型摻雜含矽電極46N可以包括該第二活化控制材料。該第二捕獲材料可以包括碳，以及該第二活化控制材料可以包括鍺(Ge)。鍺(Ge)控制磷(P)之活化及抑制磷(P)之活化。該第二金屬電極48N可以包括一低電阻材料。例如，該第二金屬電極48N可以包括含鎢材料或含鈦材料。
參考第3B圖，該N-型摻雜含矽電極401N填充該凹入圖案R，以及該第二金屬電極48N係形成於該N-型摻雜含矽電極401N上方。
參考第3A及3B圖，該P-型摻雜含矽電極401P包含該第一捕獲材料及該第一活化控制材料。該N-型摻雜含矽電極401N包含該第二捕獲材料及該第二活化控制材料。該第一捕獲材料及該第二捕獲材料兩者 可以包括碳，以及該第一活化控制材料及該第二活化控制材料兩者可以包括鍺(Ge)。該第一捕獲材料在該第一閘極絕緣層43P與該P-型摻雜含矽電極401P間之介面處增加該P-型摻質之濃度。該第二捕獲材料在該第二閘極絕緣層43N與該N-型摻雜含矽電極401N間之介面處增加該N-型摻質之濃度。因此，可以改善該NMOSFET及該PMOSFET之多晶矽空乏率(PDR)及可以增加電流。
該第一活化控制材料促進活化，而該第二活化控制材料抑制活化。例如，該第二活化控制材料抑制磷(P)之活化，而該第一活化控制材料促進硼(B)之活化。該第一活化控制材料及該第二活化控制材料包括鍺(Ge)。鍺(Ge)抑制磷(P)之活化，然而，促進硼(B)之活化。在該P-型摻雜含矽電極401P中所包含之鍺(Ge)使由該第二P-型摻雜含矽電極所捕獲之硼(B)活化。依據鍺(Ge)之數量來控制該摻質之活化。具體地，鍺(Ge)之濃度可以在約20at%至約40at%的範圍。
該第二捕獲材料可以增加磷(P)之濃度，但是此引起磷(P)之過度累積，進而造成惡化的閘極崩潰電壓及臨界電壓Vt。因此，藉由形成包含該第二活化控制材料之該第三N-型摻雜含矽電極46N，可以防止在該第二N-型摻雜含矽電極45N之過量磷(P)的活化。換句話說，鍺(Ge)(它係該第二活化控制材料)使磷(P)去活化。因此，可防止過量磷(P)穿透至該第二閘極絕緣層43N及在該第二閘極絕緣層43N下方之通道區域中。
因此，該第一捕獲材料及該第二捕獲材料改 善該PMOSFET及該NMOSFET之多晶矽空乏率(PDR)，以及該第二活化控制材料防止該NMOSFET之閘極崩潰電壓及臨界電壓降低。此外，該第一活化控制材料增加硼(B)之活化。
第4A圖係描述一示範性CMOS電路之剖面圖。第4B圖係描述一修改示範性CMOS電路之剖面圖。第4A圖係一具有一平面閘極結構之CMOS電路，而第4B圖係一具有一凹入閘極結構之CMOS電路。
參考第4A及4B圖，一半導體基板51包括一第一區域及一第二區域。該半導體基板51亦包括一用以使該第一區域與該第二區域彼此隔離之隔離區域52。該隔離區域52係屬於一溝槽結構，該溝槽結構可以經由一淺溝槽隔離(STI)製程所形成。該隔離區域52可以包括一絕緣層，例如，氧化矽層。該第一區域及該第二區域可以包括一電晶體區域。該第一區域及該第二區域可以分別包括一PMOSFET區域及一NMOSFET區域。以後，形成PMOSFET之該第一區域係一PMOS區域，以及形成NMOSFET之該第二區域係一NMOS區域。為了方便敘述，描述該第一PMOS區域及該第二NMOS區域之位置，以及該等位置可以彼此交換。該半導體基板51可以包括例如一矽基板、一鍺基板或一矽鍺基板。此外，可以使該半導體基板51之全部或部分產生應變。
在該第一PMOS區域及該第二NMOS區域之每一者的半導體基板51上方形成一閘極結構。在第4A圖中所述之閘極結構可以包括一平面閘極結構。該平面 閘極結構係一形成有一水平通道之閘極結構。在第4B圖中所述之閘極結構可以包括一凹入閘極結構。該凹入閘極結構係一在一凹入圖案R中所形成之閘極結構。該凹入閘極結構具有比該平面閘極結構長之通道長度。
該第一PMOS區域之閘極結構可以包括一第一閘極絕緣層53P、一P-型摻雜含矽電極501P、及一第一金屬電極58P。在每一閘極結構之兩側上，形成一P-型源極/汲極區域59P於該半導體基板51的內部。該第一閘極絕緣層53P可以包括氧化矽或高介電材料。如果該第一閘極絕緣層53P包括高介電材料，則可以在該半導體基板51與該高介電材料間形成一像氧化矽層或氮氧化矽層之介面層。該P-型摻雜含矽電極501P可以摻雜有一P-型摻質及可以進一步包含一第一捕獲材料及一第一活化控制材料。該P-型摻雜含矽電極501P可以包括一第一P-型摻雜含矽電極54P、一第二P-型摻雜含矽電極55P、一第三P-型摻雜含矽電極56P、及一第四P-型摻雜含矽電極57P。該P-型摻雜含矽電極501P可以包括多晶矽。該P-型摻雜含矽電極501P可以包括藉由使非晶矽結晶所產生之多晶矽。該第一P-型摻雜含矽電極54P、該第二P-型摻雜含矽電極55P、該第三P-型摻雜含矽電極56P、及該第四P-型摻雜含矽電極57P可以包括摻雜有一P-型摻質之摻雜多晶矽。該P-型摻質可以包括硼(B)。該第二P-型摻雜含矽電極55P可以包含該第一活化控制材料。該第三P-型摻雜含矽電極56P可以包含該第一捕獲材料。該第一捕獲材料可以包括碳，以及該 第一活化控制材料可以包括鍺(Ge)。鍺(Ge)控制硼(B)之活化及促進硼(B)之活化。該第一金屬電極58P可以包括一低電阻材料。例如，該第一金屬電極58P可以包括一含鎢材料或一含鈦材料。
參考第4B圖，該P-型摻雜含矽電極501P填充該凹入圖案R，以及該第一金屬電極58P係形成於該P-型摻雜含矽電極501P上方。
該第二NMOS區域之閘極結構可以包括一第二閘極絕緣層53N、一N-型摻雜含矽電極501N、及一第二金屬電極58N。
在每一閘極結構之兩側上，形成一N-型源極/汲極區域59N於該半導體基板51的內部。該第二閘極絕緣層53N可以包括氧化矽或高介電材料。如果該第二閘極絕緣層53N包括高介電材料，則可以在該半導體基板51與該高介電材料間形成一像氧化矽層或氮氧化矽層之介面層。該N-型摻雜含矽電極501N可以摻雜有一N-型摻質及可以進一步包括一第二捕獲材料及一第二活化控制材料。該N-型摻雜含矽電極501N可以包括一第一N-型摻雜含矽電極54N、一第二N-型摻雜含矽電極55N、一第三N-型摻雜含矽電極56N、及一第四N-型摻雜含矽電極57N。該N-型摻雜含矽電極501N可以包括多晶矽。該N-型摻雜含矽電極501N可以包括藉由使非晶矽結晶所產生之多晶矽。該第一N-型摻雜含矽電極54N、該第二N-型摻雜含矽電極55N、該第三N-型摻雜含矽電極56N、及該第四N-型摻雜含矽電極57N可以包 括摻雜有一N-型摻質之摻雜多晶矽。該N-型摻質可以包括磷(P)。該第二N-型摻雜含矽電極55N可以包含該第二活化控制材料。該三N-型摻雜含矽電極56N可以包含該第二捕獲材料。該第二捕獲材料可以包括碳，以及該第二活化控制材料可以包括鍺(Ge)。鍺(Ge)控制磷(P)之活化及抑制磷(P)之活化。該第二金屬電極58N可以包括一低電阻材料。例如，該第二金屬電極58N可以包括一含鎢材料或一含鈦材料
參考第4B圖，該N-型摻雜含矽電極501N填充該凹入圖案R，以及該第二金屬電極58N係形成於該N-型摻雜含矽電極501N上方。
參考第4A及4B圖，該P-型摻雜含矽電極501P包括該第一捕獲材料及該第一活化控制材料。該N-型摻雜含矽電極501N包括該第二捕獲材料及該第二活化控制材料。該第一捕獲材料及該第二捕獲材料兩者可以包括碳，以及該第一活化控制材料及該第二活化控制材料兩者可以包括鍺(Ge)。該第一捕獲材料在該第一閘極絕緣層53P與該P-型摻雜含矽電極501P間之介面處增加該P-型摻質之濃度。該第二捕獲材料在該第二閘極絕緣層53N與該N-型摻雜含矽電極501N間之介面處增加該N-型摻質之濃度。如此，可以改善該NMOSFET及該PMOSFET之多晶矽空乏率(PDR)及可以增加電流。
該第一活化控制材料促進活化，而該第二活化控制材料抑制活化。例如，該第二活化控制材料抑制磷(P)之活化，而該第一活化控制材料促進硼(B)之活 化。該第一活化控制材及該第二活化控制材料包括鍺(Ge)。鍺(Ge)抑制磷(P)之活化，然而促進硼(B)之活化。在該P-型摻雜含矽電極501P中所包含之鍺(Ge)活化由該第三P-型摻雜含矽電極56P所捕獲之硼(B)。依據鍺(Ge)之數量來控制該摻質之活化。具體地，鍺(Ge)之濃度可以在約20at%至約40at%的範圍。
該第二捕獲材料可以增加磷(P)之濃度，但是此引起磷(P)之過度累積，進而造成惡化的閘極崩潰電壓及臨界電壓Vt。因此，藉由形成包含該第二活化控制材料之該第二N-型摻雜含矽電極55N，可以防止在該第三N-型摻雜含矽電極56N中之過量磷(P)的累積。換句話說，鍺(Ge)(它係該第二活化控制材料)造成磷(P)之去活化，以及因此，可以防止過量累積的磷(P)穿透至該第二閘極絕緣層53N及在該第二閘極絕緣層53N下方之通道區域中。
總之，該第一捕獲材料及該第二捕獲材料改善該PMOSFET及該NMOSFET之多晶矽空乏率(PDR)，以及該第二活化控制材料防止該NMOSFET之閘極崩潰電壓及臨界電壓的降低。此外，該第一活化控制材料增加硼(B)之活化。
可以例如在一動態隨機存取記憶體(DRAM)、一靜態隨機存取記憶體(SRAM)、一快閃記憶體、一鐵電隨機存取記憶體(FeRAM)、一磁性隨機存取記憶體(MRAM)、一相變隨機存取記憶體(PRAM)、或其類似者中應用一示範性CMOS電路。
第5圖描述一示範性記憶卡。
參考第5圖，該示範性記憶卡600可以包括一控制器610及一記憶體620。該控制器610及該記憶貘620可以彼此交換電信號。例如，該記憶體620及該控制器610可以在該控制器610之指令下接收及傳送資料。於是，該記憶卡600可以將資料儲存在該記憶體620中，或將資料從該記憶體620輸出至外部。該記憶體620之一特定部分(它是一周邊電路區域)可以包括上述CMOS電路。該記憶卡600可以用以做為一用於各種可攜式裝置之資料儲存媒體。例如，該記憶卡600可以包括一記憶棒卡(memory stick card)、一智慧媒體卡(smart media(SM)card)、一保全數位卡(secure digital(SD)card)、一迷你保全數位卡(mini secure digital(SD)card)、或一多媒體卡(MMC)。
第6圖係描述一示範性電子系統之方塊圖。參考第6圖，該示範性電子系統700可以包括一處理器710、一輸入/輸出裝置730、及一晶片720。該處理器710、該輸入/輸出裝置730、及該晶片720經由匯流排740參與資料通信。該處理器710執行一程式及控制該電子系統700。該輸入/輸出裝置730係用以輸入/輸出該電子系統700之資料。該電子系統700連接至一像個人電腦或網路之外部裝置，以及藉由使用該輸入/輸出裝置730，與該外部裝置交換資料。該晶片720可以儲存用以操作該處理器710之碼及資料，以及處理由該處理器710所命令之運算的部分。例如，該晶片720可以包括上述 CMOS電路。該電子系統700可以形成需要該晶片720之各種電子控制裝置。例如，該電子系統700可以用於行動電話、MP3播放器、導航裝置、固態硬碟(SSD)、家用電器、及其類似者。
雖然已描述關於該等特定實施例之本發明，但是熟習該項技藝者將顯而易知，可以在不脫離如下面申請專利範圍所定義之本發明的精神及範圍下實施各種變更及修改。
11‧‧‧半導體基板
12‧‧‧隔離區域
13N‧‧‧第二閘極絕緣層
13P‧‧‧第一閘極絕緣層
14N‧‧‧第一N-型摻雜含矽電極
14P‧‧‧第一P-型摻雜含矽電極
15N‧‧‧第二N-型摻雜含矽電極
15P‧‧‧第二P-型摻雜含矽電極
16N‧‧‧第三N-型摻雜含矽電極
16P‧‧‧第三P-型摻雜含矽電極
17N‧‧‧第二金屬電極
17P‧‧‧第一金屬電極
18N‧‧‧N-型源極/汲極區域
18P‧‧‧P-型源極/汲極區域
101N‧‧‧N-型摻雜含矽電極
101P‧‧‧P-型摻雜含矽電極

Claims (16)

  1. 一種半導體裝置，包括：一半導體基板；一閘極絕緣層，其形成於該半導體基板上；一閘極電極，其形成於該閘極絕緣層上，該閘極電極包括一含矽電極，該含矽電極包括一摻質、一用以捕獲該摻質之含碳層、及一用以控制該摻質之活化的含鍺層，其中該含鍺層係堆疊在該含碳層上，其中該含碳層不包含鍺。
  2. 如申請專利範圍第1項之半導體裝置，其中該含矽電極包括：一第一含矽層，其形成於該閘極絕緣層上且包含該含碳層；一第二含矽層，其形成於該第一含矽層上且包含該含鍺層；以及一第三含矽層，其形成於該第二含矽層上。
  3. 如申請專利範圍第1項之半導體裝置，其中該含矽電極包括：一第一含矽層，其形成於該閘極絕緣層上；一第二含矽層，其形成於該第一含矽層上且包含該含碳層；一第三含矽層，其形成於該第二含矽層上且包含該含鍺層；以及一第四含矽層，其形成於該第三含矽層上。
  4. 如申請專利範圍第1項之半導體裝置，其中該含矽電極包括：一第一含矽層，其形成於該閘極絕緣層上；一第二含矽層，其形成於該第一含矽層上且包含該含鍺層；一第三含矽層，其形成於該第二含矽層上且包含該含碳層；以及一第四含矽層，其形成於該第三含矽層上。
  5. 如申請專利範圍第1項之半導體裝置，其中該含矽電極包括摻雜有磷或硼之多晶矽。
  6. 如申請專利範圍第1項之半導體裝置，其中包含在該含鍺層中的鍺具有約20at%至約40at%之濃度。
  7. 如申請專利範圍第1項之半導體裝置，其中該閘極電極進一步包括一形成於該含矽電極上之金屬電極。
  8. 一種互補式金屬氧化物半導體(CMOS)電路，包括：一PMOSFET閘極，其包括一包括一P-型摻質的P-型摻雜含矽電極、一用以捕獲該P-型摻質之第一含碳層、及一用以促進該P-型摻質之活化的第一含鍺層；以及一NMOSFET閘極，其包括一包括一N-型摻質的N-型摻雜含矽電極、一用以捕獲該N-型摻質之第二含碳層、及一用以抑制該N-型摻質之活化的第二含鍺層，其中該第一含鍺層係堆疊在該第一含碳層上，其中該第二含鍺層係堆疊在該第二含碳層上， 其中該第一含碳層及該第二含碳層之每一者不包含鍺。
  9. 如申請專利範圍第8項之CMOS電路，其中包含在該第一含鍺層及該第二含鍺層中的鍺具有約20at%至約40at%之濃度。
  10. 如申請專利範圍第8項之CMOS電路，其中該P-型摻雜含矽電極包括：一第一P-型摻雜含矽層，其包含該第一含碳層；一第二P-型摻雜含矽層，其形成於該第一P-型摻雜含矽層上且包含該第一含鍺層；以及一第三P-型摻雜含矽層，其形成於該第二P-型摻雜含矽層上。
  11. 如申請專利範圍第8項之CMOS電路，其中該P-型摻雜含矽電極包括：一第一P-型摻雜含矽層；一第二P-型摻雜含矽層，其形成於該第一P-型摻雜含矽層上且包含該第一含碳層；一第三P-型摻雜含矽層，其形成於該第二P-型摻雜含矽層上且包含該第一含鍺層；以及一第四P-型摻雜含矽層，其形成於該第三P-型摻雜含矽層上。
  12. 如申請專利範圍第8項之CMOS電路，其中該P-型摻雜含矽電極包括：一第一P-型摻雜含矽層；一第二P-型摻雜含矽層，其形成於該第一P-型摻 雜含矽層上且包含該第一含鍺層；一第三P-型摻雜含矽層，其形成於該第二P-型摻雜含矽層上且包含該第一含碳層；以及一第四P-型摻雜含矽層，其形成於該第三P-型摻雜含矽層上。
  13. 如申請專利範圍第8項之CMOS電路，其中該N-型摻雜含矽電極包括：一第一N-型摻雜含矽層，其包含該第二含碳層；一第二N-型摻雜含矽層，其形成於該第一N-型摻雜含矽層上且包含該第二含鍺層；以及一第三N-型摻雜含矽層，其形成於該第二N-型摻雜含矽層上。
  14. 如申請專利範圍第8項之CMOS電路，其中該N-型摻雜含矽電極包括：一第一N-型摻雜含矽層；一第二N-型摻雜含矽層，其形成於該第一N-型摻雜含矽層上且包含該第二含碳層；一第三N-型摻雜含矽層，其形成於該第二N-型摻雜含矽層上且包含該第二含鍺層；以及一第四N-型摻雜含矽層，其形成於該第三N-型摻雜含矽層上。
  15. 如申請專利範圍第8項之CMOS電路，其中該N-型摻雜含矽電極包括：一第一N-型摻雜含矽層；一第二N-型摻雜含矽層，其形成於該第一N-型 摻雜含矽層上且包含該第二含鍺層；一第三N-型摻雜含矽層，其形成於該第二N-型摻雜含矽層上且包含該第二含碳層；以及一第四N-型摻雜含矽層，其形成於該第三N-型摻雜含矽層上。
  16. 如申請專利範圍第8項之CMOS電路，進一步包括：金屬電極，其分別形成於該P-型摻雜含矽電極及該N-型摻雜含矽電極上。
TW102128079A 2012-12-28 2013-08-06 半導體裝置及ｃｍｏｓ電路 TWI595657B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120157246A KR102014934B1 (ko) 2012-12-28 2012-12-28 Cmos 회로 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TW201427006A TW201427006A (zh) 2014-07-01
TWI595657B true TWI595657B (zh) 2017-08-11

Family

ID=51016198

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102128079A TWI595657B (zh) 2012-12-28 2013-08-06 半導體裝置及ｃｍｏｓ電路

Country Status (4)

Country Link
US (2) US8981486B2 (zh)
KR (1) KR102014934B1 (zh)
CN (1) CN103915487B (zh)
TW (1) TWI595657B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102434987B1 (ko) 2015-04-23 2022-08-22 삼성전자주식회사 박막 형성 방법 및 반도체 소자의 제조 방법
KR102477493B1 (ko) 2017-12-07 2022-12-14 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
CN108922921B (zh) * 2018-07-23 2020-06-19 长江存储科技有限责任公司 三维存储器、mos场效应晶体管及其制作方法
US10937654B2 (en) 2019-01-24 2021-03-02 Micron Technology, Inc. Methods of doping a silicon-containing material and methods of forming a semiconductor device
KR102723787B1 (ko) * 2019-03-08 2024-10-31 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
JP2021150508A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070080411A1 (en) * 2005-10-11 2007-04-12 Enicks Darwin G Semiconductive film with dopant diffusion barrier and tunable work function

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
US6030874A (en) 1997-01-21 2000-02-29 Texas Instruments Incorporated Doped polysilicon to retard boron diffusion into and through thin gate dielectrics
US6252283B1 (en) * 1999-01-22 2001-06-26 Advanced Micro Devices, Inc. CMOS transistor design for shared N+/P+ electrode with enhanced device performance
KR100487525B1 (ko) * 2002-04-25 2005-05-03 삼성전자주식회사 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
KR100666917B1 (ko) * 2005-12-02 2007-01-10 삼성전자주식회사 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법.
KR20110036312A (ko) 2009-10-01 2011-04-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102015866B1 (ko) * 2012-06-29 2019-08-30 에스케이하이닉스 주식회사 리세스게이트를 구비한 트랜지스터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070080411A1 (en) * 2005-10-11 2007-04-12 Enicks Darwin G Semiconductive film with dopant diffusion barrier and tunable work function

Also Published As

Publication number Publication date
US9318390B2 (en) 2016-04-19
US8981486B2 (en) 2015-03-17
TW201427006A (zh) 2014-07-01
US20150155207A1 (en) 2015-06-04
CN103915487A (zh) 2014-07-09
US20140183650A1 (en) 2014-07-03
KR20140087336A (ko) 2014-07-09
KR102014934B1 (ko) 2019-08-28
CN103915487B (zh) 2019-01-15

Similar Documents

Publication Publication Date Title
US9659828B2 (en) Semiconductor device with metal gate and high-k dielectric layer, CMOS integrated circuit, and method for fabricating the same
US9018710B2 (en) Semiconductor device with metal gate and high-k materials and method for fabricating the same
US9991357B2 (en) Semiconductor devices with gate electrodes on separate sets of high-k dielectric layers
US9059313B2 (en) Replacement gate having work function at valence band edge
US8962463B2 (en) Semiconductor device with dual work function gate stacks and method for fabricating the same
US10199228B2 (en) Manufacturing method of metal gate structure
TWI595657B (zh) 半導體裝置及ｃｍｏｓ電路
US20130260549A1 (en) Replacement gate with reduced gate leakage current
US9368586B2 (en) Transistor with recess gate and method for fabricating the same
KR20150054422A (ko) 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
US20140183649A1 (en) Semiconductor device having metal gate and high-k dielectric layer and method for manufacturing the same
US20130105901A1 (en) Semiconductor device with metal gate electrode and high-k dielectric material and method for fabricating the same
US10847629B2 (en) Semiconductor device with an oxygen sink and method for fabricating the same
KR20100019826A (ko) 비휘발성 메모리 소자의 제조방법