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JP2001085686A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2001085686A
JP2001085686A JP25916399A JP25916399A JP2001085686A JP 2001085686 A JP2001085686 A JP 2001085686A JP 25916399 A JP25916399 A JP 25916399A JP 25916399 A JP25916399 A JP 25916399A JP 2001085686 A JP2001085686 A JP 2001085686A
Authority
JP
Japan
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oxide film
film
forming
semiconductor device
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP25916399A
Other languages
English (en)
Inventor
Katsumitsu Nakamura
勝光 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP25916399A priority Critical patent/JP2001085686A/ja
Priority to US09/521,460 priority patent/US6847079B2/en
Priority to DE10017090A priority patent/DE10017090A1/de
Publication of JP2001085686A publication Critical patent/JP2001085686A/ja
Priority to US11/004,838 priority patent/US7229882B2/en
Priority to US11/004,896 priority patent/US7180131B2/en
Pending legal-status Critical Current

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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
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    • H10D12/031—Manufacture or treatment of IGBTs
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    • H—ELECTRICITY
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    • H10D64/01346—
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    • H10P14/69433—

Landscapes

  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 ＭＯＳ構造のゲートを有する半導体装置にお
いてゲート絶縁膜特性及びトランジスタ特性を向上させ
るデバイス構造及びその製造方法を得る。 【解決手段】 半導体基板上に設けられた熱酸化膜９
と、この熱酸化膜９よりもゲート電極１１側に設けられ
たＣＶＤ酸化膜１０の少なくとも２種類以上の絶縁膜を
含む積層ゲート絶縁膜を備えたＭＯＳ構造のゲートを有
する半導体装置において、ＣＶＤ酸化膜１０の比率を積
層ゲート絶縁膜全体の膜厚の２０％以上とする。さら
に、熱酸化膜９またはＣＶＤ酸化膜１０を形成後、Ｎ2
Ｏ、ＮＨ3 、ＮＯガスによる窒化を行い、熱酸化膜／基
板界面及びゲート電極／ＣＶＤ酸化膜界面のいずれか一
方または両方に窒素を偏析させてもよい。また、熱酸化
膜９またはＣＶＤ酸化膜１０を形成後、ＬＰＣＶＤによ
りＳｉ3 Ｎ4 膜１９を形成し、さらにＳｉ3 Ｎ4 膜１９
表面を酸化して酸化膜を形成してもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造のゲー
トを有する半導体装置に関し、特にトレンチをＭＯＳゲ
ートとして用いるパワーデバイスのトレンチ内壁に形成
されるゲート絶縁膜特性及びトランジスタ特性を向上す
るためのデバイス構造及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】図２３は、従来のＭＯＳ構造のトレンチ
ゲートを有するパワーデバイスであるＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）の構造を示す断面図で
ある。図において、１はＮ型低濃度層、２はＮ型高濃度
拡散層、３はＰ型高濃度拡散層、４はＰ型ベース層、６
はＮ+ 型エミッタ拡散層、９はトレンチ内壁にゲート絶
縁膜として形成された熱酸化膜（ＳｉＯ2 ）、１１はト
レンチ内部を埋め込むゲート電極材料で、例えば高濃度
リンを含むpoly‐Ｓｉ等、１１ａはゲート電極材料１１
を酸化して形成された酸化膜、１２はＰ型高濃度拡散
層、１３、１５はＣＶＤ酸化膜、１４はシリケイトガラ
ス、１６はシリサイド、１７はバリアメタル、１８はア
ルミをそれぞれ示している。この例のように、従来のＭ
ＯＳ構造のトレンチゲートを有するＩＧＢＴでは、ゲー
ト絶縁膜として熱酸化膜９が一般的に用いられていた。
また、例えば特開平７−２４９７７０号公報、特開平８
−１７２０９１号公報では、ＭＯＳトランジスタのゲー
ト絶縁膜として、熱酸化膜の上に窒化膜を形成し、さら
にその表面に酸化膜を堆積してなるＯＮＯ構造の絶縁膜
及びその形成方法が提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、図２３
に示すような従来のデバイス構造では、トレンチ内壁に
数種類の面方位（例えば(100) 、(110) 、(111) 面の三
種類）が存在するために、トレンチ内壁のゲート絶縁膜
膜厚の均一性低下や、図２（ｂ）及び図３（ｂ）に示す
ように、トレンチ開孔部（図２２中Ａで示す部分）や、
トレンチ底部（図２２中Ｂで示す部分）での局所的なゲ
ート絶縁膜の薄膜化、及び図４（ｃ）に示すようなLoco
s Edge におけるゲート絶縁膜の薄膜化により、局所的
な電界集中が起きるというデバイス構造に起因する問題
があった。このため、ゲート絶縁膜特性、信頼性の劣化
を招いていた。また、トレンチ側壁近傍には、トレンチ
を形成するためのエッチングや熱処理等に起因した結晶
欠陥、ストレスが存在する。このような基板（Ｓｉ）表
面を熱酸化することにより形成された熱酸化膜９は欠陥
密度が多くなり、熱酸化膜９／基板界面における界面準
位の増加を招き、ゲート絶縁膜（酸化膜）膜質の低下や
デバイス特性への悪影響( 主接合リーク電流の増大、基
板のキャリアライフタイムの低下によるデバイス特性の
悪化) が懸念される。このようなＳｉ表面の影響を抑制
するためには、ゲート酸化時の熱酸化工程を少なくする
必要があった。また、熱酸化膜９を形成する場合に、ト
レンチの側面にはＮ+ 型エミッタ拡散層６、Ｐ型ベース
層４が形成されているため、それらの拡散層のドーパン
トが熱酸化膜９へ拡散していき、ゲート絶縁膜特性や信
頼性を低下させ、ＭＯＳトランジスタ特性の低下を招く
という問題があった。
【０００４】本発明は、上記のような問題点を解消する
ためになされたもので、ＭＯＳ構造のゲートを有する半
導体装置において、ゲート絶縁膜特性及びＭＯＳトラン
ジスタ特性を向上させるデバイス構造及びその製造方法
を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係わる半導体装
置は、ＭＯＳ構造のゲートを有する半導体装置におい
て、半導体基板上に設けられた熱酸化膜とこの熱酸化膜
よりもゲート電極側に設けられたＣＶＤ酸化膜の少なく
とも２種類以上の絶縁膜を含む積層ゲート絶縁膜を備
え、ＣＶＤ酸化膜の比率を積層ゲート絶縁膜全体の膜厚
の２０％以上とするものである。また、積層ゲート絶縁
膜は、熱酸化膜／半導体基板界面及びゲート電極／ＣＶ
Ｄ酸化膜界面のいずれか一方または両方に、窒素が偏析
している窒化酸化膜を含むものである。また、積層ゲー
ト絶縁膜は、Ｓｉ3 Ｎ4 膜を含むものである。さらに、
積層ゲート絶縁膜は、Ｓｉ3 Ｎ4 膜の表面を酸化した酸
化膜を含むものである。また、積層ゲート絶縁膜は、縦
型または横型のパワートランジスタのゲート絶縁膜とし
て用いられるものである。
【０００６】また、半導体基板上に設けられた複数のト
レンチの一部または全てをゲート、キャパシタまたは分
離として用いる半導体装置において、トレンチ内壁に設
けられた熱酸化膜とこの熱酸化膜より上層に設けられた
ＣＶＤ酸化膜の少なくとも２種類以上の絶縁膜を含む積
層絶縁膜を備え、ＣＶＤ酸化膜の比率を積層絶縁膜全体
の膜厚の２０％以上とするものである。また、トレンチ
内部を埋め込んでいる積層絶縁膜以外の材料は、その表
面が半導体基板表面よりも突出しているものである。ま
た、トレンチ内部を埋め込んでいる積層絶縁膜以外の材
料は、その表面がトレンチ内部にあり半導体基板表面に
突出していないものである。また、積層絶縁膜は、熱酸
化膜／半導体基板界面及びトレンチ内部を埋め込んでい
る材料／ＣＶＤ酸化膜界面のいずれか一方または両方
に、窒素が偏析している窒化酸化膜を含むものである。
また、積層絶縁膜は、Ｓｉ3 Ｎ4 膜を含むものである。
さらに、積層絶縁膜は、Ｓｉ3 Ｎ4 膜の表面を酸化した
酸化膜を含むものである。
【０００７】また、本発明に係わる半導体装置の製造方
法は、ＭＯＳ構造のゲートを有する半導体装置の製造方
法であって、半導体基板上に熱酸化により熱酸化膜を形
成する工程と、熱酸化膜より上層にＣＶＤ法によりＣＶ
Ｄ酸化膜を形成し、少なくとも熱酸化膜とＣＶＤ酸化膜
を含む積層ゲート絶縁膜を形成する工程と、積層ゲート
絶縁膜をアニール後、ゲート電極を形成する工程を含ん
で製造するようにしたものである。また、熱酸化膜を形
成後、Ｎ2 Ｏ、ＮＨ3 、ＮＯガスによる窒化を行い、熱
酸化膜／半導体基板界面に窒素を偏析させる工程を備え
たものである。また、ＣＶＤ酸化膜を形成後、Ｎ2 Ｏ、
ＮＨ3 、ＮＯガスによる窒化を行い、熱酸化膜／半導体
基板界面及びゲート電極／ＣＶＤ酸化膜界面に窒素を偏
析させる工程を含むものである。また、熱酸化膜または
ＣＶＤ酸化膜を形成後、Ｓｉ3 Ｎ4 膜を形成する工程を
含むものである。さらに、Ｓｉ3 Ｎ4 膜を形成後、この
Ｓｉ3 Ｎ4 膜表面を酸化した酸化膜を形成する工程、ま
たは上記Ｓｉ3 Ｎ4 膜表面を酸化し、さらに別のＣＶＤ
酸化膜を形成する工程を含むものである。また、半導体
基板上に設けられた複数のトレンチの一部または全てを
ゲート、キャパシタまたは分離として用いる半導体装置
の製造方法であって、半導体基板上に複数のトレンチを
形成する工程と、トレンチの内壁に熱酸化により熱酸化
膜を形成する工程と、熱酸化膜より上層にＣＶＤ法によ
りＣＶＤ酸化膜を形成し、少なくとも熱酸化膜とＣＶＤ
酸化膜を含む積層絶縁膜を形成する工程と、積層絶縁膜
をアニール後、所定の材料によりトレンチ内部を埋め込
む工程を含んで製造するようにしたものである。また、
熱酸化膜を形成後、Ｎ2 Ｏ、ＮＨ3 、ＮＯガスによる窒
化を行い、熱酸化膜／半導体基板界面に窒素を偏析させ
る工程を含むものである。また、ＣＶＤ酸化膜を形成
後、Ｎ2 Ｏ、ＮＨ3 、ＮＯガスによる窒化を行い、熱酸
化膜／半導体基板界面及びトレンチ内部を埋め込んでい
る材料／ＣＶＤ酸化膜界面に窒素を偏析させる工程を含
むものである。また、熱酸化膜またはＣＶＤ酸化膜を形
成後、Ｓｉ3 Ｎ4 膜を形成する工程を含むものである。
さらに、Ｓｉ3 Ｎ4 膜を形成後、このＳｉ3 Ｎ4 膜表面
を酸化した酸化膜を形成する工程、または上記Ｓｉ3 Ｎ
4 膜表面を酸化し、さらに別のＣＶＤ酸化膜を形成する
工程を含むものである。
【０００８】
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図面に基づいて説明する。図１は、本発明
の実施の形態１における半導体装置であるトレンチＭＯ
Ｓゲート構造を用いたＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）の製造方法を示す断面図である。図に
おいて、１はＮ型低濃度層、２はＮ型高濃度拡散層、３
はＰ型高濃度拡散層、４はＰ型ベース層、５は熱酸化
膜、６はＮ+ 型エミッタ拡散層、７はＣＶＤ酸化膜、８
はトレンチを示している。また、９はトレンチ８内壁に
ゲート絶縁膜として形成された熱酸化膜（ＳｉＯ2 ）、
１０は熱酸化膜９よりもゲート電極側に設けられたＣＶ
Ｄ酸化膜（ＳｉＯ2 ）で、本実施の形態では、熱酸化膜
９とＣＶＤ酸化膜１０によって積層ゲート絶縁膜が構成
されている。さらに、１１はトレンチ８内部を埋め込む
ゲート電極材料で、例えば高濃度リンを含むpoly‐Ｓｉ
もしくはノンドープドpoly‐Ｓｉにリンをイオン注入で
ドープした材料等が用いられる。１１ａはゲート電極材
料１１を酸化して形成された酸化膜、１２はＰ型高濃度
拡散層、１３、１５はＣＶＤ酸化膜、１４はシリケイト
ガラス、１６はシリサイド、１７はバリアメタル、１８
はアルミをそれぞれ示している。本実施の形態では、半
導体基板上に設けられた熱酸化膜９とこの熱酸化膜９よ
りもゲート電極１１側に設けられたＣＶＤ酸化膜１０の
少なくとも２種類以上の絶縁膜を含む積層ゲート絶縁膜
を備えたＭＯＳ構造のゲートを有する半導体装置におい
て、ＣＶＤ酸化膜１０の比率を積層ゲート絶縁膜全体の
膜厚の２０％以上とするものである。
【０００９】次に、本実施の形態におけるＩＧＢＴの製
造方法を図１を用いて簡単に説明する。まず、例えば表
面濃度２×１０18ｃｍ-3以上、拡散深さ０. ３μｍ以上
のＰ型高濃度拡散層３上に、例えばピーク濃度１×１０
18ｃｍ-3以下、拡散深さがＰ型高濃度拡散層３の拡散深
さ以上で４００μｍ以下のＮ型高濃度拡散層２、さらに
例えば濃度１×１０12〜１×１０14ｃｍ-3、深さ４０〜
６００μｍのＮ型低濃度層１を、順次エピタキシャル成
長により形成する。なお、Ｎ型低濃度層１、Ｎ型高濃度
拡散層２及びＰ型高濃度拡散層３については、イオン注
入、拡散で形成してもよい。次に、 基板表面（Ｎ型低濃
度層１）の中に、例えばピーク濃度１×１０15〜１×１
０18ｃｍ-3、拡散深さ１〜４μｍで、トレンチ８の深さ
よりも浅いＰ型ベース層４を形成し、さらに例えば表面
濃度１×１０18〜１×１０20ｃｍ-3、拡散深さ０. ３〜
２μｍのＮ+ 型エミッタ拡散層６を形成する（図１
（ａ））。
【００１０】Ｎ+ 型エミッタ拡散層６を形成後、ＣＶＤ
酸化膜７を形成し、パターニング、エッチングによりト
レンチ８を形成する。さらに、トレンチＭＯＳゲート特
性を向上せるために、 トレンチエッチング後の後処理
（特願平６−１２５５９号、特願平７−１３４７号参
照）を行い、トレンチ開孔部及び底部のラウンディング
化、内壁の平滑化を行う（図１（ｂ））。次に、ここで
はトレンチ８内壁に熱酸化により熱酸化膜９及を形成
し、さらにこの熱酸化膜９上にＬＰＣＶＤ法によりＣＶ
Ｄ酸化膜１０を形成することにより、熱酸化膜９とＣＶ
Ｄ酸化膜１０からなる積層ゲート絶縁膜を形成する。こ
こで、熱酸化膜９の膜厚をｔOX(9) 、ＣＶＤ酸化膜１０
の膜厚をｔOX(10)、トータルのゲート絶縁膜膜厚で、Ｍ
ＯＳトランジスタのしきい値電圧(VTH) を決定する膜厚
をｔOX(total) とすると、各酸化膜の膜厚は、以下の式
で表す条件を満たしている。 ｔOX(9) ≦０. ２ｔOX(total) ｔOX(10)≧０. ２ｔOX(total)
【００１１】ＣＶＤ酸化膜１０を形成後、ＣＶＤ酸化膜
１０の緻密化および熱酸化膜９と基板（Ｓｉ）の界面に
欠陥密度の低い新たな層を形成するためにアニールを行
う。その後、トレンチ８をゲート電極材料１１で埋め込
み、写真製版とエッチングによりゲート電極材料１１を
パターニングする（図１（ｃ））。この時、基板表面よ
り突出しているゲート電極の幅をＷG 、トレンチの幅を
ＷT 、基板表面より突出しているゲート電極エッジのト
レンチ開孔部からの寸法をＷC とすると、パターンニン
グ後の寸法は以下の関係を満足している。 ＷG ≧１. ３ＷT ＷC ≧０. ２μｍ さらに、ゲート抵抗の低抵抗化のために、ゲート電極材
料１１の表面にＴｉＳｉ、ＣｏＳｉ等のシリサイド層を
形成してもよい。
【００１２】次に、ゲート電極材料１１の表面を酸化さ
せ酸化膜１１ａを形成した後、例えば表面濃度１×１０
18〜１×１０20ｃｍ-3、拡散深さはＮ+ 型エミッタ拡散
層６以下のＰ型高濃度拡散層１２を形成する。さらに、
ＣＶＤ酸化膜１３、シリケイトガラス１４、ＣＶＤ酸化
膜１５を形成した後、コンタクトのパターンニングを行
い、スパッタ法やランプアニール等を用いてシリサイド
１６、バリアメタル１７、アルミ１８を形成し、本実施
の形態におけるＩＧＢＴが完成する（図１（ｄ））。な
お、ここではゲート電極材料１１の表面を酸化している
が、ゲート電極材料１１中のドーパントが酸化されるこ
とでゲート酸化膜特性を悪化される現象が起きることが
あるので、酸化膜１１ａは形成しなくてもかまわない。
【００１３】以上のように構成された本実施の形態にお
けるＩＧＢＴでは、図２（ａ）及び図３（ａ）に示すよ
うに、トレンチ８開孔部（図１（ｄ）中Ａで示す部分）
及びトレンチ８底部（図１（ｄ）中Ｂで示す部分）にお
いても、熱酸化膜９及びＣＶＤ酸化膜１０よりなる積層
ゲート絶縁膜は均一で十分な厚みを有し、従来例（図２
（ｂ）、図３（ｂ））のような局所的な薄膜化はみられ
ない。また、図３（ｃ）、（ｄ）に示すように、トレン
チ内壁は表面の凹凸が激しいため、熱酸化膜９のみの場
合（図３（ｄ））より、本発明の積層ゲート絶縁膜を用
いた場合（図３（ｃ））の方が、Ｓｉ表面の凹凸による
絶縁膜の局所的薄膜化を抑制し、デバイス特性への悪影
響を防止することができる。次に、図４は、図１に示す
デバイス断面に対して９０度方向を変えて切断した断面
を示しており、図４（ｂ）は図４（ａ）中Ｃで示す部分
の部分拡大図で、図において、１９は厚い酸化膜、２０
はトレンチより深いＰ層である。図４に示すように、本
実施の形態によれば、厚い酸化膜１９との境界部である
Ｌocos Edgeでのゲート絶縁膜の局所的な薄膜化も防止
することができ、図４（ｃ）に示す従来例と比較して局
所的な電界集中の発生を抑制することができる。以上、
本実施の形態における製造工程において、熱酸化膜９の
みのゲート絶縁膜を用いた従来例に比べて本発明ではゲ
ート酸化時の熱酸化工程が少ないために、トレンチ内
壁、トレンチ開孔部及びトレンチ底部、Ｌocos Edgeに
おける局所的なゲート絶縁膜の薄膜化が抑制され、膜厚
の均一性が向上する効果が得られる。
【００１４】なお、本実施の形態では、熱酸化膜９とＣ
ＶＤ酸化膜１０の２種類の絶縁膜よりなる積層ゲート絶
縁膜を示したが、本発明における積層ゲート絶縁膜の組
み合わせはこれに限定されるものではない。その他の例
について以下に列挙する。以下に示す積層ゲート絶縁膜
によっても上記効果は達成される。 （１）熱酸化膜９を形成後、Ｎ2 Ｏ、ＮＨ3 、ＮＯガス
による窒化を例えば９００〜１１００°Ｃで行い、熱酸
化膜９（ＳｉＯ2 ）／基板（Ｓｉ）界面に窒素を偏析さ
せて窒化酸化膜とした積層ゲート絶縁膜。 （２）ＣＶＤ酸化膜１０を形成後、Ｎ2 Ｏ、ＮＨ3 、Ｎ
Ｏガスによる窒化を例えば９００〜１１００°Ｃで行
い、熱酸化膜９／基板界面及びゲート電極（d poly- Ｓ
ｉ）／ＣＶＤ酸化膜１０（ＳｉＯ2 ）界面に窒素を偏析
させて窒化酸化膜とした積層ゲート絶縁膜。 （３）熱酸化膜９を形成後、ＬＰＣＶＤによりＳｉ3 Ｎ
4 膜２１を形成し、このＳｉ3 Ｎ4 膜２１中のトラッ
プ、水素、ピンホールを取り除くためにＳｉ3 Ｎ 4 膜２
１表面を酸化して酸化膜２２を形成し、その後ＬＰＣＶ
Ｄ法でＣＶＤ酸化膜２３を形成した積層ゲート絶縁膜
（図５）。 （４）熱酸化膜９及びＣＶＤ酸化膜１０を形成後、ＬＰ
ＣＶＤによりＳｉ3 Ｎ 4 膜を形成し、このＳｉ3 Ｎ4 膜
中のトラップ、水素、ピンホールを取り除くためにＳｉ
3 Ｎ4 膜表面を酸化して酸化膜を形成し、その後さらに
ＬＰＣＶＤ法で別のＣＶＤ酸化膜を形成した積層ゲート
絶縁膜。
【００１５】また、本実施の形態では、図１（ｄ）中Ｄ
で示すように、Ｐ+ コレクタ構造のＩＧＢＴを示した
が、本発明が適用されるＩＧＢＴのコレクタ構造の組み
合わせはこれに限定されるものではなく、例えば図６
（ａ）に示すＰ+ ／Ｐ- コレクタ構造、図６（ｂ）に示
すＰ+ ／Ｎ+ コレクタ構造、及び図６（ｃ）に示すＰコ
レクタ構造のＩＧＢＴにも適用することができ、同様の
効果が得られる。
【００１６】実施の形態２．以下に、本発明における数
種類の積層ゲート絶縁膜及び比較のためのゲート絶縁膜
を含む５種類のサンプルＡ〜Ｅについて、ゲート絶縁膜
特性及びトランジスタ特性について評価した結果を記
す。各サンプルのゲート絶縁膜条件を図７に示す。ただ
し、サンプルＡは従来例に示した熱酸化膜のみ、サンプ
ルＢ、サンプルＣ及びサンプルＤは本発明による積層ゲ
ート絶縁膜、サンプルＥは比較例としてＣＶＤ酸化膜の
みのゲート絶縁膜とした。
【００１７】図８は、サンプルＡ及びサンプルＣについ
て、ゲート電極表面から基板に向かっての窒素濃度をＳ
ＩＭＳにより測定した結果を示す図である。図におい
て、縦軸は窒素濃度、横軸は測定深さを示している。本
発明によるサンプルＣでは、ゲート酸化膜（ＳｉＯ2 ）
／基板（Ｓｉ）界面において、窒素濃度が非常に大き
い。このサンプルＣのように、積層ゲート酸化膜（Ｓｉ
Ｏ2 ）／基板（Ｓｉ）界面及びゲート電極（d-polyＳ
ｉ）／積層ゲート酸化膜（ＳｉＯ2 ）界面のいずれか一
方または両方に窒素を偏析させた場合、ゲート絶縁膜と
基板界面に存在するダングリングボンドや不完全な結合
を占有することにより界面準位の発生を抑制することが
できる。さらに、酸化膜中の電子トラップとして作用す
るＳｉ- Ｈ、Ｓｉ- ＰＨ結合がＳｉ- Ｎ結合となるた
め、ゲート絶縁膜中の電子トラップを低減することがで
きる。また、基板中およびゲート電極中のドーパントの
ゲート絶縁膜への拡散の抑制作用もある。これらの結
果、トレンチ内壁に形成するゲート絶縁膜特性及び信頼
性が向上する。さらに、トレンチ側壁に存在するＭＯＳ
トランジスタのホットキャリア耐性向上，チャネル領域
の移動度が向上する効果も得られる。
【００１８】図９及び図１０は、それぞれｎ‐ｃｈトレ
ンチＭＯＳＦＥＴ( デバイス構造は図２０に示す）にお
けるゲート酸化膜リーク特性及びゲート絶縁膜耐圧分布
のゲートバイアス依存性を示している。図９において、
縦軸ＪG は電流密度、ＥGEは電界強度であり、実線はゲ
ート正バイアス時（Gate Positive）、点線はゲート負
バイアス時（Gate Negtive ）を示している。また、図
１０において縦軸は絶縁破壊の発生頻度、横軸ＥGSは電
界強度である。図９に示すように、本発明によるサンプ
ルＢ、サンプルＣ及びサンプルＤは、従来例のサンプル
Ａと比較して酸化膜リーク特性が向上している。特に、
サンプルＤでは、Ｓｉ3 Ｎ4 膜をＳｉ基板表面よりゲー
ト電極材料側に位置させることで、ゲート負バイアス時
の酸化膜リーク特性が他のサンプルに比べ劇的に向上す
る効果が得られた。なお、図９において、サンプルＣの
結果はサンプルＢとほぼ同じであったため、図示を省略
している。また、図１０に示すように、本発明のサンプ
ルＢ、サンプルＣ及びサンプルＤは、従来例であるサン
プルＡよりも、ゲート酸化膜耐圧分布が向上し、高電界
強度側に絶縁破壊の発生頻度のピーク値がシフトした。
【００１９】図１１及び図１２は、それぞれｎ−ｃｈト
レンチＭＯＳＦＥＴ( デバイス構造は図２０に示す）に
おける定電流ＴＤＤＢ特性のゲートバイアス依存性及び
５０％累積故障時のＱBD（Charge-to-Breakdown ）値の
キャパシタ面積依存性を示している。図１１において、
縦軸のCumulative Failure は累積故障率、実線はゲー
ト正バイアス時（Gate Positive）、点線はゲート負バ
イアス時（Gate Negtive ）を示している。また、図１
２において縦軸は５０％累積故障時のＱBD値、横軸はキ
ャパシタ面積である。図１１より、従来例のサンプルＡ
は、他のサンプルに比べ初期故障が多くＱBD値が低いこ
とから信頼性が劣っており、本発明によるサンプルＢ、
サンプルＣ及びサンプルＤでは、ゲート絶縁膜の信頼性
を向上させる効果が得られた。さらに、図１２より、本
発明によるサンプルＢ及びサンプルＣは、従来例のサン
プルＡよりＱBD値のキャパシタ面積依存性が小さいこと
から、デバイスの大面積化におけるゲート絶縁膜信頼性
確保の観点から非常に有効である。
【００２０】図１３は、図１（ｄ）に示すＩＧＢＴにお
けるゲート歩留まりの有効セル面積( キャパシタ面積)
依存性を示している。ここで有効セル面積とは、チップ
面積のうちＭＯＳトランジスタとして動作するデバイス
が動作する領域の面積を指している。トレンチＭＯＳゲ
ート構造においては、従来例である熱酸化膜のみのサン
プルＡより、本発明によるサンプルＢの積層ゲート絶縁
膜の方が、有効セル面積が増加してもゲート歩留まりの
低下を抑制することが可能である。図１１及び図１２で
は、本発明による積層ゲート絶縁膜( サンプルＢ及びサ
ンプルＣ）の方がサンプルＡよりも信頼性が高いことを
示したが、ゲート歩留まりの観点からも優れていること
がわかった。
【００２１】図１４及び図１５（ａ）は、定電流ＴＤＤ
Ｂ特性より得られる５０％累積故障時のＱBD値及び｜△
ＶOX｜の平均値と積層ゲート絶縁膜膜厚に占めるＣＶＤ
酸化膜膜厚の比率ｒ（ｒ＝（ＣＶＤ酸化膜膜厚／トータ
ルゲート絶縁膜膜厚）×１００）の関係を示している。
すなわち、図１４及び図１５（ａ）において、横軸の左
端（ｒ＝０）は熱酸化膜のみの場合、横軸の右端（ｒ＝
１００）はＣＶＤ酸化膜のみの場合を示している。ま
た、｜△ＶOX｜は、図１５（ｂ）に示すように以下の式
から得られる。 ｜△ＶOX｜＝｜△ＶOX、 Finish−△ＶOX、 Initial ｜ 図１４及び図１５（ａ）より、ｒ値が約２０％以上の
時、ＱBD値の対数が１×１０-1Ｃ／ｃｍ2 以上、｜△Ｖ
OX｜値が約５Ｖ以下となり、ゲート絶縁膜特性が向上す
る。なお、ｒ値が約２０％の時のＱBD値の対数１×１０
-1Ｃ／ｃｍ2 は、使用可能なレベルであり、ｒ値が約５
０％以上ではＱBD値の対数が１Ｃ／ｃｍ2という理想的
なレベルとなる。これらの結果から、ＣＶＤ酸化膜の比
率は、積層ゲート絶縁膜全体の膜厚の２０％以上とする
ことが望ましい。
【００２２】図１６及び図１７は、トレンチＭＯＳトラ
ンジスタ特性のゲート絶縁膜条件依存性を示している。
なお、評価したトレンチＭＯＳトランジスタのデバイス
構造は図１８に示すように、ｎ−ｃｈ型のＭＯＳトラン
ジスタである。図１８において、３６はチャネルを示し
ている。また、図１７において縦軸のＩD はドレイン電
流、横軸のＶD はドレイン電圧を示している。図１６よ
り、熱酸化膜のみのサンプルＡより、本発明による積層
ゲート絶縁膜であるサンプルＢ、サンプルＣ及びサンプ
ルＤの方が、高電界領域でｇm すなわち移動度が向上す
る。また、図１７において、高電界領域でサンプルＡよ
りサンプルＣの方がドレイン電流が大きいことから、Ｍ
ＯＳトランジスタの電流駆動能力が高くなるという効果
が得られた。このように、高電界領域において本発明の
サンプルＢ、サンプルＣ及びサンプルＤの移動度が向上
するのは、チャネルが形成されるトレンチ側壁のＳｉ表
面凹凸に起因したキャリアの表面散乱を低減する効果に
よるものである。以上の評価結果より、ＭＯＳ構造のゲ
ートを有する半導体装置において、本発明による積層ゲ
ート絶縁膜を用いることにより、従来例の熱酸化膜の
み、またはＣＶＤ酸化膜のみの場合よりもゲート酸化膜
特性及び信頼性が向上し、さらにＭＯＳトランジスタ特
性が向上することが明らかである。
【００２３】実施の形態３．本実施の形態では、本発明
による積層ゲート絶縁膜が適用可能な他のデバイス構造
について簡単に説明する。図１９は、ゲート電極材料１
１表面が半導体基板１の表面よりもトレンチ８の深さ方
向にあるトレンチＭＯＳゲート構造を用いたＩＧＢＴを
示している。また、図２０は、トレンチＭＯＳゲート構
造のＭＯＳＦＥＴである。図２０において、３０はｎ型
高濃度層、３１はｎ型拡散層、３２はｎ型低濃度拡散
層、３３はｐ型拡散層、３４はｎ型高濃度拡散層、３５
はｐ型高濃度拡散層である。なお、図２０ではｎ−ｃｈ
型のＭＯＳＦＥＴを示しているが、ｐ−ｃｈ型であって
も構わない。また、図２１に示す平面ＭＯＳゲート構造
のデバイスや、図２２に示すようにトレンチの一部がＭ
ＯＳゲートとして動作するデバイスに適用しても良い。
図２２において、Ｆ及びＧはＭＯＳゲートとして動作す
るトレンチ、Ｅ及びＨはＭＯＳゲートとして動作しない
トレンチである。以上のように、本発明は、トレンチＭ
ＯＳゲート構造、平面ＭＯＳゲート構造のパワーデバイ
ス及びその他のＭＯＳゲートデバイスに広く適用可能で
あり、いずれのデバイスにおいても上記実施の形態１及
び２と同様の効果が得られる。
【００２４】実施の形態４．上記実施の形態１〜３で
は、主にトレンチをＭＯＳゲートとして用いるデバイス
について記したが、本発明は半導体基板上に設けられた
複数のトレンチの一部または全てをキャパシタまたは分
離として用いる半導体装置にも適用することができ、ト
レンチ内壁に設けられた熱酸化膜と、この熱酸化膜より
上層に設けられたＣＶＤ酸化膜の少なくとも２種類以上
の絶縁膜を含む積層絶縁膜を用いるものである。なお、
この場合も、ＣＶＤ酸化膜の比率を積層絶縁膜全体の膜
厚の２０％以上とする。このトレンチ内部を埋め込んで
いる積層絶縁膜以外の材料は、その表面が半導体基板表
面よりも突出している場合や、表面がトレンチ内部にあ
り半導体基板表面に突出していない場合がある。また、
積層絶縁膜は、熱酸化膜／半導体基板界面、及びトレン
チ内部を埋め込んでいる材料／ＣＶＤ酸化膜界面のいず
れか一方または両方に、窒素が偏析している窒化酸化膜
を含んでもよい。さらに、積層絶縁膜は、Ｓｉ3 Ｎ4 膜
や、Ｓｉ 3 Ｎ4 膜の表面を酸化した酸化膜を含む場合も
あり、いずれの場合も上記実施の形態１及び２と同様な
絶縁膜の特性向上が得られる。
【００２５】実施の形態５．本実施の形態では、本発明
による積層ゲート絶縁膜が適用可能な平面ＭＯＳ構造の
ゲートを用いたデバイスについて簡単に説明する。平面
ＭＯＳゲートデバイスにおいても、ゲート絶縁膜を形成
するＳｉ表面に欠陥、プラズマダメージ等が存在し、ゲ
ート絶縁膜形成時にその欠陥が酸化膜中に取り込まれる
等により、絶縁膜中のトラップ増加、Ｓｉ／ＳｉＯ2 界
面準位増加により、絶縁膜特性を低下させる。さらに、
Ｓｉ表面に凹凸が存在するために、熱酸化法のみでゲー
ト絶縁膜を形成すると、局所的な薄膜化が生じる。特に
その挙動はゲート酸化膜が薄膜化されるほど顕著にな
り、ゲート絶縁膜特性、ＭＯＳトランジスタ特性の劣化
を引き起こすことになる。このため、本発明における積
層ゲート絶縁膜は、トレンチの一部または全てをＭＯＳ
ゲート、キャパシタまたは分離として用いるデバイスの
みならず、平面ＭＯＳゲートデバイスにおいても同様の
効果が得られる。
【００２６】
【発明の効果】以上のように、本発明によれば、ＭＯＳ
構造のゲートを有する半導体装置において、半導体基板
上に設けられた熱酸化膜とこの熱酸化膜よりもゲート電
極側に設けられたＣＶＤ酸化膜の少なくとも２種類以上
の絶縁膜を含む積層ゲート絶縁膜を備え、ＣＶＤ酸化膜
の比率を積層ゲート絶縁膜全体の膜厚の２０％以上とす
ることにより、ゲート絶縁膜の局所的な薄膜化やそれに
起因する局所的な電界集中を抑制することができ、リー
ク特性、耐圧分布、信頼性等のゲート絶縁膜特性が向上
する。さらに、ゲート絶縁膜信頼性やゲート歩留まりの
有効セル面積（キャパシタ面積）依存性も向上し、ＭＯ
Ｓトランジスタ特性の向上を図ることが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるトレンチＭＯ
Ｓゲート構造を用いたＩＧＢＴの製造方法を示す断面図
である。
【図２】 本発明の実施の形態１におけるＩＧＢＴと従
来のＩＧＢＴのトレンチ開孔部形状を比較する部分断面
図である。
【図３】 本発明の実施の形態１におけるＩＧＢＴと従
来のＩＧＢＴのトレンチ底部形状を比較する部分断面図
である。
【図４】 本発明の実施の形態１におけるＩＧＢＴと従
来のＩＧＢＴのLocos Edge の形状を比較する部分断面
図である。
【図５】 本発明の実施の形態１におけるトレンチＭＯ
Ｓゲート構造を用いたＩＧＢＴを示す断面図である。
【図６】 本発明の実施の形態１におけるトレンチＭＯ
Ｓゲート構造を用いたＩＧＢＴのコレクタ構造の他の組
み合わせ例を示す部分断面図である。
【図７】 本発明の実施の形態２において、ゲート絶縁
膜特性及びトランジスタ特性を評価したサンプルのゲー
ト絶縁膜条件を示す図である。
【図８】 本発明の実施の形態２において、ＳＩＭＳに
よりゲート電極表面から基板に向かって窒素濃度を測定
した結果を示す図である。
【図９】 本発明の実施の形態２において、トレンチＭ
ＯＳＦＥＴのゲート絶縁膜リーク特性のゲートバイアス
依存性を評価した結果を示す図である。
【図１０】 本発明の実施の形態２において、トレンチ
ＭＯＳＦＥＴのゲート絶縁膜耐圧分布のゲートバイアス
依存性を評価した結果を示す図である。
【図１１】 本発明の実施の形態２において、トレンチ
ＭＯＳＦＥＴの定電流ＴＤＤＢ特性のゲートバイアス依
存性を評価した結果を示す図である。
【図１２】 本発明の実施の形態２において、トレンチ
ＭＯＳＦＥＴの５０％累積故障時のＱBD値のキャパシタ
面積依存性を評価した結果を示す図である。
【図１３】 本発明の実施の形態２において、ＩＧＢＴ
におけるゲート歩留まりのセル面積依存性を評価した結
果を示す図である。
【図１４】 本発明の実施の形態２において、５０％累
積故障時のＱBD値とゲート絶縁膜膜厚に占めるＣＶＤ酸
化膜膜厚の比率ｒの関係を示す図である。
【図１５】 本発明の実施の形態２において、｜△ＶOX
｜とゲート絶縁膜膜厚に占めるＣＶＤ酸化膜膜厚の比率
ｒの関係を示す図である。
【図１６】 本発明の実施の形態２において、トレンチ
ＭＯＳトランジスタ特性のゲート絶縁膜条件依存性を評
価した結果を示す図である。
【図１７】 本発明の実施の形態２において、トレンチ
ＭＯＳトランジスタ特性のゲート絶縁膜条件依存性を評
価した結果を示す図である。
【図１８】 本発明の実施の形態２においてＭＯＳトラ
ンジスタ特性の評価に用いたトレンチＭＯＳトランジス
タのデバイス構造を示す図である。
【図１９】 本発明の実施の形態３におけるトレンチＭ
ＯＳゲート構造を用いたＩＧＢＴを示す断面図である。
【図２０】 本発明の実施の形態３におけるトレンチＭ
ＯＳゲート構造を用いたＭＯＳＦＥＴを示す断面図であ
る。
【図２１】 本発明の実施の形態３における平面ＭＯＳ
ゲート構造を用いたデバイスを示す断面図である。
【図２２】 本発明の実施の形態３におけるトレンチの
一部がＭＯＳゲートとして動作するデバイスを示す断面
図である。
【図２３】 従来のトレンチＭＯＳゲート構造を用いた
ＩＧＢＴを示す断面図である。
【符号の説明】
１ Ｎ型低濃度層、２ Ｎ型高濃度拡散層、３ Ｐ型高
濃度拡散層、４ Ｐ型ベース層、５ 熱酸化膜、６ Ｎ
+ 型エミッタ拡散層、７ ＣＶＤ酸化膜、８ トレン
チ、９ 熱酸化膜（ＳｉＯ2 ）、１０ ＣＶＤ酸化膜
（ＳｉＯ2 ）、１１ ゲート電極材料、１１ａ ゲート
電極材料の酸化膜、１２ Ｐ型高濃度拡散層、１３ Ｃ
ＶＤ酸化膜、１４ シリケイトガラス、１５ ＣＶＤ酸
化膜、１６ シリサイド、１７ バリアメタル、１８
アルミ、１９ 厚い酸化膜、２０ トレンチより深いＰ
層、２１ Ｓｉ3 Ｎ4 膜、２２ Ｓｉ3 Ｎ4 膜の酸化
膜、２３ ＣＶＤ酸化膜、３０ ｎ型高濃度層、３１
ｎ型拡散層、３２ ｎ型低濃度拡散層、３３ ｐ型拡散
層、３４ ｎ型高濃度拡散層、３５ ｐ型高濃度拡散
層、３６ チャネル。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１１月１７日（１９９９．１１．
１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１７
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】また、半導体基板上に設けられたトレンチ
をゲート、キャパシタまたは分離として用いる半導体装
置において、トレンチ内壁に設けられた熱酸化膜とこの
熱酸化膜より上層に設けられたＣＶＤ酸化膜の少なくと
も２種類以上の絶縁膜を含む積層絶縁膜を備え、ＣＶＤ
酸化膜の比率を積層絶縁膜全体の膜厚の２０％以上とす
るものである。また、トレンチ内部を埋め込んでいる積
層絶縁膜以外の材料は、その表面が半導体基板表面より
も突出しているものである。また、トレンチ内部を埋め
込んでいる積層絶縁膜以外の材料は、その表面がトレン
チ内部にあり半導体基板表面に突出していないものであ
る。また、積層絶縁膜は、熱酸化膜／半導体基板界面及
びトレンチ内部を埋め込んでいる材料／ＣＶＤ酸化膜界
面のいずれか一方または両方に、窒素が偏析している窒
化酸化膜を含むものである。また、積層絶縁膜は、Ｓｉ
3 Ｎ4 膜を含むものである。さらに、積層絶縁膜は、Ｓ
ｉ3 Ｎ4 膜の表面を酸化した酸化膜を含むものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】また、本発明に係わる半導体装置の製造方
法は、ＭＯＳ構造のゲートを有する半導体装置の製造方
法であって、半導体基板上に熱酸化により熱酸化膜を形
成する工程と、熱酸化膜より上層にＣＶＤ法によりＣＶ
Ｄ酸化膜を形成し、少なくとも熱酸化膜とＣＶＤ酸化膜
を含む積層ゲート絶縁膜を形成する工程と、積層ゲート
絶縁膜をアニール後、ゲート電極を形成する工程を含ん
で製造するようにしたものである。また、熱酸化膜を形
成後、Ｎ2 Ｏ、ＮＨ3 、ＮＯガスによる窒化を行い、熱
酸化膜／半導体基板界面に窒素を偏析させる工程を備え
たものである。また、ＣＶＤ酸化膜を形成後、Ｎ2 Ｏ、
ＮＨ3 、ＮＯガスによる窒化を行い、熱酸化膜／半導体
基板界面及びゲート電極／ＣＶＤ酸化膜界面に窒素を偏
析させる工程を含むものである。また、熱酸化膜または
ＣＶＤ酸化膜を形成後、Ｓｉ3 Ｎ4 膜を形成する工程を
含むものである。さらに、Ｓｉ3 Ｎ4 膜を形成後、この
Ｓｉ3 Ｎ4 膜表面を酸化した酸化膜を形成する工程、ま
たは上記Ｓｉ3 Ｎ4 膜表面を酸化し、さらに別のＣＶＤ
酸化膜を形成する工程を含むものである。また、半導体
基板上に設けられたトレンチをゲート、キャパシタまた
は分離として用いる半導体装置の製造方法であって、半
導体基板上にトレンチを形成する工程と、トレンチの内
壁に熱酸化により熱酸化膜を形成する工程と、熱酸化膜
より上層にＣＶＤ法によりＣＶＤ酸化膜を形成し、少な
くとも熱酸化膜とＣＶＤ酸化膜を含む積層絶縁膜を形成
する工程と、積層絶縁膜をアニール後、所定の材料によ
りトレンチ内部を埋め込む工程を含んで製造するように
したものである。また、熱酸化膜を形成後、Ｎ2 Ｏ、Ｎ
Ｈ3 、ＮＯガスによる窒化を行い、熱酸化膜／半導体基
板界面に窒素を偏析させる工程を含むものである。ま
た、ＣＶＤ酸化膜を形成後、Ｎ2 Ｏ、ＮＨ3 、ＮＯガス
による窒化を行い、熱酸化膜／半導体基板界面及びトレ
ンチ内部を埋め込んでいる材料／ＣＶＤ酸化膜界面に窒
素を偏析させる工程を含むものである。また、熱酸化膜
またはＣＶＤ酸化膜を形成後、Ｓｉ3 Ｎ4 膜を形成する
工程を含むものである。さらに、Ｓｉ3 Ｎ4 膜を形成
後、このＳｉ3 Ｎ4 膜表面を酸化した酸化膜を形成する
工程、または上記Ｓｉ3 Ｎ4 膜表面を酸化し、さらに別
のＣＶＤ酸化膜を形成する工程を含むものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図９及び図１０は、それぞれｎ‐ｃｈトレ
ンチＭＯＳＦＥＴ( デバイス構造は図２０に示す）にお
けるゲート酸化膜リーク特性及びゲート絶縁膜耐圧分布
のゲートバイアス依存性を示している。図９において、
縦軸ＪG は電流密度、ＥGS は電界強度であり、実線はゲ
ート正バイアス時（Gate Positive）、点線はゲート負
バイアス時（Gate Negative）を示している。また、図
１０において縦軸は絶縁破壊の発生頻度、横軸ＥGSは電
界強度である。図９に示すように、本発明によるサンプ
ルＢ、サンプルＣ及びサンプルＤは、従来例のサンプル
Ａと比較して酸化膜リーク特性が向上している。特に、
サンプルＤでは、Ｓｉ3 Ｎ4 膜をＳｉ基板表面よりゲー
ト電極材料側に位置させることで、ゲート負バイアス時
の酸化膜リーク特性が他のサンプルに比べ劇的に向上す
る効果が得られた。なお、図９において、サンプルＣの
結果はサンプルＢとほぼ同じであったため、図示を省略
している。また、図１０に示すように、本発明のサンプ
ルＢ、サンプルＣ及びサンプルＤは、従来例であるサン
プルＡよりも、ゲート酸化膜耐圧分布が向上し、高電界
強度側に絶縁破壊の発生頻度のピーク値がシフトした。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】図１１及び図１２は、それぞれｎ−ｃｈト
レンチＭＯＳＦＥＴ( デバイス構造は図２０に示す）に
おける定電流ＴＤＤＢ特性のゲートバイアス依存性及び
５０％累積故障時のＱBD（Charge-to-Breakdown ）値の
キャパシタ面積依存性を示している。図１１において、
縦軸のCumulative Failure は累積故障率、実線はゲー
ト正バイアス時（Gate Positive）、点線はゲート負バ
イアス時（Gate Negative）を示している。また、図１
２において縦軸は５０％累積故障時のＱBD値、横軸はキ
ャパシタ面積である。図１１より、従来例のサンプルＡ
は、他のサンプルに比べ初期故障が多くＱBD値が低いこ
とから信頼性が劣っており、本発明によるサンプルＢ、
サンプルＣ及びサンプルＤでは、ゲート絶縁膜の信頼性
を向上させる効果が得られた。さらに、図１２より、本
発明によるサンプルＢ及びサンプルＣは、従来例のサン
プルＡよりＱBD値のキャパシタ面積依存性が小さいこと
から、デバイスの大面積化におけるゲート絶縁膜信頼性
確保の観点から非常に有効である。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｇ ３０１Ｖ ６５３Ａ ６５８Ｆ Ｆターム(参考） 5F032 AA36 AA37 AA45 AA46 AA48 AA54 BB04 CA17 CA24 DA02 DA03 DA53 DA58 DA74 5F040 DA19 DC01 EB14 5F058 BA01 BA09 BD02 BD04 BD10 BF02 BF04 BF29 BF30 BF62 BH03 BJ01 BJ07 BJ10

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳ構造のゲートを有する半導体装置
    において、半導体基板上に設けられた熱酸化膜とこの熱
    酸化膜よりもゲート電極側に設けられたＣＶＤ酸化膜の
    少なくとも２種類以上の絶縁膜を含む積層ゲート絶縁膜
    を備え、上記ＣＶＤ酸化膜の比率を上記積層ゲート絶縁
    膜全体の膜厚の２０％以上とすることを特徴とする半導
    体装置。
  2. 【請求項２】 積層ゲート絶縁膜は、熱酸化膜／半導体
    基板界面及びゲート電極／ＣＶＤ酸化膜界面のいずれか
    一方または両方に、窒素が偏析している窒化酸化膜を含
    むことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 積層ゲート絶縁膜は、Ｓｉ3 Ｎ4 膜を含
    むことを特徴とする請求項１または請求項２に記載の半
    導体装置。
  4. 【請求項４】 積層ゲート絶縁膜は、Ｓｉ3 Ｎ4 膜の表
    面を酸化した酸化膜を含むことを特徴とする請求項３記
    載の半導体装置。
  5. 【請求項５】 積層ゲート絶縁膜は、縦型または横型の
    パワートランジスタのゲート絶縁膜として用いられるこ
    とを特徴とする請求項１〜４のいずれか一項に記載の半
    導体装置。
  6. 【請求項６】 半導体基板上に設けられた複数のトレン
    チの一部または全てをゲート、キャパシタまたは分離と
    して用いる半導体装置において、上記トレンチ内壁に設
    けられた熱酸化膜とこの熱酸化膜より上層に設けられた
    ＣＶＤ酸化膜の少なくとも２種類以上の絶縁膜を含む積
    層絶縁膜を備え、上記ＣＶＤ酸化膜の比率を上記積層絶
    縁膜全体の膜厚の２０％以上とすることを特徴とする半
    導体装置。
  7. 【請求項７】 トレンチ内部を埋め込んでいる積層絶縁
    膜以外の材料は、その表面が半導体基板表面よりも突出
    していることを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 トレンチ内部を埋め込んでいる積層絶縁
    膜以外の材料は、その表面がトレンチ内部にあり半導体
    基板表面に突出していないことを特徴とする請求項６記
    載の半導体装置。
  9. 【請求項９】 積層絶縁膜は、熱酸化膜／半導体基板界
    面及びトレンチ内部を埋め込んでいる材料／ＣＶＤ酸化
    膜界面のいずれか一方または両方に、窒素が偏析してい
    る窒化酸化膜を含むことを特徴とする請求項６〜８のい
    ずれか一項に記載の半導体装置。
  10. 【請求項１０】 積層絶縁膜は、Ｓｉ3 Ｎ4 膜を含むこ
    とを特徴とする請求項６〜請求項９のいずれか一項に記
    載の半導体装置。
  11. 【請求項１１】 積層絶縁膜は、Ｓｉ3 Ｎ4 膜の表面を
    酸化した酸化膜を含むことを特徴とする請求項１０記載
    の半導体装置。
  12. 【請求項１２】 ＭＯＳ構造のゲートを有する半導体装
    置の製造方法であって、 半導体基板上に熱酸化により熱酸化膜を形成する工程、 上記熱酸化膜より上層にＣＶＤ法によりＣＶＤ酸化膜を
    形成し、少なくとも上記熱酸化膜と上記ＣＶＤ酸化膜を
    含む積層ゲート絶縁膜を形成する工程、 上記積層ゲート絶縁膜をアニール後、ゲート電極を形成
    する工程を含むことを特徴とする半導体装置の製造方
    法。
  13. 【請求項１３】 熱酸化膜を形成後、Ｎ2 Ｏ、ＮＨ3 、
    ＮＯガスによる窒化を行い、熱酸化膜／半導体基板界面
    に窒素を偏析させる工程を含むことを特徴とする請求項
    １２記載の半導体装置の製造方法。
  14. 【請求項１４】 ＣＶＤ酸化膜を形成後、Ｎ2 Ｏ、ＮＨ
    3 、ＮＯガスによる窒化を行い、熱酸化膜／半導体基板
    界面及びゲート電極／ＣＶＤ酸化膜界面に窒素を偏析さ
    せる工程を含むことを特徴とする請求項１２記載の半導
    体装置の製造方法。
  15. 【請求項１５】 熱酸化膜またはＣＶＤ酸化膜を形成
    後、Ｓｉ3 Ｎ4 膜を形成する工程を含むことを特徴とす
    る請求項１２記載の半導体装置の製造方法。
  16. 【請求項１６】 Ｓｉ3 Ｎ4 膜を形成後、このＳｉ3 Ｎ
    4 膜表面を酸化した酸化膜を形成する工程、または上記
    Ｓｉ3 Ｎ4 膜表面を酸化し、さらに別のＣＶＤ酸化膜を
    形成する工程を含むことを特徴とする請求項１５記載の
    半導体装置の製造方法。
  17. 【請求項１７】 半導体基板上に設けられた複数のトレ
    ンチの一部または全てをゲート、キャパシタまたは分離
    として用いる半導体装置の製造方法であって、 半導体基板上に複数のトレンチを形成する工程、 上記トレンチの内壁に熱酸化により熱酸化膜を形成する
    工程、 上記熱酸化膜より上層にＣＶＤ法によりＣＶＤ酸化膜を
    形成し、少なくとも上記熱酸化膜と上記ＣＶＤ酸化膜を
    含む積層絶縁膜を形成する工程、 上記積層絶縁膜をアニール後、所定の材料によりトレン
    チ内部を埋め込む工程を含むことを特徴とする半導体装
    置の製造方法。
  18. 【請求項１８】 熱酸化膜を形成後、Ｎ2 Ｏ、ＮＨ3 、
    ＮＯガスによる窒化を行い、熱酸化膜／半導体基板界面
    に窒素を偏析させる工程を含むことを特徴とする請求項
    １７記載の半導体装置の製造方法。
  19. 【請求項１９】 ＣＶＤ酸化膜を形成後、Ｎ2 Ｏ、ＮＨ
    3 、ＮＯガスによる窒化を行い、熱酸化膜／半導体基板
    界面及びトレンチ内部を埋め込んでいる材料／ＣＶＤ酸
    化膜界面に窒素を偏析させる工程を含むことを特徴とす
    る請求項１７記載の半導体装置の製造方法。
  20. 【請求項２０】 熱酸化膜またはＣＶＤ酸化膜を形成
    後、Ｓｉ3 Ｎ4 膜を形成する工程を含むことを特徴とす
    る請求項１７記載の半導体装置の製造方法。
  21. 【請求項２１】 Ｓｉ3 Ｎ4 膜を形成後、このＳｉ3 Ｎ
    4 膜表面を酸化した酸化膜を形成する工程、または上記
    Ｓｉ3 Ｎ4 膜表面を酸化し、さらに別のＣＶＤ酸化膜を
    形成する工程を含むことを特徴とする請求項２０記載の
    半導体装置の製造方法。
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