TW201407724A - 半導體封裝件及其製法 - Google Patents

Abstract

一種半導體封裝件及其製法，該方法包括將至少一晶片結合於承載件上的黏著層，並於該晶片的非作用面及黏著層上依序形成軟質層和支撐層以使該晶片嵌埋於該軟質層中，接著移除該承載板與黏著層以使該晶片的作用面外露於該軟質層之第一表面，接著於該軟質層中形成第一導電通孔，並於該晶片的作用面及軟質層之第一表面上形成第一線路重佈結構，於該支撐層中形成與該第一導電通孔導通之第二導電通孔，最後於該支撐層之第三表面上形成第二線路重佈結構，以透過該第一及第二導電通孔與該第一線路重佈結構電性連接。

Description

半導體封裝件及其製法

本發明係有關一種半導體封裝件及其製法，詳而言之，係有關於一種晶圓級半導體封裝件及其製法。

隨著半導體技術的演進，半導體產品已開發出不同封裝產品型態，而為追求半導體封裝件之輕薄短小，因而發展出一種晶片尺寸封裝件(chip scale package,CSP)，其特徵在於此種晶片尺寸封裝件僅具有與晶片尺寸相等或略大的尺寸。

第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427號美國專利即揭露一種傳統之CSP結構，係直接於晶片上形成增層，且利用重佈線(redistribution layer,RDL)技術重配晶片上的銲墊至所欲位置。

然而上述CSP結構之缺點在於重佈線技術之施用或佈設於晶片上的導電跡線往往受限於晶片之尺寸或其作用面之面積大小，尤其當晶片之積集度提昇且晶片尺寸日趨縮小的情況下，晶片甚至無法提供足夠表面以安置更多數量的銲球來與外界電性連接。

鑑此，第6,271,469號美國專利揭露一種晶圓級晶片尺寸封裝件WLCSP(Wafer Level Chip Scale Package)之製法，係於晶片上形成增層的封裝件，得提供較為充足的表面區域以承載較多的輸入/輸出端或銲球。

如第1A圖所示，首先將晶片102以作用面106黏貼 於膠膜104上，接著利用如環氧樹脂之封裝膠體112包覆住該晶片102之非作用面114及側面116，接著再加熱移除該膠膜104，以外露出該晶片的作用面106及電極墊108；然後如第1B圖所示，利用重佈線(RDL)技術，敷設一線路重佈結構14於晶片102之作用面106及封裝膠體112的表面上，再於線路重佈結構14上敷設防銲層136及在預定位置植設銲球138。

於前述製程中，因包覆晶片102之封裝膠體112的表面能提供較晶片102作用面106大之表面區域，故可安置較多銲球138以有效達成與外界之電性連接。

然而，上揭製程僅透過膠膜104支撐晶片102，容易導致膠膜104及封裝膠體112發生翹曲，另外，將晶片102以作用面106黏貼於膠膜104上時，常因膠膜104於製程中受熱而發生伸縮問題，造成黏置於膠膜104上之晶片102位置發生偏移，甚至於封裝模壓時因膠膜104受熱軟化而造成晶片102位移，如此導致後續在重佈線製程時，無法連接到晶片102電極墊108上而造成電性不良。此外，利用上述製程之半導體封裝件係無具有導電通孔，因而無法電性連接上下側的線路重佈結構，故未能提供其他封裝件或電子元件接置。

因此，如何提供一種半導體封裝件及製法，俾能確保線路層與銲墊間之電性連接品質，並提昇產品的可靠度，減少製程成本，實為一重要課題。

鑒於上述習知技術之缺失，本發明提供一種半導體封裝件及其製法，係包括以下步驟：提供一表面上形成有黏著層之承載板；將至少一具有相對之作用面及非作用面之晶片以其作用面結合於該黏著層上，其中，該晶片之作用面上具有複數電極墊；於該晶片之非作用面及黏著層上形成軟質層，以使該晶片嵌埋於該軟質層中，其中，該軟質層具有相對之第一和第二表面，該第二表面上設有支撐層，以令該軟質層夾置於該支撐層和黏著層之間，該支撐層具有相對於該第二表面之第三表面；移除該承載板與黏著層，以使該晶片之作用面外露於該軟質層之第一表面；於該軟質層中形成第一導電通孔；於該晶片之作用面及軟質層之第一表面上形成第一線路重佈結構，以使該第一線路重佈結構與該第一導電通孔電性連接；於該支撐層中形成與該第一導電通孔導通之第二導電通孔；以及於該支撐層之第三表面上形成第二線路重佈結構，以透過該第一及第二導電通孔與該第一線路重佈結構電性連接。

前述之製法中，形成該第一線路重佈結構之步驟復包括於該晶片之作用面及軟質層之第一表面上形成第一介電層；於該第一介電層表面上形成第一線路層，且於該第一介電層中形成第一導電盲孔以電性連接該第一線路層、電極墊和第一導電通孔；以及於該第一介電層上形成外露部分該第一線路層之第一絕緣保護層。形成該第二線路重佈結構之步驟復包括：於該支撐層之第三表面上形成第二介電層；於該第二介電層表面上形成第二線路層，且於該第 二介電層中形成第二導電盲孔以電性連接該第二線路層和第二導電通孔；以及於該第二介電層上形成外露部分該第二線路層之第二絕緣保護層。前述之製法中，形成該第一導電通孔之步驟係包括於該軟質層中形成第一通孔，再於該第一通孔內形成第一導電通孔；形成該第二導電通孔之步驟係包括於該支撐層中形成第二通孔，再於該第二通孔內形成第二導電通孔。

經前述製法，本發明之半導體封裝件係包括：軟質層，係具有第一導電通孔及相對之第一表面及第二表面；至少一晶片，係嵌埋於該軟質層內，該晶片具有相對之作用面、非作用面及複數形成於該晶片之作用面之電極墊，且該晶片之作用面外露於該軟質層之第一表面；支撐層，係設於該軟質層之第二表面上並具有第二導電通孔及相對於該第二表面之第三表面，且該第一導電通孔與第二導電通孔導通；第一線路重佈結構，係設於該晶片之作用面及軟質層之第一表面上並與該第一導電通孔和電極墊電性連接；以及第二線路重佈結構，係設於該支撐層之第三表面上，並透過該第一及第二導電通孔與該第一線路重佈結構電性連接。

於本發明之半導體封裝件中，該支撐層之材料可為矽，則該第二導電通孔為穿透矽通孔。另外，該支撐層之材料可為玻璃，則該第二導電通孔為玻璃導通孔。又，該軟質層之材料可為Ajinomoto Build-up Film(ABF)、聚醯亞胺或矽氧樹脂。

相較於習知技術，本發明之半導體封裝件及其製法，係藉由如矽或玻璃之支撐件來支撐嵌埋有晶片之軟質層，以防止封裝件翹曲之發生。再者，本發明之半導體封裝件透過第一和第二導電通孔電性連接半導體封裝件之第一和第二線路重佈結構，故能另提供其它封裝件或電子元件接置。

以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「第一」、「第二」、「第三」及「上」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。

請參閱第2A至第2J圖，將詳細說明本發明之半導體封裝件之製法之一實施例之剖面示意圖。

請參閱第2A圖，提供一承載件20，該承載件20上形成有黏著層21；接著，提供具有相對之作用面22a及非作用面22b之晶片22，該晶片22作用面22a上具有複數電極墊220，將該晶片22以其作用面22a結合於該黏著層21上。

請參閱第2B圖，提供一軟質層23，將該軟質層23形成於該晶片22之非作用面22b及黏著層21上，以使該晶片22嵌埋於該軟質層23中，其中，該軟質層具有相對之第一表面23a和第二表面23b。該軟質層23之材料可例如但不限於Ajinomoto Build-up Film(ABF)、聚醯亞胺(Polyimide,PI)或矽氧樹脂(polymerized siloxanes,silicone)，又矽氧樹脂亦稱為矽酮(polysiloxanes)等等；接著，提供一支撐層24，該支撐層24具有相對於該第二表面23b之第三表面24b，將該支撐層24形成於該軟質層23之第二表面23b上，以使該晶片22夾置於該支撐層24和黏著層21之間，其中，該支撐層24之材料可為玻璃或矽。

請參閱第2C圖，移除該承載板20與黏著層21，以使該晶片22之作用面22a外露於該軟質層23之第一表面23a。

請參閱第2D圖，於該軟質層23中形成第一通孔230。

請參閱第2E圖，於該第一通孔230中，可透過電鍍 技術，形成第一導電通孔231。

請參閱第2F圖，於該晶片22之作用面22a及軟質層23之第一表面23a上形成第一線路重佈結構25，以使該第一線路重佈結構25與該第一導電通孔231電性連接，詳言之，形成該第一線路重佈結構25之步驟復包括：於該晶片22之作用面22a及軟質層23之第一表面23a上形成第一介電層251，其材料例如為低溫鈍化(low temperature passivation)材料；於該第一介電層251表面上形成第一線路層252，且於該第一介電層251中形成第一導電盲孔253以電性連接該第一線路層252、電極墊220和第一導電通孔231；以及於該第一介電層251上形成具外露部分該第一線路層252的第一開孔250之第一絕緣保護層254。

請參閱第2G圖，薄化該支撐層24，使該支撐層24具有相對於該第二表面23b之第三表面24b’。須說明的是，第2G圖所示之薄化步驟僅為例示，以下步驟亦可實施於未薄化之支撐層24的第三表面24b上。

請參閱第2H圖，自第三表面24b’側於該支撐層24中形成與該第一導電通孔231導通之第二導電通孔241。於該支撐層24之材料為矽之實施方式中，該第二導電通孔241為穿透矽通孔(through-silicon via,TSV)；於該支撐層24之材料為玻璃之實施方式中，該第二導電通孔241為玻璃導通孔(through-glass via,TGV)。

請參閱第2I圖，於該支撐層24之第三表面24b’上形成第二線路重佈結構26，以透過該第一導電通孔231和第 二導電通孔241與該第一線路重佈結構25電性連接，詳言之，形成該第二線路重佈結構26之步驟復包括：於該支撐層24之第三表面24b’上形成第二介電層261，其材料例如為低溫鈍化(low temperature passivation)材料；於該第二介電層261表面上形成第二線路層262，且於該第二介電層261中形成第二導電盲孔263以電性連接該第二線路層262和第二導電通孔241；以及於該第二介電層261上形成具有外露部分該第二線路層262的第二開孔260之第二絕緣保護層264。

請參閱第2J圖，於該第一開孔250中之外露之第一線路層252上形成導電元件27，該導電元件27透過該第一線路層252與該晶片22之電極墊220電性連接。

根據前述之製法，本發明提供一種半導體封裝件，如第2I圖所示，包括：軟質層23，係具有第一導電通孔231及相對之第一表面23a及第二表面23b；至少一晶片22，係嵌埋於該軟質層23內，該晶片22具有相對之作用面22a、非作用面22b及複數形成於該晶片22之作用面22a之電極墊220，且該晶片22之作用面22a外露於該軟質層23之第一表面23a；支撐層24，係設於該軟質層23之第二表面23b上並具有第二導電通孔241及相對於該第二表面23b之第三表面24b’(或為未薄化之支撐層24的第三表面24b)，且該第一導電通孔231與第二導電通孔241導通；第一線路重佈結構25，係設於該晶片22之作用面22a及軟質層23之第一表面23a上並與該第一導電通孔231 和電極墊220電性連接；以及第二線路重佈結構26，係設於該支撐層24之相對於該軟質層23的第三表面24b’上，並透過該第一導電通孔231及第二導電通孔241與該第一線路重佈結構25電性連接。

該第一線路重佈結構25係包括形成於該軟質層23之第一表面23a上的第一介電層251、形成於該第一介電層251表面上的第一線路層252、形成於該第一介電層251中且電性連接該第一線路層252、電極墊220和第一導電通孔231的第一導電盲孔253、及形成於該第一介電層251上外露部分該第一線路層252之第一絕緣保護層254。

該第二線路重佈結構26係包括形成於該支撐層24之第三表面24b’上的第二介電層261、形成於該第二介電層261表面上之第二線路層262、形成於該第二介電層261中且電性連接該第二線路層262和第二導電通孔241之第二導電盲孔263、以及形成於該第二介電層261上外露部分該第二線路層262之第二絕緣保護層264。

須說明的是，所述之支撐層24之材料可為矽或玻璃，可增加封裝件的強度，降低封裝件翹曲之可能性，此外，以玻璃代替矽更可利用其透光性方便第二線路重佈結構之對位。而所述之軟質層23之材料為Ajinomoto Build-up Film(ABF)、聚醯亞胺或矽氧樹脂。

再者，本發明之半導體封裝件亦可供其它封裝件或電子元件接置，以形成堆疊封裝結構。

另請參閱第3至4圖，其係為本發明之半導體封裝件 之應用實施例之剖面示意圖。

如第3圖所示，本發明之半導體封裝件2上方透過導電元件31而接置電子元件3。

如第4圖所示，本發明之半導體封裝件2上方透過導電元件41而接置另一封裝件4。

綜上所述，本發明之半導體封裝件及其製法，係於半導體封裝件中以矽或玻璃為材料作為支撐層，該支撐層介於線路重佈結構和嵌埋有晶片的軟質層之間，藉此可增加封裝件的結構強度，減少翹曲發生。再者，於半導體封裝件中形成導電通孔以電性連接上下側的線路重佈結構，故本發明之半導體封裝件能提供其他封裝件或電子元件接置。

上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

104‧‧‧膠膜

116‧‧‧側面

136‧‧‧防銲層

138‧‧‧銲球

14‧‧‧線路重佈結構

2‧‧‧半導體封裝件

20‧‧‧承載件

21‧‧‧黏著層

102、22‧‧‧晶片

106、22a‧‧‧作用面

114、22b‧‧‧非作用面

108、220‧‧‧電極墊

112‧‧‧封裝膠體

23‧‧‧軟質層

230‧‧‧第一通孔

231‧‧‧第一導電通孔

23a‧‧‧第一表面

23b‧‧‧第二表面

24‧‧‧支撐層

24b、24b’‧‧‧第三表面

240‧‧‧第二通孔

241‧‧‧第二導電通孔

25‧‧‧第一線路重佈結構

250‧‧‧第一開孔

251‧‧‧第一介電層

252‧‧‧第一線路層

253‧‧‧第一導電盲孔

254‧‧‧第一絕緣保護層

26‧‧‧第二線路重佈結構

260‧‧‧第二開孔

261‧‧‧第二介電層

262‧‧‧第二線路層

263‧‧‧第二導電盲孔

264‧‧‧第二絕緣保護層

27、31、41‧‧‧導電元件

3‧‧‧電子元件

4‧‧‧封裝件

第1A及1B圖為習知晶圓級晶片尺寸封裝件之剖面示意圖；第2A至2J圖為本發明之半導體封裝件之製法剖面示意圖；第3圖本發明之半導體封裝件之一應用實施例之剖面示意圖；以及 第4圖本發明之半導體封裝件之另一應用實施例之剖面示意圖。

2‧‧‧半導體封裝件

22‧‧‧晶片

22a‧‧‧作用面

22b‧‧‧非作用面

220‧‧‧電極墊

23‧‧‧軟質層

231‧‧‧第一導電通孔

23a‧‧‧第一表面

23b‧‧‧第二表面

24‧‧‧支撐層

24b’‧‧‧第三表面

241‧‧‧第二導電通孔

25‧‧‧第一線路重佈結構

250‧‧‧第一開孔

251‧‧‧第一介電層

252‧‧‧第一線路層

253‧‧‧第一導電盲孔

254‧‧‧第一絕緣保護層

26‧‧‧第二線路重佈結構

260‧‧‧第二開孔

261‧‧‧第二介電層

262‧‧‧第二線路層

263‧‧‧第二導電盲孔

264‧‧‧第二絕緣保護層

Claims (14)

1. 一種半導體封裝件之製法，係包括以下步驟：提供一表面上形成有黏著層之承載板；將至少一具有相對之作用面及非作用面之晶片以其作用面結合於該黏著層上，其中，該晶片之作用面上具有複數電極墊；於該晶片之非作用面及黏著層上形成軟質層，以使該晶片嵌埋於該軟質層中，其中，該軟質層具有相對之第一和第二表面，該第二表面上設有支撐層，以令該軟質層夾置於該支撐層和黏著層之間，該支撐層具有相對於該第二表面之第三表面；移除該承載板與黏著層，以使該晶片之作用面外露於該軟質層之第一表面；於該軟質層中形成第一導電通孔；於該晶片之作用面及軟質層之第一表面上形成第一線路重佈結構，並使該第一線路重佈結構與該第一導電通孔電性連接；於該支撐層中形成與該第一導電通孔導通之第二導電通孔；以及於該支撐層之第三表面上形成第二線路重佈結構，以透過該第一及第二導電通孔與該第一線路重佈結構電性連接。
2. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該第一線路重佈結構之步驟復包括：於該 晶片之作用面及軟質層之第一表面上形成第一介電層；於該第一介電層表面上形成第一線路層，且於該第一介電層中形成第一導電盲孔以電性連接該第一線路層、電極墊和第一導電通孔；以及於該第一介電層上形成外露部分該第一線路層之第一絕緣保護層。
3. 如申請專利範圍第2項所述之半導體封裝件之製法，復包括於該外露之第一線路層上形成導電元件。
4. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，於該支撐層中形成該第二導電通孔之前，復包括薄化該支撐層之步驟。
5. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該第二線路重佈結構之步驟復包括：於該支撐層之第三表面上形成第二介電層；於該第二介電層表面上形成第二線路層，且於該第二介電層中形成第二導電盲孔以電性連接該第二線路層和第二導電通孔；以及於該第二介電層上形成外露部分該第二線路層之第二絕緣保護層。
6. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該第一導電通孔之步驟係包括於該軟質層中形成第一通孔，再於該第一通孔內形成第一導電通孔。
7. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該第二導電通孔之步驟係包括於該支撐層中形成第二通孔，再於該第二通孔內形成第二導電通 孔。
8. 一種半導體封裝件，係包括：軟質層，係具有第一導電通孔及相對之第一表面及第二表面；至少一晶片，係嵌埋於該軟質層內，該晶片具有相對之作用面與非作用面及複數形成於該晶片之作用面之電極墊，且該晶片之作用面外露於該軟質層之第一表面；支撐層，係設於該軟質層之第二表面上並具有第二導電通孔及相對於該第二表面之第三表面，且該第一導電通孔與第二導電通孔導通；第一線路重佈結構，係設於該晶片之作用面及軟質層之第一表面上並與該第一導電通孔和電極墊電性連接；以及第二線路重佈結構，係設於該支撐層之第三表面上，並透過該第一及第二導電通孔與該第一線路重佈結構電性連接。
9. 如申請專利範圍第8項所述之半導體封裝件，其中，該第一線路重佈結構係包括形成於該軟質層之第一表面上的第一介電層、形成於該第一介電層表面上的第一線路層、形成於該第一介電層中且電性連接該第一線路層、電極墊和第一導電通孔的第一導電盲孔、及形成於該第一介電層上外露部分該第一線路層之第一絕緣保護層。
10. 如申請專利範圍第9項所述之半導體封裝件，復包括導電元件，係形成於該外露之第一線路層上。
11. 如申請專利範圍第8項所述之半導體封裝件，其中，該第二線路重佈結構係包括形成於該支撐層之第三表面上的第二介電層、形成於該第二介電層表面上之第二線路層、形成於該第二介電層中且電性連接該第二線路層和第二導電通孔之第二導電盲孔、以及形成於該第二介電層上外露部分該第二線路層之第二絕緣保護層。
12. 如申請專利範圍第8項所述之半導體封裝件，其中，該支撐層之材料為矽，該第二導電通孔為穿透矽通孔。
13. 如申請專利範圍第8項所述之半導體封裝件，其中，該支撐層之材料為玻璃，該第二導電通孔為玻璃導通孔。
14. 如申請專利範圍第8項所述之半導體封裝件，其中，該軟質層之材料為Ajinomoto Build-up Film(ABF)、聚醯亞胺或矽氧樹脂。