[go: up one dir, main page]

TW201405806A - 製造用於奈米線裝置之內部間隔件的整合方法 - Google Patents

製造用於奈米線裝置之內部間隔件的整合方法 Download PDF

Info

Publication number
TW201405806A
TW201405806A TW102121342A TW102121342A TW201405806A TW 201405806 A TW201405806 A TW 201405806A TW 102121342 A TW102121342 A TW 102121342A TW 102121342 A TW102121342 A TW 102121342A TW 201405806 A TW201405806 A TW 201405806A
Authority
TW
Taiwan
Prior art keywords
nanowire
source
channel region
spacer
gate
Prior art date
Application number
TW102121342A
Other languages
English (en)
Other versions
TWI567973B (zh
Inventor
金世淵
科林Ｊ 庫恩
泰希爾 迦尼
阿納德Ｓ 摩西
馬克 阿姆斯壯
拉斐爾 瑞歐斯
亞希吉特Ｊ 佩斯
威利 瑞奇馬迪
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201405806A publication Critical patent/TW201405806A/zh
Application granted granted Critical
Publication of TWI567973B publication Critical patent/TWI567973B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H10P30/40—
    • H10P50/642—
    • H10P95/00—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Silicon Compounds (AREA)

Abstract

一種具有複數內部間隔件的奈米線裝置，以及一種形成該內部間隔件的方法被揭露。在一個實施例中，一半導體裝置包含一奈米線堆疊設置於一基材上，該奈米線堆疊具有複數垂直堆疊的奈米線、一閘極結構包覆圍繞該等複數奈米線的每一者，界定出該裝置的一通道區，該閘極結構具有閘側壁、一對源極/汲極區位於該通道區的相對側，以及一內部間隔件位於該閘側壁介於兩相鄰奈米線之間的部分，位於該奈米線堆疊內部。在一個實施例中，內部間隔件藉由沉積間隔件材料於鄰近該通道區蝕刻的凹陷形成。在一個實施例中，該凹陷蝕刻貫穿該通道區。在另一個實施例中，該凹陷係蝕刻為貫穿該源極/汲極區。

Description

製造用於奈米線裝置之內部間隔件的整合方法
本發明係有關於製造用於奈米線裝置之內部間隔件的整合方法
發明背景
當積體電路裝置的製造商持續縮小電晶體裝置的外型尺寸以達到較大的電路密度與較高的性能，在下一代的裝置中，在減少短通道效應、寄生電容與關閉狀態漏損時，管理電晶體裝置電流是需要的。如鰭片與奈米線基礎裝置的非平面電晶體，接受短通道效應的改善控制。例如，在奈米線基礎電晶體中，該閘堆疊包覆圍繞奈米線的整個周圍，由於較急遽的次臨界電流擺幅(SS)與較小的能障下降效應(DIBL)，容許在通道區中較完整的損耗。包覆圍繞閘極結構與源極/汲極接觸件被用於奈米線裝置亦容許在活躍區中產生較大的漏損管理與電容，甚至當驅動電流增加時。
依據本發明之一實施例，係特地提出一種半導體裝置，包含一奈米線堆疊，設置於一基材上方，該奈米線 堆疊具有複數垂直堆疊的奈米線。一閘極結構，包覆圍繞該等複數奈米線的每一者，界定出該裝置的一通道區，該閘極結構具有一閘側壁。一對源極/汲極區，位於該通道區的相對側。一內部間隔件，位於該閘側壁介於兩相鄰的奈米線之間、位於該奈米線堆疊內部的一部分。
100、200、300‧‧‧奈米線電晶體
101、201、301‧‧‧奈米線堆疊
102、202、302‧‧‧內部閘側壁間隔件
103‧‧‧表面
104、204、304‧‧‧基材
106、206、306‧‧‧奈米線
107、307‧‧‧表面
108、208、308‧‧‧通道區
109‧‧‧表面
110、210、310‧‧‧外部側壁間隔件
112、212、312‧‧‧源極/汲極區
113‧‧‧金屬源極/汲極接觸件
114、214、314‧‧‧閘介電層
115‧‧‧源極及汲極部分
116、216、316‧‧‧閘極電極
211‧‧‧凹陷容積
217‧‧‧介電材料
220‧‧‧犧牲材料
222‧‧‧閘極結構
226‧‧‧間隔件材料
228‧‧‧轉換間隔件材料
311‧‧‧凹陷容積
320‧‧‧犧牲材料
322‧‧‧犧牲閘極結構
326‧‧‧犧牲材料
328‧‧‧轉換間隔件材料
330‧‧‧硬質遮罩
332‧‧‧中間層介電質
400‧‧‧計算裝置
402‧‧‧板
304‧‧‧處理器
406‧‧‧通訊晶片
圖1A示出一奈米線裝置具有複數根據本發明的一個實施例的內部間隔件的等角圖。
圖1B示出一奈米線裝置具有複數根據本發明的一個實施例的內部間隔件的二維截面圖。
圖1C示出一奈米線裝置具有複數根據本發明的一個實施例的內部間隔件的二維截面圖。
圖1D示出一奈米線裝置具有複數根據本發明的一個實施例的內部間隔件的二維截面圖。
圖2A-2G示出一用以成型具有複數根據本發明的一個實施例的內部間隔件的一奈米線裝置的方法的二維截面圖。
圖3A-3F示出一用以成型具有複數根據本發明的一個實施例的內部間隔件的一奈米線裝置的方法的二維截面圖。
圖4示出根據本發明的一個實施例的一計算裝置。
詳細說明
用於閘環繞式電晶體的內部間隔件以及用於形成此內部間隔件的方法被描述。在不同的實施例中，詳細說明是配合圖式參閱。然而，特定實施例可在沒有一或多個這些特定細節的情況下，或與其他已知的方法與結構結合而實施。在以下的說明中，數個特定的細節被提出，例如特定結構、尺寸與製程等，是為提供本發明完整的了解。在其他實施例中，為了不對本發明引起非必要的模糊，已知的半導體製程與製造技術並未被特別詳細說明。綜觀本說明書，有關本說明書中「一個(one)實施例」、「一個(an)實施例」或類似的用語中描述關於該實施例的一特定特徵、結構、構造或特性，其是被包括於本發明的至少一實施例中，因此，「在一個(one)實施例」、「在一個(an)實施例」或類似的用語在本說明書不同地方出現，並不必然是指本發明的相同實施例，再者，特定特徵、結構、構造或特性可以任何適合的方式結合於一或多個實施例中。
本文中「在...上(over)」、「至(to)」、「介於...之間(between)」與「於...上(on)」的用語可視為一層相對於另一層的相對位置，一層「位於(over)」或「在(on)」另一層上或連接「至(to)」另一層可為直接與其他層接觸或具有一或多個中間層，一層「介於(between)」層之間可直接與該些層接觸或具有一或多個中間層。
在一個層面中，本發明的實施例描述一具有形成於源極/汲極區與內部於奈米線堆疊的通道區的交界的部分的內部間隔件的奈米線電晶體。該奈米線裝置具有一包 覆圍繞閘，其界定出該裝置的一通道區。源極/汲極區被設置於該通道區的相對側。一對外部閘側壁間隔件形成於該閘側壁外部於該奈米線堆疊的部分。
該內部間隔件形成於該電晶體的源極/汲極區內，介於相鄰的奈米線之間並且鄰近該通道區/閘極結構。該內部間隔件為一絕緣、低介電係數材料製成，該內部間隔件提供該閘極結構與源極/汲極接觸件之間額外的絕緣，其減少重疊電容，短路與電流漏損的風險。該內部側壁間隔件可與外部側壁間隔件相同或不同的材料，此外，該內部側壁間隔件可與外部側壁間隔件相同或不同的厚度。
在另一層面中，本發明的實施例描述一種用以藉由沉積間隔件材料於形成在鄰近該通道區的凹陷中而形成內部間隔件的方法，其中該凹陷是藉由從源極/汲極-通道交界處的源極/汲極側蝕刻形成。例如，一初步結構被提供，其具有設置於一基材上的一奈米線堆疊以及於該奈米線堆疊中界定出一通道區的一閘極結構。該裝置的一對源極/汲極區設置於該通道區的相對側。該閘極結構具有一對閘側壁且可為功能性或可犧牲的。在一個實施例中，外部閘側壁間隔件形成於該閘極結構側壁外部於該奈米線堆疊的部分。
在該源極/汲極區中，該奈米線堆疊由交替的奈米線材料與犧牲材料的層構成，介於奈米線之間的犧牲材料被由源極/汲極區移除以使通道區的邊緣外露。一凹陷鄰 近該通道區形成，由相鄰的奈米線的兩側壁、該外部側壁間隔件兩相鄰的外露表面以及該通道區的邊緣界定出，該凹陷對該源極/汲極區開放。在一個實施例中，位在奈米線堆疊最底部奈米線的材料可選擇的被移除以使最底部奈米線的整個周圍外露，在該範例中，該凹陷容積由最底部奈米線、該通道區的邊緣與該基材/絕緣材料界定出，其對該源極/汲極區開放。
其次，間隔件材料是共形沉積於位在源極/汲極區內的外露的表面上，以使其填充凹陷容積。間隔件材料亦可填充於相鄰的奈米線之間的空間。可選擇地，形成於凹陷容積外側的表面的間隔件材料可接著被轉換以變換蝕刻選擇比，以容許對蝕刻製程有較佳的控制，使間隔件材料不被由凹陷移除。轉換可藉由例如電漿處理、植入、氧化或其結合產生。在一個實施例中，轉換過程是自我對齊以由於外部側壁間隔件的遮蔽效應而忽略位在凹陷容積內的間隔件材料，間隔件材料接著由源極/汲極區外部於凹陷區的部分移除；凹陷區維持間隔件材料，形成內部間隔件。額外的製程步驟可接著進行以形成一功能性裝置，例如形成源極/汲極接觸件或形成一功能性閘極結構。在一個完成的裝置中，內部間隔件將閘極結構連同外部側壁間隔件由源極/汲極區隔離，以減少重疊電容。
在另一層面中，本發明的實施例描述一種用於形成藉由沉積間隔件材料於鄰近該通道區蝕刻形成的凹陷的內部間隔件的方法，其中該等凹陷是藉由從源極/汲極-通道 交界處的通道側蝕刻形成，例如，一初步結構具有一奈米線的奈米線堆疊以及犧牲材料、一犧牲閘極結構界定出一通道區、外部閘側壁間隔件位於該犧牲閘極結構的側壁，以及一對源極/汲極區位於該通道區的相對側被提供。
犧牲閘極結構材料被移除以外露位在通道區內的奈米線堆疊，其次，犧牲材料被由相鄰的奈米線之間移除，以使每一奈米線的整個周圍外露。於通道區外側，犧牲材料被蝕刻以在源極/汲極區內建立凹陷，該等凹陷由外部側壁間隔件兩相對表面、相鄰奈米線的兩相對表面界定出並且開放至通道區。在一個實施例中，凹陷於垂直通道區鄰近的表面方向的厚度等於外部側壁間隔件的厚度。於堆疊中，位在最底部奈米線下方的材料可選擇的被移除，以使最底部奈米線的整個周緣外露，在該範例中，凹陷亦被界定於最底部奈米線下方，位於基材或隔離區上方。
其次，間隔件材料共形沉積於藉由開口的通道區外露的表面，以使其填充形成於源極/汲極區內的凹陷。間隔件材料亦可填充該通道區。可選擇地，位在通道區內的間隔件材料被轉換以改變蝕刻選擇比，以使位在通道區內的材料可在不蝕刻凹陷內的材料的情況下輕易地被移除。轉換可藉由例如電漿處理、植入、氧化或其結合產生。在一個實施例中，由於外部閘側壁間隔件的凹陷區的遮蔽，在忽略凹陷容積時，轉換過程是自我對齊至通道區。間隔件材料接著被由裝置的通道區內移除，凹陷區維持間隔件材料，形成內部間隔件。
一功能性閘極結構可接著形成於通道區內，包覆圍繞每一奈米線內部於通道區的部分並且接觸該內部間隔件。此外，源極/汲極接觸件可形成於源極/汲極區內，該內部間隔件改善將該閘極結構由該源極/汲極區的絕緣，減少重疊電容。
圖1A-1C示出根據本發明的一實施例，一設置有內部閘側壁間隔件的奈米線電晶體，為了清楚顯示出內部間隔件102的位置，圖示於圖1B與1C中的奈米線電晶體100的組件，在圖1A中是被省略或以虛線表示。參閱圖1A，其示出根據本發明的一實施例，具有內部閘側壁間隔件102的奈米線電晶體100的一部分的立體圖。在一實施例中，內部間隔件102設置於裝置100的源極/汲極區112內、鄰近通道區108、介於相鄰的奈米線106之間，並且更由外部側壁間隔件110界定出。在一實施例中，另一對內部間隔件102位於裝置100的源極/汲極區112、鄰近通道區108、介於最底部的奈米線106與基材104之間，並且更由外部側壁間隔件110界定出。
在一範例實施例中，奈米線電晶體100具有複數奈米線106，其以一奈米線堆疊101設置於一基材104上方，如圖1B的截面圖所示。該奈米線堆疊101具有一內部區與一外部區。在一個實施例中，內部區包含奈米線106，其材料及/或體積介於奈米線106之間。在一個實施例中，內部區亦包含介於最底部奈米線與基材104之間的材料及/或體積。在一個實施例中，外部區包含所有未包含於內部區中 的材料及/或體積。
基材104可由一適合用於製造半導體裝置的材料組成。在一個實施例中，該結構是使用一塊狀半導體基材形成。基材104可包括但不限於矽、鍺、矽鍺或III-V族化合物半導體材料。在另一實施例中，該結構是使用一絕緣層覆矽(SOI)基材形成，一絕緣層覆矽基材包括一較小的塊狀基材、一設置於較小的塊狀基材上的中間絕緣層、一頂部單晶層。該中間絕緣層可包含二氧化矽、氮化矽或氮氧化矽，該頂部單晶層可為任何適合的半導體材料，例如前述列出的塊狀基材材料。
在一個實施例中，奈米線106形成自一半導體材料，在一個這樣的實施例中，奈米線106為單晶體並且具有一晶格常數，奈米線106可為例如矽、鍺、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵砷(GaSbP)、銻化砷鎵(GaAsSb)與磷化銦(InP)的材料，但不以此為限。在一特定的實施例中，奈米線106為矽。在另一特定的實施例中，奈米線106為鍺。在一個實施例中，奈米線106包含一應力材料，特別是奈米線106位在裝置100的通道區108內的通道部分。在一個實施例中，奈米線106具有位於裝置100的源極/汲極區112內的源極/汲極部位。
根據本發明的一實施例，裝置100的通道區108由一閘極結構界定出，其包覆圍繞每一奈米線106的周圍。一範例閘極結構示於圖1C，其為沿著圖1A所示的奈米裝置 的B-B’線的截面圖，在圖1C中，根據一實施例，閘極結構包含一與奈米線106的通道部分的整個周圍接觸的閘介電層114，以及一包覆圍繞閘介電層114的閘極電極116。在一實施例中，閘介電層114為高介電係數材質組成，例如，在一實施例中，閘介電層114為例如氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鋅鈮酸鉛或其組合的材質組成，但並不以此為限。在一實施例中，閘介電層114厚度為10至60埃。
在一實施例中，閘極電極116為例如金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鈷或鎳的一金屬層組成，但不以此為限。在一特定的實施例中，閘極電極為形成於一金屬功函數設定層上的一非功函數設定的填充材料組成。在一個實施例中，閘極電極116包含一p型功函數金屬。在另一實施例中，閘極電極116包含一n型功函數金屬。
根據一實施例，一對源極/汲極區112設置於通道區108的相對側。在一實施例中，一對外部側壁間隔件110形成於閘極結構側壁外部於奈米線堆疊的部分，每一源極/汲極區112內均有一個。外部側壁間隔件110的厚度與材料可被選擇偏移奈米線106的源極/汲極部分的參雜，最小化通道區108的部分之間以及外部於奈米線堆疊的源極/汲極區112的重疊電容，以減少裝置漏損，並且減少閘極電極與源極/汲極接觸件之間的短路風險。側壁間隔件110可為例 如但不限於二氧化矽、氮氧化矽或氮化矽的絕緣介電材料組成，外部側壁間隔件110為20至100埃厚。
根據本發明的一個實施例，內部側壁間隔件102鄰近閘極結構、位在源極/汲極區112內、介於相鄰的奈米線106之間。圖1B示出沿著圖1A中的奈米線裝置100A-A’方向的截面圖。在一個實施例中，內部側壁間隔件102由相鄰近的奈米線106的兩相對表面109以及外部側壁間隔件110的兩相對表面103界定出。參閱圖1C，根據一實施例，內部側壁間隔件102更由通道區108界定出，即由閘極結構的表面界定出。在一實施例中，內部側壁間隔件102與外部側壁間隔件110的表面107對齊。在一實施例中，內部側壁間隔件102形成自與外部側壁間隔件110相同的介電材質。此外，內部側壁間隔件可為與外部側壁間隔件110相同或不同的厚度，例如由20埃至200埃。
在一個實施例中，內部側壁間隔件102保護免受短路與漏損以及減少閘極結構與位在裝置100的源極/汲極區112內的奈米線堆疊的內部區的導電或半導體材料113之間的重疊電容。例如，其中材料113為金屬源極/汲極接觸件，包覆圍繞奈米線106的源極/汲極部分、內部間隔件減少閘極電極116的部分與內部於奈米線堆疊的金屬源極/汲極接觸件113之間的電容。材料113亦可為半導體材料，內部側壁間隔件102可為適合的介電材料形成。
在另一個實施例中，源極/汲極區112包含均質源極及汲極部分115。在一特定的實施例中，均質源極/汲極 部分115與每一奈米線106的通道部分電性接觸。在一個實施例中，均質源極與汲極部分115可參雜或不參雜半導體材料。在另一個特定的實施例中，均質的源極/汲極部分115為一金屬群組。在一個實施例中，奈米線106的一部分殘留在源極/汲極區112中，例如介於內部間隔件102之間，如圖1D所示。在另一個實施例中，奈米線106的所有源極/汲極部分被移除，以使奈米線106僅位於通道區108中。
在又其他範例實施例中，奈米線堆疊的最底部奈米線106位在由基材104延伸的一半導體鰭片的頂部表面，形成一三閘裝置。在這樣的一個實施例中，閘極結構不包覆圍繞最底部奈米線106的整個周圍。在一個實施例中，其中，最底部奈米線的下方以及內部於奈米線堆疊沒有閘部分，在最底部奈米線下方不需要內部間隔件將閘堆疊由位在裝置的源極/汲極區中的材料隔絕。
圖2A-2E為截面圖，示出根據本發明的一實施例，一用以藉由裝置的源極/汲極區開孔設置內部間隔件的一奈米線電晶體的形成方法，每一圖式示出奈米線電晶體200部分結構的兩不同的截面圖：一位在左邊通過裝置的源極/汲極區、一位在右邊平行奈米線206，左邊源極/汲極截面的位置是藉由位在右邊視圖的點線示出。
參閱圖2A，一結構200具有設置於一基材204上的一奈米線堆疊201以及兩閘極結構222，每一閘極結構222在奈米線堆疊200設置的內部界定出一通道區208，裝置200的源極/汲極區212設置於每一通道區208的相對側。
在一個實施例中，奈米線堆疊201包含奈米線206與犧牲材料220，在一個實施例中，位在奈米線206與犧牲材料220內的體積內部於奈米線堆疊201，而位在奈米線206與犧牲材料220外的體積外部於奈米線堆疊201。奈米線堆疊201可為已知方法形成，例如形成奈米線與犧牲材料的交替層於基材204上，並且接著蝕刻該些層以形成一鰭片式結構(奈米線堆疊201)，例如以一遮罩與電漿蝕刻製程。
在一個實施例中，犧牲材料220可為任何可被選擇性的相對於奈米線206蝕刻的材料，奈米線206與犧牲材料220每一者可為例如矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化銦鋁、砷化銦鎵、磷化鎵砷、銻化砷鎵與磷化銦等材料，但不以此為限。在一特定實施例中，奈米線206為矽而犧牲材料220為矽鍺。在另一個特定的實施例中，奈米線206為鍺而犧牲材料220為矽鍺。在一個實施例中，犧牲材料220是成型至一厚度足以於奈米線206中建立一需求量的應變。
閘極結構222可為功能性或犧牲性，在圖2A所示的範例實施例中，閘極結構222為犧牲性，其包覆圍繞奈米堆疊201。閘極結構222可為任何適合的材料，例如多晶矽。在另一個實施例中，閘極結構為功能性且每一者包含一閘介電層與一包覆圍繞奈米線206的通道部分的閘極電極，功能性閘材料如前述。
根據本發明的一個實施例，外部閘側壁間隔件210形成於閘極結構222側壁外部於奈米線堆疊201的部 分。外部側壁間隔件210可藉由使用習知形成間隔件的傳統方法成型，外部側壁間隔件210可為任何適合的介電材料，例如氧化矽、氮化矽、氮氧化矽及其結合，但不以此為限。在一個實施例中，外部側壁間隔件210為20埃至100埃厚。
圖2B中，根據本發明的一個實施例，在裝置200的源極/汲極區212中的犧牲材料220被由奈米線206之間移除。在一個實施例中，犧牲材料220被移除至通道區208的邊緣，建立複數凹陷容積211。在一個實施例中，凹陷211由兩相鄰的奈米線206表面、奈米線堆疊201內部與外部區的交界以及通道區208的邊緣界定出。在一個實施例中，外部側壁間隔件210於奈米線堆疊的內部與外部區的交界包覆圍繞奈米線堆疊201，與凹陷容積211接觸。
犧牲材料220可使用任何基於奈米線206選擇的現有蝕刻劑移除。在一個實施例中，犧牲材料220被以濕式蝕刻製程限時移除，該限時為切除外部側壁間隔件210底部，針對位在奈米線材料上的犧牲材料220的蝕刻劑的選擇比大於50：1。在一個實施例中，該選擇比是大於100：1。在一個實施例中，奈米線206為矽而犧牲材料220為矽鍺，犧牲材料220被以例如液態羧酸(aqueous carboxylic acid)/硝酸(nitric acid)/氟化氫溶液(HF solution)及液態檸檬酸(aqueous citric acid)/硝酸(nitric acid)/氟化氫溶液(HF solution)的濕式蝕刻劑移除，但不以此為限。在一個實施例中，奈米線206為鍺而犧牲材料220為矽鍺，犧牲材料220是被選擇性的以例如氫氧化氨(NH4OH)、氫氧化四甲基銨 (TMAH)、乙烯聯氨磷苯二酚(EDP)、氫氧化鉀(KOH)溶液的濕式蝕刻劑移除，但不以此為限。在另一個實施例中，犧牲材料220被由濕式與乾式蝕刻結合的製程移除。
此外，位在奈米線堆疊201的最底部奈米線206下方的基材204材料可被選擇性的移除，以使最底部奈米線206的整個周圍外露，其中，凹陷容積211是由最底部奈米線206、通道區208的邊緣以及基材204界定出。基材204可被以現有已知的製程蝕刻，基於位在奈米線材料上的基材材料的選擇比。
其次，在圖2C中，根據本發明的一實施例，間隔件材料226沉積於位在源極/汲極區內的外露表面上，以使其填充於凹陷容積211。在一個範例實施例中，間隔件材料226填充介於相鄰的奈米線206之間的空間。在一個實施例中，間隔件材料226將被用於形成內部間隔件202，間隔件材料226可為任何適合的介電材料，例如二氧化矽、氮氧化矽或氮化矽。在一個實施例中，間隔件材料226為一低介電係數材料，例如具有小於3.6的介電常數。間隔件材料226可由任何共形的方法沉積，例如原子層沉積(ALD)或化學氣相沉積(CVD)。
如圖2D的範例實施例所示，可選擇的，沉積於凹陷容積211外側的間隔件材料226可接著轉換為轉換間隔件材料228。在一個實施例中，轉換間隔件材料228具有一不同於間隔件材料226的蝕刻選擇比，藉由相較於間隔件材料226改變轉換間隔件材料228的蝕刻選擇比，由凹陷211外 側移除過剩的間隔件材料較容易控制。轉換可藉由電漿處理、植入、氧化或其結合產生。在一個實施例中，外部閘側壁間隔件210於轉換過程保護凹陷容積，使轉換自動對齊以忽略在凹陷容積211內的間隔件材料226，轉換過程足以改變於凹陷容積外側的間隔件材料226的蝕刻選擇比，但不影響於源極/汲極區212中的奈米線206的活動性與退化性能。
接著，如圖2E所示，間隔件材料被由源極/汲極區212位在凹陷容積外側的部分移除；凹陷容積保留間隔件材料226以形成內部間隔件202。在一個實施例中，間隔件材料被轉換為轉換間隔件材料228，轉換間隔件材料228可藉由轉換間隔件材料228比間隔件材料226的選擇比的濕式蝕刻製程移除。在另一實施例中，轉換間隔件材料228可藉由一限時等向濕式蝕刻製程移除。在又另一個實施例中，一乾式蝕刻製程被使用以移除轉換間隔件材料228，一乾式與濕式蝕刻製程的結合亦可用於移除轉換間隔件材料228。
在一個實施例中，位在凹陷211外側的間隔件材料226並未被轉換，一限時等向濕式蝕刻製程被用於移除間隔件材料226的一部分，而不將間隔件材料226由凹陷211移除。在另一個實施例中，一乾式蝕刻製程被用以移除間隔件材料226的一部分，但不將間隔件材料226由凹陷211移除。在另一個實施例中，一乾式與濕式蝕刻製程的結合被使用以移除間隔件材料226的一部分，而不將間隔件材料226由凹陷211移除。
接著，根據本發明的一個實施例，一功能性閘極電極例如藉由一替換性金屬閘(RMG)製程形成。如圖2F所示，根據本發明的一個實施例，介電材料217鋪設沉積在結構上，填充於源極/汲極區212。介電材料217可為任何適合的介電材料，例如二氧化矽、氮氧化矽或氮化矽。
根據一個實施例，通道區接著開啟。在一個實施例中，犧牲閘極結構222首先被移除以露出在通道區208內的奈米線堆疊的通道部分，犧牲閘極電極222可被使用傳統的蝕刻方式移除，例如電漿乾式蝕刻或濕式蝕刻。在一個實施例中，一濕式蝕刻例如氫氧化四甲基銨(TMAH)溶液可被使用以選擇性的移除犧牲閘。
接著，根據本發明的一個實施例，犧牲材料220被由通道區208移除，以使每一奈米線206的通道部的整個周圍外露，犧牲材料220的移除在相鄰的奈米線206之間留下一空缺。在一個實施例中，犧牲材料226被蝕刻以使內部間隔件202的表面外露，犧牲材料220可被以任何適合的製程蝕刻，如前述關於將犧牲材料220由源極/汲極區212蝕刻的方式。在一個實施例中，位在最底部奈米線206下方的基材204的部分被移除，以使最底部奈米線206的整個周圍外露，如前述關於蝕刻基材204以使最底部奈米線206的源極/汲極部分的整個周圍外露。
接著，如圖2G所示，一功能性閘極結構可形成於通道區208中，包覆圍繞每一奈米線206的通道部，閘極結構可包含一閘介電層214與閘極電極216。在一個實施例 中，閘介電層214共形沉積於位在通道區208內所有外露的表面上，包括內部間隔件202外露的表面。在一個實施例中，閘極電極216形成於閘介電層214上，包覆圍繞每一奈米線206位在通道區208內的部分，閘介電214與閘極電極216可藉由任何適合的共形沉積方法形成，例如原子層沉積。
如圖2C所示，在另一個實施例中，替換性金屬閘製程是在間隔件材料226沉積之後進行。如圖2D所示，在一個替換的實施例中，替換性金屬閘製程是在間隔件材料226轉換之後進行。
額外的製程步驟可接著進行以形成一功能性裝置，例如形成源極/汲極接觸件，源極/汲極接觸件可形成於被蝕刻在介電層217的溝渠，以使奈米線206的源極/汲極部分外露。在一個實施例中，源極/汲極接觸件由一包覆圍繞奈米線206的源極/汲極部分的金屬群組形成。在另一個實施例中，均質的源極/汲極部分如對應前述圖1D形成。在一個完成的裝置中，內部間隔件202將功能性閘極結構與源極/汲極區隔絕。在一個實施例中，內部間隔件202減少內部於奈米線堆疊的閘極電極216的部分之間與位在源極/汲極區212中任何相鄰的傳導或半導材料的重疊電容。
圖3A-3F為根據本發明的一個實施例的截面圖，用以形成藉由裝置的通道區開口設置內部間隔件的奈米線電晶體300的方法。每一圖式示出奈米線電晶體300部分結構的兩個不同的截面圖：一者位在左邊，取自通過裝置的 通道區，而一者位在右邊，取自平行奈米線，左邊通道視圖的位置是以位在右邊視圖平行奈米線的虛線表示。
參閱圖3A，提供一結構具有一奈米線堆疊301設置於一基材304上、一犧牲閘極結構322界定一通道區308、外部閘側壁間隔件310位於犧牲閘極結構322的側壁，以及源極/汲極區312位在通道區308的相對側。在一個實施例中，源極/汲極區312被硬質遮罩330與中間層介電質332覆蓋，硬質遮罩330可為任何適合用於在蝕刻與參雜製程中保護下方奈米線的材料，中間層介電質332可為任何已知的低介電係數介電材質，例如二氧化矽、氮氧化矽或氮化矽。
接著，如圖3B所示，根據本發明的一個實施例，奈米線306外露於通道區308內。在一個實施例中，犧牲閘極結構322首先被移除以使的奈米線堆疊301位在通道區308內的部分外露，犧牲閘極電極322可被使用傳統的蝕刻方法移除，例如電漿乾式蝕刻或溼式蝕刻。在一個實施例中，一例如氫氧化四甲基銨(TMAH)溶液的濕式蝕刻可被使用以選擇性的移除犧牲閘。
其次，根據一個實施例，犧牲材料320被由通道區308移除，以使每一奈米線306的整個周圍外露，犧牲材料320的移除於相鄰的奈米線306之間留下一空缺。在一個實施例中，犧牲材料326被蝕刻超過通道區308，以部分延伸入源極/汲極區312中，以界定出內部間隔件將形成的凹陷容積311。在一個實施例中，凹陷311被蝕刻與外部側壁間隔件310的表面307對齊，在一個範例實施例中，凹陷容 積311被由通道區308、奈米線堆疊的內部與外部區的交界，以及兩相鄰奈米線306的表面界定出。在一個實施例中，外部側壁間隔件310於奈米線堆疊的內部與外部交界處包覆圍繞奈米線堆疊301，與凹陷容積311接觸。犧牲材料320可被以任何適合的製程蝕刻，如前述關於犧牲材料220的蝕刻。在一個實施例中，基材304位在最底部奈米線306下方的部分被移除以使最底部奈米線306的整個周圍外露，於最底部奈米線306的下方界定出一凹陷容積311。基材304可被以任何選擇比為位在奈米線306材料上的基材304材料的已知製程蝕刻。
參閱圖3C，根據本發明的一個實施例，間隔件材料326接著沉積於開口的通道區308內而填充凹陷311。在一個實施例中，間隔件材料326填充通道區308，間隔件材料326可藉由任何共形的方法沉積，例如原子層沉積或化學氣相沉積。
可選擇的，如圖3D所示，位在通道區308內但不在凹陷311內的間隔件材料326被轉換以形成轉換間隔件材料328。在一個實施例中，轉換間隔件材料328具有不同於間隔件材料326的選擇比，藉由改變轉換間隔件328相較於間隔件材料326的選擇比，由凹陷311外側移除過量間隔件材料的蝕刻製程更容易控制。轉換可藉由電漿處理、植入、氧化或其結合進行。在一個範例實施例中，轉換間隔件材料328由於自行對齊轉換製程而受限於通道區308，其中外部閘側壁間隔件310於轉換製程中保護位在凹陷311內的間 隔件材料326。在一個實施例中，轉換製程足以改變位在通道區內的間隔件材料326的蝕刻選擇比，但不影響奈米線306的機動性或退化性能。
其次，在圖3E中，間隔件材料被由裝置的通道區內移除。在一個實施例中，在通道區內的間隔件材料326被轉換為轉換間隔件材料328，轉換間隔件材料328可被由基於位在間隔件材料326上的轉換間隔件材料328的選擇的濕式蝕刻製程移除。在另一個實施例中，轉換間隔件材料328被由限時等向濕式蝕刻製程移除。在另一個實施例中，轉換間隔件材料328被由乾式蝕刻製程移除。在另一個實施例中，轉換間隔件材料328被由乾式與濕式蝕刻製程的結合移除。
在另一個實施例中，間隔件材料326未被轉換，位在通道區308內的間隔件材料326被由限時等向濕式蝕刻製程移除，此限時不將間隔件材料326由凹陷311移除。在另一個實施例中，位在通道區308內的間隔件材料326被藉由乾式蝕刻製程移除。在另一個實施例中，間隔件材料326被藉由乾式與濕式蝕刻製程的結合移除。在一個實施例中，凹陷將間隔件材料326留住以形成內部間隔件302。
接著，如圖3F所示，一功能性閘極結構可形成於通道區308內，包覆圍繞每一奈米線306的部分。閘極結構可包含一閘介電層314與閘極電極316。在一個實施例中，閘介電層314共形沉積於位在通道區308內所有外露的表面，包括內部間隔件302外露的表面。在一個實施例中，閘 極電極316形成於閘介電層314上，包覆圍繞每一奈米線306位在通道區308內的部分。閘介電314與閘極電極316可藉由任何適合的共形沉積方法形成，例如原子層沉積。
額外的製程步驟可接著進行以形成一功能性裝置，例如形成源極/汲極接觸件。源極/汲極接觸件可形成於被蝕刻以使奈米線306的源極/汲極部的整個周圍外露的溝渠。在一個實施例中，源極/汲極接觸件由包覆圍繞奈米線306的源極/汲極部分的一金屬群組形成。在另一個實施例中，均質的源極/汲極部分如前述關於圖1D形成。在一個完成的裝置中，內部間隔件302將功能性閘極結構與源極/汲極區隔絕。在一個實施例中，內部間隔件302減少內部於奈米線堆疊的閘極電極316的部分之間與位在源極/汲極區312中任何相鄰的傳導或半導材料的重疊電容。
圖4示出根據本發明的一個實施態樣的計算裝置400，該計算裝置400容納一板402，該板402可包括複數組件，包括但不限於一處理器404與至少一通訊晶片406。該處理器404物理與電性耦接至板402。在某些實施態樣中，該至少一通訊晶片406亦物理與電性耦接至板402，在更進一步的實施態樣中，該通訊晶片406為處理器404的一部分。
基於其應用，計算裝置400可包括其他是或非物理以及電性耦接至板402的組件，這些其他的組件包括但不限於：揮發性記憶體(如DRAM)、非揮發性記憶體(如ROM)、閃存記憶體、圖像處理器、數位訊號處理器、加密處理器、晶片、天線、顯示器、觸控螢幕顯示器、觸控螢 幕控制器、電池、聲音編碼器、影像編碼器、電源極放大器、全球定位系統裝置、羅盤、加速計、陀螺儀、喇叭、相機與主要儲存裝置(例如硬碟、光碟、DVD等)。
通訊晶片406允許計算裝置400以無線通訊傳輸數據與接收數據。「無線」的用語及其延伸可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由透過非固態媒介使用調變的電磁輻射傳達數據，此用語並非表示相關的裝置不含任何導線，雖然在某些實施例中可能沒有。通訊裝置406可執行任何一定數量的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11家用)、WiMAX(IEEE 802.16家用)、IEEE 802.20、long term evolution(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其延伸物，以及任何其他指定為3G、4G、5G或更多的無線協定。例如，一第一通訊晶片406可指定為例如Wi-Fi或藍芽的短範圍無線通訊，而一第二通訊晶片406可指定為例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他的長範圍無線通訊。
計算裝置400的處理器404包括一封裝於處理器404中的積體電路晶粒。在本發明的一些實施態樣中，處理器的積體電路晶粒包括一或多個具有根據本發明的實施態樣的內部閘側壁間隔件的閘環繞式電晶體。所謂「處理器」可視為任何裝置或裝置的部分，其可處理來自於寄存器及/或記憶體的電子數據，將電子數據轉換為其他可被儲存於寄存器及/或記憶體的電子數據。
通訊晶片406亦包括一積體電路晶粒封裝於通訊晶片406中。根據本發明的另一實施態樣，該通訊晶片的積體電路晶粒包括一或多個閘環繞式電晶體，其具有複數根據本發明的實施態樣的內部閘側壁間隔件。
在更進一步的實施態樣中，另一被容納於計算裝置400中的組件可包含一積體電路晶粒，其包括一或多個具有複數根據本發明的實施態樣的內部閘側壁間隔件的閘圍繞式電晶體。
在不同的實施態樣中，計算裝置400可為一膝上型電腦、一小筆電、一筆記型電腦、一超薄型筆記型電腦、一智慧型手機、一平板電腦、一個人數位助理、一超薄型行動電腦、一行動電話、一桌上型電腦、一伺服器、一印表機、一掃描機、一監視器、一機上盒、一娛樂控制單元、一數位相機、一攜帶式音樂播放器或一數位影像記錄器。在更進一步的實施態樣中，計算裝置400可為任何其他處理數據的電子裝置。
在一個實施例中，一種半導體裝置包含一奈米線堆疊設置於一基材上方。該奈米線堆疊具有複數垂直堆疊的奈米線；一閘極結構，包覆圍繞該等複數奈米線的每一者，界定出該裝置的一通道區，該閘極結構具有一閘側壁；一對源極/汲極區，位於該通道區的相對側；以及一內部間隔件，位於該閘側壁介於兩相鄰的奈米線之間、內部於該奈米線堆疊的一部分。在一個實施例中，該裝置更包含內部間隔件，其位於該奈米線堆疊位在底部的奈米線的下方 的閘側壁的每一部分。在一個實施例中，該內部間隔件形成自一選自由氮化矽、二氧化矽、氮氧化矽與碳化矽所構成的群組的低介電係數材料。在一個實施例中，該裝置更包含一對外部間隔件，其位於位在該奈米線堆疊的外部的閘側壁的一部分。在一個實施例中，該外部間隔件具有一第一厚度垂直於該閘側壁的該表面，其中該內部間隔件具有一第二厚度垂直於該閘側壁，且其中該第二厚度等於該第一厚度。在一個實施例中，該裝置的源極/汲極區包含該奈米線的一源極/汲極部。在另一個實施例中，該裝置的源極/汲極區包含一均質半導體材料。在另一個實施例中，該閘極結構包含一閘介電質與一閘極電極。在另一個實施例中，該基材為一SOI基材。在另一個實施例中，該裝置更包含與該裝置的源極/汲極區接觸的一對源極/汲極接觸件。在另一個實施例中，該內部間隔件將該源極/汲極接觸件與內部於該奈米線堆疊的該閘極結構側壁的部位隔絕。
在一個實施例中，一種方法包含提供一基材，其具有：一奈米線堆疊設置於一基材上，該奈米線堆疊具有複數垂直堆疊的奈米線，藉由犧牲材料隔開；一閘極結構，界定出該裝置的一通道區，其中該閘極結構具有一對閘側壁；以及一對源極/汲極區，位於該通道區的相對側；蝕刻以移除該閘極結構，使該奈米線堆疊的表面外露；蝕刻以將該犧牲材料由該等奈米線之間移除，以使位在該通道區內的該奈米線表面外露；蝕刻以移除位在該源極/汲極區的奈米線之間的犧牲材料的一部分；建立一凹陷於該源極/汲 極區中；以及以間隔件材料填充該等凹陷，以形成複數內部間隔件。在一個實施例中，該基材為一SOI基材，其具有一基部基材、一絕緣層與一單晶層，其中位在該奈米線堆疊的一最底部奈米線形成自該單晶層，且其中該方法更包含蝕刻以移除該絕緣層的一部分以形成一鄰近該通道區的凹陷。在一個實施例中，該等凹陷為對齊該等外部間隔件蝕刻。在一個實施例中，其中以間隔件材料填充該等凹陷包含共形地沉積間隔件材料於外露的奈米線表面。在一個實施例中，更包含移除該間隔件材料的一部分以使位在該通道區內的奈米線表面外露。在一個實施例中，該方法更包含變化位在該通道區內的間隔件材料，其中變化該間隔件材料包含改變該間隔件材料的蝕刻選擇性。在一個實施例中，該間隔件材料包含一或多個電漿處理、植入或氧化。在一個實施例中，該方法更包含沉積一閘介電質與閘極電極於該通道區內。
在另一個實施例中，一種方法包含提供一基材，其具有：一奈米線堆疊設置於一基材上，該奈米線堆疊具有複數垂直堆疊的奈米線，藉由犧牲材料隔開；一閘極結構界定出該裝置的一通道區，其中該閘極結構具有一對閘側壁；以及一對源極/汲極區位於該通道區的相對側；蝕刻以將該犧牲材料由位在該源極/汲極區的奈米線之間移除；建立鄰近該通道區的複數凹陷；以及以間隔件材料填充該等凹陷，以形成複數內部間隔件。在一個實施例中，該基材為一SOI基材，其具有一基部基材、一絕緣層與一單 晶層，其中位在該奈米線堆疊的一最底部奈米線形成自該單晶層，且其中該方法更包含蝕刻以移除該絕緣層的一部分以形成一鄰近該通道區的凹陷。在一個實施例中，其中該等凹陷為對齊該等外部間隔件蝕刻。在一個實施例中，以間隔件材料填充該等凹陷包含沉積間隔件材料於該源極/汲極區。在一個實施例中，該方法更包含移除該間隔件材料的一部分以使位在該通道區內的奈米線表面外露。在一個實施例中，該方法更包含變化位在該源極/汲極區內但位於該凹陷外的間隔件材料的一部分，其中變化該間隔件材料包含改變該間隔件材料的蝕刻選擇性。在一個實施例中，變化該間隔件材料包含一或多個電漿處理、植入或氧化。
雖然本發明已配合相關的特定實施例描述，在不偏離本發明的精神或範圍下，不同的變化是可以被熟知該技術領域者所了解的。因此，本發明所揭露的實施例僅作為本發明的範圍的示例說明，並不意圖限制，本發明的範圍僅受限於附加的請求項，例如，對熟知該技術領域者而言，本文所討論的內部間隔件以及相關的結構及方法可被實施於不同的實施例是輕易地明顯可見的，且前述所討論的特定實施例並不必然代表所有可能實施例的描述。
此外，功效、其他優點以及問題的解決方法以被以特定的實施例描述，該等功效、優點、問題的解決方法以及任何元件或可產生任何功效、優點或解決方法的元件
再者，本文所揭露的實施例與限制條件若該等實 施例與限制條件：(1)不直接請求於請求項中；以及(2)在均等論的原則下為或可能均等解釋請求項中的元件及/或限制條件，則不基於奉獻的原則貢獻給公眾。
100‧‧‧奈米線電晶體
102‧‧‧內部閘側壁間隔件
104‧‧‧基材
106‧‧‧奈米線
108‧‧‧通道區
110‧‧‧外部側壁間隔件
112‧‧‧源極/汲極區

Claims (26)

  1. 一種半導體裝置，包含：一奈米線堆疊，設置於一基材上方，該奈米線堆疊具有複數垂立堆疊的奈米線；一閘極結構，包覆圍繞該等複數奈米線的每一者，界定出該裝置的一通道區，該閘極結構具有一閘側壁；一對源極源極/汲極區，位於該通道區的相對側；以及一內部間隔件，位於該閘側壁介於兩相鄰的奈米線之間、位於該奈米線堆疊內部的一部分。
  2. 如請求項1所述的半導體裝置，更包含內部間隔件，其位於該奈米線堆疊中位在底部的奈米線的下方之該閘側壁的每一部分。
  3. 如請求項1所述的半導體裝置，其中該內部間隔件係以選自於以氮化矽、二氧化矽、氮氧化矽與碳化矽所構成的群組的一低介電係數材料形成。
  4. 如請求項1所述的半導體裝置，更包含一對外部間隔件，其位於在該奈米線堆疊外部之該閘側壁的一部分。
  5. 如請求項4所述的半導體裝置，其中該外部間隔件具有一第一厚度垂直於該閘側壁的該表面，其中該內部間隔件具有一第二厚度垂直於該閘側壁，且其中該第二厚度係等於該第一厚度。
  6. 如請求項1所述的半導體裝置，其中該裝置的源極/汲極 區包含該等奈米線的一源極/汲極部。
  7. 如請求項1所述的半導體裝置，其中該裝置的源極/汲極區包含一均質半導體材料。
  8. 如請求項1所述的半導體裝置，其中該閘極結構包含一閘介電質與一閘極電極。
  9. 如請求項1所述的半導體裝置，其中該基材為一絕緣層覆矽(SOI)基材。
  10. 如請求項1所述的半導體裝置，更包含與該裝置的源極/汲極區接觸的一對源極/汲極接觸件。
  11. 如請求項10所述的半導體裝置，其中該內部間隔件將該源極/汲極接觸件隔絕於在該奈米線堆疊內部的該閘極結構側壁的該部分。
  12. 一種方法，包含以下步驟：提供一基材，其具有：一奈米線堆疊，設置於一基材上，該奈米線堆疊具有藉由犧牲材料隔開之複數垂直堆疊的奈米線，；一閘極結構，界定出該裝置的一通道區，其中該閘極結構具有一對閘側壁；以及一對源極/汲極區，位於該通道區的相對側；移除該閘極結構，使該奈米線堆疊的表面外露；將該犧牲材料由該等奈米線之間移除，以使位在該通道區內的該奈米線表面外露；移除位在該源極/汲極區的奈米線之間的該犧牲材 料之一部分，建立一凹陷(dimple)於該源極/汲極區中；以及以間隔件材料填充該等凹陷，以形成複數內部間隔件。
  13. 如請求項12所述的方法，其中該基材為一絕緣層覆矽(SOI)基材，其具有一基部基材、一絕緣層與一單晶層，其中位在該奈米線堆疊的一最底部奈米線係自該單晶層形成，且其中該方法更包含蝕刻以移除該絕緣層的一部分之步驟，以形成鄰近該通道區的一凹陷。
  14. 如請求項12所述的方法，其中該等凹陷被蝕刻為與該等外部間隔件對齊。
  15. 如請求項12所述的方法，其中以間隔件材料填充該等凹陷包含於外露的奈米線表面共形地沉積間隔件材料。
  16. 如請求項15所述的方法，更包含移除該間隔件材料的一部分以使位在該通道區內的奈米線表面外露。
  17. 如請求項15所述的方法，更包含轉換位在該通道區內的間隔件材料，其中轉換該間隔件材料包含改變該間隔件材料的蝕刻選擇性。
  18. 如請求項17所述的方法，其中轉換該間隔件材料包含一或多個電漿處理、植入或氧化。
  19. 如請求項12所述的方法，更包含於該通道區內沉積一閘介電質與閘極電極。
  20. 一種方法，包含以下步驟：提供一基材，其具有： 一奈米線堆疊，設置於一基材上，該奈米線堆疊具有藉由犧牲材料隔開之複數垂直堆疊的奈米線，；一閘極結構，界定出該裝置的一通道區，其中該閘極結構具有一對閘側壁；以及一對源極/汲極區，位於該通道區的相對側；將該犧牲材料由位在該源極/汲極區的奈米線之間移除；建立鄰近該通道區的複數凹陷；以及以間隔件材料填充該等凹陷，以形成複數內部間隔件。
  21. 如請求項20所述的方法，其中該基材為一絕緣層覆矽(SOI)基材，其具有一基部基材、一絕緣層與一單晶層，其中位在該奈米線堆疊的一最底部奈米線係自該單晶層形成，且其中該方法更包含蝕刻以移除該絕緣層的一部分之步驟，以形成鄰近該通道區的一凹陷。
  22. 如請求項20所述的方法，其中該等凹陷被蝕刻為與該等外部間隔件對齊。
  23. 如請求項20所述的方法，其中以間隔件材料填充該等凹陷包含沉積間隔件材料於該源極/汲極區。
  24. 如請求項23所述的方法，更包含移除該間隔件材料的一部分以使位在該通道區內的奈米線表面外露。
  25. 如請求項23所述的方法，更包含轉換位在該源極/汲極區內但外部於該凹陷的間隔件材料的一部分，其中轉換 該間隔件材料包含改變該間隔件材料的蝕刻選擇性。
  26. 如請求項25所述的方法，其中轉換該間隔件材料包含一或多個電漿處理、植入或氧化。
TW102121342A 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法 TWI567973B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/539,195 US9484447B2 (en) 2012-06-29 2012-06-29 Integration methods to fabricate internal spacers for nanowire devices

Publications (2)

Publication Number Publication Date
TW201405806A true TW201405806A (zh) 2014-02-01
TWI567973B TWI567973B (zh) 2017-01-21

Family

ID=49777152

Family Applications (7)

Application Number Title Priority Date Filing Date
TW109120870A TWI749602B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法（四）
TW112140810A TWI875265B (zh) 2012-06-29 2013-06-17 具有奈米線之積體電路結構及半導體裝置
TW107112609A TWI698996B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法(三)
TW114102893A TW202537053A (zh) 2012-06-29 2013-06-17 具有奈米線之積體電路結構及半導體裝置
TW102121342A TWI567973B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法
TW110142259A TWI823182B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法(五)
TW105136497A TWI624943B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法（二）

Family Applications Before (4)

Application Number Title Priority Date Filing Date
TW109120870A TWI749602B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法（四）
TW112140810A TWI875265B (zh) 2012-06-29 2013-06-17 具有奈米線之積體電路結構及半導體裝置
TW107112609A TWI698996B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法(三)
TW114102893A TW202537053A (zh) 2012-06-29 2013-06-17 具有奈米線之積體電路結構及半導體裝置

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW110142259A TWI823182B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法(五)
TW105136497A TWI624943B (zh) 2012-06-29 2013-06-17 製造用於奈米線裝置之內部間隔件的整合方法（二）

Country Status (3)

Country Link
US (10) US9484447B2 (zh)
TW (7) TWI749602B (zh)
WO (1) WO2014004033A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122774A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 用于全环栅半导体结构的阈值电压调整
TWI656638B (zh) * 2015-12-14 2019-04-11 美商格羅方德半導體公司 用於ｉｉｉ－ｖ族奈米線穿隧ｆｅｔ之方法及結構
CN109786250A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体装置的形成方法
US10497624B2 (en) 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11094831B2 (en) 2015-09-10 2021-08-17 Intel Corporation Semiconductor nanowire device having cavity spacer and method of fabricating cavity spacer for semiconductor nanowire device
US11282936B2 (en) 2016-04-25 2022-03-22 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
US11335600B2 (en) 2015-06-27 2022-05-17 Intel Corporation Integration method for finfet with tightly controlled multiple fin heights
US12142529B2 (en) 2017-09-29 2024-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a gate-all-around field effect transistor

Families Citing this family (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823059B2 (en) 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
DE102012219476A1 (de) 2012-10-24 2014-04-24 Hilti Aktiengesellschaft Harzmischung auf Vinylesterurethanharz-Basis und deren Verwendung
US9224849B2 (en) * 2012-12-28 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with wrapped-around gates and methods for forming the same
CN103985751B (zh) * 2013-02-08 2016-12-28 中国科学院微电子研究所 半导体设置及其制造方法
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9048330B2 (en) * 2013-08-28 2015-06-02 Board Of Regents, The University Of Texas System Three-dimensional gate-wrap-around field-effect transistor
EP3053185A4 (en) * 2013-10-03 2017-05-17 Intel Corporation Internal spacers for nanowire transistors and method of fabrication thereof
KR102168475B1 (ko) * 2014-03-24 2020-10-21 인텔 코포레이션 나노와이어 디바이스들을 위한 내부 스페이서들을 제조하는 집적 방법들
US9287357B2 (en) * 2014-06-16 2016-03-15 Samsung Electronics Co., Ltd. Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9219154B1 (en) * 2014-07-15 2015-12-22 International Business Machines Corporation Method of fabricating electrostatically enhanced fins and stacked nanowire field effect transistors
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9318553B1 (en) * 2014-10-16 2016-04-19 International Business Machines Corporation Nanowire device with improved epitaxy
US9276064B1 (en) 2014-11-07 2016-03-01 Globalfoundries Inc. Fabricating stacked nanowire, field-effect transistors
US9882026B2 (en) 2015-01-13 2018-01-30 Tokyo Electron Limited Method for forming a nanowire structure
US9780166B2 (en) 2015-03-30 2017-10-03 International Business Machines Corporation Forming multi-stack nanowires using a common release material
KR102325894B1 (ko) 2015-06-10 2021-11-12 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN107690704A (zh) 2015-06-27 2018-02-13 英特尔公司 具有GAAS作为牺牲层的Ge纳米线晶体管
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9647139B2 (en) 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US9608099B1 (en) * 2015-09-22 2017-03-28 International Business Machines Corporation Nanowire semiconductor device
CN107924946B (zh) * 2015-09-25 2021-10-01 英特尔公司 使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造
US9716142B2 (en) * 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
KR102315275B1 (ko) * 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9755034B2 (en) 2015-10-27 2017-09-05 Samsung Electronics Co., Ltd. Semiconductor device having nanowire
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10164012B2 (en) 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102409962B1 (ko) 2015-12-16 2022-06-16 삼성전자주식회사 반도체 장치
DE112015007207T5 (de) * 2015-12-22 2018-09-13 Intel Corporation Nanodrahttransistoren mit eingebetteten dielektrischen Abstandshaltern
EP3394895A1 (en) * 2015-12-23 2018-10-31 Intel Corporation Fabrication of wrap-around and conducting metal oxide contacts for igzo non-planar devices
US10847656B2 (en) * 2015-12-23 2020-11-24 Intel Corporation Fabrication of non-planar IGZO devices for improved electrostatics
WO2017111850A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Methods of forming self aligned spacers for nanowire device structures
US10157992B2 (en) * 2015-12-28 2018-12-18 Qualcomm Incorporated Nanowire device with reduced parasitics
US9722022B2 (en) 2015-12-28 2017-08-01 International Business Machines Corporation Sidewall image transfer nanosheet
KR102367408B1 (ko) * 2016-01-04 2022-02-25 삼성전자주식회사 복수의 시트들로 구성된 채널 영역을 포함하는 sram 소자
JP6856651B2 (ja) * 2016-01-05 2021-04-07 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法
KR102476143B1 (ko) * 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
KR102435521B1 (ko) * 2016-02-29 2022-08-23 삼성전자주식회사 반도체 소자
KR102426663B1 (ko) * 2016-03-02 2022-07-28 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
US9773886B1 (en) * 2016-03-15 2017-09-26 Samsung Electronics Co., Ltd. Nanosheet and nanowire devices having doped internal spacers and methods of manufacturing the same
WO2017171739A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Transistor gate-channel arrangements
US11004985B2 (en) * 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
KR102465536B1 (ko) * 2016-06-08 2022-11-14 삼성전자주식회사 반도체 장치의 제조 방법
US10236362B2 (en) 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
CN107623033A (zh) * 2016-07-13 2018-01-23 中芯国际集成电路制造(上海)有限公司 多沟道全包围栅极器件及其制造方法
JP7046049B2 (ja) 2016-07-19 2022-04-01 東京エレクトロン株式会社 三次元半導体デバイス及び製造方法
US10840381B2 (en) 2016-08-10 2020-11-17 International Business Machines Corporation Nanosheet and nanowire MOSFET with sharp source/drain junction
US9831324B1 (en) * 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
US9842914B1 (en) 2016-08-19 2017-12-12 International Business Machines Corporation Nanosheet FET with wrap-around inner spacer
US10332986B2 (en) * 2016-08-22 2019-06-25 International Business Machines Corporation Formation of inner spacer on nanosheet MOSFET
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10340340B2 (en) * 2016-10-20 2019-07-02 International Business Machines Corporation Multiple-threshold nanosheet transistors
US10177226B2 (en) * 2016-11-03 2019-01-08 International Business Machines Corporation Preventing threshold voltage variability in stacked nanosheets
CN111370466A (zh) 2016-11-21 2020-07-03 华为技术有限公司 一种场效应晶体管及其制作方法
CN108231591B (zh) 2016-12-09 2021-05-04 Imec 非营利协会 形成纳米线内间隔的方法
JP6859088B2 (ja) * 2016-12-14 2021-04-14 エイブリック株式会社 半導体装置の製造方法
FR3060840B1 (fr) 2016-12-15 2019-05-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes
FR3060841B1 (fr) 2016-12-15 2021-02-12 Commissariat Energie Atomique Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes
KR102574454B1 (ko) 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10032867B1 (en) 2017-03-07 2018-07-24 International Business Machines Corporation Forming bottom isolation layer for nanosheet technology
KR102285641B1 (ko) 2017-03-10 2021-08-03 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10892326B2 (en) 2017-03-30 2021-01-12 Intel Corporation Removal of a bottom-most nanowire from a nanowire device stack
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10297663B2 (en) 2017-04-19 2019-05-21 International Business Machines Corporation Gate fill utilizing replacement spacer
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
US10475902B2 (en) * 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
CN109390400A (zh) * 2017-08-08 2019-02-26 中芯国际集成电路制造(上海)有限公司 环栅场效应晶体管及其形成方法
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
CN109427582B (zh) * 2017-08-22 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427779B (zh) 2017-08-22 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102385567B1 (ko) 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102017124637B4 (de) 2017-08-30 2025-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
KR102379707B1 (ko) * 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
KR102353931B1 (ko) 2017-09-13 2022-01-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102353251B1 (ko) 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10170484B1 (en) * 2017-10-18 2019-01-01 Globalfoundries Inc. Integrated circuit structure incorporating multiple gate-all-around field effect transistors having different drive currents and method
US10818777B2 (en) 2017-10-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10714592B2 (en) * 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
FR3073666B1 (fr) 2017-11-14 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ
KR102399071B1 (ko) 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
US10586853B2 (en) 2017-11-27 2020-03-10 International Business Machines Corporation Non-planar field effect transistor devices with wrap-around source/drain contacts
KR20230006054A (ko) * 2017-11-30 2023-01-10 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US10600889B2 (en) 2017-12-22 2020-03-24 International Business Machines Corporation Nanosheet transistors with thin inner spacers and tight pitch gate
US10896956B2 (en) * 2017-12-22 2021-01-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Field effect transistor with reduced contact resistance
US10727320B2 (en) 2017-12-29 2020-07-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of manufacturing at least one field effect transistor having epitaxially grown electrodes
US10546957B2 (en) 2018-01-11 2020-01-28 International Business Machines Corporation Nanosheet FET including all-around source/drain contact
US11127599B2 (en) 2018-01-12 2021-09-21 Applied Materials, Inc. Methods for etching a hardmask layer
US10424651B2 (en) 2018-01-26 2019-09-24 International Business Machines Corporation Forming nanosheet transistor using sacrificial spacer and inner spacers
US11062959B2 (en) * 2018-03-19 2021-07-13 International Business Machines Corporation Inner spacer and junction formation for integrating extended-gate and standard-gate nanosheet transistors
KR102099896B1 (ko) * 2018-03-30 2020-04-13 아주대학교산학협력단 터널링 전계 효과 트랜지스터 및 이의 제조 방법
US10566445B2 (en) 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US11756996B2 (en) 2018-04-20 2023-09-12 International Business Machines Corporation Formation of wrap-around-contact for gate-all-around nanosheet FET
US10971585B2 (en) 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
EP3567003A1 (en) 2018-05-11 2019-11-13 IMEC vzw Self-aligned method of making a transistor with multiple nanowire or nanosheet channels, comrpising the use of a spacer comprising euv exposed resist as well as non-exposed resist
US10374034B1 (en) * 2018-05-21 2019-08-06 International Business Machines Corporation Undercut control in isotropic wet etch processes
US11869973B2 (en) 2018-06-20 2024-01-09 Intel Corporation Nanowire transistor structure and method of shaping
US10903077B2 (en) * 2018-07-16 2021-01-26 Tokyo Electron Limited Methods to protect nitride layers during formation of silicon germanium nano-wires in microelectronic workpieces
US10679906B2 (en) * 2018-07-17 2020-06-09 International Business Machines Corporation Method of forming nanosheet transistor structures with reduced parasitic capacitance and improved junction sharpness
US11018223B2 (en) 2018-07-20 2021-05-25 Applied Materials, Inc. Methods for forming device isolation for semiconductor applications
US11152491B2 (en) 2018-08-23 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with inner spacer layer
US11043578B2 (en) 2018-08-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with inner spacer
KR102537527B1 (ko) * 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
KR102509307B1 (ko) * 2018-09-19 2023-03-10 삼성전자주식회사 반도체 장치
US11411090B2 (en) * 2018-09-27 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures for gate-all-around devices and methods of forming the same
DE102019117786B4 (de) 2018-09-28 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Reduzierung der parasitären kapazität für gate-all-around-vorrichtung durch bildung zusätzlicher innerer abstandshalter
US11069793B2 (en) * 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
US10672891B2 (en) 2018-10-04 2020-06-02 International Business Machines Corporation Stacked gate all around MOSFET with symmetric inner spacer formed via sacrificial pure Si anchors
US11107904B2 (en) * 2018-10-23 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer formation in multi-gate transistors
US11264506B2 (en) * 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN111223779B (zh) * 2018-11-23 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN111477548B (zh) * 2019-01-23 2023-09-22 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US10916630B2 (en) 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
US11081404B2 (en) * 2019-05-01 2021-08-03 International Business Machines Corporation Source/drain for gate-all-around devices
KR102836171B1 (ko) 2019-05-27 2025-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110246899B (zh) * 2019-06-05 2021-05-25 华东师范大学 一种具有双层侧墙结构的纳米片环栅场效应晶体管
US11942416B2 (en) 2019-06-28 2024-03-26 Intel Corporation Sideways vias in isolation areas to contact interior layers in stacked devices
US11315936B2 (en) * 2019-08-29 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11387319B2 (en) * 2019-09-11 2022-07-12 International Business Machines Corporation Nanosheet transistor device with bottom isolation
US11393925B2 (en) 2019-12-31 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with nanostructure
DE102020120432B4 (de) * 2019-12-31 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur und deren Herstellungsverfahren
US11563015B2 (en) 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
US11233119B2 (en) 2020-03-02 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Core-shell nanostructures for semiconductor devices
CN111446288B (zh) * 2020-03-08 2021-09-17 复旦大学 基于二维材料的ns叠层晶体管及其制备方法
JP7414593B2 (ja) * 2020-03-10 2024-01-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11251288B2 (en) * 2020-05-18 2022-02-15 International Business Machines Corporation Nanosheet transistor with asymmetric gate stack
US11257917B2 (en) 2020-06-05 2022-02-22 Qualcomm Incorporated Gate-all-around (GAA) transistors with additional bottom channel for reduced parasitic capacitance and methods of fabrication
KR102892984B1 (ko) 2020-12-01 2025-12-01 삼성전자주식회사 반도체 소자
US20220199773A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Condensed source or drain structures with high germanium content
US11749566B2 (en) 2021-01-15 2023-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Inner filler layer for multi-patterned metal gate for nanostructure transistor
US11855143B2 (en) * 2021-02-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US12300718B2 (en) * 2021-04-29 2025-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with counter-doped nanostructures
US12027374B2 (en) 2021-04-30 2024-07-02 Applied Materials, Inc. Processes to deposit amorphous-silicon etch protection liner
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
US11532733B1 (en) 2021-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric isolation structure for multi-gate transistors
US12310073B2 (en) * 2021-07-09 2025-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors having two-dimensional semiconductor channels
US11955461B2 (en) * 2021-08-24 2024-04-09 Micron Technology, Inc. Semiconductor assemblies with system and methods for aligning dies using registration marks
US11784225B2 (en) * 2021-08-30 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure, method of forming stacked unit layers and method of forming stacked two-dimensional material layers
US20230101370A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Thin film transistors having multi-layer gate dielectric structures integrated with 2d channel materials
US12477779B2 (en) * 2021-12-14 2025-11-18 International Business Machines Corporation Gate-all-around field-effect-transistor with wrap-around-channel inner spacer
US12374570B2 (en) * 2022-09-01 2025-07-29 Intel Corporation Machine learning-based scatterometry and feed forward techniques for gate-all-around transistors
US20240120407A1 (en) * 2022-10-07 2024-04-11 Tokyo Electron Limited Semiconductor devices and methods of manufacturing thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7103027B2 (en) * 1999-12-14 2006-09-05 Interdigital Technology Corporation Random access channel preamble detection
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
KR100594327B1 (ko) 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
FR2886761B1 (fr) * 2005-06-06 2008-05-02 Commissariat Energie Atomique Transistor a canal a base de germanium enrobe par une electrode de grille et procede de fabrication d'un tel transistor
FR2889622A1 (fr) * 2005-08-08 2007-02-09 St Microelectronics Crolles 2 Procede de fabrication d'un transistor a nanodoigts semiconducteurs paralleles
US20080014689A1 (en) 2006-07-07 2008-01-17 Texas Instruments Incorporated Method for making planar nanowire surround gate mosfet
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
TWI433302B (zh) * 2009-03-03 2014-04-01 旺宏電子股份有限公司 積體電路自對準三度空間記憶陣列及其製作方法
FR2945891B1 (fr) * 2009-05-19 2011-07-15 Commissariat Energie Atomique Structure semiconductrice et procede de realisation d'une structure semiconductrice.
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8084308B2 (en) 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
JP5014382B2 (ja) 2009-06-17 2012-08-29 株式会社 ソキア・トプコン 光波距離計
JP4922373B2 (ja) * 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
FR2950481B1 (fr) * 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US20120280354A1 (en) * 2011-05-05 2012-11-08 Synopsys, Inc. Methods for fabricating high-density integrated circuit devices
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335600B2 (en) 2015-06-27 2022-05-17 Intel Corporation Integration method for finfet with tightly controlled multiple fin heights
TWI798159B (zh) * 2015-06-27 2023-04-11 美商英特爾股份有限公司 具有嚴格控制的多鰭狀物高度的鰭式場效電晶體的整合方法
TWI777802B (zh) * 2015-09-10 2022-09-11 美商英特爾股份有限公司 具有腔間隔物的半導體奈米線裝置及用於半導體奈米線裝置的腔間隔物的製造方法
US11094831B2 (en) 2015-09-10 2021-08-17 Intel Corporation Semiconductor nanowire device having cavity spacer and method of fabricating cavity spacer for semiconductor nanowire device
TWI741990B (zh) * 2015-09-10 2021-10-11 美商英特爾股份有限公司 具有腔間隔物的半導體奈米線裝置及用於半導體奈米線裝置的腔間隔物的製造方法
TWI656638B (zh) * 2015-12-14 2019-04-11 美商格羅方德半導體公司 用於ｉｉｉ－ｖ族奈米線穿隧ｆｅｔ之方法及結構
US11848369B2 (en) 2016-04-25 2023-12-19 Applied Materials, Inc. Horizontal gate-all-around device nanowire air gap spacer formation
US11282936B2 (en) 2016-04-25 2022-03-22 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
US11043423B2 (en) 2016-11-29 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
CN108122774A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 用于全环栅半导体结构的阈值电压调整
CN108122774B (zh) * 2016-11-29 2020-09-18 台湾积体电路制造股份有限公司 半导体结构和形成半导体器件的方法
US10497624B2 (en) 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11037828B2 (en) 2017-09-29 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11776852B2 (en) 2017-09-29 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI689103B (zh) * 2017-09-29 2020-03-21 台灣積體電路製造股份有限公司 製造半導體裝置之方法及半導體裝置
US12142529B2 (en) 2017-09-29 2024-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a gate-all-around field effect transistor
CN109786250A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体装置的形成方法
US11581421B2 (en) 2017-11-15 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US11594615B2 (en) 2017-11-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
TWI749602B (zh) 2021-12-11
TW202224102A (zh) 2022-06-16
WO2014004033A1 (en) 2014-01-03
TWI698996B (zh) 2020-07-11
US20250331249A1 (en) 2025-10-23
US11869939B2 (en) 2024-01-09
US20140001441A1 (en) 2014-01-02
US10121856B2 (en) 2018-11-06
TWI875265B (zh) 2025-03-01
US10804357B2 (en) 2020-10-13
TW202040820A (zh) 2020-11-01
US20240153995A1 (en) 2024-05-09
US9484447B2 (en) 2016-11-01
US11302777B2 (en) 2022-04-12
US20210050418A1 (en) 2021-02-18
US20200152738A1 (en) 2020-05-14
US20170047400A1 (en) 2017-02-16
US9859368B2 (en) 2018-01-02
US20180122901A1 (en) 2018-05-03
US20220262901A1 (en) 2022-08-18
US10580860B2 (en) 2020-03-03
TW201719886A (zh) 2017-06-01
TW202425230A (zh) 2024-06-16
US10283589B2 (en) 2019-05-07
US20190214461A1 (en) 2019-07-11
TWI567973B (zh) 2017-01-21
US20190051725A1 (en) 2019-02-14
TWI624943B (zh) 2018-05-21
TWI823182B (zh) 2023-11-21
TW201836146A (zh) 2018-10-01
TW202537053A (zh) 2025-09-16
US12363967B2 (en) 2025-07-15

Similar Documents

Publication Publication Date Title
TWI567973B (zh) 製造用於奈米線裝置之內部間隔件的整合方法
US10038054B2 (en) Variable gate width for gate all-around transistors
US10319812B2 (en) Self-aligned gate edge and local interconnect and method to fabricate same
US9935205B2 (en) Internal spacers for nanowire transistors and method of fabrication thereof
US9564522B2 (en) Nanowire structures having non-discrete source and drain regions
US10483385B2 (en) Nanowire structures having wrap-around contacts