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TW201330285A - 具有強健型環溝結構的記憶體電容及其製造方法 - Google Patents

具有強健型環溝結構的記憶體電容及其製造方法 Download PDF

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TW201330285A TW101100351A TW101100351A TW201330285A TW 201330285 A TW201330285 A TW 201330285A TW 101100351 A TW101100351 A TW 101100351A TW 101100351 A TW101100351 A TW 101100351A TW 201330285 A TW201330285 A TW 201330285A
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Abstract

一種具有強健型環溝結構的記憶體電容之製造方法，其主要包括提供一半導體基板，首先形成一圖形化之犧牲層於該半導體基板上，該圖形化之犧牲層包含有一環溝，且該環溝用以區隔一陣列區及一空曠區，接著形成一支撐層於該圖形化之犧牲層上並填滿該環溝，隨後形成複數列電容溝槽於該半導體基板上，且該些電容溝槽貫穿所述陣列區中之該支撐層及該犧牲層，最後形成一導電層於該支撐層上且覆蓋於該些電容溝槽之內壁面及該半導體基板上。

Description

具有強健型環溝結構的記憶體電容及其製造方法
本發明是有關一種記憶體電容之製造方法，且特別是有關於一種具有強健型環溝結構的動態隨機存取記憶體電容之製造方法。
隨著半導體製程技術能力不斷地向上提升，半導體晶片的功能日益強大，以致半導體晶片訊號的傳輸量逐漸增加，一般記憶體單元主要係由電晶體、電容及周邊控制電路所組成，而為了達到更快的運算速度，必須藉由增加電容器的表面積，以提高電容器所儲存之電荷。
惟，習知記憶體電容的製造方法主要係藉由一蝕刻(etching)步驟以同時形成環溝及複數列電容溝槽，當需要調整製程條件來改變電容溝槽的關鍵尺寸時，所改變的條件同樣會影響到環溝的關鍵尺寸，反之亦然，另外於後續製程中，環溝底部的內側壁容易受到破壞而產生缺陷(defect)，導致產品的良率受到影響。
緣是，本發明人有感上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
鑒於上述之問題，本發明提供一種具有強健型環溝結構的記憶體電容之製造方法，其主要包括提供一半導體基板，首先形成一圖形化之犧牲層於該半導體基板上，該圖形化之犧牲層包含有一環溝，且該環溝用以區隔一陣列區及一空曠區，接著形成一支撐層於該圖形化之犧牲層上並填滿該環溝，隨後形成複數列電容溝槽於該半導體基板上，且該些電容溝槽貫穿所述陣列區中之該支撐層及該犧牲層，最後形成一導電層於該支撐層上且覆蓋於該些電容溝槽之內壁面及該半導體基板上。
藉由上述之方法，本發明另提供一種具有強健型環溝結構的記憶體電容，其主要包括一半導體基板、一成型於半導體基板上的堆疊結構、複數列電容溝槽及一環溝結構，其中，該些電容溝槽間隔排列地容置於該堆疊結構，且該些電容溝槽的一端電性連接於該半導體基板，該環溝結構容置該堆疊結構且環繞於該些電容溝槽，且該環溝結構係由一環溝及一填充於該環溝之絕緣層所構成，該導電層位於該堆疊結構上，且該導電層覆蓋於該些電容溝槽的內壁面。
綜上所述，本發明之具有強健型環溝結構的記憶體電容之製造方法中，採階段式形成環溝結構及電容溝槽，容易調整製程參數(例如氣體的流量或蝕刻的時間)來分別控制環溝結構及電容溝槽的關鍵尺寸，二者之間不會相互影響，因此，所形成的每個電容溝槽具有良好的一致性，此外，本發明於環溝內填滿氮化矽層以形成強建型的環溝結構，可避免環溝底部的內側壁於後續之等向性的濕式蝕刻步驟中，受到強酸的破壞而產生缺陷，大幅提升產品的良率。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
本發明實施例提供一種具有強健型環溝結構的記憶體電容之製造方法，其至少包括以下步驟：請參照圖1，首先製備一半導體基板10，且該半導體基板10上成型有一圖形化之犧牲層21，其中，該半導體基板10內埋設有數個多晶矽材質的導電插塞(圖未示)及與該些導電插塞電性連接的場效電晶體之源極或汲極(圖未示)。
具體而言，所述犧牲層21係沉積一或多種含氧化矽材質之介電層所形成，例如硼磷矽酸鹽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)或未參雜之矽玻璃(USG)，圖形化該犧牲層21之步驟主要包括，進行一曝光顯影(Lithography)製程，形成一具有圖樣的光阻層21A於該犧牲層21上，並以乾式蝕刻(Etching)的方式來移除無光阻覆蓋之該犧牲層21，藉此，成型一環溝21B於該半導體基板10上，其中，該環溝21B呈長溝狀，且該環溝21B用以區隔一空曠區(Peripheral area)及一陣列區(Array area)，所述空曠區係位於所述環溝21B之外側，所述陣列區則係位於所述環溝21B之內側。
請參照圖2，於此步驟中形成本實施例之一重要特徵，首先，形成一支撐層22於該圖形化之犧牲層21上，該支撐層22為一絕緣材質之氮化矽層，必須提及的是，於沉積所述支撐層22的過程中，該支撐層22順應性地填入並填滿該環溝21B，進而形成一環溝結構23，隨後，進行一研磨步驟以使該支撐層22之表面更為平整，其中所述環溝結構23於後續製程中可作為遮罩，避免該環溝21B底端之內側壁受到破壞。
請參照圖3，形成複數列電容溝槽24於該半導體基板10上，具體而言，先進行一曝光顯影製程，形成一具有圖樣的光阻層(圖未式)於該支撐層22上，再使用乾式蝕刻的方式來移除無光阻層覆蓋之該支撐層22及該犧牲層21，即A區之支撐層22及犧牲層21，藉此，形成該些圓柱溝狀之電容溝槽24，換言之，該些電容溝槽24貫穿該支撐層22及該犧牲層21，該些電容溝槽24主要係用以製作動態隨機存取記憶體之電容器。或者，形成該些電容溝槽24的另一種實施方式為，先形成一阻擋層(圖未式)於該支撐層22上，該阻擋層為含碳(Carbon)材質且該阻擋層具有一預定之高度，使上述乾式蝕刻步驟能夠形成垂直度高的電容溝槽24。
請參照圖4，形成一導電層30於該支撐層22上且覆蓋於該些電容溝槽24之內壁面，所述導電層30即為動態隨機存取記憶體之電容器的電極，具體而言，該導電層30為一導電材質之氮化鈦層，且該導電層30係使用原子層沉積法所形成，必須提及的是，原子層沉積法適合在具有高深寬比的結構中成長薄膜，因此，所述導電層30具有良好的均勻性及覆蓋性。
進一步地，本發明具有強健型環溝結構的記憶體電容之製造方法還能夠進行以下之步驟來增加電容器的表面積，以提高電容器所儲存之電荷。
請參照圖5及6，選擇性地移除部分該導電層30至暴露該圖形化之犧牲層21，具體而言，此步驟係先進行一曝光顯影製程，形成一具有圖樣的光阻層(圖未式)於A區之部分該導電層30及部分該些電容溝槽24，接著使用利於蝕刻鈦及氮化鈦的蝕刻液來移除部分無光阻層覆蓋之該導電層30，以形成多數個部分裸露出該犧牲層21的缺口31，隨後使用一等向性的濕式蝕刻步驟，通過該些缺口31來移除該環溝結構23內側之所有犧牲層21，其中所使用的蝕刻液為稀釋氫氟酸(HF)，藉此，形成複數列雙面電容結構25，進而得到較佳的電容值，且該導電層30的二側由該支撐層22所固定支撐，因此具有較佳的結構強度。
是以，運用上述製造方法，本發明得以提供一種具有強健型環溝結構的記憶體電容，其包括有一半導體基板10、一堆疊結構20、一環溝結構23、複數列電容溝槽24及一導電層30。
在本具體實施例中，該堆疊結構20位於該半導體基板10上，且該堆疊結構20包含有一犧牲層21及一位於該犧牲層21上的支撐層22，該些電容溝槽24間隔排列地容置於該堆疊結構20內，換言之，該些電容溝槽24係由該堆疊結構20的頂部延伸至該堆疊結構20的底部，且該些電容溝槽24的一端電性連接於該半導體基板10，另外，該環溝結構23容置於該堆疊結構20內且環繞於該些電容溝槽24，其中該環溝結構23係由一環溝21B及一填滿該環溝21B的支撐層22所構成，該導電層30位於該堆疊結構20上，且該導電層30覆蓋於該些電容溝槽24的內壁面。
綜上所述，本發明與現有的記憶體電容之製造方法相較之下，本發明具有以下優點：
1、本發明採階段式形成環溝結構及電容溝槽，容易調整製程參數(例如氣體的流量或蝕刻的時間)來分別控制環溝結構及電容溝槽的關鍵尺寸，二者之間不會相互影響，因此，所形成的每個電容溝槽具有良好的一致性。
2、本發明於環溝內填滿氮化矽層以形成強建型的環溝結構，可避免環溝底部的內側壁於後續之等向性的濕式蝕刻步驟中，受到強酸的破壞而產生缺陷，大幅提升產品的良率。
3、本發明所製成的雙面電容具有較佳的電容量，且電極的支撐強度也較大，因此具有較佳的電容特性，有助於整體元件之微小化。
10．．．半導體基板
20．．．堆疊結構
21．．．犧牲層
21A．．．光阻層
21B．．．環溝
22．．．支撐層
23．．．環溝結構
24．．．電容溝槽
25．．．雙面電容結構
30．．．導電層
31．．．缺口
A．．．陣列區
P．．．空曠區
圖1至圖6為本發明具有強健型環溝結構的記憶體電容之製造流程圖。
10．．．半導體基板
20．．．堆疊結構
21．．．犧牲層
22．．．支撐層
23．．．環溝結構
24．．．電容溝槽
30．．．導電層
A．．．陣列區
P．．．空曠區

Claims (10)

  1. 一種具有強健型環溝結構的記憶體電容之製造方法，包括：提供一半導體基板；形成一圖形化之犧牲層於該半導體基板上，該圖形化之犧牲層包含有一環溝，且該環溝用以區隔一陣列區及一空曠區；形成一支撐層於該圖形化之犧牲層上並填滿該環溝；形成複數列電容溝槽於該半導體基板上，且該些電容溝槽貫穿所述陣列區中之該支撐層及該犧牲層；以及形成一導電層於該支撐層上且覆蓋於該些電容溝槽之內壁面及該半導體基板上。
  2. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，更包括選擇性地移除部分該導電層至暴露該圖形化之犧牲層，以及移除該環溝內側之犧牲層，藉此，形成複數列雙面電容結構。
  3. 如申請專利範圍第2項所述之具有強健型環溝結構的記憶體電容之製造方法，其中選擇性地移除部分該導電層至暴露該圖形化之犧牲層的步驟中，包含有以下步驟：形成一圖形化之光阻層，該圖形化之光阻層覆蓋於部分該導電層及部分該些電容溝槽上；以及移除部分無該光阻層覆蓋之該導電層以形成多數個部分裸露出該犧牲層的缺口。
  4. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中該導電層為一導電材質之氮化鈦層，且形成該導電層的步驟係使用原子層積法。
  5. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中移除該環溝內側之犧牲層的步驟係使用等向性的濕式蝕刻方法，且所使用的蝕刻液為氫氟酸。
  6. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中形成該圖形化之犧牲層的步驟中，包含有以下步驟：形成一具有圖樣的光阻層於該犧牲層上；以及使用乾式蝕刻方法來移除無光阻覆蓋之該犧牲層，藉此，形成該長溝狀之環溝於該半導體基板上。
  7. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中形成該些電容溝槽的步驟中，包含有以下步驟：形成一具有圖樣的光阻層於該支撐層上；以及使用乾式蝕刻的方法來移除無光阻層覆蓋之該支撐層及該犧牲層，藉此，形成該些圓柱溝狀之電容溝槽。
  8. 一種具有強健型環溝結構的記憶體電容，包括：一半導體基板；一成型於半導體基板上的堆疊結構，複數列電容溝槽，該些電容溝槽間隔排列地容置於該堆疊結構，且該些電容溝槽的一端電性連接於該半導體基板；一環溝結構，該環溝結構容置該堆疊結構且環繞於該些電容溝槽，其中該環溝結構係由一環溝及一填充於該環溝之絕緣層所構成；以及一導電層，該導電層位於該堆疊結構上，且該導電層覆蓋於該些電容溝槽的內壁面。
  9. 如申請專利範圍第8項所述之具有強健型環溝結構的記憶體電容，其中該堆疊結構為一犧牲層及一成型於該犧牲層上的支撐層所構成，且該些電容溝槽係由該堆疊結構的頂部延伸至該堆疊結構的底部。
  10. 如申請專利範圍第8項所述之具有強健型環溝結構的記憶體電容之下電極，其中該環溝為長溝狀，該些電容溝槽為圓柱溝狀。
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