TWI530975B - 無環溝結構之記憶體電容的製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 42
- 238000000034 method Methods 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 11
- 239000011521 glass Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 239000005388 borosilicate glass Substances 0.000 claims description 5
- 229910052797 bismuth Inorganic materials 0.000 claims description 4
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 239000002253 acid Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- JKUMLNOQXADSAD-UHFFFAOYSA-N [Bi].[P] Chemical compound [Bi].[P] JKUMLNOQXADSAD-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
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- Semiconductor Integrated Circuits (AREA)
Description
本發明在於提供一種隨機存取記憶體電容的製造方法，尤指一種無環溝結構的動態隨機存取記憶體電容的製造方法。
隨著各種電子產品不斷朝小型化發展，半導體元件設計的尺寸亦不斷縮小，並且半導體製程技術能力不斷地向上提升，半導體晶片的功能也日益強大，以符合電子產品高積集度、高效能和低耗電之需求。然而，一般記憶體主要係由電晶體、電容及周邊控制電路所組成，為了達到更好的效能，在有限的區域增加電容的數量，將可增加記憶體的功效。
請參考圖1所示，其顯示為習知技術的記憶體電容的結構，於半導體基底1上具有一陣列區A及一空曠區P。在陣列區A上具有多個溝槽3以分隔氧化層2，絕緣層4位於氧化層2上。在陣列區A的導電層5位於溝槽3與溝槽3之間的絕緣層4上及溝槽3的底部及內側面，在空曠區P的導電層5位於絕緣層4的上方，而導電層5是當作電容的電極。陣列區A與空曠區P之間具有一環溝6(moat)，其目的是用以區隔陣列區A與空曠區P，由於習知技術中陣列區A及空曠區P的氧化層2為相同材質，所以需透過環溝6來分隔陣列區A與空曠區P。
本發明為使得記憶體的電容數量增加，提出了一種無環溝結構的半導體結構，以擴大置放電容的面積，可容納更多的電容。
本發明提供一種無環溝結構之記憶體電容的製造方法，其包括以下步驟：首先，提供一半導體基底，半導體基底具有一陣列區及一空曠區，之後形成一第一氧化層於陣列區上，接下來形成一第二氧化層於空曠區上。將第一氧化層及第二氧化層進行平坦化，再形成一絕緣層於第一氧化層及第二氧化層上。形成多個溝槽於陣列區上，且溝槽貫穿第一氧化層及第一氧化層上的絕緣層，再形成一導電層於每一個溝槽的內壁面及底部。移除部分導電層及部份絕緣層，以形成多個裸露出第一氧化層的缺口，之後移除位於缺口內的第一氧化層，即完成無環溝結構的記憶體電容的製作。
綜上所述，由本發明的無環溝結構之記憶體電容的製造方法所形成的半導體結構，因其不具有環溝結構，可擴大置放電容的面積，因而增加電容的數量。且針對4F2的動態隨機存取記憶體，具有更容易製作的功效。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
本發明提供一種無環溝結構之記憶體電容的製造方法，其至少包括以下步驟：
首先，提供一半導體基底10，半導體基底10即具有一陣列區A(Array area)及一空曠區P(Peripheral area)，其中空曠區P位於陣列區A的相對外側。
接下來，形成一第一氧化層20於陣列區A上。更詳細地說，請參考圖2所示，是先在半導體基底10上沉積第一氧化層20，其中，第一氧化層20可透過分別沉積硼矽玻璃(BSG)、磷矽玻璃(PSG)及硼磷矽玻璃(BPSG)而成，也就是說第一氧化層20可為三層材質所組成，然而沉積的順序不加以限定。亦可依設計的不同，而使得第一氧化層20沉積上述一種或上述兩種以上的材質，然而並不加以限定。因此，第一氧化層20的材質可為硼矽玻璃、磷矽玻璃、硼磷矽玻璃或上述組合的材質。
請參考圖3所示，經由黃光製程而覆蓋一光阻層41於陣列區A的第一氧化層20上，之後經由乾式蝕刻(dry etch)移除位於空曠區P的第一氧化層20，以留下位於陣列區A的第一氧化層20及位於第一氧化層20上的光阻層41。之後，請參考圖4所示，再使用溼式蝕刻(wet etch)去除位於第一氧化層20上的光阻層41，以得到位於陣列區A上的第一氧化層20。
請參考圖5所示，沉積第二氧化層30於第一氧化層20及空曠區P上，其中第二氧化層30是透過沉積電漿輔助四乙基正矽酸(Plasma Enhanced TEOS)而成，其為無摻雜矽玻璃(USG)。之後，請參考圖6所示，經由黃光製程而形成一光阻層42覆蓋於空曠區P的第二氧化層30上。接下來，請參考圖7所示，經由乾式蝕刻以移除位於第一氧化層20上的第二氧化層30，而使得陣列區A留下第一氧化層20及部分未被移除的第二氧化層30，空曠區P則留下光阻層42及第二氧化層30，接下來再使用溼式蝕刻(wet etch)以去除剩餘的光阻層42，因此是留下第一氧化層20及第二氧化層30。
請參考圖8所示，對第一氧化層20及第二氧化層30進行平坦化的製程，其中平坦化的製程是使用化學機械研磨法(Chemical Mechanical Polishing)，以使得第一氧化層20及第二氧化層30的表面達到平坦化的效果。
請參考圖9所示，形成一絕緣層50於第一氧化層20及第二氧化層30的表面上，其中絕緣層50是透過沉積氮化矽所形成。之後，請參考圖10所示，形成多個溝槽60於陣列區A上，且溝槽60貫穿第一氧化層20及位於第一氧化層20上的絕緣層50。如圖10所示，其中該第一氧化層20的作用為提供成型該些溝槽60所需的基底材料，且該第一氧化層20的高度位置從接近該些溝槽60的底端一直延伸到接近該些溝槽60頂端的位置，因此使得該第一氧化層20能夠建構出溝槽60的側壁部分的大部分面積。其中，形成多個溝槽60的方式，是先進行黃光製程以定義出溝槽60的位置，再使用蝕刻在陣列區A的絕緣層50及第一氧化層20上蝕刻出多個溝槽60。接下來，請參考圖11所示，再形成一導電層70於每一個溝槽60的內壁面及底部，其中導電層70為氮化鈦層，導電層70即為動態隨機存取記憶體之電容器的電極，且導電層70可使用原子層沉積法所形成，必須提及的是，原子層沉積法適合在具有高深寬比的結構中成長薄膜，因此，所述導電層70具有良好的均勻性及覆蓋性。
請參考圖12所示，移除部分導電層70及部份絕緣層50，以形成多個裸露出第一氧化層20的缺口。更詳細地說，移除部分導電層70及部份絕緣層50是透過形成一圖案
化的光阻層43，並且光阻層43覆蓋在部分導電層70及部份絕緣層50上，再使用乾式蝕刻以移除無覆蓋光阻層43的絕緣層50及導電層70，然而在蝕刻過程中會同時移除部份的第一氧化層20。最後，請參考圖13所示，再將位於缺口內的第一氧化層20及部份剩餘的光阻層43透過溼式蝕刻法加以移除。
因此，請參考圖14所示，此為本實施例的製造流程圖，運用此製造方法，本發明將得以提供一種無環溝結構的記憶體電容。
綜上所述，由本發明的無環溝結構之記憶體電容的製造方法所形成的半導體結構，因其不具有環溝結構，可擴大置放電容的面積，因而增加電容的數量。且針對4F2的動態隨機存取記憶體，具有更容易製作的功效。
惟以上所述僅為本發明之較佳實施例，非意欲侷限本發明的專利保護範圍，故舉凡運用本發明說明書及圖式內容所為的等效變化，均同理皆包含於本發明的權利保護範圍內，合予陳明。
1‧‧‧半導體基底
A‧‧‧陣列區
P‧‧‧空曠區
2‧‧‧氧化層
3‧‧‧溝槽
4‧‧‧絕緣層
5‧‧‧導電層
6‧‧‧環溝
10‧‧‧半導體基底
A‧‧‧陣列區
P‧‧‧空曠區
20‧‧‧第一氧化層
30‧‧‧第二氧化層
41，42，43‧‧‧光阻層
50‧‧‧絕緣層
60‧‧‧溝槽
70‧‧‧導電層
圖1為習知技術的記憶體電容的剖面示意圖。
圖2為本發明無環溝結構之記憶體電容的製造方法的沉積第一氧化層的示意圖。
圖3為本發明無環溝結構之記憶體電容的製造方法的圖案化第一氧化層的示意圖。
圖4為本發明無環溝結構之記憶體電容的製造方法的形成第一氧化層的示意圖。
圖5為本發明無環溝結構之記憶體電容的製造方法的沉
積第二氧化層的示意圖。
圖6為本發明無環溝結構之記憶體電容的製造方法的覆蓋光阻層在第二氧化層的示意圖。
圖7為本發明無環溝結構之記憶體電容的製造方法的圖案化第二氧化層的示意圖。
圖8為本發明無環溝結構之記憶體電容的製造方法的進行平坦化的示意圖。
圖9為本發明無環溝結構之記憶體電容的製造方法的形成絕緣層的示意圖。
圖10為本發明無環溝結構之記憶體電容的製造方法的形成溝槽的示意圖。
圖11為本發明無環溝結構之記憶體電容的製造方法的形成導電層的示意圖。
圖12為本發明無環溝結構之記憶體電容的製造方法的裸露出第一氧化層的示意圖。
圖13為本發明無環溝結構之記憶體電容的製造方法的移除缺口內第一氧化層的示意圖。
圖14為本發明無環溝結構之記憶體電容的製造方法的製造流程圖。
10．．．半導體基底
A．．．陣列區
P．．．空曠區
20．．．第一氧化層
30．．．第二氧化層
50．．．絕緣層
60．．．溝槽
70．．．導電層
Claims (9)
- 一種無環溝結構之記憶體電容的製造方法，其包括以下步驟：提供該半導體基底，其具有一陣列區及一空曠區；於該半導體基底上形成一第一氧化層於該陣列區上，該第一氧化層的材質係選自於由硼矽玻璃(BSG)、磷矽玻璃(PSG)及硼磷矽玻璃(BPSG)的其中一種或其組合；形成一第二氧化層於該空曠區上，該第二氧化層的材質為無摻雜矽玻璃(USG)；平坦化該第一氧化層及該第二氧化層；形成一絕緣層於該第一氧化層及該第二氧化層上；形成多個溝槽於該陣列區上，且該些溝槽貫穿該第一氧化層及該第一氧化層上的該絕緣層，且該第一氧化層從接近該些溝槽預定的底端位置延伸到接近該些溝槽預定頂端的位置；形成一導電層於每一個溝槽的內壁面及底部；移除部分該導電層及部份該絕緣層，以形成多個裸露出該第一氧化層的缺口；以及移除位於該些缺口內的該第一氧化層。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容的製造方法，其中上述形成該第一氧化層於該陣列區上的步驟中，更進一步包括以下步驟：形成該第一氧化層於該半導體基底上；覆蓋一光阻層於該陣列區的該第一氧化層上；以及移除位於該空曠區的該第一氧化層。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容 的製造方法，其中上述形成該第二氧化層於該空曠區上的步驟中，更進一步包括以下步驟：形成該第二氧化層於該第一氧化層及該空曠區上；覆蓋一光阻層於該空曠區的該第二氧化層上；以及移除位於該第一氧化層上的該第二氧化層。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容的製造方法，其中該第二氧化層的材質為電漿輔助四乙基正矽酸(Plasma Enhanced TEOS)。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容的製造方法，其中上述平坦化該第一氧化層及該第二氧化層的方法是使用化學機械研磨法。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容的製造方法，其中上述形成該些溝槽的方式，是使用黃光製程定義出溝槽的位置，再透過蝕刻形成該些溝槽。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容的製造方法，其中該導電層為氮化鈦層。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容的製造方法，其中上述移除部分該導電層及部份該絕緣層的步驟中，更進一步包括以下步驟：形成一圖案化之光阻層，圖案化之該光阻層覆蓋於部分該絕緣層及部分該導電層上；以及移除無覆蓋該光阻層的該絕緣層及該導電層。
- 如申請專利範圍第1項所述之無環溝結構之記憶體電容的製造方法，其中上述移除位於該些缺口內的該第一氧化層的方法是使用溼式蝕刻法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101103499A TWI530975B (zh) | 2012-02-03 | 2012-02-03 | 無環溝結構之記憶體電容的製造方法 |
| US13/461,921 US20130203233A1 (en) | 2012-02-03 | 2012-05-02 | Manufacturing method of memory capacitor without moat structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101103499A TWI530975B (zh) | 2012-02-03 | 2012-02-03 | 無環溝結構之記憶體電容的製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201333999A TW201333999A (zh) | 2013-08-16 |
| TWI530975B true TWI530975B (zh) | 2016-04-21 |
Family
ID=48903249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101103499A TWI530975B (zh) | 2012-02-03 | 2012-02-03 | 無環溝結構之記憶體電容的製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20130203233A1 (zh) |
| TW (1) | TWI530975B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9171848B2 (en) | 2013-11-22 | 2015-10-27 | GlobalFoundries, Inc. | Deep trench MIM capacitor and moat isolation with epitaxial semiconductor wafer scheme |
-
2012
- 2012-02-03 TW TW101103499A patent/TWI530975B/zh active
- 2012-05-02 US US13/461,921 patent/US20130203233A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20130203233A1 (en) | 2013-08-08 |
| TW201333999A (zh) | 2013-08-16 |
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