TW201310653A - 包含金屬氧化物半導體場效應電晶體（ｍｏｓｆｅｔ）裝置的半導體裝置和製造方法 - Google Patents
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Abstract
本發明揭示一種包含MOSFET裝置的半導體裝置和一種製作MOSFET裝置的方法。其中，該MOSFET裝置包含：汲極，為第一摻雜類型，所述汲極包含汲極接觸區和漂移區；源極，為第一摻雜類型；本體區，為第二摻雜類型，所述本體區係位於所述汲極與所述源極之間；閘極，係位於本體區上方，其中，所述源極係位於所述閘極的其中一側，所述汲極係位於所述閘極的另一側；以及凹陷場氧化結構，其中，所述凹陷場氧化結構在垂直方向上係位於所述閘極與所述漂移區之間，所述凹陷場氧化結構使所述漂移區呈U型。該結構提高了MOSFET的擊穿電壓，提高了電荷密度，且同時具有較低的成本。
Description
本發明係有關半導體裝置，具體上係有關但不限於降低表面電場(RESURF)金屬氧化物半導體場效應電晶體(MOSFET)裝置。
RESURF技術普遍被應用，用以增大半導體裝置的擊穿電壓。
圖1示出了一個現有技術之包含場氧化隔離結構11的橫向MOSFET裝置。其中，場氧化隔離結構11被用來製作RESURF MOSFET裝置。汲極12包含汲極接觸區120和漂移區121。漂移區係位於通道區域140與汲極接觸區120之間。當閘極電壓較高時，場氧化結構11被用來降低汲極區121的表面電場，使得擊穿電壓得以提高。RESURF MOSFET裝置的擊穿電壓大致正比於RESURF結構的長度。有鑒於此，需要較高擊穿電壓的功率裝置往往採用較長的RESURF結構。但較長的RESURF結構往往會增加結構尺寸，這個特點不符合現在電子裝置的小型化趨勢。而且，包含較長漂移區121的裝置其導通電阻也相對應地增大了。
因此，最好採用成本較低的技術以便在實現較長RESURF結構的同時擁有較小的結構尺寸。
此外，功率裝置的另外一個關鍵參數為電荷密度
(q/cm2)。發生RESURF效應的電荷密度和RESURF結構深度有關。在同樣的摻雜濃度下，RESURF結構深度越深，電荷密度越大。因此，漂移區121的深度d1也是影響MOSFET裝置之性能的一個重要參數。
在現有的技術中，電荷密度透過摻雜條件和熱處理來進行控制。但是熱處理將影響集成的其他裝置的性能。特殊的摻雜控制和RESURF結構深度控制也往往需要額外的掩膜。增加掩膜將大大地提高成本。同時，這些控制方法的研發時間也比較長。
為了解決前面所描述的一個問題或者多個問題，本發明提出一種漂移區呈U型的MOSFET裝置及其製作方法。其中，漂移區的深度可透過控制漂移區的寬度來進行調節。該方法提高了MOSFET的擊穿電壓，提高了電荷密度，且同時具有較低的成本。
根據本發明一實施例的一種包含金屬氧化物半導體場效應電晶體(MOSFET)裝置的半導體裝置，其中，所述MOSFET裝置包含：汲極，為第一摻雜類型，所述汲極包含汲極接觸區和漂移區；源極，為第一摻雜類型；本體區，為第二摻雜類型，所述本體區係位於所述汲極與所述源極之間；閘極區，係位於本體區的上方，其中，在水平方向上，所述源極係位於所述閘極區的其中一側，所述汲極係位於所述閘極區的另一側；以及凹陷場氧化結構，其
中，所述凹陷場氧化結構在垂直方向上係位於所述閘極區與所述漂移區之間，所述凹陷場氧化結構使得所述漂移區呈U型。半導體裝置可進一步包含：半導體基板，為第二摻雜類型；掩埋層，為第一摻雜類型，所述掩埋層係位於所述半導體基板與所述MOSFET裝置之間。在一個實施例中，所述MOSFET裝置為第一MOSFET裝置，所述半導體裝置進一步包含第二MOSFET裝置，其中，所述第一MOSFET裝置的漂移區包含第一寬度和第一深度，所述第二MOSFET裝置的漂移區包含第二寬度和第二深度，其中，所述第一寬度係大於所述第二寬度且所述第一深度係大於所述第二深度。
根據本發明另一實施例的一種製作MOSFET裝置的方法，包含：在半導體基板上製作外延層；在外延層上塗覆光阻劑層，採用第一張掩膜對光阻劑層進行微影製程以在光阻劑上形成開口；向所述開口植入離子摻雜劑以製作所述漂移區；採用第二張掩膜在所述漂移區製作凹陷場氧化結構，使得所述漂移區呈所述U型；製作閘極，使得所述閘極係位於所述外延層、所述漂移區和所述凹陷場氧化結構之上並和所述外延層、所述漂移區和所述凹陷場氧化結構部分重疊；以及在所述閘極的其中一側製作源極區並在所述閘極的另一側製作汲極接觸區；其中，透過調節所述開口的寬度來控制所述漂移區的深度。其中，所述漂移區的深度透過與所述開口的寬度而以呈正相關的方式來予以調節控制。其中，製作所述凹陷場氧化結構可包括：採用
所述第二張掩膜蝕刻溝槽；以及在所述溝槽中製作氧化物。其中，所述漂移區的深度可透過與所述溝槽的深度而以呈負相關的方式來予以調節控制。上述方法可進一步包含在所述半導體基板上製作掩埋層。
根據本發明又一實施例的一種製作MOSFET裝置的方法，包括：在半導體基板上製作外延層；採用第一張掩膜在所述外延層中製作第一型井，所述第一型井為第一摻雜類型；在所述第一型井表面與所述第一型井對準地製作氧化物；以所述氧化物作為阻擋掩膜層，從所述第一型井的布局間隔中植入離子摻雜劑來製作漂移區，所述漂移區為第二摻雜類型；採用第二張掩膜而在所述漂移區製作凹陷場氧化結構，使所述漂移區呈U型；製作閘極；以及在所述閘極的其中一側製作源極區並在所述閘極的另一側製作汲極接觸區，其中，所述源極區和所述汲極接觸區為第二摻雜類型。其中，所述漂移區的深度可透過與所述布局間隔寬度而以呈正相關的方式來予以調節控制。
下面參照附圖充分描述本發明的包括LDMOS裝置的半導體裝置及其製作方法的各示範實施例。在一個實施例中，半導體裝置包括MOSFET裝置。MOSFET裝置包括閘極、本體區、凹陷場氧化結構、源極區、漂移區和汲極接觸區。其中，凹陷場氧化結構使漂移區呈U型且漂移區深度係透過調節布局寬度來予以控制。在下面對本發明的詳
細描述中，為了更佳地理解本發明，描述了大量的細節。然而，本領域技術人員將理解，沒有這些具體細節，本發明同樣可以被實施。為了清晰明瞭地闡述本發明，本文簡化了一些具體結構和功能的詳細描述。此外，在一些實施例中已經被詳細描述過之類似的結構和功能，在其他實施例中不再贅述。儘管本發明的各項術語是結合具體的示範實施例來予以一一描述的，但這些術語不應理解為局限於這裏闡述的示範實施例。
在關於本發明的描述中，A和B“正相關”表示當B增大時A也相應地增大，或者說當B降低時A也相應地降低，反之亦然。A和B“負相關”表示A和B呈彼此消長的關係，亦即，當B增大時A相應地降低或當B降低時A相應地增大。
圖2示出了半導體的井形成過程中的一個現象。在半導體井的形成過程中，在相同的植入條件下，例如一定的離子植入劑量、植入能量、植入角度和熱退火條件下，井的最後深度與井的布局寬度成正相關。也就是說，在井的形成過程中，當掩膜孔尺寸橫向地增加時，植入深度也相應地增加。
參看圖2，P井231和P井232採用相同的植入條件而被製造於N井22中。P井231透過孔寬為LA，亦即，布局寬度為LA的掩膜來予以製造，P井232透過孔寬為LB的掩膜來予以製造，其中，LA比LB小。相應地，植入深度dA比dB淺。
圖3示出了根據本發明一實施例的RESURF MOSFET裝置的剖面視圖。N型MOSFET裝置300(或稱為NMOS裝置)在底部包含P型半導體基板30。在一些實施例中，基板30可為不同於P型半導體的材料。在一個實施例中，基板30為N型半導體材料。基板30上還可集成有NMOS裝置或其他的一個或多個裝置或電路。MOSFET裝置300包含RESURF結構，該RESURF結構包含位於厚的場氧化結構31下之呈“U”型的漂移區321。在一個實施例中，場氧化結構的製作包括在N井上採用蝕刻製程而形成一溝槽，然後在該溝槽內製作厚的氧化物層。該厚的場氧化結構不同於在矽材料表面上製作氧化物層。在溝槽內製作該場氧化結構的步驟與製作溝槽的步驟共用同一張掩膜，透過這種方法所製作的場氧化稱為凹陷場氧化結構。
具體地說，NMOS 300包括汲極區32，源極區33，本體區34和閘極區35。在水平方向上，源極區33係位於閘極區35的其中一側(圖示為左側)，汲極區32係位於閘極區35的另一側(圖示為右側)。汲極區32和源極區33皆為N型摻雜。本體區為P型摻雜，係位於汲極區32與源極區33之間並位於閘極區35的下方。本體區之位於閘極區35的下方且靠近閘極區35的表層區域構成NMOS 300的通道區域，在導通時用作為通道。閘極區35包含介電質層351和導電層352。在一個實施例中，介電質層為氧化物層351，導電層為多晶矽層352。汲極區32包含引出汲極電極的汲極接觸區320和位於通道區域340與汲極
接觸區320之間的漂移區321。漂移區321的摻雜濃度比汲極接觸區320低。當閘極區35的導電層352被施加較高的電壓時，通道區域340被反型成N型，於是在源極區33與汲極區32之間形成了電流通路。當汲極區32與源極區33之間形成電流通路時，汲極區32與源極區33之間的導通電阻被定義為RDSON。RDSON受漂移區321長度和漂移區深度所影響。
NMOS 300在閘極35與漂移區321之間進一步包含厚的凹陷場氧化結構31。深度為d32之厚的凹陷場氧化結構31透過在矽表面進行蝕刻而獲得所需的深度，然後再透過製作氧化物而獲得凹陷場氧化結構31。因此厚的凹陷場氧化結構31遠比圖1中所示的薄膜場氧化結構更深，使得具有較深之深度的漂移區321呈U型。其中，漂移區321的深度可透過布局寬度來進行控制。RESURF長度近似等於漂移區與凹陷場氧化結構31之間的交界曲線長度。因此，在一定結構尺寸下，凹陷場氧化結構31和U型漂移區使得RESURF長度增加。也就是說，在漂移區的寬度L較小的情況下，漂移區321與凹陷場氧化結構11之間的交界曲線長度較長。導電載體，一般為電子，選擇最近的路線而流過漂移區。因此，在一定的結構尺寸下，U型RESURF結構31將提高擊穿電壓，降低導通電阻RDSON。
在固定的場氧化深度d32下，漂移區321深度dR可透過布局寬度來予以調節，以最佳化MOSFET裝置300的
電荷密度。該深度的調節係基於圖2所示的原理。漂移區深度dR可透過漂移區的布局寬度來予以控制，其中，dR和漂移區321的布局寬度成呈正相關。在標準CMOS製程中，若需要較深的漂移區深度dR以最佳化RESURF效應和控制電荷密度，可增大漂移區321的布局寬度，相應地提高擊穿電壓以降低導通電阻。較大的布局寬度表現為較大的漂移區寬度L，漂移區井的布局為微影製程中掩膜的複製圖形。為了獲得較大的擊穿電壓，漂移區在結構上可採用較大的寬度和較深的深度。
在一些實施例的集成製程步驟中，不使用N井掩膜，NMOS裝置的N型漂移區利用P井掩膜作為P井的互補來進行製作。在這些製程步驟中，NMOS裝置的漂移區深度係由P井的布局所控制。其中，漂移區的深度正相關於P井的布局間隔寬度。P井的布局間隔為與P井互補之不製作P井的區域。在下面的描述中將述及。
在一些實施例中，半導體裝置進一步包含基板30與MOSFET裝置300之間的N型掩埋層(NBL)36。
雖然圖3所示的MOSFET裝置300只示出了一個電晶體，MOSFET裝置可包含多個並聯連接之相同結構的電晶體。為了簡化描述，下述的MOSFET裝置只示出一個電晶體。
圖4示出了根據本發明一實施例之包含多個NMOS裝置的半導體裝置400。如圖所示，半導體裝置400包含第一MOSFET裝置MOSFET1和第二MOSFET裝置
MOSFET2。MOSFET1包含第一汲極區42，第一源極區43，第一本體區44，第一閘極區45和第一凹陷場氧化結構41。第一汲極區42包含漂移區421(第一漂移區)。第一漂移區421的寬度(第一寬度)為L1。第一漂移區421的深度(第一深度)為d1。凹陷場氧化結構41使得第一漂移區呈U型。MOSFET2包含第二汲極區46，第二源極區47，第二本體區48，第二閘極49和第二凹陷場氧化結構40。第二汲極區46包含第二漂移區461。第二漂移區461的寬度(第二寬度)為L2。漂移區461的深度(第二深度)為d2。同樣地，第二凹陷場氧化結構40使得第二漂移區461呈U型。其中，第一寬度L1比第二寬度L2大，第一凹陷場氧化結構41和第二凹陷場氧化結構40深度幾乎相同，第一深度d1比第二深度d2深。深度幾乎相同的第一凹陷場氧化結構41和第二凹陷場氧化結構40透過相同的蝕刻製程來予以製作。在一個實施例中，“幾乎相同”的第一凹陷場氧化結構41與第二凹陷場氧化結構40之間的深度差別小於第一漂移區421與第二漂移區461之間深度差別的五分之一。當施加於MOSFET1和MOSFET2的閘極電壓和汲極-源極電壓相同時，MOSFET1的電荷密度比MOSFET2的電荷密度高。
上述實施例採用NMOS裝置來進行描述。然後應當知道，相應之摻雜類型相反的P型MOSFET裝置也屬於本發明旨在保護的範圍之內。
圖5A-5J示出了根據本發明一實施例之含U型漂移區
的RESURF MOSFET裝置的製作方法。在一個實施例中，圖5A-5J所示的方法係與標準CMOS製程相容。製作方法包括：1，在基板上製作NBL層；2，在基板和NBL層上製作外延層；3，在外延層上製作漂移區的N井；4，在N井上製作溝槽，在溝槽上製作氧化物形成凹陷場氧化結構；5，製作閘極；6，製作N+源極區和汲極接觸區。下面將參照圖5A-5J而做詳細介紹。
在圖5A中，在P型基板501上製作NBL層502。NBL層係位於MOSFET裝置與P型基板之間。製作NBL層502可採用任何合適的或現有的方法。為了不偏離發明主題，NBL的詳細製作過程將不再贅述。
在圖5B，在NBL層502和不被NBL層所覆蓋的基板501上製作輕度P摻雜的外延層503。在一些實施例中，“半導體基板”包含P型基板501和P型外延層503。在一些實施例中，外延層503構成MOSFET裝置本體區的至少一部分。在另一些實施例中，MOSFET裝置的本體區透過向外延層503摻雜額外的摻雜劑而被形成。
圖5C-5E示出了製作MOSFET裝置漂移區N井的微影製程，同時為控制N井深度的過程。在圖5C中，在P型外延層503上塗覆光阻劑504。在圖5D中，在光阻劑層504上覆蓋含掩膜孔5050的掩膜505。根據圖2所示的現象，製作漂移區的N井深度可透過調節掩膜孔5050尺寸(亦即，N井布局寬度)來予以調節控制。掩膜孔的寬度L5可透過計算MOSFET裝置所需的漂移區之深度或所
需的性能參數而被獲得到。因為對於固定的場氧化深度和固定的N井摻雜濃度，MOSFET裝置的性能參數，諸如RESURF區域的電荷密度與RESURF深度有預定的關係。漂移區的布局寬度L5與電荷密度呈正相關。在圖5E，光阻劑也製作出了與掩膜孔5050相同之寬度為L5的開口。
在圖5F中，採用一定的摻雜條件從光阻劑504的開口5040植入N型離子摻雜劑，以形成N井52。在一些實施例中，透過該一定的摻雜條件還同時製作其他部位的一個或多個N井。一定的摻雜條件包括預定的摻雜劑量、能量、角度等。隨後，摻雜井還可採用在一定的溫度、時間和氣體濃度等退火條件下進行退火製程處理。聯繫圖2描述的現象，N井的深度d15與寬度L5呈正相關。
圖5G示出了製作凹陷場氧化結構的第一步。在該步驟中，使用第二張掩膜來製作溝槽510。溝槽510在N井中透過蝕刻製程來予以製作。在一個實施例中，製作溝槽510的步驟包括製作氧化物層，製作氮化物層，微影以及乾式法蝕刻。若需要較深的凹陷場氧化結構，蝕刻時間可延長製作較深的溝槽510。在同樣的RESURF長度下，深溝槽510可減小漂移區的寬度。溝槽的深度可以透過與漂移區的深度呈負相關的關係來予以調節控制，溝槽深度也可以透過與MOSFET裝置的電荷密度呈負相關的關係來予以調節控制。
在圖5H所示之製作凹陷場氧化結構的第二步中，共用製作溝槽用的掩膜，在溝槽內生長介電質材料(諸如，
氧化物)以形成凹陷場氧化結構51。之後，可採取後續的抛光步驟以去除多餘的氧化物、去除氮化物層步驟等。經過抛光步驟，凹陷場氧化結構51與矽表面高度平齊，增加了可靠性。凹陷場氧化結構使得漂移區呈U型，增大了RESURF長度，提高了裝置的擊穿電壓。
在圖5I所示的步驟中，製作閘極。首先，在矽材料表面製作介電質層551。然後在介電質層551上製作多晶矽層552。介電質層551和多晶矽層552透過微影製程和蝕刻製程來製作所需的圖案以形成閘極。閘極55的部分係位於P型層503上，其部分係位於漂移區52上，其部分係位於凹陷場氧化結構51上。在圖5J中，進行額外的步驟以完成MOSFET裝置的製作。例如，採用額外的掩膜來製作N型的汲極接觸區520和源極區53，使得汲極接觸區520和漂移區係位於閘極的其中一側，源極區53係位於閘極的另一側。
值得注意的是，製作MOSFET的部分步驟在上述的示意圖中已被省略，在不偏離本發明的主旨的前提下予以簡化描述。
圖6A-6E示出了製作RESURF MOSFET裝置的另一個方法實施例。在這個方法中，N型MOSFET裝置的漂移區之深度透過調節P井的布局間隔寬度和凹陷場氧化結構的深度來進行調節控制。
在圖6A中，在半導體基板上製作外延層601。半導體基板可包含NBL層。外延層601可為N型輕度摻雜或P
型輕度摻雜。在一些實施例中，“半導體基板”包含P型基板601和P型外延層503。在一些實施例中，外延層503構成MOSFET裝置本體區的至少一部分。在另一些實施例中，MOSFET裝置的本體區透過向外延層503進行離子植入摻雜而被形成。
在圖6B中，使用第一張掩膜603，採用微影製程製作P井。在外延層601上沉積氮化物層604。氮化物層604與外延層601之間還可包含二氧化矽層(未顯示出)。然後，在氮化物層604上塗覆光阻劑602，並使用第一張掩膜603來進行微影製程以便在光阻劑602上形成開口。掩膜603上的開口具有間隔的結構尺寸L6(亦即，布局間隔寬度)，可根據NMOS的性能參數來進行計算。若需要較大的電荷密度，布局間隔寬度L6相應地增大。若需要較小的電荷密度，布局間隔寬度L6相應地減小。
在圖6C，氮化物層604被蝕刻以形成硬質掩膜，用以製作P井64。從硬質掩膜的開口中植入P型摻雜劑以便在外延層601中形成P井64。其中，硬質掩膜的開口對應光阻劑602上的開口。
在圖6D，利用P井64的同一張硬質掩膜，在P井64的表面與P井64對準地製作氧化物640。
在圖6E中，P井氧化物640作為製作N井62的阻擋掩膜層，從氧化物640的間隔開口(亦即，P井64的布局間隔)中植入N型摻雜劑(諸如，磷)，和P井氧化物
640的邊緣對準地形成N井62。在N井植入製程被完成後，去除P井氧化物640。因為N井62和P井64的邊緣對準，因此，P井掩膜603的布局間隔寬度L6近似等於N井62的寬度。該布局間隔即為不製作P井64的P井64區域之間的間隔區域，該間隔區域被用來製作N井62。由於N井62的深度d16與其寬度L6呈正相關，因此，漂移區N井62的深度可透過調節P井掩膜602的布局間隔寬度L6來進行控制。
採用熱退火製程來推進井，以使P井被推進到N井62的下面。
然後採用第二張掩膜在N井62中製作凹陷場氧化結構。後續的製作凹陷場氧化結構、閘極、源極和汲極接觸區的方法可與圖5G至圖5J所示的方法相同。
NMOS裝置的RESURF深度或漂移區深度可透過圖5A-5J所示的漂移區的布局寬度來予以調節，也可透過圖6A-6E所示的P井的布局間隔寬度來予以調節。因此，當在同一個半導體基板上集成NMOS裝置和其他電路或元件時，RESURF NMOS裝置的特殊的漂移區深度和電荷密度要求只需透過調節布局尺寸來予以調節，而不需要透過額外的掩膜來予以實現。
圖6A-6E所示的實施例只是用於示意性的說明，一些公知的製程步驟或結構在描述中被省略，但應當知道包含這些製程步驟和結構仍可屬於本發明保護的範圍。有些公知的步驟順序可被調換，這些順序不同的製程步驟仍屬於
本發明保護的範圍。
上述多個實施例有關N型LDMOS裝置。應當知道，摻雜類型相反的相應P型LDMOS也在本發明的保護範圍之內。在一個實施例中，第一摻雜類型指N型摻雜，第二摻雜類型指P型摻雜。在另外一個實施例中，第一摻雜類型指P型摻雜，第二摻雜類型指N型摻雜。N型摻雜指的是摻雜磷、砷或其他採用電子導電的的材料。P型摻雜指的是摻雜硼、鋁、鎵或其他採用電洞導電的材料。
上述本發明的說明書和實施僅僅以示例性的方式來對本發明進行了說明，這些實施例不是完全詳盡的，並不被用來限定本發明的範圍。對於揭示之實施例進行變化和修改都是可能的，其他可行的選擇性實施例和對實施例中元件的等同變化可以被本技術領域的普通技術人員所瞭解。本發明所揭示之實施例的其他變化和修改並不超出本發明的精神和保護範圍。
11‧‧‧場氧化隔離結構
12‧‧‧汲極
120‧‧‧汲極接觸區
121‧‧‧漂移區
140‧‧‧通道區域
22‧‧‧N井
231‧‧‧P井
232‧‧‧P井
300‧‧‧N型MOSFET裝置
30‧‧‧基板
31‧‧‧厚的場氧化結構
32‧‧‧汲極區
33‧‧‧源極區
34‧‧‧本體區
35‧‧‧閘極區
320‧‧‧汲極接觸區
321‧‧‧漂移區
340‧‧‧通道區域
351‧‧‧介電質層
352‧‧‧導電層
400‧‧‧半導體裝置
40‧‧‧第二凹陷場氧化結構
41‧‧‧第一凹陷場氧化結構
42‧‧‧第一汲極區
43‧‧‧第一源極區
44‧‧‧第一本體區
45‧‧‧第一閘極區
46‧‧‧第二汲極區
47‧‧‧第二源極區
48‧‧‧第二本體區
49‧‧‧第二閘極區
421‧‧‧漂移區
461‧‧‧第二漂移區
501‧‧‧P型基板
502‧‧‧NBL層
503‧‧‧外延層
504‧‧‧光阻劑層
505‧‧‧掩膜
5050‧‧‧掩膜孔
5040‧‧‧開口
510‧‧‧溝槽
51‧‧‧凹陷場氧化結構
52‧‧‧N井
55‧‧‧閘極
551‧‧‧介電質層
552‧‧‧多晶矽層
53‧‧‧源極區
520‧‧‧汲極接觸區
601‧‧‧外延層
602‧‧‧光阻劑
603‧‧‧第一張掩膜
604‧‧‧氮化物層
64‧‧‧P井
640‧‧‧氧化物
62‧‧‧N井
為了更佳地理解本發明，將根據以下附圖而對本發明進行詳細地描述：圖1示出了一個現有的RESURF LDMOS裝置；圖2示出了半導體的井形成過程中植入寬度影響植入深度的一種現象；圖3示出了根據本發明一實施例之包含凹陷場氧化結構和RESURF漂移區的MOSFET裝置的剖面視圖；
圖4示出了根據本發明一實施例之包含多個漂移區深度不同的MOSFET裝置的半導體裝置；圖5A-5J示出了根據本發明一實施例之含U型漂移區的RESURF MOSFET裝置的製作方法，其中，U型漂移區的深度係受其布局寬度所調節控制；圖6A-6E示出了根據本發明一實施例的含U型漂移區的RESURF MOSFET裝置的製作方法，其中，U型漂移區的深度係受本體區P井的布局間隔寬度所調節控制。
同樣的附圖標記在不同附圖中表明相同或相似的內容。
400‧‧‧半導體裝置
40‧‧‧第二凹陷場氧化結構
41‧‧‧第一凹陷場氧化結構
42‧‧‧第一汲極區
43‧‧‧第一源極區
44‧‧‧第一本體區
45‧‧‧第一閘極區
46‧‧‧第二汲極區
47‧‧‧第二源極區
48‧‧‧第二本體區
49‧‧‧第二閘極區
421‧‧‧漂移區
461‧‧‧第二漂移區
Claims (10)
- 一種包含金屬氧化物半導體場效應電晶體(MOSFET)裝置的半導體裝置，其中，該MOSFET裝置包含：汲極，為第一摻雜類型，該汲極包含汲極接觸區和漂移區；源極，為第一摻雜類型；本體區，為第二摻雜類型，該本體區係位於該汲極與該源極之間；閘極區，係位於本體區的上方，其中，在水平方向上，該源極係位於該閘極區的其中一側，該汲極係位於該閘極區的另一側；以及凹陷場氧化結構，其中，該凹陷場氧化結構在垂直方向上係位於該閘極區與該漂移區之間，該凹陷場氧化結構使得該漂移區呈U型。
- 如申請專利範圍第1項所述的半導體裝置，進一步包含：半導體基板，為第二摻雜類型；掩埋層，為第一摻雜類型，該掩埋層係位於該半導體基板與該MOSFET裝置之間。
- 如申請專利範圍第1項所述的半導體裝置，其中，該MOSFET裝置為第一MOSFET裝置，該半導體裝置進一步包含第二MOSFET裝置，其中，該第一MOSFET裝置的漂移區包含第一寬度和第一深度，該第二MOSFET裝 置的漂移區包含第二寬度和第二深度，其中，該第一寬度係大於該第二寬度且該第一深度係大於該第二深度。
- 一種製作MOSFET裝置的方法，包含：在半導體基板上製作外延層；在外延層上塗覆光阻劑層，採用第一張掩膜對光阻劑層進行微影製程，以在光阻劑上形成開口；向該開口植入離子摻雜劑以製作該漂移區；採用第二張掩膜在該漂移區製作凹陷場氧化結構，使得該漂移區呈該U型；製作閘極，使得該閘極係位於該外延層、該漂移區和該凹陷場氧化結構之上並和該外延層、該漂移區和該凹陷場氧化結構部分重疊；以及在該閘極的其中一側製作源極區並在該閘極的另一側製作汲極接觸區；其中，透過調節該開口的寬度來控制該漂移區的深度。
- 如申請專利範圍第4項所述的方法，其中，該漂移區的深度透過與該開口的寬度而以呈正相關的方式來予以調節控制。
- 如申請專利範圍第4項所述的方法，其中，製作該凹陷場氧化結構包括：採用該第二張掩膜來蝕刻溝槽；以及在該溝槽中製作氧化物。
- 如申請專利範圍第6項所述的方法，其中，該漂移 區的深度透過與該溝槽的深度而以呈負相關的方式來予以調節控制。
- 如申請專利範圍第4項所述的方法，進一步包含在該半導體基板上製作掩埋層。
- 一種製作MOSFET裝置的方法，包括：在半導體基板上製作外延層；採用第一張掩膜而在該外延層中製作第一型井，該第一型井為第一摻雜類型；在該第一型井表面與該第一型井對準而製作氧化物；以該氧化物作為阻擋掩膜層，從該第一型井的布局間隔中植入離子摻雜劑製作漂移區，該漂移區為第二摻雜類型；採用第二張掩膜在該漂移區製作凹陷場氧化結構，以使該漂移區呈U型；製作閘極；以及在該閘極的其中一側製作源極區並在該閘極的另一側製作汲極接觸區，其中，該源極區和該汲極接觸區為第二摻雜類型。
- 如申請專利範圍第9項所述的方法，其中，該漂移區的深度透過與該布局間隔寬度而以呈正相關的方式來予以調節控制。
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