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TW201314747A - 半導體裝置及其形成方法 - Google Patents

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TW201314747A
TW201314747A TW101113570A TW101113570A TW201314747A TW 201314747 A TW201314747 A TW 201314747A TW 101113570 A TW101113570 A TW 101113570A TW 101113570 A TW101113570 A TW 101113570A TW 201314747 A TW201314747 A TW 201314747A
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李宗霖
袁鋒
葉致鍇
萬幸仁
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台灣積體電路製造股份有限公司
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Abstract

在本發明一實施例中，提供一種半導體裝置，包括：一基板；一三維(3D)結構，設置在該基板上；一介電層，設置在該三維結構上；一功函數金屬(work function metal group)層，設置在該介電層上；以及一閘極結構，設置在該功函數金屬層上，其中該閘極結構橫越過該三維結構並分隔該三維結構的一源極區及一汲極區，該源極區及該汲極區之間定義一通道區，以及其中該閘極結構的該通道區中包括一應力。

Description

半導體裝置及其形成方法
本發明係有關於半導體結構，且特別是有關於一種鰭式場效應電晶體及其形成方法。
半導體積體電路(IC)工業經歷了快速的成長。在積體電路發展過程中，逐漸地增加其功能性密度(亦即，單位晶片面晶內連線裝置數量)，而減小其體積尺寸(亦即，在製造製程中所能形成的最小元件(或線路))。此縮小化的製程的優點在於增加製程效率及降低相關成本，但也增加了製程以及積體電路製造的複雜度。為了實現上述發展，積體電路製造也需要類似的進展。
例如，當半導體工業進入奈米技術製程節點以追求更高裝置密度、更高效能及較低成本時，在製造及設計上所帶來的挑戰造成了三維(3D)設計的發展。雖然現存三維裝置及其製造方法已大體符合其欲達目的，但當裝置繼續縮小化時，則無法完全滿足所有需求。
本發明一實施例提供一種半導體裝置，包括：一基板；一三維結構，設置在該基板上；一介電層，設置在該三維結構上；一功函數金屬(work function metal group)層，設置在該介電層上；以及一閘極結構，設置在該功函數金屬層上，其中該閘極結構橫越過該三維結構並分隔該三維結構的一源極區及一汲極區，該源極區及該汲極區之間定義一通道區，以及其中該閘極結構的該通道區中包括一應力。
本發明另一實施例提供一種半導體裝置的形成方法，包括：提供一基板；在該基板上形成一三維結構；在該三維結構的一部分上形成一介電層；在該介電層上形成一功函數金屬層；在該功函數金屬層上形成一閘極結構，該閘極結構分隔該三維結構的一源極區及一汲極區，其中該源極區及該汲極區之間定義一通道區；以及在該閘極結構上進行一反應製程，其中該閘極結構的體積對應於該反應製程而改變。
本發明又一實施例提供一種鰭式場效應電晶體裝置的形成方法，包括：提供一半導體基板；在該半導體基板上形成一鰭狀結構；在該鰭狀結構的一部分上形成一介電層；在該介電層上形成一功函數金屬層；在該功函數金屬層上形成包括多晶矽的一閘極結構，其中該閘極結構橫越過該鰭狀結構，且其中該閘極結構分隔該鰭狀結構的一源極區及一汲極區，該源極區及該汲極區之間定義一通道區；在該閘極結構上形成一金屬層；對包括多晶矽的該閘極結構及該金屬層進行回火，使得該金屬層能夠與該閘極結構的多晶矽反應而形成矽化物；以及該閘極結構對應該回火的改變其體積，使得該通道區中引發一應力。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
以下依本發明之不同特徵舉出數個不同的實施例。本發明中特定的元件及安排係為了簡化，但本發明並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本發明在不同例子中以重複的元件符號及/或字母表示，但不代表所述各實施例及/或結構間具有特定的關係。
在本發明一或多個實施例中的裝置例如為三維(3D)半導體裝置。這些裝置例如為鰭式場效應電晶體(FinFET)。鰭式場效應電晶體例如可為P型金氧半(PMOS)鰭式場效應電晶體裝置或N型金氧半(NMOS)鰭式場效應電晶體裝置。以下將繼續揭示本發明各種實施例之鰭式場效應電晶體的例子。然而，除了有特別指出之外，本發明並不限定於特定的裝置種類。
第1圖為根據本發明各種實施例製造積體電路裝置的方法100的流程圖。在此實施例中，方法100係用以製造包括P型金氧半鰭式場效應電晶體裝置的積體電路裝置。方法100由步驟102開始，在步驟102中，提供半導體基板。在步驟104、步驟106中，在基板上形成鰭狀結構(其為3D)，且在鰭狀結構的一部分上形成介電層及功函數金屬層(work function metal group；WFMG)。在步驟108中，在功函數金屬層上形成閘極結構。閘極結構橫越過鰭狀結構，分隔鰭狀結構的源極區及汲極區。在源極區及汲極區之間定義通道區。在步驟110中，在閘極結構上形成金屬層，且進行額外的製程。在步驟112中，在閘極結構的多晶矽及金屬層間進行反應製程，而形成矽化物。在步驟114中，完成積體電路裝置的製造。在此方法的其他實施例中，在方法100之前、之間、之後可提供額外的步驟，且所述部分步驟可被取代或刪除。以下敘述根據第1圖的方法100的各種實施例中所製造的積體電路裝置。
第2至6圖係根據第1圖的方法100的一實施例中的半導體裝置之各製造階段的部分或整體剖面側視圖。在一實施例中，鰭式場效應電晶體裝置係指任何鰭狀類多閘極電晶體。鰭式場效應電晶體裝置200可包括微處理器(microprocessor)、記憶元件、及/或其他積體電路裝置。為了更清楚了解本發明的概念，第2至6圖已經過簡化。在半導體裝置200的其他實施例中，在鰭式場效應電晶體裝置200中可加入額外的元件，且下述部分元件可被取代或刪除。
參照第2圖，PMOS鰭式場效應電晶體裝置裝置200包括基板(晶圓)210。基板210為矽塊材基板。或者，基板210包括元素半導體(elementary semiconductor)，例如在多晶結構的矽或鍺；化合物半導體，例如矽鍺(silicon germanium)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銦銻(indium antimonide)；或前述之組合。或者，基板210包括絕緣層覆矽(SOI)基板。絕緣層覆矽基板的製造可利用氧植入隔離(separation by implantation of oxygen；SIMOX)、晶圓連接、及/或其他適合的方法。基板210可包括各種摻雜區及其他適合的元件。
鰭式場效應電晶體裝置200包括三維(3D)結構，例如鰭狀結構212，其延伸自基板210。鰭狀結構212可利用適當的製程形成，例如微影或蝕刻製程。例如，鰭狀物212的形成可利用在基板上覆蓋形成光阻層(光阻)，將光阻暴露於一圖案，進行曝光後烘烤(post-exposure bake)製程，以及光阻顯影以形成包括光阻的罩幕元件。而後，罩幕元件可用以在矽基板210中蝕刻鰭狀結構212。鰭狀結構212的蝕刻可利用反應性離子蝕刻法(RIE)及/或其他適當的製程。或者，鰭狀物結構212的形成可利用雙圖案化微影(double-patterning lithography；DPL)製程。進行DPL的方法為藉由將圖案分為二個交錯式(interleaved)圖案，以在基板上建構圖案。DPL能夠強化元件(如鰭板)密度。可利用各種DPL方法包括雙曝光(double exposure)(例如利用兩組罩幕)、形成鄰近元件的間隙物並移除元件以提供間隙物的圖案、光阻冰凍(resist freezing)及/或其他適合的製程。
隔離元件214，例如淺溝槽隔離(STI)結構，環繞鰭狀結構212，且隔離鰭狀結構212與鰭式場效應電晶體裝置200中未顯示的其他鰭狀結構。可利用絕緣材料部分填入圍繞在鰭狀結構212周圍的溝槽，以形成隔離結構214，例如用氧化矽、氮化矽、氮氧化矽、其他適合的材料、或前述之組合。填入的溝槽可具有多層結構，例如以具有氮化矽的熱氧化物襯層填入溝槽。
參照第3圖，在鰭狀結構212的一部分上設置介電層216。介電層216包括介電層材料如氧化矽、高介電常數介電材料、其他適合的介電材料、或前述之組合。高介電常數介電材料的例子包括二氧化矽(SiO2)、二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-三氧化二鋁(hafnium dioxide-alumina；HfO2-Al2O3)合金、其他適合的高介電常數材料、及/或前述之組合。所形成介電層216的厚度可介於約5埃至30埃。在介電層216上形成功函數金屬(work function metal group；WFMG)層218。功函數金屬層218例如為金屬，包括鋁、銅、鈦、鉭、鎢、鉬、鎳、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁化鈦、氮化鈦鋁、氮化鉭碳、碳化鉭、氮矽化鉭、鉺、釔、鈷、鈀、鉑、其他導電材料、或前述之組合。如下述，功函數金屬層218的材料可根據需要選擇，使得其在後續反應製程中不會反應。或者，可沉積功函數金屬層218至一厚度，使其即使在後續製程中有反應，仍能保有部分的功函數金屬層218。例如，所形成功函數金屬層的厚度介於約5埃至約100埃。
參照第4圖，在功函數金屬層218上形成閘極結構220。在此實施例中，閘極結構220包括多晶矽。多晶矽材料在後續反應製程中係用以形成包括矽化物的閘極結構。在此實施例中，閘極結構220不作為功函數金屬，而係在鰭式場效應電晶體裝置200中引發應力，以加強載子遷移率(carrier mobility)。此外，由於閘極結構220係形成在功函數金屬層218上，而非直接形成在介電層216上，因此可減少甚或消除費米能階鎖定效應(Fermi level pinning effect)(亦即，缺陷)。
可利用適當的製程形成閘極結構220，包括沉積、微影圖案化、及蝕刻製程。沉積製程包括化學氣相沉積(CVD)、物理氣項沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(APCVD)、電鍍、其他適合的方法、或前述之組合。微影圖案化製程包括光阻塗佈(例如旋轉塗佈)、軟烤、罩幕對準(mask aligning)、曝光、曝光後烘烤、光阻顯影、乾燥(例如硬烤)、其他適合的製程、或前述之組合。或者，可利用其他方法進行或取代微影曝光製程，例如無罩幕微影、電子束寫入(electron-beam writing)、及離子束寫入(ion-beam writing)。微影圖案化製程的另一種選擇可進行奈米壓印技術。蝕刻製程包括乾蝕刻、濕蝕刻、及/或其他蝕刻方法。
在閘極結構220上形成金屬層222。金屬層222例如為金屬，包括鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁化鈦、氮化鈦鋁、氮化鉭碳、碳化鉭、氮矽化鉭、鉺、釔、鎳、鈷、鈀、鉑、其他導電材料、或前述之組合。在後續製程中，利用金屬層222形成矽化物，其更進一步的解釋將於之後敘述。因此，選擇金屬層222的材料例如可使其在後續反應製程中可與閘極結構220的多晶矽反應，並確保功函數金屬層218不反應(或僅存有限的反應)。例如，金屬層222的金屬反應溫度可比功函數金屬層的反應溫度低，因此可使金屬層222反應而功函數金屬層218不會反應(或僅存有限的反應)。在形成閘極結構220及金屬層222之前、之間、或之後可提供額外的熱製成步驟。例如，額外的製程可包括硬罩幕(HM)沉積、閘極圖案化、形成間隙物、凸起源極/汲極磊晶(raised source/drain epitaxy)(溫度條件在約450度至約800度)、形成源極/汲極接面(source/drain junction)(佈植及回火快速熱退火(RTA)、雷射退火、快閃退火(flash)、固態磊晶(SPE)退火、爐管溫度條件約為550度至約1200度)、形成源極/汲極矽化物(溫度條件約為200度至約500度)、移除硬罩幕、及其他適合的製程。這些額外的製程步驟可在鰭式場效應電晶體裝置200中產生熱歷程(thermal histories)。在一些情況下，熱歷程對鰭式場效應電晶體裝置200的性能有負面的影響。因此，在下述的其他實施例中，減少甚或去除因額外製程步驟所產生的熱歷程。
參照第5圖，在鰭式場效應電晶體裝置200中進行反應製程224使得閘極結構220的多晶矽及金屬層222間產生反應，而形成矽化物。在反應製程224之後，閘極結構220可整體或部分包含矽化物。亦即，在反應製程224之後，閘極結構220的整體或部分變成矽化物。反應製程224例如係包含回火金屬層222的製程，使得金屬層222能夠與閘極結構220的多晶矽反應，以形成矽化物。反應製程224例如也可包括高溫熱製程、熱雷射製程、離子束製程、前述之組合、或其他適合的製程，以進行反應並因而形成矽化物。矽化物的形成造成閘極結構220的體積改變。可根據特定鰭式場效應電晶體裝置(例如P型金氧半和N型金氧半鰭式場效應電晶體裝置)來調整體積的改變。調整體積的方法可利用選擇特定的金屬層222的材料，使其對閘極結構220的多晶矽材料具有特定的反應性，或者在進行反應製程224時，使所形成的矽化物為富含金屬(metal rich)或富含矽(Si rich)。例如，藉由富含金屬的矽化物的形成，閘極結構220將擴張，而藉由富含矽的矽化物的形成，閘極結構220將縮小。如下述，閘極結構的縮小時，將在鰭狀結構212中引發應力，因此增強P型金氧半鰭式場效應電晶體裝置的效能，而當閘極結構的擴張時，將在鰭狀結構212中引發應力，因此增強N型金氧半鰭式場效應電晶體裝置的效能。在此實施例中，調整體積的改變，使得閘極結構220縮小(例如，富含矽)，因此增強P型金氧半鰭式場效應電晶體裝置200中的電子遷移率。
參照第6圖，在反應製程224之後，移除金屬層222未反應的部分。可利用任何適合的製程移除未反應的金屬層222。例如，在此實施例中，藉由蝕刻製程移除未反應的金屬層222。蝕刻製程可包括乾蝕刻或濕蝕刻製程、或前述之組合。
再次回到第4圖，在另一實施例中，閘極結構220不包括多晶矽。在這樣的實施例中，閘極結構220包括金屬，例如鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁化鈦、氮化鈦鋁、氮化鉭碳、碳化鉭、氮矽化鉭、鉺、釔、鎳、鈷、鈀、鉑、或前述之組合。此外，在此實施例中，金屬層222也未形成於閘極結構220上。相對的，在包含金屬的閘極結構220形成後，進行佈植製程以在閘極結構220的金屬佈植矽或其他不純物，因此形成包含矽化物的閘極結構220。
第7圖顯示鰭式場效應電晶體裝置200的一製造階段的透視圖。如圖示，鰭式場效應電晶體裝置200包括基板210，基板210包括鰭狀結構212。鰭狀結構212包括源極區230、汲極區232、以及通道區236(位於源極區230及汲極區232之間)。鰭式場效應電晶體裝置200更包括在鰭狀結構212的通道區236上設置閘極結構220。在後續製程中，可在鰭式場效應電晶體裝置200形成額外的元件。例如，可在基板210上形成各種接觸插塞/導孔/線路及多層內連線元件(例如金屬層及層間介電層)，以連接鰭式場效應電晶體裝置200的各種元件及結構。額外的元件可提供鰭式場效應電晶體裝置200的電性內連接。例如，多層內連線包括垂直內連線如習知的穿孔或接觸插塞，以及水平內連線如金屬線。可利用各種導電材料形成各種內連線元件，例如銅、鎢、及/或矽化物。在一實施例中，利用鑲嵌及/或雙鑲嵌(dual damascene)製程形成銅相關的多層內連線結構。
第8圖顯示一實施例之鰭式場效應電晶體裝置200的部分透視圖及其應力方向，當閘極結構220縮小時，鰭式場效應電晶體裝置200的載子遷移率增加，且在通道區236的電流方向中引發壓縮應力。例如，當閘極結構220縮小時，閘極結構220會引發通道區236在Szz 110方向的伸張(tensile)應力、在Syy 100方向的壓縮(compressive)應力、以及在Sxx 110方向(電流方向)的壓縮應力，因此加強PMOS鰭式場效應電晶體裝置200的載子遷移率。此外，如上述，由於閘極結構220係形成在功函數金屬層218上，而非直接形成在介電層216上，故可減少甚或消除費米能階鎖定效應(亦即，缺陷)。再者，在此所述的方法100易於在現存製程中進行。應了解不同的實施例可具有不同的優點，且在任一實施例中並不限定需具備特定的優點。
第9至11圖提供根據第1圖的方法100的另一實施例之各製程階段的鰭式場效應電晶體裝置300的部分或整體圖式。鰭式場效應電晶體裝置300可包括微處理器(microprocessor)、記憶元件、及/或其他積體電路裝置。在此實施例中，鰭式場效應電晶體裝置300係N型金氧半鰭式場效應電晶體裝置。第9-11圖所示的N型金氧半鰭式場效應電晶體裝置300與第2-8圖所示的P型金氧半鰭式場效應電晶體裝置200有許多相似之處。因此，為了簡化及清楚，以相同的元件符號表示第2-8圖及第9-11圖中類似的元件。為了更清楚了解本發明的概念，第9-11圖已經過簡化。在鰭式場效應電晶體裝置300的其他實施例中，可在鰭式場效應電晶體裝置300中加入額外的元件，且下述部分元件可被取代或刪除。
第9圖為一實施例中的鰭式場效應電晶體裝置300的剖面圖。鰭式場效應電晶體裝置300包括基板210、鰭狀結構212、隔離元件214、介電層216、功函數金屬層218、包括多晶矽的閘極結構320、以及金屬層222。與第2-8圖的鰭式場效應電晶體裝置200相反，在此實施例中，調整反應製程224，使得金屬層222及閘極結構320的多晶矽間產生反應，以形成富含金屬的矽化物；因此使閘極結構320擴張，並在鰭式場效應電晶體裝置300的通道區中引發應力。
參照第10圖，在反應製程224之後，移除金屬層222未反應的部分。可利用任何適合的製程移除未反應的金屬層222。
在後續製程中，可在鰭式場效應電晶體裝置300形成額外的元件。例如，可在基板210上形成各種接觸插塞/導孔/線路及多層內連線元件(例如金屬層及層間介電層)，以連接鰭式場效應電晶體裝置300的各種元件及結構。額外的元件可提供鰭式場效應電晶體裝置300的電性內連接。例如，多層內連線包括垂直內連線如習知的穿孔或接觸插塞，以及水平內連線如金屬線。可利用各種導電材料形成各種內連線元件，例如銅、鎢、及/或矽化物。在一實施例中，利用鑲嵌及/或雙鑲嵌(dual damascene)製程以形成銅相關的多層內連線結構。
第11圖顯示一實施例之鰭式場效應電晶體裝置300的部分透視圖及其應力方向。當閘極結構320擴張時，鰭式場效應電晶體裝置300的載子遷移率增加，且在通道區的電流方向中引發伸張應力。例如，當閘極結構320擴張時，閘極結構320會引發通道區236在Szz 110方向的壓縮應力、在Syy 100方向的伸張應力、以及在Sxx 110方向(電流方向)的伸張應力，因此加強NMOS鰭式場效應電晶體裝置300的載子遷移率。此外，如上述，由於閘極結構320係形成在功函數金屬層218上而非直接形成在介電層216上，可減少甚或消除費米能階鎖定效應(亦即，缺陷)。再者，在此所述的方法100易於在現存製程中進行。應了解不同的實施例可具有不同的優點，且在任一實施例中並不限定需具備特定的優點。
利用方法100可在單一積體電路裝置中形成PMOS鰭式場效應電晶體裝置200及NMOS鰭式場效應電晶體裝置300。第12圖顯示積體電路裝置400。積體電路裝置400可包括微處理器、記憶單元、及/或其他積體電路裝置。積體電路裝置400包括鰭式場效應電晶體裝置200(第2-8圖)及鰭式場效應電晶體裝置300(第9-11圖)。積體電路400相當類似於第2-11圖中的鰭式場效應電晶體裝置200、300。因此，為了簡化及清楚，以相同的元件符號表示第12圖及第2-11圖中類似的元件。為了更清楚了解本發明的概念，第12圖已經過簡化。在鰭式場效應電晶體積體電路裝置400的其他實施例中，在鰭式場效應電晶體積體電路裝置400中可加入額外的元件，且下述部分元件可被取代或刪除。
在後續製程中，可在積體電路裝置400形成額外的元件。例如，可在基板210上形成各種接觸插塞/導孔/線路及多層內連線元件(例如金屬層及層間介電層)，以連接積體電路裝置400的各種元件及結構。額外的元件可提供裝置400的電性內連接。例如，多層內連線包括垂直內連線如習知的穿孔或接觸插塞，以及水平內連線如金屬線。可利用各種導電材料形成各種內連線元件，例如銅、鎢、及/或矽化物。在一實施例中，利用鑲嵌及/或雙鑲嵌(dual damascene)製程以形成銅相關的多層內連線結構。
積體電路裝置400包括如鰭式場效應電晶體裝置200及300類似的應力性質。因此，實施例中的方法100可增加載子遷移率，其係有利於積體電路裝置400。在PMOS裝置200的閘極結構220縮小時，在通道區236的電流方向中引發壓縮應力，並在NMOS裝置300的閘極結構320擴張時，在通道區236的電流方向中引發伸張應力。此外，如上述，由於閘極結構220係形成在功函數金屬層218上而非直接形成在介電層216上，可減少甚或消除費米能階鎖定效應(亦即，缺陷)。再者，在此所述的方法100易於在現存製程中進行。應了解不同的實施例可具有不同的優點，且在任一實施例中並不限定需具備特定的優點。
參照第13圖，顯示根據本發明各種實施例所述半導體裝置的製造方法500。在方法500的實施例中可包括與上述方法100的實施例類似的製程步驟。在方法500的實施例中，為了簡化的緣故，可能省略一些和方法100的實施例中類似的製程及/或結構的細節。方法500由步驟502開始，在步驟502中，提供半導體基板。在步驟504、步驟506中，在基板上形成鰭狀結構，且在鰭狀結構的一部分上形成介電層及虛設金屬層。如上述，虛設金屬層可選擇性的設置。在步驟508中，在虛設金屬層上形成虛設閘極結構。在步驟510中，進行額外的製程，而後再移除虛設閘極結構及虛設金屬層。上述額外的製程包括熱製程。在步驟512中，在介電層上形成功函數金屬層，並在功函數金屬層上形成閘極結構。在步驟514中，在閘極結構上形成金屬層，且在閘極結構及金屬層間進行反應製程，而形成矽化物。在步驟516中，完成積體電路裝置的製造。在此方法的其他實施例中，在方法500之前、之間、之後可提供額外的步驟，且所述部分步驟可被取代或刪除。以下敘述根據第13圖的方法500的各種實施例中所製造的積體電路裝置。
第14至20圖顯示在根據第13圖的方法500的一實施例中，半導體裝置600的各製造階段的部分或整體剖面側視圖。第14至20圖的半導體裝置600與第2-8、9-11、12圖中的半導體裝置200、300、400在某些部分相似。因此，為了清楚及簡化，以相同的元件符號表示第2-12圖及第14-20圖中類似的元件。為了更清楚了解本發明之概念，第14-20圖已被簡化。在此實施例中，半導體裝置600為鰭式場效應電晶體裝置。鰭式場效應電晶體裝置600可包括微處理器、記憶元件、及/或其他積體電路裝置。在半導體裝置600的其他實施例中，在鰭式場效應電晶體裝置600中可加入額外的元件，且下述部分元件可被取代或刪除。
參照第14圖，鰭式場效應電晶體裝置裝置600包括基板210。在此實施例中，鰭式場效應電晶體裝置600中定義的基板210的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的基板210相似。在另一實施例中，上述兩者不同。鰭式場效應電晶體裝置600更包括鰭狀結構212。在此實施例中，鰭式場效應電晶體裝置600中定義的鰭狀結構212的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的鰭狀結構212相似。在另一實施例中，上述兩者不同。鰭式場效應電晶體裝置更包括隔離結構214。在此實施例中，鰭式場效應電晶體裝置600中定義的隔離結構214的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的隔離結構214相似。在另一實施例中，上述兩者不同。
參照第15圖，鰭式場效應電晶體裝置包括介電層216。在此實施例中，鰭式場效應電晶體裝置600中定義的介電層216的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的介電層216相似。在另一實施例中，上述兩者不同。鰭式場效應電晶體裝置600也包括虛設金屬層618。虛設金屬層618可包括金屬，例如鋁、銅、鈦、鉭、鎢、鉬、鎳、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁化鈦、氮化鈦鋁、氮化鉭碳、碳化鉭、氮矽化鉭、鉺、釔、鈷、鈀、鉑、其他導電材料、或前述之組合。
參照第16圖，在虛設金屬層618上形成虛設閘極結構620。虛設閘極結構620可包括任何適合的材料。例如，在此實施例中，虛設閘極結構620包括矽。在此實施例中，虛設閘極結構620並非最終的閘極結構，而係作為犧牲的結構以在後續製程中保護各材料層及裝置區。可由適當的製程形成虛設閘極結構620，包括沉積、微影圖案化、及蝕刻製程。沉積製程包括化學氣相沉積(CVD)、物理氣項沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(APCVD)、電鍍、其他適合的方法、或前述之組合。微影圖案化製程包括光阻塗佈(例如旋轉塗佈)、軟烤、罩幕對準(mask aligning)、曝光、曝光後烘烤、光阻顯影、乾燥(例如硬烤)、其他適合的製程、或前述之組合。或者，可利用其他方法進行或取代微影曝光製程，例如無罩幕微影、電子束寫入(electron-beam writing)、及離子束寫入(ion-beam writing)。微影圖案化製程的另一種選擇可進行奈米壓印技術。蝕刻製程包括乾蝕刻、濕蝕刻、及/或其他蝕刻方法。
在形成虛設閘極結構620之前、之間、或之後可提供額外的熱製成步驟。例如，額外的製程可包括硬罩幕(HM)沉積、閘極圖案化、形成間隙物、凸起源極/汲極磊晶(raised source/drain epitaxy)(溫度條件在約450度至約800度)、形成源極/汲極接面(source/drain junction)(佈植及回火快速熱退火(RTA)、雷射退火、快閃退火(flash)、固態磊晶(SPE)退火、爐管溫度條件約為550度至約1200度)、形成源極/汲極矽化物(溫度條件約為200度至約500度)、移除硬罩幕、及其他適合的製程。這些額外的製程步驟可在鰭式場效應電晶體裝置600中產生熱歷程(thermal histories)。在一些情況下，熱歷程對鰭式場效應電晶體裝置600的性能有負面的影響。然而，由於方法500使用虛設金屬層618及虛設閘極結構620，這些層/結構在之後將被移除，故可減少最終功函數金屬層及閘極結構的熱歷程。因此，對於部分層/結構而言，在方法500的實施例中減少甚或消除了由額外熱引發製程步驟所帶來的熱歷程。
參照第17圖，在進行熱引發製程步驟後，移除虛設閘極結構620及虛設金屬層618。可藉由任何適當的製程移除虛設閘極結構620及虛設金屬層618。例如，可利用蝕刻製程移除虛設閘極結構620及虛設金屬層618。蝕刻製程可包括濕蝕刻製程、乾蝕刻製程、或前述之組合。在一實施例中，濕蝕刻製程係利用氫氟酸(HF)或緩衝氫氟酸(buffered HF)。在另一實施例中，濕蝕刻的化學物質包括四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、及其他適合的化學物質。在一實施例中，乾蝕刻製程包括化學物質，其包括含氟氣體。在另一實施例中，乾蝕刻的化學物質包括四氟化碳(CF4)、六氟化硫(SF6)、或三氟化氮(NF3)。
參照第18圖，在移除步驟後，在介電層216上形成功函數金屬層218。在此實施例中，鰭式場效應電晶體裝置600中定義的功函數金屬層218的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的功函數金屬層218相似。在另一實施例中，上述兩者不同。在功函數金屬層218上形成閘極結構220。在此實施例中，鰭式場效應電晶體裝置600中定義的閘極結構220的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的閘極結構220相似。在另一實施例中，上述兩者不同。在閘極結構220上形成金屬層222。在此實施例中，鰭式場效應電晶體裝置600中定義的金屬層222的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的金屬層222相似。在另一實施例中，上述兩者不同。
參照第19圖，在鰭式場效應電晶體裝置600中進行反應製程224使得閘極結構220的多晶矽及金屬層222間產生反應，而形成矽化物。在此實施例中，第19圖中的反應製程224大體相似於第5圖中的反應製程224。在另一實施例中，上述兩者不同。
參照第20圖，在反應製程224之後，移除金屬層222未反應的部分。未反應的金屬層222的移除可利用任何適合的製程。例如，在此實施例中，藉由蝕刻製程移除未反應的金屬層222。蝕刻製程可包括乾蝕刻或濕蝕刻製程、或前述之組合。
如前述，可選擇性的形成第13-20圖中的虛設金屬層618。因此，在沒有虛設金屬層618的實施例中，功函數金屬層218形成在介電層216上，而後在功函數金屬層218上形成虛設閘極結構620。在形成虛設閘極結構620之後，進行熱引發製程。而後，藉由任何適當的製程移除虛設閘極結構620。在移除虛設閘極結構620後，在功函數金屬層218上形成閘極結構220，且進行反應製程以形成矽化物。
方法500的鰭式場效應電晶體裝置600可為PMOS鰭式場效應電晶體裝置或NMOS鰭式場效應電晶體裝置。此外，利用方法500，可將PMOS及NMOS鰭式場效應電晶體裝置600形成在單一積體電路裝置中。鰭式場效應電晶體裝置600可包括額外的元件，其可在後續製程中形成。例如，可在基板210上形成各種接觸插塞/導孔/線路及多層內連線元件(例如金屬層及層間介電層)，以連接鰭式場效應電晶體裝置600的各種元件及結構。額外的元件可提供鰭式場效應電晶體裝置600的電性內連接。例如，多層內連線包括垂直內連線如習知的穿孔或接觸插塞，以及水平內連線如金屬線。可以各種導電材料形成各種內連線元件，例如銅、鎢、及/或矽化物。在一實施例中，利用鑲嵌及/或雙鑲嵌(dual damascene)製程以形成銅相關的多層內連線結構。
鰭式場效應電晶體裝置600包括如鰭式場效應電晶體裝置200及300類似的應力性質。因此，實施例中的方法500可增加載子遷移率而有利於積體電路裝置600。另外，實施例中的方法500可具有較低的熱歷程而有利於鰭式場效應電晶體裝置600。此外，如上述，由於閘極結構220係形成在功函數金屬層218上而非直接形成在介電層216上，可減少甚或消除費米能階鎖定效應(亦即，缺陷)。再者，在此所述的方法500易於在現存製程中進行。應了解不同的實施例可具有不同的優點，且在任一實施例中並不限定需具備特定的優點。
參照第21圖，根據本發明各種實施例所述半導體裝置的製造方法700。在方法700的實施例中可包括與上述方法100的實施例類似的製程步驟。在方法700的實施例中，為了簡化的緣故，可能跳過和方法100的實施例中類似的製程及/或結構的一些細節。方法700由步驟702開始，在步驟702中，提供半導體基板。在步驟704、步驟706中，在基板上形成鰭狀結構，且在鰭狀結構的一部分上形成虛設介電層。在步驟708中，在虛設介電層上形成虛設閘極結構。在步驟710中，進行額外的製程，而後再移除虛設閘極結構及虛設介電層。在步驟712中，形成介電層、功函數金屬層、閘極結構。在步驟714中，在閘極結構上形成金屬層，且在閘極結構及金屬層間進行反應製程，而形成矽化物。在步驟716中，完成積體電路裝置的製造。在此方法的其他實施例中，在方法700之前、之間、之後可提供額外的步驟，且所述部分步驟可被取代或刪除。以下敘述根據第21圖的方法700的各種實施例中所製造的積體電路裝置。
第22至28圖顯示根據第21圖的方法700的一實施例中半導體裝置800的各製造階段的部分或整體剖面側視圖。第22至28圖的半導體裝置800與第2-8、9-11、12圖中的半導體裝置200、300、400在某些部分相似。因此，為了清楚及簡化，以相同的元件符號表示第2-12圖及第22-28圖中類似的元件。為了更清楚了解本發明之概念，第22-28圖已被簡化。在此實施例中，半導體裝置800為鰭式場效應電晶體裝置。鰭式場效應電晶體裝置800可包括微處理器、記憶元件、及/或其他積體電路裝置。在半導體裝置800的其他實施例中，在鰭式場效應電晶體裝置800中可加入額外的元件，且下述部分元件可被取代或刪除。
參照第22圖，鰭式場效應電晶體裝置裝置800包括基板210。在此實施例中，鰭式場效應電晶體裝置800中定義的基板210的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的基板210相似。在另一實施例中，上述兩者不同。鰭式場效應電晶體裝置800更包括鰭狀結構212。在此實施例中，鰭式場效應電晶體裝置800中定義的鰭狀結構212的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的鰭狀結構212相似。在另一實施例中，上述兩者不同。鰭式場效應電晶體裝置800更包括隔離結構214。在此實施例中，鰭式場效應電晶體裝置800中定義的隔離結構214的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的隔離結構214相似。在另一實施例中，上述兩者不同。
參照第23圖，鰭式場效應電晶體裝置包括虛設介電層816。虛設介電層816包括介電層材料，例如氧化矽、高介電常數介電材料、其他適合的介電材料、或前述之組合。高介電常數介電材料的例子包括二氧化矽(SiO2)、二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-三氧化二鋁(hafnium dioxide-alumina；HfO2-Al2O3)合金、其他適合的高介電常數材料、及/或前述之組合。
參照第24圖，在虛設介電層816上形成虛設閘極結構820。虛設閘極結構820可包括任何適合的材料。例如，在此實施例中，虛設閘極結構820包括矽。在此實施例中，虛設閘極結構820並非最終的閘極結構，而係作為犧牲的結構以在後續製程中保護各材料層及裝置區。虛設閘極結構820由適當的製程所形成，包括沉積、微影圖案化、及蝕刻製程。沉積製程包括化學氣相沉積(CVD)、物理氣項沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(APCVD)、電鍍、其他適合的方法、或前述之組合。微影圖案化製程包括光阻塗佈(例如旋轉塗佈)、軟烤、罩幕對準(mask aligning)、曝光、曝光後烘烤、光阻顯影、乾燥(例如硬烤)、其他適合的製程、或前述之組合。或者，可利用其他方法進行或取代微影曝光製程，例如無罩幕微影、電子束寫入(electron-beam writing)、及離子束寫入(ion-beam writing)。微影圖案化製程的另一種選擇可進行奈米壓印技術。蝕刻製程包括乾蝕刻、濕蝕刻、及/或其他蝕刻方法。
在形成虛設閘極結構820之間、或之後可提供額外的熱製成步驟。例如，額外的製程可包括硬罩幕(HM)沉積、閘極圖案化、形成間隙物、凸起源極/汲極磊晶(raised source/drain epitaxy)(溫度條件在約450度至約800度)、形成源極/汲極接面(source/drain junction)(佈植及回火快速熱退火(RTA)、雷射退火、快閃退火(flash)、固態磊晶(SPE)退火、爐管溫度條件約為550度至約1200度)、形成源極/汲極矽化物(溫度條件約為200度至約500度)、移除硬罩幕、及其他適合的製程。這些額外的製程步驟可在鰭式場效應電晶體裝置800中產生熱歷程(thermal histories)。在一些情況下，熱歷程對鰭式場效應電晶體裝置800的性能有負面的影響。然而，由於方法700使用虛設介電層816及虛設閘極結構820，這些層/結構在之後將被移除，故可減少最終功函數金屬層及閘極結構的熱歷程。據此，對於部分層/結構而言，在方法700的實施例中減少甚或消除了由額外熱引發製程步驟所帶來的熱歷程。
參照第25圖，在進行熱引發製程步驟後，移除虛設閘極結構820及虛設介電層816。可藉由任何適當的製程移除虛設閘極結構820及虛設介電層816。例如，可利用蝕刻製程移除虛設閘極結構820及虛設介電層816。蝕刻製程可包括濕蝕刻製程、乾蝕刻製程、或前述之組合。在一實施例中，濕蝕刻製程係利用氫氟酸(HF)或緩衝氫氟酸(buffered HF)。在另一實施例中，濕蝕刻的化學物質包括四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、及其他適合的化學物。在一實施例中，乾蝕刻製程包括化學物質，其包括含氟氣體。在另一實施例中，乾蝕刻的化學物質包括四氟化碳(CF4)、六氟化硫(SF6)、或三氟化氮(NF3)。
參照第26圖，在移除步驟後，在鰭式場效應電晶體裝置800上形成介電層216。在此實施例中，鰭式場效應電晶體裝置800中定義的介電層216的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的介電層216相似。在另一實施例中，上述兩者不同。在介電層216上形成功函數金屬層218。在此實施例中，鰭式場效應電晶體裝置800中定義的功函數金屬層218的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的功函數金屬層218相似。在另一實施例中，上述兩者不同。在功函數金屬層218上形成閘極結構220。在此實施例中，鰭式場效應電晶體裝置800中定義的閘極結構220的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的閘極結構220相似。在另一實施例中，上述兩者不同。在閘極結構220上形成金屬層222。在此實施例中，鰭式場效應電晶體裝置800中定義的金屬層222的組成、形成方法及特徵大體與鰭式場效應電晶體裝置200的金屬層222相似。在另一實施例中，上述兩者不同。
參照第27圖，在鰭式場效應電晶體裝置800中進行反應製程224使得閘極結構220的多晶矽及金屬層222間產生反應，而形成矽化物。在此實施例中，第27圖中的反應製程224大體相似於第5圖中的反應製程224。在另一實施例中，上述兩者不同。
參照第28圖，在反應製程224之後，移除金屬層222未反應的部分。例如，藉由蝕刻製程移除未反應的金屬層222。蝕刻製程可包括乾蝕刻或濕蝕刻製程、或前述之組合。
方法700的鰭式場效應電晶體裝置800可為PMOS鰭式場效應電晶體裝置或NMOS鰭式場效應電晶體裝置。此外，利用方法700，可將PMOS及NMOS鰭式場效應電晶體裝置800形成在單一積體電路裝置中。鰭式場效應電晶體裝置800可包括額外的元件，其可在後續製程中形成。例如，可在基板210上形成各種接觸插塞/導孔/線路及多層內連線元件(例如金屬層及層間介電層)，以連接鰭式場效應電晶體裝置800的各種元件及結構。額外的元件可提供鰭式場效應電晶體裝置800的電性內連接。例如，多層內連線包括垂直內連線如習知的穿孔或接觸插塞，以及水平內連線如金屬線。可以各種導電材料形成各種內連線元件，例如銅、鎢、及/或矽化物。在一實施例中，利用鑲嵌及/或雙鑲嵌(dual damascene)製程以形成銅相關的多層內連線結構。
鰭式場效應電晶體裝置800包括如鰭式場效應電晶體裝置200及300類似的應力性質。因此，實施例中的方法700可增加載子遷移率而有利於積體電路裝置800。另外，實施例中的方法700可具有較低的熱歷程而有利於鰭式場效應電晶體裝置800。此外，如上述，由於閘極結構220係形成在功函數金屬層218上而非直接形成在介電層216上，可減少甚或消除費米能階鎖定效應(亦即，缺陷)。再者，在此所述的方法700易於在現存製程中進行。應了解不同的實施例可具有不同的優點，且在任一實施例中並不限定需具備特定的優點。
因此，提供一種半導體裝置。在一實施例中半導體裝置包括基板及三維(3D)結構，設置在基板上。上述半導體裝置更包括介電層設置在三維結構上，功函數金屬層設置在介電層上，以及閘極結構設置在功函數金屬層上。閘極結構橫越過三維結構並分隔三維結構的源極區及汲極區。該源極區及汲極區之間定義通道區。閘極結構的該通道區中包括應力。
在部分實施例中，基板包括矽塊材或絕緣層覆矽(SOI)。在各種實施例中，閘極結構不作為功函數金屬。在一些實施例中，半導體裝置係P型金氧半(PMOS)鰭式場效電晶體(FinFET)裝置或N型金氧半(NMOS)鰭式場效電晶體(FinFET)裝置，且其中該半導體裝置包括積體電路裝置。在一些實施例中，3D結構包括矽鍺，且閘極結構包括富含金屬的矽化物，以及其中該通道中的應力係在電流方向的伸張應力(tensile stress)。
在一些實施例中也提供製程方法。製程方法包括提供基板，且在基板上形成三維結構。此方法更包括在三維結構的一部分上形成介電層，在介電層上形成功函數金屬層，以及在功函數金屬層上形成閘極結構。在閘極結構分隔該三維結構的源極區及汲極區。在源極區及汲極區之間定義通道區。此方法更包括在閘極結構上進行反應製程，使得閘極結構的體積對應於反應製程而改變。
在一些實施例中，製程方法更包括在形成介電層之後以及形成功函數金屬層之前，在介電層上形成虛設金屬層，而後在虛設金屬層上形成虛設閘極結構，而後在三維結構上進行熱處理，再移除虛設閘極結構及虛設金屬層。在其他實施例中，製程方法更包括在形成介電層及功函數金屬層之後，在功函數金屬層上形成虛設閘極結構。而後，在包括虛設閘極結構的三維結構上進行熱處理製程。移除該虛設閘極結構。在一些實施例中，製程方法更包括在形成三維結構之後及形成介電層之前，在一部分的三維結構上形成虛設介電層。而後，在虛設介電層上形成虛設閘極結構，再於三維結構上進行熱製程。而後，移除虛設閘極結構及虛設介電層。在一些實施例中，製程方法更包括在進行反應製程之前，在閘極結構上形成金屬層。
在一些實施例中，閘極結構包括多晶矽。反應製程為回火製程，且進行反應製程使得使得該金屬層能夠與包括該多晶矽的該閘極結構反應而形成矽化物。並且，閘極結構包括所形成的矽化物，其中所形成的矽化物富含金屬。在一些實施例中，該閘極結構包括金屬，且其中反應製程係佈植(implantation)製程，使得該閘極結構包括含不純物的金屬以形成矽化物。在一些實施例中，閘極結構的體積變大。在一些實施例中，閘極結構的體積縮小。在一些實施例中，閘極結構的體積改變，而引發該通道區中電流方向的壓縮應力或伸張應力。
在另一實施例中，提供鰭式場效應電晶體裝置的形成方法。此方法包括提供一半導體基板，以及在半導體基板上形成鰭狀結構。此方法更包括在鰭狀結構的一部分上形成介電層，以及在介電層上形成功函數金屬層。此方法更包括在功函數金屬層上形成包括多晶矽的閘極結構。閘極結構橫越過鰭狀結構。閘極結構分隔鰭狀結構的源極區及汲極區。源極區及汲極區之間定義通道區。此方法更包括在閘極結構上形成金屬層，以及對包括多晶矽的閘極結構及金屬層進行回火，使得金屬層能夠與閘極結構的多晶矽反應而形成矽化物；以及閘極結構對應回火的改變其體積，使得通道區中引發應力。
在一些實施例中，此方法更包括在半導體基板中形成淺溝槽隔離元件，以及移除在回火中沒有和閘極結構的多晶矽反應的金屬層。在一些實施例中，此方法更包括在形成鰭狀結構之後及在形成介電層之前，在鰭狀結構的一部分上形成虛設介電層；而後，在虛設介電層上形成虛設閘極結構，使得虛設閘極結構橫越過鰭狀結構。之後，在包括虛設閘極結構的鰭式場效應電晶體裝置上進行熱處理製程，並移除虛設閘極結構及虛設介電層。在其他實施例中，此方法更包括在形成介電層之後及形成功函數金屬層之前，在介電層上形成虛設金屬層；而後，在虛設金屬層上形成虛設閘極結構，使得虛設閘極結構橫越過鰭狀結構；之後，在鰭式場效應電晶體裝置上進行熱處理製程；以及移除虛設閘極結構及虛設金屬層。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、500、700．．．方法
102、104、106、108、110、112、114．．．步驟
502、504、506、508、510、512、514、516．．．步驟
702、704、706、708、710、712、714、716．．．步驟
200、300、600、800．．．鰭式場效應電晶體裝置
210．．．基板
212．．．鰭狀結構
214．．．隔離元件
216．．．介電層
218．．．功函數金屬層
220、320．．．閘極結構
222．．．金屬層
224．．．反應製程
230．．．源極區
232．．．汲極區
236．．．通道區
400．．．積體電路裝置
618．．．虛設金屬層
620、820．．．虛設閘極結構
816．．．虛設介電層
第1圖顯示根據本發明各種實施例的半導體裝置的形成方法的流程圖。
第2~6圖顯示根據第1圖的方法，在一實施例中的半導體裝置的各製造階段的透視圖。
第7圖顯示根據第1圖的方法，在一實施例中的半導體裝置的透視圖。
第8圖顯示根據第1圖的方法，在一實施例中的半導體裝置及其應力方向的部分透視圖。
第9~10圖顯示根據第1圖的方法，在一實施例中的半導體裝置的各製造階段的剖面側視圖。
第11圖顯示根據第1圖的方法，在一實施例中的半導體裝置及其應力方向的部分透視圖。
第12圖顯示根據第1圖的方法，在一實施例中的半導體裝置的各製造階段的剖面側視圖。
第13圖顯示根據本發明各種實施例的半導體裝置的形成方法的流程圖。
第14~20圖顯示根據第13圖的方法，在一實施例中的半導體裝置的各製造階段的剖面側視圖。
第21圖顯示根據本發明各種實施例的積體電路裝置的形成方法的流程圖。
第22~28圖顯示根據第21圖的方法，在一實施例中的半導體裝置的各製造階段的剖面側視圖。
300．．．鰭式場效應電晶體
220．．．閘極結構
212．．．鰭狀結構
230．．．源極區
232．．．汲極區
236．．．通道區

Claims (10)

  1. 一種半導體裝置，包括：一基板；一三維(3D)結構，設置在該基板上；一介電層，設置在該三維結構上；一功函數金屬(work function metal group)層，設置在該介電層上；以及一閘極結構，設置在該功函數金屬層上；其中該閘極結構橫越過該三維結構並分隔該三維結構的一源極區及一汲極區，該源極區及該汲極區之間定義一通道區；以及其中該閘極結構的該通道區中包括一應力。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該通道區中的該應力係在一電流方向的壓縮應力(compressive stress)。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該三維結構包括矽鍺，且該閘極結構包括矽化物，以及其中該通道中的該應力係在一電流方向的一伸張應力(tensile stress)。
  4. 一種半導體裝置的形成方法，包括：提供一基板；在該基板上形成一三維結構；在該三維結構的一部分上形成一介電層；在該介電層上形成一功函數金屬層；在該功函數金屬層上形成一閘極結構，該閘極結構分隔該三維結構的一源極區及一汲極區，其中該源極區及該汲極區之間定義一通道區；以及在該閘極結構上進行一反應製程，其中該閘極結構的體積對應於該反應製程而改變。
  5. 如申請專利範圍第4項所述之半導體裝置的形成方法，更包括：在進行該反應製程之前，在該閘極結構上形成一金屬層。
  6. 如申請專利範圍第5項所述之半導體裝置的形成方法，其中該閘極結構包括多晶矽，且其中該反應製程係一回火製程，且進行該回火製程使得該金屬層能夠與包括該多晶矽的該閘極結構反應而形成矽化物。
  7. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中該閘極結構包括一金屬，且其中該反應製程係一佈植(implantation)製程，使得該閘極結構包括含不純物的金屬以形成矽化物。
  8. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中該閘極結構的體積變大。
  9. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中該閘極結構的體積縮小。
  10. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中該閘極結構的體積改變，而引發於該通道區中電流方向的一壓縮應力或一伸張應力。
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