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TW201301476A - 單向瞬態電壓抑制器元件及其製備方法 - Google Patents

單向瞬態電壓抑制器元件及其製備方法 Download PDF

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Abstract

本發明有關於一種單向瞬態電壓抑制器元件。其中，外延層位於基板上方。第一和第二本體區形成在外延層中，並且相互間隔一預設的水平間距。觸發區和源極區形成在外延層中。第一源極區在第一和第二觸發區之間的第一本體區橫切附近，第一和第二觸發區在第一源極區的水平附近，且在第一本體區的橫切附近。第二源極區位於第三和第四觸發區之間的第二本體區橫切附近，第三和第四觸發區在第二源極區的水平附近，且在第二本體區的橫切附近。第四觸發區在第二和第三源極區之間。第四觸發區中的植入區在第三源極區的水平附近。

Description

單向瞬態電壓抑制器元件及其製備方法
本發明有關於一種瞬態電壓抑制，更確切地說是指一種單向瞬態電壓抑制器（TVS）元件及其製備方法。
瞬態電壓抑制器（TVS）是用於保護積體電路免遭過電壓損害的元件。所設計的積體電路都是在電壓的正常範圍上工作的。然而，靜電放電（ESD）、電快速瞬變以及閃電等意外情況產生的不可預測、不可控的高電壓，會對電路造成嚴重損害。當這種高電壓產生時，就需要TVS元件保護積體電路，規避這些可能會損壞積體電路的情況。隨著積體電路中配置的易受過電壓影響的元件不斷增多，對TVS元件保護的需求也不斷增長。典型的TVS元件應用在USB電源與資料線保護、數位視頻介面、高速乙太網、筆記本電腦、監視器以及平板顯示器中。
單向的TVS元件廣泛用於保護上述應用的積體電路。這類元件受限於它們的工作方式。當瞬態正迴圈時（即正電壓峰值），單向TVS元件反向偏置。元件在雪崩模式下運行，將瞬態電流引入接地。瞬態被嵌制在TVS元件由TVS元件提供的箝位能級，確保對積體電路的保護。當瞬態負迴圈時（即負電壓峰值），單向TVS元件正向偏置。瞬態被嵌制在單邊元件的內置電壓降，電流沿正向傳導。
習知的單向TVS元件採用一個NPN電晶體，基極和發射極短接，以實現單向元件的功能。這些都可以典型應用於鉗位元電壓為5V以下的元件。然而，為了使3.3V以下（例如3.3V、2.4V或1.8V）的應用獲得有效的保護，NPN電晶體的基極（即p-層）必須極其輕摻雜。由於單向TVS元件的鉗位元電壓與基極層的摻雜濃度關係密切，因此處理或製備製程中任何細微的變化都會嚴重地影響單向元件的性能。因此，在本領域中，有必要提出一種支持5V以下應用的單向TVS元件。
正是在這一背景下，提出了本發明的技術手段。
因此，本發明的目的是提供一種單向瞬態電壓抑制器，應用於低鉗位元電壓的電子元件，同時具有良好的鉗位元電壓性能。
本發明的一個方面在於，提出了一種單向瞬態電壓抑制器元件，具體包括：第一導電類型的半導體基板；形成在基板上的第一導電類型的外延層；與第一導電類型相反的第二導電類型的第一和第二本體區，形成在外延層中，第一和第二本體區之間水平間隔一預定距離；第二導電類型的觸發區，形成在外延層的頂面中；第一導電類型的源極區，形成在外延層的頂面中；觸發區和源極區包括：第一源極區，位於第一和第二觸發區之間的第一本體區的橫切附近，第一和第二觸發區水平靠近第一源極區，且橫切靠近第一本體區；一個第二源極區，位於第三和第四觸發區之間的第二本體區的橫切附近，第三和第四觸發區水平靠近第二源極區，且橫切靠近第二本體區；第三源極區，水平靠近第四觸發區，第四觸發區位於第二和第三源極區之間；以及第二導電類型的植入區，位於第四觸發區中，植入區水平靠近第三源極區。
本發明的另一個方面在於，提出了一種用於製備單向瞬態電壓抑制器元件的方法，具體包括步驟：a) 在第一導電類型的基板上方，形成第一導電類型的外延層；b) 在外延層中，形成與第一導電類型相反的第二導電類型的第一本體區和第二本體區；c) 在外延層的頂面中，形成第二導電類型的觸發區；d) 在外延層的頂面中，形成第一導電類型的源極區；觸發區和源極區包括：第一源極區，位於第一和第二觸發區之間的第一本體區的橫切附近，第一和第二觸發區水平靠近第一源極區，且橫切靠近第一本體區；第二源極區，位於第三和第四觸發區之間的第二本體區的橫切附近，第三和第四觸發區水平靠近第二源極區，且橫切靠近第二本體區；第三源極區，水平靠近第四觸發區，第四觸發區位於第二和第三源極區之間；以及e) 在第四觸發區中，形成第二導電類型的植入區，植入區水平靠近第三源極區。
閱讀以下詳細說明並參照圖式之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
以下結合圖式，藉由詳細說明較佳的具體實施例，對本發明做進一步闡述。
第1A圖表示依據本發明的一個實施例，一種單向瞬態電壓抑制器（TVS）元件101之電路圖。單向瞬態電壓抑制器元件101含有兩個並聯的單獨的第一NPN結構103及第二NPN結構105。第一NPN結構103可以作為一個帶有浮動基極的NPN電晶體，下文將詳細介紹。第二NPN結構105可以作為一個基極短接至發射極的NPN電晶體，下文也將詳細介紹。TVS元件101可以並聯到積體電路IC上。TVS元件101用於保護該積體電路IC不受瞬態（即不受歡迎的高壓峰值）的影響，藉由引導電流在發生瞬態時流經TVS 元件101，並嵌制電壓穿過積體電路IC。
配置TVS 元件101，當VIN>0時，啟動第一NPN結構103，當VIN<0時，啟動第二NPN結構105。當發生正向偏置（即VIN>0）瞬態時，第一NPN結構103控制TVS元件101運行。當發生負向偏置（即VIN<0）瞬態時，第二NPN結構105控制TVS元件101運行。第1B圖表示發生瞬態時，TVS元件 101的運行動作。當瞬態正向迴圈（即VIN>0）時，第一NPN結構103以及第二NPN結構105反向偏置。由於第一NPN結構103的擊穿電壓比第二NPN結構105的擊穿電壓低得多，因此第一NPN結構103將在正向瞬態時，控制單向TVS元件101運行動作。第一NPN結構103在發生正向瞬態時，作為雪崩二極體，將瞬態電流引入接地，並將瞬態電壓嵌制在第一NPN結構103相關的鉗位元電壓處。當發生瞬態負向迴圈（即VIN<0）時，第二NPN結構105正向偏置，而第一NPN結構103仍然反向偏置。因此，第二NPN結構105在正向傳導瞬態電流，同時將瞬態電壓嵌制在第二NPN結構105相關的內置正向電壓降（例如0.7V）處。
因此，為了支持低壓應用，必須為TVS元件101配置第一NPN結構103，以獲得低鉗位元電壓。第一NPN結構103的鉗位元電壓，極其依賴於第一NPN結構103的擊穿電壓，因此應使第一NPN結構103獲得很低的擊穿電壓。為了適合單向應用，第二NPN結構105應同第一NPN結構103共同封裝。
要更加詳細地瞭解本發明所述的單向瞬態電壓抑制器的結構及功能，請參見第2A圖。第2A圖表示依據本發明的一個實施例，一種單向瞬態電壓抑制器（TVS）元件200之剖面示意圖。第2A圖中的TVS 元件200工作方式與第1A圖所示之電路圖中TVS 元件101相同，具有良好的鉗位元電壓性能。
TVS元件200形成在重摻雜的n+半導體基板201上，n+半導體基板201承載外延層203。利用n+基板201，使兩個NPN結構易於製備，它們共同構成TVS元件200。外延層203為輕摻雜的n-層。此處所用的摻雜物濃度低於1016/cm3，可以認為是“輕摻雜”，摻雜物的濃度高於1017/cm3，可以認為是“重摻雜”。作為示例，但不作為侷限，外延層203可以摻雜濃度大約為3×1016/cm3的磷。
為了簡便，在電荷載流子類型的符號（p或n）之後使用+或-表示半導體材料中指定類型的電荷載流子相對的濃度級別。一般來說，n+材料的負電荷載流子（例如電子）的濃度高於n材料，n材料的載流子濃度高於n-材料。同樣地，p+材料的正電荷載流子濃度（例如空穴）濃度高於p材料，p材料的濃度高於p-材料。要注意的是，我們所關注的是電荷載流子濃度，而不是摻雜物。例如，一種材料可以重摻雜n-型摻雜物，但是如果也充分地反摻雜p-型摻雜物，那麼該材料仍然具有相當低的電荷載流子濃度。
為了便於理解本發明的實施例，有必要定義水平和橫切方向。基板201和外延層203通常在外型上是平面的，因此，可以定義一個平行於基板或外延層的參考面。所附的剖面圖中，這種參考面可以在圖紙中可以左右延伸，並且垂直於紙平面。此處所述的水平是指平行於參考面的方向，所述的橫切是指垂直於參考面的方向。為了簡便，討論圖式時，可以用左和右代替水平，上和下以及類似的詞都可用於指示橫切方向。
一對絕緣溝槽（即第一絕緣溝槽205以及第二絕緣溝槽205’）可以形成在外延層203和基板201中的橫切方向上，使第一絕緣溝槽205及第二絕緣溝槽205’的底部位於基板201中，基板201和外延層203之間的交界面之下。第一絕緣溝槽205及第二絕緣溝槽205’都內襯電介質材料207（例如氧化矽）。第一絕緣溝槽205及第二絕緣溝槽205’沒有用電介質材料207填充的剩餘部分，可以用多晶矽209填充。更可選擇，用電介質材料207（例如氧化矽）填充絕緣溝槽。多晶矽209最好處於氧化矽上方，以便填充溝槽，這會簡化TVS元件200的製備製程。配置第一絕緣溝槽205及第二絕緣溝槽205’，使第一NPN結構206及第二NPN結構208相互絕緣，從而不會在元件運行時，發生不良的水平P-N-P動作。
在外延層203中形成一對p-本體區（即第一p-本體區211和第二p-本體區211’）。第一p-本體區211構成第一NPN結構206的本體。第二p-本體區211’構成第二NPN結構208的本體。
在外延層203的頂面內，形成一組p-型摻雜觸發區(第一觸發區213、第二觸發區213’、第三觸發區213’’及第四觸發區213’’’)。這組三個n+源極區(第一n+源極區215、第二n+源極區215’、第三n+源極區215’’)也形成在外延層203的頂面中。第一n+源極區215橫切地位於第一p-本體區211附近，第一觸發區213和第二觸發區213’之間，第一觸發區213和第二觸發區213’位於第一源極區的水平附近，第一本體區的橫切附近。第二n+源極區215’位於第二p-本體區211’的橫切附近，第三觸發區213’’和第四觸發區213’’’之間，第三觸發區213’’和第四觸發區213’’’在第二n+源極區215’的水平附近，第二p-本體區211’的橫切附近。第三n+源極區215’’位於第四觸發區213’’’的水平附近。第四觸發區213’’’位於第二n+源極區215’和第三n+源極區215’’之間。
第一觸發區213、第二觸發區213’、第三觸發區213’’及第四觸發區213’’’允許電接觸到或接受來自第一p-本體區211和第二p-本體區211’的電接觸。第一n+源極區215和第二n+源極區215’分別構成第一NPN結構206和第二NPN結構208的集電極區。第三n+源極區215’’的作用將在下文中詳細介紹。
P+植入區217形成在第四觸發區213’’’的頂面中，第四觸發區213’’’在第三n+源極區215’’的水平附近。P+植入區217可以摻雜濃度大約為1×1018/cm3的硼。這個p+植入區的作用將在下文中詳細介紹。
藉由第一n+源極區215、第一p-本體區211、外延層203以及n+基板201，形成第一NPN結構206，用於嵌制正向偏置瞬態電壓。第一n+源極區215構成第一NPN結構206的集電極，第一p-本體區211構成第一NPN結構206的基極，部分外延層203和n+基板201一起構成第一NPN結構206的發射極。
第一NPN結構206的鉗位元電壓極其依賴於第一NPN結構的擊穿電壓。NPN結構的擊穿電壓與兩個不同的因素有關：P-N結（即第一p-本體區211和第一n+源極區215之間的結）的擊穿電壓以及NPN結構的增益。NPN結構的擊穿電壓與P-N結的擊穿電壓成正比，與NPN結構的增益成反比。一種限制擊穿電壓的方法是提高第一p-本體區211的摻雜濃度，從而有效降低NPN結構的擊穿電壓。然而，存在一個特定的門檻值，進一步提高摻雜濃度超過門檻值後，會產生巨大的反向漏電流，可能會損壞元件。第一NPN結構206藉由配置一個浮動基極（即沒有直接連接到第一p-本體區211上的外部電連接），可以修正該問題。配置浮動基極NPN結構，可以無需產生很大的漏電流，就用高摻雜濃度，獲得低擊穿電壓。憑藉一個浮動基極NPN電晶體，流經基極-集電極結的漏電流，也必須流經發射極-基極結。因此，NPN電晶體的增益將漏電流放大，浮動基極NPN電晶體的擊穿電壓低於帶有發射極NPN電晶體的短接基極。
此外，可以藉由提高第一NPN結構206的增益，來降低NPN結構的擊穿電壓。NPN結構的增益依賴於基極（即第一p-本體區211）的厚度，所以藉由減小第一p-本體區211的厚度，可以有效降低TVS元件的擊穿電壓。因此，可以配置單向TVS元件200中的第一NPN結構206，具有很低的鉗位元電壓，保護積體電路不受正向偏置瞬態的影響。
第二NPN結構208用於嵌制反向配置瞬態電壓，由第二n+源極區215’、第二p-本體區211’、部分外延層203以及部分n+基板201構成。第二n+源極區215’構成第二NPN結構208的集電極，第二p-本體區211’構成第二NPN結構208的基極，外延層203和n+基板201一起構成第二NPN結構208的發射極。第三n+源極區215’’和p+植入區217將基極（第二p-本體區211’）短接至發射極（n+基板201和外延層203），從而第二NPN結構208在發生反向偏置瞬態時，作為正向偏置二極體。
當發生正向偏置瞬態時，電流全部流經第一NPN結構206，而不是第二NPN結構208。其原因在於，第一NPN結構206的擊穿電壓遠低於第二NPN結構208。因此，與第二NPN結構208相比，它具有更低的巨大瞬態下的雪崩擊穿，從而在發生正向偏置瞬態時，主導TVS元件的運行。
在發生反向偏置瞬態時，電流全部流經第二NPN結構208，而不是第一NPN結構206。其原因在於，第二NPN結構208將作為正向偏置的P-N二極體，從而在發生反向偏置瞬態時，主導TVS元件的運行。
頂面絕緣層219和金屬墊221形成在外延層203上方。多個開口形成在頂面絕緣層219中，使金屬墊221電接觸到TVS 元件200的零部件上。一個開口形成在第一n+源極區215上方，使金屬墊221與第一NPN結構206相接觸。另一個開口形成在第二n+源極區215’上方，使金屬墊221與第二NPN結構208相接觸。第三個開口形成在p+植入區217和第三n+源極區215’’上方，使第二NPN結構208的基極短接至第二NPN結構208的發射極上。
第2B至2D圖表示第2A圖所示的單向瞬態電壓抑制器（TVS）元件的較佳實施例。第2B圖表示依據本發明的一個較佳實施例，一種單向瞬態電壓抑制器（TVS）元件之剖面示意圖。
第2B圖中的單向TVS 元件200’的結構除了添加了一個n+沉降區223之外，其他都與第2A圖中的TVS 元件200相同。N+沉降區223位於外延層203中，第三n+源極區215’’下方，n+基板201和外延層203之間的交界面上方。N+沉降區223有助於將第二NPN結構208的電阻降至接地。單向TVS 元件200’的運行情況及功能參見第1A圖中之電路圖。
第2C圖表示依據本發明的另一個較佳實施例，一種單向瞬態電壓抑制器（TVS）元件之剖面示意圖。第2C圖中的單向TVS 元件200’’的結構除了刪除了第一絕緣溝槽205及第二絕緣溝槽205’之外，其他都與第2A圖中的TVS 元件200相同。第2A圖中的第一絕緣溝槽205及第二絕緣溝槽205’用於使第一NPN結構206和第二NPN結構208相互絕緣，從而不會在元件運行時，發生不理想的橫向PNP（即第一p-本體區211、外延層203以及第二p-本體區211’）動作。然而，如果第一p-本體區211及第二p-本體區211’相隔足夠遠，那麼無需引入絕緣溝槽，這種橫向PNP動作就可以忽略。作為示例，但不作為侷限，兩個p-本體區大約間隔10微米。單向TVS元件200’’的運行情況及功能參見第1A圖中之電路圖。
第2D圖表示依據本發明的另一個較佳實施例，一種單向瞬態電壓抑制器（TVS）元件之剖面示意圖。第2D圖中的單向TVS元件 200’’’的結構除了刪除了第一絕緣溝槽205及第二絕緣溝槽205’，並添加了n+沉降區223之外，其他都與第2B圖中的TVS 元件200’相同。參見上述第2C圖，只要第一p-本體區211及第二p-本體區211’相隔足夠遠，那麼無需引入絕緣溝槽，從而不會發生橫向PNP動作。而且，如上所述，添加n+沉降區223有助於將第二NPN結構208的電阻降至接地。單向TVS元件200’’’的運行情況及功能參見第1A圖中之電路圖。
第3A至3I圖表示用於製備第2A圖所示的單向TVS元件之方法。雖然圖式及說明僅僅針對第2A圖所示的TVS元件，但是本領域的技術人員應明確，該製備方法加入或省略標準處理製程後即可輕鬆應用於任意的TVS元件。
如第3A圖所示，單向TVS元件從n+型基板301（例如矽晶圓開始）。利用n+基板301有利於製備構成單向TVS元件的兩個NPN結構。如第3B圖所示，外延層303生長在n+基板301上方。外延層303為輕摻雜的n-型外延層。第一外延層303和n+基板301將一起構成兩個NPN結構的發射極。
如第3C圖所示，第一絕緣溝槽305和第二絕緣溝槽305’形成在外延層303和基板301內。可以利用硬遮罩（遮罩未示出），刻蝕第一絕緣溝槽305和第二絕緣溝槽305’，刻蝕到大約5微米的深度，使第一絕緣溝槽305和第二絕緣溝槽305’的底部位於基板301中。然後，可以選擇沿第一絕緣溝槽305和第二絕緣溝槽305’壁，沉積或生長一層厚度約50nm的氧化物307。更可選擇，用氧化物307而不是多晶矽309，填充第一絕緣溝槽305和第二絕緣溝槽305’。用多晶矽309填充第一絕緣溝槽305和第二絕緣溝槽305’的剩餘部分。利用回刻製程，除去多餘的多晶矽309。第3C圖表示刻蝕和填充溝槽後的單向TVS元件。可以選擇形成第一絕緣溝槽305和第二絕緣溝槽305’。如上所述，如果兩個NPN結構間隔足夠遠，那麼就可以忽略橫向PNP動作。
如第3D圖所示，隨後進行帶遮罩的植入（遮罩未示出），形成第一p-本體區311和第二p-本體區311’。作為示例，但不作為侷限，植入後進行擴散，得到所需的摻雜濃度。第一p-本體區311形成在第一絕緣溝槽305和第二絕緣溝槽305’之間的外延層303中。第一p-本體區311將作為第一NPN結構的本體。第二p-本體區311’形成在外延層303中，第二絕緣溝槽305’的右側。第二p-本體區311’將作為第二NPN結構的本體。
如第3E圖所示，進行另一個帶遮罩的植入（遮罩未示出），形成四個一組的p-觸發區(第一p-觸發區313、第二p-觸發區313’、第三p-觸發區313’’及第四p-觸發區313’’’)。作為示例，但不作為侷限，植入後進行擴散，得到所需的摻雜濃度。第一p-觸發區313形成在外延層303的頂面中，第一p-本體區311的左邊緣部分上方。第二p-觸發區313’形成在外延層303的頂面中，第一p-本體區311的右邊緣部分上方。第三p-觸發區313’’形成在外延層303的頂面中，第二p-本體區311’的左邊緣部分上方。第四p-觸發區313’’’形成在外延層303的頂面中，第二p-本體區311’的右邊緣部分上方。p-觸發區(第一p-觸發區313、第二p-觸發區313’、第三p-觸發區313’’及第四p-觸發區313’’’)允許連接或連接到第一p-本體區311及第二p-本體區311’。
如第3F圖所示，進行另一個帶遮罩的植入（遮罩未示出），形成三個一組的n+源極區(第一n+源極區315、第二n+源極區315’、第三n+源極區315’’)。作為示例，但不作為侷限，植入後進行擴散，得到所需的摻雜濃度。第一n+源極區315形成在外延層303的頂面中，第一p-本體區311的上方，並且位於第一p-觸發區313和第二p-觸發區313’之間。第一n+源極區315將作為第一NPN結構的集電極。第二n+源極區315’形成在外延層303中，第二p-本體區311’上方，位於第三p-觸發區313’’和第四p-觸發區313’’’之間。第二n+源極區將作為第二NPN結構的集電極。第三n+源極區315’’形成在外延層303的頂面中，靠近第四p-觸發區313’’’的右側。第三n+源極區315’’有助於將第二NPN結構的基極（即第二p-本體區311’）短接至第二NPN結構的發射極（即外延層303和n+基板301）。
如第3G圖所示，進行另一個帶遮罩的植入（遮罩未示出），形成p+植入區317。作為示例，但不作為侷限，植入後進行擴散，得到所需的摻雜濃度。P+植入區317形成在第四p-觸發區313’’’的頂面中，靠近第三n+源極區315’’的左側。P+植入區317沿第三n+源極區315’’用於將第二NPN結構的基極（即第二p-本體區311’）短接至第二NPN結構的發射極（即外延層303和n+基板301）。
如第3H圖所示，絕緣層319（例如氧化矽）可以選擇沉積在外延層303上方。利用習知技術，在絕緣層319中形成開口，以便提供到單向TVS元件上的接頭。第一開口形成在第一n+源極區315上方，以便連接到第一NPN結構。第二開口形成在第二n+源極區315’上方，以便連接到第二NPN結構。第三開口形成在p+植入區317和第三n+源極區315’’上方，以便將第二NPN結構的基極短接至第二NPN結構的發射極。
如第3I圖所示，最後，金屬墊321形成在絕緣層319開口中，提供到單向TVS元件零部件的電接頭或接觸。金屬墊321沉積在第一開口和第二開口上方，從而在兩個NPN結構之間形成電接觸，也使外部源極連接到第一NPN結構和第二NPN結構上。另一個金屬墊321沉積在p+植入區317和第三n+源極區315’’上方的開口上，以便將第二NPN結構的基極短接至第二NPN結構的發射極。
如上所述，上述製備單向TVS元件的步驟侷限於第2A圖所示的單向TVS元件，然而添加或刪除部分製備製程後，也可用於製備上述其他的單向TVS元件。例如，利用額外的帶遮罩植入，可以製備第2B圖和第2D圖所示的單向TVS元件。又例如，刪除製備絕緣溝槽的步驟，就可以形成第2C圖和第2D圖中所示的單向TVS元件。
儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應侷限於以上說明，而應由後附的申請專利範圍及其全部等效內容決定。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在申請專利範圍中，不定冠詞“一個”或“一種”都指內容中的一個或多個專案的數量。
101、200、200’、200’’、200’’’．．．瞬態電壓抑制器(TVS)元件
103、206．．．第一NPN結構
105、208．．．第二NPN結構
201、301．．．基板
203、303．．．外延層
205、305．．．第一絕緣溝槽
205’、305’．．．第二絕緣溝槽
207．．．電介質材料
209、309．．．多晶矽
211、311．．．第一p-本體區
211’、311’．．．第二p-本體區
213．．．第一觸發區
213’．．．第二觸發區
213’’．．．第三觸發區
213’’’．．．第四觸發區
215、315．．．第一n+源極區
215’、315’．．．第二n+源極區
215’’、315’’．．．第三n+源極區
217、317．．．植入區
219、319．．．絕緣層
221、321．．．金屬墊
223．．．沉降區
307．．．氧化物
313．．．第一p-觸發區
313’．．．第二p-觸發區
313’’．．．第三p-觸發區
313’’’．．．第四p-觸發區
第1A圖係為依據本發明的一個實施例，一種單向瞬態電壓抑制器（TVS）元件之電路圖。
第1B圖係為第1A圖所示的單向瞬態電壓抑制器（TVS）元件運行之示意圖。
第2A圖係為依據本發明的一個實施例，一種單向瞬態電壓抑制器（TVS）元件之剖面示意圖。
第2B圖係為依據本發明的一個較佳實施例，一種單向瞬態電壓抑制器（TVS）元件之剖面示意圖。
第2C圖係為依據本發明的另一個較佳實施例，一種單向瞬態電壓抑制器（TVS）元件之剖面示意圖。
第2D圖係為依據本發明的另一個較佳實施例，一種單向瞬態電壓抑制器（TVS）元件之剖面示意圖。
第3A至3I圖係為依據本發明的一個實施例，一種單向瞬態電壓抑制器（TVS）元件之製備方法。
200．．．瞬態電壓抑制器(TVS)元件
201．．．基板
203．．．外延層
205．．．第一絕緣溝槽
205’．．．第二絕緣溝槽
206．．．第一NPN結構
207．．．電介質材料
208．．．第二NPN結構
209．．．多晶矽
211．．．第一p-本體區
211’．．．第二p-本體區
213．．．第一觸發區
213’．．．第二觸發區
213’’．．．第三觸發區
213’’’．．．第四觸發區
215．．．第一n+源極區
215’．．．第二n+源極區
215’’．．．第三n+源極區
217．．．植入區
219．．．絕緣層
221．．．金屬墊

Claims (28)

  1. 一種單向瞬態電壓抑制器元件，其包含：
    一第一導電類型的半導體一基板；
    一形成在該基板上的該第一導電類型的外延層；
    與該第一導電類型相反的一第二導電類型的一第一本體區和一第二本體區，形成在該外延層中，該第一本體區和該第二本體區之間水平間隔一預定距離；
    該第二導電類型的一觸發區，形成在該外延層的頂面中；
    該第一導電類型的一源極區，形成在該外延層的頂面中；該觸發區和該源極區包括一第一源極區，位於一第一觸發區和一第二觸發區之間的該第一本體區的橫切附近，該第一觸發區和該第二觸發區水平靠近該第一源極區，且橫切靠近該第一本體區；一第二源極區，位於一第三觸發區和一第四觸發區之間的該第二本體區的橫切附近，該第三觸發區和該第四觸發區水平靠近該第二源極區，且橫切靠近該第二本體區；一第三源極區，水平靠近該第四觸發區，該第四觸發區位於該第二源極區和該第三源極區之間；以及
    該第二導電類型的一植入區，位於該第四觸發區中，該植入區水平靠近該第三源極區。
  2. 如申請專利範圍第1項所述之單向瞬態電壓抑制器元件，其中更包括一第一絕緣溝槽和一第二絕緣溝槽，形成在該外延層和該基板中，該第一本體區、該第一觸發區、該第一源極區和該第二觸發區位於該第一絕緣溝槽和該第二絕緣溝槽之間，該第二絕緣溝槽位於該第一本體區和該第二本體區之間，內襯電介質材料。
  3. 如申請專利範圍第2項所述之單向瞬態電壓抑制器元件，其中該第一絕緣溝槽及該第二絕緣溝槽中都填充電介質材料。
  4. 如申請專利範圍第2項所述之單向瞬態電壓抑制器元件，其中該第一絕緣溝槽及該第二絕緣溝槽中未被電介質材料填充的部分用多晶矽填充。
  5. 如申請專利範圍第1項所述之單向瞬態電壓抑制器元件，其中更包括該第一導電類型的一重摻雜沉降區，在該第三源極區和該基板之間橫切延伸。
  6. 如申請專利範圍第1項所述之單向瞬態電壓抑制器元件，其中更包括該第一導電類型的一重摻雜沉降區，穿過該第三源極區和該基板之間的該外延層橫切延伸。
  7. 如申請專利範圍第1項所述之單向瞬態電壓抑制器元件，其中用濃度大於1017/cm3的摻雜物摻雜該基板。
  8. 如申請專利範圍第7項所述之單向瞬態電壓抑制器元件，其中用濃度小於該基板和該源極區的摻雜物摻雜該外延層。
  9. 如申請專利範圍第8項所述之單向瞬態電壓抑制器元件，其中用濃度小於該植入區的摻雜物摻雜該本體區。
  10. 如申請專利範圍第9項所述之單向瞬態電壓抑制器元件，其中用濃度小於該基板和該源極區的摻雜物摻雜該觸發區。
  11. 如申請專利範圍第10項所述之單向瞬態電壓抑制器元件，其中用濃度大於1017/cm3的摻雜物摻雜該源極區。
  12. 如申請專利範圍第11項所述之單向瞬態電壓抑制器元件，其中用濃度大於1017/cm3的摻雜物摻雜該植入區。
  13. 如申請專利範圍第1項所述之單向瞬態電壓抑制器元件，其中該第一導電類型為n型。
  14. 如申請專利範圍第1項所述之單向瞬態電壓抑制器元件，其中該第二導電類型為p型。
  15. 如申請專利範圍第1項所述之單向瞬態電壓抑制器元件，其中更包括一形成在該外延層上的絕緣層，其中該外延層位於該絕緣層和該基板之間，該絕緣層具有一橫切靠近該第一源極區的第一開口，一橫切靠近該第二源極區的第二開口，以及一橫切靠近該植入區和該第三源極區的第三開口。
  16. 如申請專利範圍第15項所述之單向瞬態電壓抑制器元件，其中更包括一第一金屬接頭，形成在該絕緣層的該第一開口和該第二開口中，以及一第二金屬接頭，形成在該絕緣層的該第三開口中。
  17. 一種單向瞬態電壓抑制器元件之製備方法，包含下列步驟：
    a)在一第一導電類型的一基板上方，形成該第一導電類型的一外延層；
    b)在該外延層中，形成與該第一導電類型相反的一第二導電類型的一第一本體區和一第二本體區；
    c)在該外延層的頂面中，形成該第二導電類型的一觸發區；
    d)在該外延層的頂面中，形成該第一導電類型的一源極區；該觸發區和該源極區包括：一第一源極區，位於一第一觸發區和一第二觸發區之間的該第一本體區的橫切附近，該第一觸發區和該第二觸發區水平靠近該第一源極區，且橫切靠近該第一本體區；一第二源極區，位於一第三觸發區和一第四觸發區之間的該第二本體區的橫切附近，該第三觸發區和該第四觸發區水平靠近該第二源極區，且橫切靠近該第二本體區；一第三源極區，水平靠近該第四觸發區，該第四觸發區位於該第二源極區和該第三源極區之間；以及
    e)在該第四觸發區中，形成該第二導電類型的一植入區，該植入區水平靠近該第三源極區。
  18. 如申請專利範圍第17項所述之單向瞬態電壓抑制器元件之製備方法，其中形成該第一本體區和該第二本體區的步驟b)包括：
    在該外延層的表面上使用一遮罩；以及
    在擴散後進行離子植入。
  19. 如申請專利範圍第17項所述之單向瞬態電壓抑制器元件之製備方法，其中形成四個一組的該觸發區的步驟c)包括：
    在該外延層的表面上使用一遮罩；以及
    在擴散後進行離子植入。
  20. 如申請專利範圍第17項所述之單向瞬態電壓抑制器元件之製備方法，其中形成三個一組的該源極區的步驟d)包括：
    在該外延層的表面上使用一遮罩；以及
    在擴散後進行離子植入。
  21. 如申請專利範圍第17項所述之單向瞬態電壓抑制器元件之製備方法，其中形成該植入區的步驟e)包括：
    在該外延層的表面上使用一遮罩；以及
    在擴散後進行離子植入。
  22. 如申請專利範圍第17項所述之單向瞬態電壓抑制器元件之製備方法，其中更包括：
    在步驟b)之前形成一第一絕緣溝槽和一第二絕緣溝槽，其中該第一本體區位於該第一絕緣溝槽和該第二絕緣溝槽之間，該第二絕緣溝槽位於該第一本體區和該第二本體區之間。
  23. 如申請專利範圍第22項所述之單向瞬態電壓抑制器元件之製備方法，其中形成該第一絕緣溝槽及該第二絕緣溝槽的步驟包括：
    在該外延層的表面上使用一遮罩；以及
    藉由該遮罩刻蝕該外延層。
  24. 如申請專利範圍第22項所述之單向瞬態電壓抑制器元件之製備方法，其中更包括：
    使用電介質材料填充該第一絕緣溝槽及該第二絕緣溝槽。
  25. 如申請專利範圍第22項所述之單向瞬態電壓抑制器元件之製備方法，其中更包括：
    使用電介質材料內襯該第一絕緣溝槽及該第二絕緣溝槽，對於該第一絕緣溝槽及該第二絕緣溝槽中未被電介質材料填充的剩餘部分，使用多晶矽填充。
  26. 如申請專利範圍第17項所述之單向瞬態電壓抑制器元件之製備方法，其中更包括：
    形成該第一導電類型的一沉降區，該沉降區在該第三源極區和該基板之間橫切延伸。
  27. 如申請專利範圍第17項所述之單向瞬態電壓抑制器元件之製備方法，其中更包括：
    在該外延層上形成一絕緣層，其中該外延層位於該絕緣層和該基板之間；該絕緣層具有一橫切靠近該第一源極區的第一開口，一橫切靠近該第二源極區的第二開口，以及一橫切靠近該植入區和該第三源極區的第三開口。
  28. 如申請專利範圍第27項所述之單向瞬態電壓抑制器元件之製備方法，其中更包括：
    在該絕緣層的該第一開口和該第二開口中形成一第一金屬接頭，以及在該絕緣層的該第三開口中形成一第二金屬接頭。
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