TW201909376A

TW201909376A - 靜電放電保護元件

Info

Publication number: TW201909376A
Application number: TW106123046A
Authority: TW
Inventors: 謝志泓; 曾清秋; 許志維
Original assignee: 敦南科技股份有限公司
Priority date: 2017-07-10
Filing date: 2017-07-10
Publication date: 2019-03-01
Also published as: TWI615939B

Abstract

本發明公開一種靜電放電保護元件，其包括：基底、磊晶層、第一內部摻雜區、第二內部摻雜區、第一頂部摻雜區、第二頂部摻雜區以及導電層。基底上具有一第一元件區以及一第二元件區，磊晶層設於基底上，第一內部摻雜區與第二內部摻雜區分別設於第一元件區與第二元件區內且接近基底與磊晶層的接面，第一頂部摻雜區與第二頂部摻雜區分別設於第一元件區與第二元件區內且分別從磊晶層的表面外露，導電層電性連接第一頂部摻雜區與第二頂部摻雜區。據此，本發明能有效降低箝制電壓。

Description

靜電放電保護元件

本發明涉及一種半導體元件，特別是涉及一種靜電放電保護元件。

靜電對電子產品的傷害一直是不易解決的問題，正常操作的電子產品一旦受到靜電放電(Electrostatic Discharge,ESD)作用時，常會出現一些不穩定的現象，如功能突然失常情形等，輕者須重開機才能排除，重者直接造成產品損壞。為確保電子產品正常運作，常會在電子產品中增加保護元件以使其具有靜電防制能力，當靜電超過某一設定的安全值時，保護元件便立即做動以將過電壓及過電流安全釋放到接地。

現有的保護元件主要分為平台式(Mesa)、平面式(Planar)與溝槽式(Trench)結構，其中Mesa結構屬於立體結構，故不利於黃光製程中之對位曝光從而影響製程的穩定性，無法滿足小尺寸元件對於線寬與光阻(PR)包覆能力的要求。Planar結構雖然可解決立體障礙所產生的問題，且黃光顯影後的線寬也可符合元件高精準度的設計要求，但由於Planar結構只能用於橫向式的設計，所以必須在元件表面多設計一個接地(Gnd)區域，Planar結構的面積也因此比Mesa結構要來的大；此外，與Mesa結構相比，Planar結構的防靜電能力較弱。

Trench結構主要是通過從表面挖出溝槽並填入絕緣層的方式來維持晶片表面的平坦性，如此可提升黃光製程的能力，且由於 Trench結構與Mesa結構同樣為垂直導通元件，所以防靜電能力大大優於Planar結構，也不需要在元件表面多設計一個Gnd區域從而可有效縮減整體元件的尺寸。然而，Trench結構存在易產生高箝制電壓(Vc)的重大缺點，此可能會影響IC元件的運作。

本發明所要解決的技術問題在於，針對現有技術的不足提供一種靜電放電保護元件，其能保護IC元件不受ESD脈衝破壞，並確保其能在高頻正常工作，以符合高頻傳輸的需要。

為了解決上述的技術問題，本發明所採用的技術方案是，提供一種靜電放電保護元件，其包括一基底、一磊晶層、一第一內部摻雜區、一第二內部摻雜區、一第一頂部摻雜區、一第二頂部摻雜區以及一導電層。該基底具有一第一導電型，且該基底上具有一第一元件區、一第二元件區以及一設於該第一元件區與該第二元件區之間的隔離區；該磊晶層設於該基底上，且具有一不同於該第一導電型的第二導電型；該第一內部摻雜區與該第二內部摻雜區分別設於該第一元件區與該第二元件區內，且接近該基底與該磊晶層的接面，其中該第一內部摻雜區具有該第二導電型，且該第二內部摻雜區具有該第一導電型；該第一頂部摻雜區與該第二頂部摻雜區分別設於該第一元件區與該第二元件區內，且分別從該磊晶層的表面外露，其中該第一頂部摻雜區具有該第一導電型，且該第二頂部摻雜區具有該第二導電型；該導電層電性連接該第一頂部摻雜區與該第二頂部摻雜區。

進一步地，該靜電放電保護元件還包括一設於該基底與該磊晶層之間的緩衝層，該緩衝層具有該第二導電型，且該第一內部摻雜區與該第二內部摻雜區進一步向下延伸至該緩衝層中。

進一步地，該第一內部摻雜區與該第二內部摻雜區進一步水平延伸至該隔離區內。

進一步地，該靜電放電保護元件還包括多個絕緣溝槽，至少一該絕緣溝槽設於該隔離區內，且從該磊晶層的表面向下延伸穿過該第一內部摻雜區與該第二內部摻雜區並延伸至該基底中，另一該絕緣溝槽設於該第一元件區內，且從該磊晶層的表面向下延伸穿過該第一內部摻雜區並延伸至該基底中，再一該絕緣溝槽設於該第二元件區內，且從該磊晶層的表面向下延伸穿過該第二內部摻雜區並延伸至該基底中。

進一步地，該第一內部摻雜區包括至少兩個彼此分離的部分區段以及至少一個位於該等部分區段之間且相對於該第一頂部摻雜區的通道區段。

進一步地，該靜電放電保護元件還包括一隔離層，該隔離層設於該磊晶層上，該導電層設於該隔離層上，並通過該隔離層接觸該第一頂部摻雜區與該第二頂部摻雜區。

進一步地，該基底具有一介於0.001Ohm-cm與0.13Ohm-cm之間的電阻率，該磊晶層具有一介於14Ohm-cm與100Ohm-cm之間的電阻率，且具有一介於2μm與6μm之間的厚度。

進一步地，該第一內部摻雜區與該第二內部摻雜區的寬度介於0.5μm至10μm之間，且摻雜濃度介於1E12cm^-3至1E17cm^-3之間。

進一步以PNP結構為例，該第一導電型為P型，且該第二導電型為N型。

進一步以NPN結構為例，該第一導電型為N型，且該第二導電型為P型。

本發明的有益效果在於，本發明技術方案所提供的捲繞型固態電解電容器封裝結構及其製作方法，其可通過“將第一內部摻雜區與第二內部摻雜區分別配置於第一元件區與第二元件區內，且接近基底與磊晶層的接面，其中基底與第二內部摻雜區具有相同的傳導性，而磊晶層與第一內部摻雜區具有相同的傳導性”的設計，可有效降低箝制電壓，並可改善製程中自動摻雜(auto-doping) 的影響以提升整體良率。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明，並非用來對本發明加以限制。

Z1、Z2‧‧‧靜電放電保護元件

1‧‧‧基底

11‧‧‧第一元件區

12‧‧‧第二元件區

13‧‧‧隔離區

14‧‧‧第一表面

15‧‧‧第二表面

2‧‧‧磊晶層

3‧‧‧第一內部摻雜區

4’‧‧‧第二頂部摻雜區

5‧‧‧隔離層

6‧‧‧第一導電層

6’‧‧‧第二導電層

7‧‧‧緩衝層

T1、T2、T3‧‧‧絕緣溝槽

D1‧‧‧第一控向PN二極體

D2‧‧‧齊納二極體

31‧‧‧部分區段

32‧‧‧通道區段

3’‧‧‧第二內部摻雜區

4‧‧‧第一頂部摻雜區

D3‧‧‧第二控向PN二極體

P1、P2‧‧‧端子

I_P‧‧‧正電流

I_N‧‧‧負電流

圖1為本發明第一實施例的靜電放電保護元件的一部分的結構示意圖。

圖2為本發明第一實施例的靜電放電保護元件的一部分的等效電路示意圖。

圖3為本發明第一實施例的靜電放電保護元件的一部分的結構示意圖。

圖4為本發明第二實施例的靜電放電保護元件的一部分的等效電路示意圖。

本發明主要是關於一種用於功率半導體元件的靜電放電保護元件，其不僅利用溝槽式結構來縮小元件尺寸與提高製程穩定性，也利用NPN結構來降低箝制電壓(Vc)。以下是通過特定的具體實施例來說明本發明所公開有關“靜電放電保護元件”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的精神下進行各種修飾與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。

[第一實施例]

請參閱圖1，為本發明第一實施例的靜電放電保護元件的一部分的結構示意圖。如圖所示，靜電放電保護元件Z1包括一基底1、一磊晶層2、一第一內部摻雜區3、一第二內部摻雜區3’、一第一頂部摻雜區4、一第二頂部摻雜區4’、一隔離層5、一第一導電層6以及一第二導電層6’。

本實施例中，基底1可為矽晶片，且具有一第一導電型，其中基底1上具有一第一元件區11、一第二元件區12以及一位於第一元件區11與第二元件區12之間的隔離區13；磊晶層2可通過外延生長方式形成於基底1的第一表面14(如頂表面)上，且具有一第二導電型，其中第二導電型不同於第一導電型，例如，當第一導電型為P型時，第二導電型即相對為N型，兩者也可互換。較佳地，基底1可具有一介於0.001Ohm-cm與0.13Ohm-cm之間的電阻率，磊晶層2可具有一介於14Ohm-cm與100Ohm-cm之間的電阻率，且磊晶層2可具有一介於2μm與6μm之間的厚度，以使元件滿足特定的條件(如5V至24V的崩潰電壓)。

第一內部摻雜區3與第二內部摻雜區3’可通過離子佈植(Ion Implant)與熱擴散(Thermal Diffusion)方式以分別形成於第一元件區11與第二元件區12內，且均位於基底1與磊晶層2的接面附近，第一內部摻雜區3具有第二導電型，且第二內部摻雜區3’具有第一導電型；較佳地，第一和第二內部摻雜區3、3’的寬度介於0.5μm至10μm之間，且摻雜濃度介於1E12cm^-3至1E17cm^-3之間。

值得說明的是，基底1、第一或第二內部摻雜區3、3’與磊晶層2可構成一NPN結構，而此NPN結構所提供的放大效應可降低元件整體的電阻值從而有效降低Vc值；另，也可通過調整第一和第二內部摻雜區3、3’的結構與摻雜濃度來降低Vc值；再者，由於第一和第二內部摻雜區3、3’的摻雜濃度變化會影響空乏區的大小，因此可通過調整第一和第二內部摻雜區3、3’的摻雜濃度來達到設定的電容值，其中第一或第二內部摻雜區3、3’的配置又可提高電容值的穩定性。

第一頂部摻雜區4與第二頂部摻雜區4’可通過離子佈植方式以分別形成於第一元件區11與第二元件區12內，且分別從磊晶層2的表面外露；第一和第二頂部摻雜區4、4’可分別作為元件的源極區與集極區，其中第一頂部摻雜區4具有第一導電型，第一頂部摻雜區4的摻雜濃度大於磊晶層2的摻雜濃度，第一頂部摻雜區4與第一內部摻雜區3的一部分在垂直方向(磊晶層2的厚度方向)上相互重疊且相互之間保持一適當距離，以在磊晶層2中形成漂移區；類似地，第二頂部摻雜區4’具有第二導電型，第二頂部摻雜區4’的摻雜濃度大於磊晶層2的摻雜濃度，第二頂部摻雜區4’與第二內部摻雜區3’的一部分同樣在垂直方向(磊晶層2的厚度方向)上相互重疊且相互之間保持一適當距離，以在磊晶層2中形成漂移區。

隔離層5可通過本領域技術人員熟知的各種方法形成於磊晶層2上，且避開第一和第二頂部摻雜區4、4’的涵蓋區域，即，隔離層5具有開口(未標號)用以暴露第一和第二頂部摻雜區4、4’。第一導電層6與第二導電層6’可通過本領域技術人員熟知的各種方法來形成，以作為元件的電極，其中第一導電層6配置於隔離層5上，且接觸第一和第二頂部摻雜區4、4’，以電性連接穩壓電源的高壓側(如5V的電源)，第二導電層6’配置於基底1的第二表面15(如底表面)上，以電性連接被保護的另一個元件(如IC元件)。

基底1與磊晶層2之間可進一步形成一第二導電型的緩衝層7，此時第一和第二內部摻雜區3、3’向下延伸至緩衝層7中；磊晶層2與緩衝層7可同時通過外延生長方式形成於基底1上，其中緩衝層7的厚度較磊晶層2為薄，且摻雜濃度小於磊晶層2的摻雜濃度。

請一併參閱圖1以及圖2，靜電放電保護元件Z1中，以P型與N型為第一導電型與第二導電型，基底1、磊晶層2、第一內部摻雜區3與第一頂部摻雜區4可在第一元件區11內構成一第一控向PN二極體D1以及一與第一控向PN二極體D1串聯耦合的齊納二極體D2(Zener diode)，且基底1、磊晶層2、第二內部摻雜區3’與第二頂部摻雜區4’可在第二元件區12內構成一第二控向PN二極體D3，其中第二控向PN二極體D3與第一控向PN二極體D1和齊納二極體D2的組合並聯耦合。

更進一步地說，靜電放電保護元件Z1利用多個絕緣溝槽T1、T2、T3(溝槽中填充絕緣材料)將形成第一控向PN二極體D1的磊晶層2的一部分與形成第二控向PN二極體D3的磊晶層2的另一部分隔離，此等絕緣溝槽T1、T2、T3並有助於形成齊納二極體D2；具體地說，至少一個絕緣溝槽T1配置於隔離區13內，且從磊晶層2的表面向下延伸至基底1中，若第一和第二內部摻雜區3、3’進一步水平延伸至隔離區13內，則絕緣溝槽T1從磊晶層2的表面向下延伸穿過第一和第二內部摻雜區3、3’並延伸至基底1中，另一個絕緣溝槽T2配置於第一元件區11內，且從磊晶層2的表面向下延伸穿過第一內部摻雜區3並延伸至基底1中，再一個絕緣溝槽T3配置於第二元件區12內，且從磊晶層2的表面向下延伸穿過第二內部摻雜區3’並延伸至基底1中。

須說明的是，雖然圖1中顯示，配置於隔離區13內的絕緣溝槽T1的數量有兩個，然實際上絕緣溝槽T1的數量與位置可依實際需求而有所改變，故由圖1所示絕緣溝槽T1的數量僅供舉例說明，並不限定本發明。

當正向靜電放電(ESD)發生時，所產生的正電流I_P將從連接第一導電層6的端子P1通過第一控向PN二極體D1與齊納二極體D2流到連接第二導電層6’的端子P2；由於端子P1相對於端子P2被強加到更大的正電壓，並使第一控向PN二極體D1被正向偏置且齊納二極體D2被反向偏置，因此第一控向PN二極體D1可將端子P1、P2之間的最大電壓固定到約等於齊納二極體D2的齊納電壓(如5V)，以保護後端的元件不被ESD所破壞。當反向ESD發生時，所產生的負電流I_N將從端子P2通過第二控向PN二極體D3流到端子P1，且呈正向偏置的第二控向PN二極體D3可安全地處理反向ESD脈衝。

[第二實施例]

請參閱圖3，為本發明第二實施例的靜電放電保護元件的一部分的剖視圖。如圖所示，本實施例與第一實施例的差異主要在於，靜電放電保護元件Z1中之第一內部摻雜區3包括至少兩個彼此分離的部分區段31以及至少一個位於此等部分區段31之間且相對於第一頂部摻雜區4的通道區段32，其餘技術細節均與第一實施例相同，於此不再重複贅述。

請一併參閱圖3以及圖4，以P型與N型為第一導電型與第二導電型，基底1、磊晶層2、第一內部摻雜區3與第一頂部摻雜區4可在第一元件區11內構成一第一控向PN二極體D1、一齊納二極體D2以及一第二控向PN二極體D3，其中齊納二極體D2和第二控向PN二極體D3並聯耦合，且第一控向PN二極體D1與齊納二極體D2和第二控向PN二極體D3的組合串聯耦合；另，基底1、磊晶層2、第二內部摻雜區3’與第二頂部摻雜區4’可在第二元件區12內構成另一個第二控向PN二極體D3，且此第二控向PN二極體D3與第一控向PN二極體D1、齊納二極體D2和第二控向PN二極體D3的組合並聯耦合。

值得說明的是，當正向靜電放電(ESD)發生時，所產生的正電流I_P可從端子P1通過第一控向PN二極體D1與齊納二極體D2流到端子P2，也可從端子P1通過第一控向PN二極體D1與第二控向PN二極體D3流到端子P2；據此，靜電放電保護元件Z1不僅可利用齊納二極體D2的穩壓特性來保護後端的元件，還可利用負電阻效應來降低Vc值。

[實施例的有益效果]

本發明實施例所提供的靜電放電保護元件，其可通過“將第一內部摻雜區與第二內部摻雜區分別配置於第一元件區與第二元件區內，且接近基底與磊晶層的接面，其中基底與第二內部摻雜區具有相同的傳導性，而磊晶層與第一內部摻雜區具有相同的傳導性”的設計，可有效降低箝制電壓，並可改善製程中自動摻雜(auto-doping)的影響以提升整體良率。

承上述，本發明也可通過調整第一和第二內部摻雜區的結構與摻雜濃度來降低Vc值。

再者，由於第一和第二內部摻雜區的摻雜濃度變化會影響空乏區的大小，因此本發明可通過調整第一和第二內部摻雜區的摻雜濃度來達到設定的電容值，其中第一或第二內部摻雜區的配置又可提高電容值的穩定性。

此外，本發明利用溝槽式結構，相較於平台與平面式結構可縮小元件尺寸與提高製程穩定性。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及附圖內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

Claims

一種靜電放電保護元件，其包括：一基底，具有一第一導電型，其中該基底上具有一第一元件區、一第二元件區以及一設於該第一元件區與該第二元件區之間的隔離區；一磊晶層，設於該基底上，且具有一不同於該第一導電型的第二導電型；一第一內部摻雜區與一第二內部摻雜區，分別設於該第一元件區與該第二元件區內，且接近該基底與該磊晶層的接面，其中該第一內部摻雜區具有該第二導電型，且該第二內部摻雜區具有該第一導電型；一第一頂部摻雜區與一第二頂部摻雜區，分別設於該第一元件區與該第二元件區內，且分別從該磊晶層的表面外露，其中該第一頂部摻雜區具有該第一導電型，且該第二頂部摻雜區具有該第二導電型；及一導電層，電性連接該第一頂部摻雜區與該第二頂部摻雜區。
如請求項1所述的靜電放電保護元件，還包括一設於該基底與該磊晶層之間的緩衝層，該緩衝層具有該第二導電型，且該第一內部摻雜區與該第二內部摻雜區進一步向下延伸至該緩衝層中。
如請求項1所述的靜電放電保護元件，其中，該第一內部摻雜區與該第二內部摻雜區進一步水平延伸至該隔離區內。
如請求項2所述的靜電放電保護元件，還包括多個絕緣溝槽，至少一該絕緣溝槽設於該隔離區內，且從該磊晶層的表面向下延伸穿過該第一內部摻雜區與該第二內部摻雜區並延伸至該基底中，另一該絕緣溝槽設於該第一元件區內，且從該磊晶層的表面向下延伸穿過該第一內部摻雜區並延伸至該基底中，再一該絕緣溝槽設於該第二元件區內，且從該磊晶層的表面向下延伸穿過該第二內部摻雜區並延伸至該基底中。
如請求項3所述的靜電放電保護元件，其中，該第一內部摻雜區包括至少兩個彼此分離的部分區段以及至少一個位於該等部分區段之間且相對於該第一頂部摻雜區的通道區段。
如請求項1所述的靜電放電保護元件，還包括一隔離層，該隔離層設於該磊晶層上，該導電層設於該隔離層上，並通過該隔離層接觸該第一頂部摻雜區與該第二頂部摻雜區。
如請求項1所述的靜電放電保護元件，其中，該基底具有一介於0.001Ohm-cm與0.13Ohm-cm之間的電阻率，該磊晶層具有一介於14Ohm-cm與0100Ohm-cm之間的電阻率，且具有一介於2μm與6μm之間的厚度。
如請求項1所述的靜電放電保護元件，其中，該第一內部摻雜區與該第二內部摻雜區的寬度介於0.5μm至10μm之間，且摻雜濃度介於1E12cm ^-3至1E17cm ^-3之間。
如請求項1所述的靜電放電保護元件，其中，該第一導電型為P型，且該第二導電型為N型。
如請求項1所述的靜電放電保護元件，其中，該第一導電型為N型，且該第二導電型為P型。