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TW201236160A - Semiconductor device and manufacturing method thereof - Google Patents

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TW201236160A
TW201236160A TW101102257A TW101102257A TW201236160A TW 201236160 A TW201236160 A TW 201236160A TW 101102257 A TW101102257 A TW 101102257A TW 101102257 A TW101102257 A TW 101102257A TW 201236160 A TW201236160 A TW 201236160A
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Taiwan
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trench
insulating layer
oxide semiconductor
layer
semiconductor device
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TW101102257A
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Inventor
Shunpei Yamazaki
Hiromichi Godo
Original Assignee
Semiconductor Energy Lab
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Publication date
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Description

201236160 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體積體電路的微型化技術。在 本說明書所公開的發明中，作爲構成半導體積體電路的構 ' 件，包括由矽半導體以外的化合物半導體構成的元件。作 爲其一例公開有使用氧化物半導體的元件。 【先前技術】 動態 RAM ( DRAM : Dynamic Random Access Memory :動態隨機存取記憶體）是公知的半導體儲存裝置的產品 ，至今仍被使用於各種電子裝置中。構成DRAM的核心部 分的記憶單元由用來寫入及讀出的電晶體和電容器構成。 DRAM與其他半導體積體電路同樣，根據比例定律電 路圖案的微型化得到了推進，但是以前一般認爲將設計規 則設定爲lOOnm以下是很難的。其原因之一是，當將電晶 體的通道長度設定爲100nm以下時，由於短通道效應，穿 透電流容易流過，從而使電晶體失去作爲切換元件的功能 。當然，爲了防止穿透電流流過，可以對矽基板摻雜高純 度的雜質。但是，如果進行該處理，則在源極與基板之間 或在汲極與基板之間容易流過接面漏電，結果會使記憶體 的保持特性降低。因此，上述處理作爲該問題的解決辦法 是不合適的。 鑒於上述問題，提出了如下方法··藉由形成三維電晶 體作爲構成記憶單元的電晶體，在縮小一個記憶單元所佔 -5- 201236160 的面積的同時，將電晶體的有效的通道長度維持爲不產生 短通道效應的程度。例如有如下結構：在電晶體的形成通 道部分的區域中形成U字狀的縱長溝槽，沿著該溝槽的壁 面形成閘極絕緣膜，並且將閘極電極埋入該溝槽中（參照 非專利文獻1 )。 在將這種結構用於其通道部分的電晶體中，由於流過 源極區與汲極區之間的電流沿著溝槽部分流過，因此有效 的通道長度變長。因而，可以縮小在記憶單元中電晶體所 佔的面積，同時可以抑制短通道效應。 [非專利文獻1]
Kinam Kim， Technology for sub-50nm DRAM and NAND Flash Manufacturing” （亞 50nmDRAM 和 NAND 快 快閃記憶體的生產技術），International Electron Devices Meeting，2005. IEDM Technical Digest，2005 年 12 月’ p. 333-336 另一方面，習知的dram爲了保持資料而需要每隔幾 十毫秒進行更新工作’因此導致耗電量的增大。此外’由 於頻繁地切換電晶體的導通狀態和截止狀態’電晶體的劣 化成爲問題。上述問題隨著儲存容量增大和電晶體微型化 的進展而變得明顯。 【發明內容】 因此，本發明的目的之—在於提供能夠改善半導體儲 存裝置中的資料保持特性的技術。另外’本發明的目的之 -6 - 201236160 一在於提供能夠在改善半導體儲存裝置中的資料保 的同時降低耗電量的技術。 爲了解決上述問題，藉由使用具有氧化物半導 :Oxide Semiconductor)的電晶體，尤其使用具有 半導體的MOS電晶體來構成電路，明確而言，構 體儲存裝置。這種氧化物半導體是實際上本質的半 因此，這種半導體具有截止電流極低的優點。 從而，藉由使用具有氧化物半導體的電晶體， 更新工作的間隔長於習知的DRAM，而可以實現耗 降低。此外，每單位時間的電晶體的導通狀態和截 的切換次數被降低，所以可以使這種電晶體的使用 於習知的DRAM。 另外，在使用氧化物半導體層的電晶體中，如 電晶體的微型化，則有可能發生短通道效應。於是 使用氧化物半導體層的新穎的電晶體結構。 本說明書所公開的實施方式的一個方式的半導 ，包括：在絕緣層中的第一溝槽及第二溝槽；接觸 溝槽的底面及內壁面的氧化物半導體層；氧化物半 上的閘極絕緣層；閘極絕緣層上的閘極電極；以及 二溝槽的絕緣層’其中，閘極絕緣層位於第二溝槽 及內壁面上，閘極電極塡充第一溝槽。第一溝槽爲 極用溝槽’而第二溝槽爲元件隔離用溝槽。另外， 槽的頂面形狀爲條紋形狀或棒狀，而第二溝槽的頂 爲格子形狀、條紋形狀或棒狀。 持特性 體（OS 氧化物 成半導 導體。 可以使 電量的 止狀態 壽命長 果推進 ，提出 體裝置 於第一 導體層 塡充第 的底面 閘極電 第一溝 面形狀 201236160 在上述結構中’還具有接觸於氧化物半導體層的源極 電極或汲極電極。 另外’在上述結構中，爲了提高電晶體的可靠性，閘 極絕緣層具有接觸並覆蓋氧化物半導體層的側面的結構。 另外，較佳的是’將上述氧化物半導體層的厚度設定 爲lnm以上且100nm以下，上述氧化物半導體層可以使 用結晶氧化物半導體層。藉由使用結晶氧化物半導體層， 可以抑制因可見光或紫外光的照射引起的電晶體的電特性 變化’從而可以製造可靠性高的半導體裝置。並且，該結 晶氧化物半導體層既不是單晶結構，又不是非晶結構，而 是具有c軸配向的結晶氧化物半導體（C Axis Aiigned Crystalline Oxide Semiconductor;也稱爲 CAAC-OS)膜 。CAAC-OS膜不是完全的單晶，也不是完全的非晶。 CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非 晶混合相結構的氧化物半導體膜。另外，在很多情況下， 該結晶部的尺寸爲能夠容納在一邊短於l〇〇nm的立方體內 的尺寸。另外，在使用穿透式電子顯微鏡（Transmission Electron Microscope, TEM )觀察時的影像中，包括在 CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外， 不能利用 TEM在CAAC-OS膜中觀察到晶界（grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電 子遷移率降低被抑制。 包括在CAAC-OS膜中的結晶部的c軸在平行於 CAAC-OS膜的被形成面的法線向量或表面的法線向量的 201236160 方向上一致，在從垂直於ab面的方向看時具有三角 六角形的原子排列，且在從垂直於c軸的方向看時， 原子排列爲層狀或者金屬原子和氧原子排列爲層狀。 ，不同結晶部的a軸及b軸的方向也可以彼此不同。 ' 說明書中，在只記載“垂直”時，也包括85°以上且 ' 以下的範圍。另外，在只記載“平行”時，也包括- 上且5°以下的範圍。 另外，在CAAC-OS膜中，結晶部的分佈也可以 勻。例如，在CAAC-OS膜的形成過程中，在從氧化 導體膜的表面一側進行結晶生長時，與被形成面近旁 ，有時在表面近旁結晶部所佔的比例高。另外，藉 CAAC-OS膜添加雜質，有時在該雜質添加區中結晶 晶化。因爲包括在CAAC-OS膜中的結晶部的c軸在 於CAAC-OS膜的被形成面的法線向量或表面的法線 的方向上一致，所以有時根據CAAC-OS膜的形狀（ 成面的剖面形狀或表面的剖面形狀）朝向彼此不同的 。另外，結晶部的c軸方向是平行於形成CAAC-OS 的被形成面的法線方向或表面的法線方向的方向。藉 行成膜或藉由在成膜之後進行加熱處理等晶化處理來 結晶部。 使用CAAC-OS膜的電晶體可以降低因照射可見 紫外光而產生的電特性變動。因此，該電晶體的可靠 〇 另外，上述氧化物半導體層的通道長度方向的剖 形或 金屬 另外 在本 95° 5。以 不均 物半 相比 由對 部非 平行 向量 被形 方向 膜時 由進 形成 光或 性高 面形 -9 * 201236160 狀爲沿著第一溝槽的剖面形狀彎曲的形狀，即U字形狀， 並且第一溝槽的深度越深電晶體的通道長度越長。當作爲 氧化物半導體層使用結晶氧化物半導體層時，其包含如下 結晶，該結晶具有大致垂直於U字形狀的氧化物半導體層 的表面的C軸。 另外，本說明書中公開的溝槽結構的電晶體，即使將 源極電極與汲極電極之間的距離設定得較窄，藉由適當地 設定第一溝槽的深度，可以抑制短通道效應。 藉由本發明能夠改善半導體儲存裝置中的資料保持特 性。另外，藉由本發明能夠改善半導體儲存裝置中的資料 保持特性，同時能夠降低耗電量。 【實施方式】 下面，參照圖式對本發明的實施方式進行詳細說明。 但是，本發明不侷限於以下說明，所屬技術領域的普通技 術人員可以很容易地理解一個事實就是其方式和詳細內容 可以被變換爲各種形式。另外，本發明不應該被解釋爲僅 限於以下所示的實施方式的記載內容。 實施方式1 在本實施方式中，參照圖1A至圖2C對本發明的一個 方式的電晶體的結構及其製造方法進行說明。圖1A示出 電晶體162的通道長度方向的剖面圖的一例。另外，圖 1B示出電晶體162和電晶體163的元件隔離區165的剖 -10- 201236160 面圖的一例。另外，圖1C示出電晶體162和電晶體163 的俯視圖的一例。注意，圖1B是電晶體162的通道寬度 方向的剖面圖的一部分，相當於沿著圖1 C中的虛線D 1 -D2切割的剖面。另外，圖1A相當於沿著圖1 C中的虛線 A1-A2切割的剖面。 ‘首先，在半導體基板上形成由氧化膜構成的絕緣層 130。並且，在該絕緣層130中形成多個溝槽（也稱爲槽） 。然後，以覆蓋該溝槽的方式形成氧化物半導體層M4。溝 槽可以使用公知的技術來形成，在本實施方式中形成深度 大約爲0.4μιη的溝槽。另外，在本實施方式中，藉由進行一 次或多次蝕刻來形成閘極電極用溝槽。 半導體基板可以使用SOI基板、形成有包括MOSFET 結構的電晶體的驅動電路的半導體基板、形成有電容的半 導體基板等。 由於絕緣層130與氧化物半導體層144接觸，因此較 佳的是在絕緣層130的膜中（塊（bulk )中）至少有超過 化學計量比的量的氧。例如，當將氧化矽膜用於絕緣層 130時，使用 Si02 + a (注意，α>0)的膜。藉由使用這種 絕緣層130，可以對氧化物半導體層144供應氧，從而可 以提高特性。 將氧化物半導體層144的厚度設定爲lnm以上lOOnm 以下，並可以適當地使用濺射法、MB E ( Molecular Beam Epitaxy :分子束外延）法、CVD法、脈衝雷射堆積法、 ALD ( Atomic Layer Deposition :原子層堆積）法、塗敷 -11 - 201236160 法、印刷法等。另外，還可以使用在大致垂直於濺射靶材 表面設置多個基板表面的狀態下進行成膜的濺射裝置，即 所謂的 CP 灘射裝置（Columnar Plasma Sputtering system :柱形電漿濺射系統）形成氧化物半導體層144。 作爲氧化物半導體層144的材料，至少含有選自In、 Ga、Sn及Zn中的一種以上的元素。例如，可以使用··四 元金屬氧化物的In-Sn-Ga-Zn-Ο類氧化物半導體；三元金 屬氧化物的In-Ga-Ζη-Ο類氧化物半導體、in-Sn-Zn-Ο類 氧化物半導體、In-Al-Ζη-Ο類氧化物半導體、Sn-Ga-Zn-0 類氧化物半導體、Al-Ga-Ζη-Ο類氧化物半導體、Sn-Al_ Zn-Ο類氧化物半導體；二元金屬氧化物的ΐη-Ζη-0類氧化 物半導體、Sn-Zn-Ο類氧化物半導體、Ai-zn-o類氧化物 半導體、Zn-Mg-Ο類氧化物半導體、Sn-Mg-O類氧化物半 導體、In-Mg-Ο類氧化物半導體、In-Ga-Ο類氧化物半導 體；以及單元金屬氧化物的In-Ο類氧化物半導體、Sn-0 類氧化物半導體、Zn-Ο類氧化物半導體等。另外，也可 以使上述氧化物半導體包含In、Ga、Sn、Zn以外的元素 ，例如Si02。另外，作爲穩定劑具有鋁（A1 )較佳。 另外’作爲其他穩定劑’可以具有鑭系元素的鑭（La )、姉（Ce)、鐯（Pr)、鈸（Nd)、釤（Sm)、銪.（ Eu ) 、I ( Gd )、鉞（Tb )、鏑（Dy)、鈥（Ho )、餌 (Er)、錢（Tm)、鏡（Yb)、鑰（Lu)中的一種或多 種。 例如In-Ga-Zn-Ο類氧化物半導體是指具有銦（In )、 -12- 201236160 鎵（Ga)和鋅（Zn)的氧化物半導體，對In' Ga、Zn的 比率沒有限制。另外，也可以包含In、Ga、Ζη以外的金 屬元素。 另外，氧化物半導體層可以使用由化學式ΙπΜ03 ( ZnO) m(m>0)表示的薄膜。這裏，Μ表示選自Zn、Ga 、A1、Μη和Co中的一種或多種金屬元素。例如，作爲μ ，有Ga、Ga及Al、Ga及Μη或Ga及Co等。 另外’當作爲氧化物半導體使用Ιη-Ζη-0類材料時， 將所使用的靶材的組成比設定爲使原子數比爲In:Zn = 5〇:1 至1:2(換算爲莫耳數比則爲ιη2〇3:Ζη〇 = 25:1至1:4)， 較佳爲Ιη:Ζη = 20:1至1 : 1 (換算爲莫耳數比則爲
In203:ZnO=l〇:l 至 1:2)，更佳爲 ΐη:Ζη=15:1 至 1.5:1 (換 算爲旲耳數比則爲Iri2〇3:ZnO=15:2至3:4)。例如，作爲 用來形成Ιη-Ζη-Ο類氧化物半導體的靶材，當原子數比爲 I η: Ζ η : Ο = X: Y : Ζ 時，Ζ > 1 .5 X + Υ。 作爲氧化物半導體層144的材料，使用包含in且具 有c軸配向的結晶氧化物半導體較佳。作爲得到具有^軸 配向的結晶氧化物半導體的方法，可以舉出三個方法：第 一個方法是藉由將成膜溫度設定爲400°C以上且45(TC以 下形成氧化物半導體層1 44 ’並沿著圖2 A所示的箭頭的 方向進行c軸配向；第二個方法是在形成薄的膜之後，進 行200C以上且700C以下的加熱處理，並沿著圖2B所示 的箭頭的方向進行c軸配向；第三個方法是在形成第一層 薄的膜之後’進行200 °C以上且700。(：以下的加熱處理， -13- 201236160 然後形成第二層，並沿著圖2C所示的箭頭的方向進行c 軸配向。 如圖2A、圖2B以及圖2C所示，不管採用上述哪一 種方法，都可以使結晶在垂直於氧化物半導體層144的表 面的凹凸的方向上生長，從而可以得到實現了 c軸向的結 晶氧化物半導體。 接著，以與氧化物半導體層144上接觸的方式形成用 作源極電極或汲極電極的電極142a、142b。電極142a、 電極14 2b可以使用金屬材料諸如鉬、鈦、钽、鎢、鋁、 銅、鉻、鈸、銃等或以上述金屬材料爲主要成分的合金材 料形成。 另外，爲了保護電極142a、142b，形成絕緣層143a 、143b。接著，使用 CMP ( Chemical Mechanical Polishing :化學機械拋光）等進行平坦化處理。當進行該 平坦化處理時，絕緣層143a、143b用作緩衝層而防止電 極142a、142b被削掉。 接著，形成通道長度方向的元件隔離用溝槽和通道寬 度方向的元件隔離用溝槽。這些元件隔離用溝槽既可以採 用相連的頂面圖案形狀，又可以採用彼此獨立的頂面圖案 形狀。在本實施方式中，藉由形成溝槽來分離氧化物半導 體層，所以在圖1C中採用相連的頂面圖案形狀（格子狀 )作爲這些的溝槽圖案。當形成通道寬度方向的元件隔離 用溝槽時，還可以分離電極142a和電極142b。另外，對 形成元件隔離用溝槽的時序沒有特別的限制。另外，只要 •14- 201236160 可以充分地分離元件，元件隔離用溝槽的深度就不限定爲 與閘極電極用溝槽的底面的水平位置相同的深度。藉由使 元件隔離用溝槽的底面的水平位置深於閘極電極用溝槽的 底面的水平位置，可以確實地分離元件。 接著，形成覆蓋氧化物半導體層144的一部分、用作 源極電極或汲極電極的電極142a及l42b、絕緣層143a及 143b的閘極絕緣層146。另外，在通道長度方向的元件隔 離用溝槽的內壁及底面、在通道寬度方向的元件隔離用溝 槽的內壁及底面也形成閘極絕緣層146。 將閘極絕緣層146的厚度設定爲lnm以上100nm以 下，並可以適當地利用濺射法、Μ B E法、C V D法、脈衝 雷射沉積法、ALD法、塗敷法、印刷法等。另外，還可以 使用在大致垂直於濺射靶材表面設置多個基板表面的狀態 下進行成膜的濺射裝置，即所謂的CP濺射裝置形成閘極 絕緣層1 46。 閘極絕緣層1 46可以使用如下材料形成：氧化矽膜： 氧化鎵膜；氧化鋁膜；氮化矽膜；氧氮化矽膜；氧氮化鋁 膜；氮氧化矽膜。較佳的是，閘極絕緣層146在接觸於氧 化物半導體層144的部分含有氧。尤其是，與氧化物半導 體層144接觸的絕緣膜較佳爲在其膜中（塊中）至少有超 過化學計量比的量的氧。例如，當將氧化矽膜用於閘極絕 緣層146時，使用Si02 + «(注意，α>〇)。在本實施方式 中，將Si02 + a (注意，α>0 )的氧化矽膜用於閘極絕緣層 146»藉由將這種氧化矽膜用於閘極絕緣層146，可以對氧 -15- 201236160 化物半導體層1 44供應氧，從而可以提高特性。並且，較
I 佳的是，閘極絕緣層1 46考慮到所製造的電晶體的尺寸或 閘極絕緣層146的臺階覆蓋性來形成。 另外，藉由作爲閘極絕緣層146的材料使用如下 hi gh-k材料可以降低閘極洩漏電流：氧化給；氧化釔；矽 酸鈴（HfSixOy(x>0、y>〇)):添加有氮的矽酸铪（ HfSixOyNz ( x>0、y>0、z>0));鋁酸給（HfAlxOy ( x>〇 、y>〇))等。另外，閘極i絕緣層146既可以採用單層結 構，又可以採用疊層結構。 然後，以塡充閘極電極用溝槽的方式在閘極絕緣層 146上形成閘極電極148a。閘極電極148a可以使用鉬、 鈦、钽、鎢、鋁、銅、鉻、鈸、銃等金屬材料或以上述金 屬材料爲主要成分的合金材料形成。閘極電極148a既可 以採用單層結構，又可以採用疊層結構。 作爲接觸於閘極絕緣層146的閘極電極148a的一層 ，使用含有氮的金屬氧化物。明確而言，使用含有氮的 In-Ga-Zn-Ο膜、含有氮的In-Sn-Ο膜、含有氮的In-Ga-0 膜、含有氮的Ιη-Ζπ-0膜、含有氮的Sn-0膜、含有氮的 In-Ο膜、金屬氮化膜（InN、SnN等）。這些膜具有5電 子伏特的功函數，較佳爲具有5.5電子伏特以上的功函數 。當將這些膜用於閘極電極時，可以使電晶體的臨界電壓 向正方向漂移，從而可以實現所謂的常截止的切換元件。 當完成在閘極電極用溝槽中形成閘極電極1 48a的步 驟時，溝槽結構的電晶體1 62也就形成了。 -16- 201236160 接著，形成覆蓋閘極電極148a、148b的絕緣層149。 絕緣層M9使用臺階覆蓋性良好的絕緣膜較佳。絕緣層 1 49可以使用如下材料形成：氧化矽膜；氧化鎵膜；氧化 鋁膜；氮化矽膜；氧氮化矽膜；氧氮化鋁膜；氮氧化矽膜 。在本實施方式中，將氧化鋁膜用作絕緣層I49的材料。 在圖1A及圖1B中，以與氧化物半導體層ΙΟ的側面接觸 的方式形成閘極絕緣層146，而且形成絕緣層149。從而 ，在本實施方式中，藉由使用Si02 + a(注意，α>0)的氧 化矽膜覆蓋氧化物半導體層1 4 4的側面並使用氧化鋁膜覆 蓋氧化矽膜，來防止在氧化矽膜中的氧擴散且穿過絕緣層 149 ° 在形成絕緣層149之後，藉由CVD法等形成用來塡 充元件隔離用溝槽的絕緣層150。藉由在元件隔離用溝槽 中塡充絕緣層150，來形成元件隔離區161、165。另外， 藉由在形成絕緣層150之前在元件隔離用溝槽中層疊閘極 絕緣層146、絕緣層149，可以使由絕緣層150塡充的區 域變小，而可以順利地將絕緣層1 5 0塡充到元件隔離用溝 槽中。然後，使用CMP等進行平坦化處理來得到圖1 Α及 圖1 B所示的結構。 此外，如圖1 B所示，在電晶體1 62的閘極電極1 4 8 a 與相鄰的電晶體163的閘極電極148b之間也塡充有絕緣 層1 50，來實現防止在閘極電極之間產生短路。另外，如 圖1 A所示，在用作電晶體1 62的源極電極或汲極電極的 電極與用作在通道長度方向上相鄰的電晶體的源極電極或 -17- 201236160 汲極電極的電極之間也塡充有絕緣層1 50，以防止源極電 極或汲極電極產生短路。 由於沿著溝槽的內壁而形成有電晶體的通道，因此即 使通道形成區不平坦也可以使載子沿著結晶氧化物半導體 層（C A A C )的I η - Ο -1 η - Ο順利地流過。在本實施方式中， 以接觸於深度爲〇.4μιη的溝槽的內壁的方式形成氧化物半 導體層144，因此通道長度大約爲0.8 μπι以上。藉由使通 道長度爲0.8 μιη以上，可以實現常截止的電晶體，也可以 防止產生短通道效應。另外，藉由採用溝槽結構，可以縮 小電晶體的平面面積，從而可以實現高整合化。 實施方式2 圖3Α和圖3Β示出使用圖1Α至圖1C所示的電晶體 162的半導體裝置的一例，該半導體裝置即使在沒有電力 供應的情況下也能夠保持儲存內容，並且對寫入次數也沒 有限制。 電晶體1 62的截止電流小，所以藉由使用這種電晶體 能夠長期保持儲存內容。換言之，可以使更新工作的頻率 極低，所以可以充分降低耗電量。 圖3Α示出半導體裝置的剖面的一例。 圖3Α所示的半導體裝置在其下部具有使用第一半導 體材料的電晶體160，並且在其上部具有使用第二半導體 材料的電晶體1 62。注意，電晶體1 62與實施方式1所說 明的電晶體1 62爲同一電晶體，所以在圖3 Α和圖3Β中， -18- 201236160 對與圖1A相同的部分使用相同的元件济 這裏’第一半導體材料和第二半導 的材料。例如，可以將氧化物半導體以 矽等）用作第一半導體的材料，而將氧 二半導體的材料。使用氧化物半導體以 谷易進彳了闻速工作。另一方面，使用氧 體由於其特性而能夠長期保持電荷。 另外，雖然是以上述電晶體都是η 況來進行說明，但是當然也可以使用ρ 外，由於所公開的發明的技術本質在於 用於電晶體1 62以保持資訊，因此不需 具體結構如用於半導體裝置的材料或半 限定於在此所示的結構。 圖3Α所示的電晶體160具有：設 料（例如，矽等）的基板1〇〇中的通道 持通道形成區116的方式設置的雜質區 區120的金屬化合物區124 ;設置在通 閘極絕緣層1 08 ;以及設置在閘極絕緣) 極 1 1 0。 電晶體160的金屬化合物區124的 126。在此，電極126用作電晶體160 電極。另外，在基板1〇〇上以圍繞電晶 有元件隔離絕緣層’並且以覆蓋電晶體 絕緣層130。另外，爲了實現高整合化 ί號而進行說明。 體材料較佳爲不同 外的半導體材料（ 化物半導體用作第 外的材料的電晶體 化物半導體的電晶 通道型電晶體的情 通道型電晶體。此 =將氧化物半導體 要將半導體裝置的 導體裝置的結構等 置在包含半導體材 形成區1 1 6 ;以夾 120 ;接觸於雜質 道形成區1 1 6上的 罾1 0 8上的閘極電 一部分連接著電極 的源極電極或汲極 體160的方式設置 1 60的方式設置有 ，較佳的是，如圖 -19* 201236160 3 A所示電晶體丨60不具有側壁絕緣層。然而，在重視電 晶體1 60的特性的情況下，也可以在閘極電極1 1 〇的側面 設置側壁絕緣層，並設置包含雜質濃度不同的區域的雜質 12 0 ° 如圖3A所示，電晶體162是具有氧化物半導體層 144的溝槽結構的電晶體》 在此，較佳的是，氧化物半導體層144藉由被充分地 去除氫等雜質或被供應足夠的氧而被高純度化。明確而言 ，例如，將氧化物半導體層144的氫濃度設定爲5xl019原 子/cm3以下，較佳的是，設定爲5xl018原子/cm3以下， 更佳的是，選設定爲5xl017原子/cm3以下。另外，上述 氧化物半導體層144中的氫濃度是利用二次離子質譜分析 法（Secondary Ion Mass Spectroscopy, SIMS)測量的。如 此，在氫濃度被充分降低而被高純度化，並藉由被供給足 夠的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物 半導體層144中，載子濃度低於1x1012/cm3，較佳爲低於 lxiou/cm3，更佳爲低於1.45xl01Q/cm3。另外，例如，室 溫（25 °C )下的截止電流（在此，每單位通道寬度（1 μπι )的値）爲ΙΟΟζΑ ( ΙζΑ (仄普托安培）爲1χ10·21Α )以 下，較佳爲1 〇ζΑ以下。如此，藉由採用i型化（本質化 )或實質上i型化的氧化物半導體，可以得到截止電流特 性極爲優越的電晶體162。 另外，在圖3 A所示的電晶體162中，爲了抑制由於 微型化而產生的元件之間的洩漏，設置元件隔離區161。 -20- 201236160 而且，雖然使用被加工爲小於由元件隔離區161圍繞的區 域的島狀的氧化物半導體層144，但是如實施方式1所說 明’也可以採用在形成元件隔離用溝槽之前氧化物半導體 層144沒有被加工爲島狀的結構。在不將氧化物半導體層 1 4 4加工爲島狀的情況下，可以防止由於加工時的蝕刻氧 化物半導體層144受到污染。當然，當不將氧化物半導體 層加工爲島狀時，可以減少製程數。另外，當使用被加工 爲小於由元件隔離區161圍繞的區域的島狀的氧化物半導 體層144時，不需要藉由形成元件隔離用溝槽來分離氧化 物半導體層，所以可以使元件隔離用溝槽的底面的水平位 置淺於閘極電極用溝槽。或者，可以減小用於形成元件隔 離用溝槽的總面積。 在電晶體1 62上設置有絕緣層1 5 1，在絕緣層1 5 1上 設置有電連接於閘極電極148a的電極153。並且，電極 153上設置有絕緣層152。並且，在設置在閘極絕緣層146 、絕緣層150、絕緣層Ml、絕緣層152等中的開口中設 置有電極154，在絕緣層152上形成有連接於電極154的 佈線156。另外，在圖3A中，雖然使用電極126及電極 154連接金屬化合物區124、電極142b和佈線156，但是 所公開的發明不侷限於此。例如，也可以使電極1 42b直 接接觸於金屬化合物區124。或者，也可以使佈線156直 接接觸於電極142b。 接著，圖3B示出對應於圖3A的電路結構的一例。注 意，在電路圖中，爲了表示使用氧化物半導體的電晶體， -21 - 201236160 有時附上“ os”的符號。 在圖3B中，第一佈線（1st Line )與電晶體160的源 極電極電連接，第二佈線（2nd Line)與電晶體160的汲 極電極電連接。另外，第三佈線（3rd Line )與電晶體 162的源極電極和汲極電極中的一方電連接，第四佈線（ 4th Line )與電晶體162的閘極電極電連接。並且，電晶 體160的閘極電極以及電晶體162的源極電極和汲極電極 中的另一方與電容器164的一方的電極電連接，第五佈線 (5th Line)與電容器164的另一方的電極電連接》 電容器164可以藉由與電晶體160或電晶體162相同 的製程形成一對電極和夾持在該一對電極之間的成爲介電 質的絕緣層來形成。另外，電容器164不侷限於藉由與電 晶體1 60或電晶體1 62相同的製程形成，也可以將電容器 164的層另行設置在電晶體162的上方，。例如，也可以將 溝槽型電容器或疊層型電容器另行形成在電晶體162的上 方或電晶體1 60的下方，以進行三維層疊而實現高整合化 〇 在圖3B所示的半導體裝置中，藉由發揮能夠保持電 晶體1 60的閘極電極的電位的特點，可以如下所示那樣進 行資訊的寫入、保持以及讀出。 對資訊的寫入及保持進行說明。首先，將第四佈線的 電位設定爲使電晶體1 62成爲導通狀態的電位，來使電晶 體1 62成爲導通狀態。由此，對電晶體1 60的閘極電極及 電容器1 64施加第三佈線的電位。也就是說，對電晶體 -22- 201236160 加igh 施HI 將、 ,荷 此電 在平 。 電 )W 人L0 寫 ( 爲 荷稱 電下 的以 定C 指荷 加電 施種 極兩 電的 極位 閘電 的的 ο 同 16不 電平電荷）中的任一方施加到電晶體1 6 0的閘極電極。然 後，藉由將第四佈線的電位設定爲使電晶體162成爲截止 狀態的電位，來使電晶體1 62成爲截止狀態，而保持施加 到電晶體1 6 0的閘極電極的電荷（保持）。 另外，也可以設置背閘極電極，較佳的是，藉由對背 閘極電極施加電壓來確實地實現電晶體162的常截止化。 本實施方式可以與實施方式1適當地組合。 實施方式3 在本實施方式中’關於使用圖1Α和圖1Β所示的電晶 體162的半導體裝置’參照圖4對與實施方式2所示的結 構不同的結構進行說明。該半導體裝置即使在沒有電力供 應的情況下也能夠保持儲存內容，並且對寫入次數也沒有 限制。 圖4所示的半導體裝置在其下部具有使用第一半導體 材料的電晶體350’並且在其上部具有使用第二半導體材 料的電晶體162。注意，雖然在上部及下部的半導體材料 上設置有多個電晶體’但是以電晶體350及電晶體〗62爲 代表而進行說明。另外’沿著線Β 1 - Β 2被切割的圖4相當 於垂直於電晶體的通道長度方向的剖面圖。 這裏’第一半導體材料和第二半導體材料較佳爲不同 的材料。例如，可以將氧化物半導體以外的半導體材料（ -23- 201236160 矽等）用作第一半導體材料，並將氧化物半導體用作第二 半導體材料。使用氧化物半導體以外的材料的電晶體容易 進行高速工作。另一方面，使用氧化物半導體的電晶體由 於其特性而能夠長期保持電荷。 另外’上部的使用第二半導體材料的電晶體162與實 施方式1及實施方式2所記載的電晶體162是同一電晶體 ’所以在圖4中，對與圖1 A相同的部分使用相同的元件 符號而省略詳細說明。 這裏，對下部的使用第一半導體材料的電晶體350進 行說明。 電晶體350具有：半導體基板310;閘極絕緣層314 :半導體層3 16 ;導電層3 1 8 ;保護絕緣層320 ;側壁絕緣 層322;雜質區324;以及絕緣層326。另外，半導體層 316及導電層318用作閘極電極，並且雜質區324用作源 極區或汲極區。 另外，與電晶體 3 50鄰接有 STI ( Shallow Trench Isolation:淺溝槽隔離）區312。 作爲STI區312，首先，在半導體基板310上的所希 望的區域形成保護絕緣膜並進行蝕刻來形成溝槽（也成爲 槽）。在形成溝槽之後，藉由將絕緣介電薄膜塡埋於溝槽 中來形成STI區312。絕緣介電薄膜可以使用氧化矽膜、 氮化矽膜等。 接著，進行電晶體3 5 0的詳細說明。作爲電晶體3 5 0 的閘極絕緣層3 1 4，在將絕緣膜形成在形成有STI區3 1 2 -24 - 201236160 的半導體基板310上之後，對所希望的位置進行構圖和蝕 刻，從而在半導體基板310上形成與STI區312不同深度 的溝槽。然後，在氧氣分下進行加熱處理來將溝槽中的半 導體基板3 1 0氧化，而可以形成閘極絕緣層3 1 4。 在形成閘極絕緣層314之後，使用LPCVD法等形成 矽膜。另外，對該矽膜進行n+、p +的摻雜處理或加熱處理 等來形成作爲所謂的多晶矽的具有高導電性的半導體層。 然後，在該半導體層上藉由濺射法等來形成金屬膜。金屬 膜可以適當地使用：鎢；鈦；鈷；鎳；含有鎢、鈦、鈷、 鎳的合金膜；金屬氮化膜；矽化物膜等。然後，藉由對該 金屬膜上的所希望的區域進行構圖和蝕刻來形成導電層 318。另外，藉由將導電層318用作遮罩而對半導體層進 行蝕刻，可以形成半導體層3 1 6。另外，導電層3 1 8和半 導體層3 1 6用作電晶體3 5 0的閘極電極。 接著，在導電層318上形成保護絕緣層320。保護絕 緣層3 20可以藉由使用電漿CVD法等形成氧化矽膜、氮 化矽膜等，並且對所希望的區域進行構圖和蝕刻處理來形 成。 接著’藉由以覆蓋半導體基板310及保護絕緣層320 的方式藉由電漿CVD法等形成氮化矽膜並進行回蝕來可 以形成側壁絕緣層3 2 2。 接著’將保護絕緣層3 20及側壁絕緣層3 22用作遮罩 而進行摻雜處理來形成雜質區324。另外，作爲摻雜物可 以使用硼或磷等，並且作爲雜質區324，可以藉由所使用 -25- 201236160 的摻雜物適當地形成n +區、p +區等。另外，雜質區324用 作電晶體3 50的源極區或汲極區。 接著，以覆蓋雜質區3 24、保護絕緣層320以及側壁 絕緣層322的方式形成絕緣層3 26。絕緣層326可以使用 藉由電漿CVD法等來形成的氧化矽膜等。 接著，在絕緣層3 26的所希望的區域中設置開口部並 形成電連接於雜質區324的連接電極325及連接電極331 。另外，在形成連接電極325及連接電極331之後，可以 進行使絕緣層326、連接電極325以及連接電極331的表 面平坦化的CMP處理等。 接著，在絕緣層326、連接電極325以及連接電極 331上使用濺射法等形成導電膜並對所希望的區域進行構 圖和蝕刻來形成電極328及電極332。電極328及電極 332的材料可以適當地使用鎢、銅、鈦等^ 接著，在絕緣層326、電極328以及電極332上形成 絕緣層3 2 9 »絕緣層3 2 9可以使用與絕緣層3 2 6同樣的材 料及方法形成。 藉由如上製程可以形成設置有使用第一半導體材料的 電晶體3 50的半導體基板310。 在此，對下部的使用第一半導體材料的電晶體3 50與 上部的使用第二半導體材料的電晶體162的連接關係進行 說明。 電晶體350藉由雜質區324、連接電極325、電極328 、連接電極330電連接到電晶體162。另一方面，電晶體 -26- 201236160 350藉由雜質區324、連接電極331、電極332'連接電極 334、電極336、連接電極338電連接到佈線156。 另外，電晶體3 50的閘極電極（即半導體層3 1 6及導 電層318)電連接到電晶體162的源極電極。注意，在圖 4中，電晶體3 50的閘極電極與電晶體162的源極電極的 連接未圖示但在三維方向上是連接著的。 如上所述，形成在上部的多個記憶單元由使用氧化物 半導體的電晶體形成。由於使用氧化物半導體的電晶體的 截止電流小，因此藉由使用這種電晶體，能夠長期保持儲 存內容。換言之，可以使更新工作的頻率極低，所以可以 充分降低耗電量。另一方面，在週邊電路中使用氧化物半 導體以外的半導體材料。作爲氧化物半導體以外的半導體 材料例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，使 用單晶半導體是較佳的。使用這種半導體材料的電晶體能 夠進行充分高速的工作。從而，藉由利用使用氧化物半導 體以外的材料的電晶體，能夠順利實現被要求高速工作的 各種電路（邏輯電路、驅動電路等）。 如上所述，藉由將具備使用氧化物半導體以外的材料 的電晶體（換言之，能夠進行充分高速的工作的電晶體） 的週邊電路以及具備使用氧化物半導體的電晶體（作更廣 義解釋，其截止電流十分小的電晶體）的儲存電路設置爲 一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由 採用週邊電路和儲存電路的疊層結構，可以實現半導體裝 置的整合化。 -27- 201236160 本實施方式可以與其他實施方式所記載的結構適胃丈 也 組合而實施。 實施方式4 在本實施方式中，關於使用圖1A和圖1B所示的電晶 體162的半導體裝置，參照圖5A至圖6對與實施方式2 及實施方式3所示的結構不同的結構進行說明。該半導體 裝置即使在沒有電力供應的情況下也能夠保持儲存內容’ 並且對寫入次數也沒有限制。 圖5A示出半導體裝置的電路結構的一例，圖5B是示 出半導體裝置的一例的示意圖。首先對圖5A所示的半導 體裝置進行說明，接著對圖5B所示的半導體裝置進行說 明。 在圖5A所示的半導體裝置中，位元線BL與電晶體 162的源極電極或汲極電極電連接，字線 WL與電晶體 162的閘極電極電連接，並且電晶體162的源極電極或汲 極電極與電容器254的第一端子電連接。 使用氧化物半導體的電晶體1 62具有截止電流極小的 特徵。因此，藉由使電晶體162成爲截止狀態，可以在極 長時間儲存電容器2 54的第一端子的電位（或累積在電容 器254中的電荷）》另外’使用氧化物半導體的電晶體 162還具有不容易呈現短通道效應的優點。 接著，說明對圖5所示的半導體裝置（記憶單元25〇 )進行資訊的寫入及保持的情況。 -28- 201236160 首先，藉由將字線WL的電位設定爲使電晶體162成 爲導通狀態的電位，來使電晶體1 62成爲導通狀態。由此 ，將位元線BL的電位施加到電容器254的第一端子（寫 入）。然後，藉由將字線WL的電位設定爲使電晶體1 62 成爲截止狀態的電位，來使電晶體1 62成爲截止狀態，由 此儲存電容器254的第一端子的電位（保持）。 由於電晶體1 62的截止電流極小，所以能夠長期儲存 電容器2 54的第一端子的電位（或累積在電容器中的電荷 )° 接著，對資訊的讀出進行說明。當電晶體1 62成爲導 通狀態時，處於浮動狀態的位元線BL與電容器254導通 ，於是，在位元線BL與電容器254之間電荷被再次分配 。其結果，位元線BL的電位發生變化。位元線BL的電 位的變化量根據電容器254的第一端子的電位（或累積在 電容器2 54中的電荷）而取不同的値。 例如，在以V爲電容器254的第一端子的電位，以C 爲電容器254的電容，以CB爲位元線BL所具有的電容 成分（以下也稱爲位元線電容），並且以VB0爲電荷被再 次分配之前的位元線BL的電位的條件下，電荷被再次分 配之後的位元線BL的電位成爲（CB*VB0 + C*V)/(CB + C)。 因此，作爲記憶單元2 50的狀態，當電容器254的第一端 子的電位爲VI和 V0 ( VI > V0 )的兩個狀態時，保持電 位VI時的位元線BL的電位（ = (CB*VB0 + C*V1)/(CB + C) )高於保持電位 V0時的位元線 BL的電位（=( -29- 201236160 CB * VBO + C* V0)/(CB + C))。 並且，藉由比較位元線BL的電位與指定的電位，可 以讀出資訊。 如此，圖5A所示的半導體裝置可以利用電晶體1 62 的截止電流極小的特徵長期保持累積在電容器254中的電 荷。換言之，因爲不需要進行更新工作，或者，可以使更 新工作的頻率極低，所以可以充分降低耗電量。另外，即 使在沒有電力供給的情況下也可以長期保持儲存內容。 接著對圖5B所示的半導體裝置進行說明。 圖5B所示的半導體裝置在其上部具備具有多個圖5A 所示的記億單元250的記憶單元陣列25 1作爲記憶元件， 在其下部具備用作使記憶單元陣列251工作的週邊電路 25 3 ° 藉由採用圖5B所示的結構，可以將週邊電路2 53設 置在記憶單元陣列251的正下方，從而可以實現半導體裝 置的微型化。 接著，參照圖6對圖5B所示的半導體裝置的具體結 構進行說明。 圖6所示的半導體裝置在其上部具有記憶單元45 2， 並且在其下部具有週邊電路400。下部的週邊電路400具 有使用第一半導體材料的電晶體450，並且在上部形成的 記憶單元452具有使用第二半導體材料的電晶體162。另 外，沿著線C 1-C2被切割的圖6相當於垂直於電晶體的通 道長度方向的剖面圖。 -30- 201236160 這裏，第一半導體材料和第二半導體材料較佳爲 的材料。例如，可以將氧化物半導體以外的半導體材 矽等）用作第一半導體材料，而將氧化物半導體作用 —半導體材料。使用氧化物半導體以外的材料的電晶 易進行高速工作。另一方面，使用氧化物半導體的電 由於其特性而能夠長期保持電荷。 另外，上部的使用第二半導體材料的電晶體162 施方式1至實施方式3所記載的電晶體162是同一電 ’所以在圖6中，對與圖1A相同的部分使用相同的 符號而省略詳細說明。這裏，對下部的使用第一半導 料的電晶體450進行說明》 圖6中的電晶體450具有：形成在包括半導體材 例如，矽等）的基板402中的通道形成區404 ;以夾 道形成區404的方式設置的雜質區406及高濃度雜 4〇8(將這些區域統稱爲雜質區）；接觸於高濃度雜 408的金屬化合物區410 ;形成在通道形成區404上 極絕緣層411;以接觸於閘極絕緣層411的方式設置 極電極412;電連接於雜質區的源極電極或汲極電極 以及源極電極或汲極電極418b。 在此，在閘極電極4 1 2的側面設置有側壁絕緣層 。此外，在基板402上以圍繞電晶體450的方式設置 件隔離絕緣層403，並且以覆蓋電晶體450的方式設 層間絕緣層420及層間絕緣層422。源極電極或汲極 418a以及源極電極或汲極電極418b藉由形成在層間 不同 料（ 作第 體容 晶體 與實 晶體 元件 體材 料（ 持通 質區 質區 的閘 的閘 418a 414 有元 置有 電極 絕緣 31 - 201236160 層420及層間絕緣層422中的開口電連接到金 41〇。換言之，源極電極或汲極電極418a以及 汲極電極418b藉由金屬化合物區410電連接 質區408及雜質區406。另外，爲了實現電晶1 合化等，有時不形成側壁絕緣層4 1 4。另外， 層422上設置有連接電極層424a、連接電極層 連接電極層424c。該連接電極層424a、連接獨 以及連接電極層424c電連接到電晶體450的 汲極電極418a以及源極電極或汲極電極418b 絕緣層425覆蓋層間絕緣層422、連接電極層 電極層424b以及連接電極層424c來實現平坦{-連接電極層424c利用連接電極426電連接 。另外，電極42 8由與電晶體162的源極電極 同一個層形成。另外，佈線1 56利用連接電極 到電極428。藉由利用連接電極層424c、連接 電極428、連接電極43 0以及佈線1 56，可以 路400與記憶單元452之間的電連接等。 此外，圖6所示的半導體裝置例示藉由利 層424c、電極42 8連接記憶單元452和週邊電 構，但是不侷限於該結構。也可以在記憶單元 電路400之間設置兩個以上的佈線層及電極。 如上所述，在上部形成的記憶單元由使用 體的電晶體形成。由於使用氧化物半導體的電 電流小，因此藉由使用這種電晶體’能夠長期 屬化合物區 源極電極或 到高濃度雜 體45 0的整 在層間絕緣 424b以及 重極層424b 源極電極或 ，藉由使用 424a 、連接 匕。 到電極4 2 8 及汲極電極 430電連接 電極426、 實現週邊電 用連接電極 路400的結 4 5 2和週邊 氧化物半導 晶體的截止 保持儲存內 -32- 201236160 容。換言之，可以使更新工作的頻率極低， 降低耗電量。另一方面，在週邊電路中使用 以外的半導體材料。作爲氧化物半導體以外 例如可以使用矽、鍺、矽鍺、碳化矽或砷化 晶半導體是較佳的。使用這種半導體材料的 行充分高速的工作。從而，藉由利用使用氧 外的材料的電晶體，能夠順利實現被要求高 電路（邏輯電路、驅動電路等）。 如上所述，藉由將具有使用氧化物半導 的電晶體（換言之，能夠進行充分高速的工 的週邊電路以及具有使用氧化物半導體的電 義解釋，其截止電流十分小的電晶體）的儲 一體，能夠實現具有新穎特徵的半導體裝置 採用週邊電路和儲存電路的疊層結構，可以 置的整合化。 本實施方式可以與其他實施方式所記載 組合而實施。 實施方式5 在本實施方式中，參照圖10A至圖13 方式所說明的半導體裝置應用於行動電話、 電子書閱讀器等移動設備的例子進行說明。 在行動電話、智慧型手機、電子書閱讀 中’爲了暫時儲存影像資料而使用S rAM或 所以可以充分 氧化物半導體 的半導體材料 鎵等，使用單 電晶體能夠進 化物半導體以 速工作的各種 體以外的材料 作的電晶體） 晶體（作更廣 存電路設置爲 。另外，藉由 實現半導體裝 的結構適當地 對將上述實施 智慧型手機、 器等移動設備 DRAM。使用 -33- 201236160 SRAM或DRAM是因爲快閃記憶體應答速度慢而不適於處 理影像。另一方面，當將SRAM或DRAM用於影像資料的 暫時儲存時，有如下特徵。 如圖1 0A所示，在一般的SRAM中’一個記憶單元由 電晶體801至電晶體806的六個電晶體構成’並且由X解 碼器807和Y解碼器8 08驅動這些電晶體。電晶體803和 電晶體805以及電晶體804和電晶體806構成反相器，該 反相器能夠實現高速驅動。然而，由於一個電晶體由六個 電晶體構成，所以有記憶單元面積大的缺點。在將設計規 則的最小尺寸設定爲F的情況下，SRAM的記憶單元面積 —般爲100至150F2。因此，SRAM是各種記憶體中每個 位元的單價最高的。 另一方面，在DRAM中，如圖10B所示，記億單元 由電晶體811和儲存電容器812構成，並且由X解碼器 813和Y解碼器814驅動這些元件。由於一個單元由一個 電晶體和一個電容構成，所以所佔的面積小。DRAM的儲 存面積一般爲1 OF2以下。但是，DRAM需要一直進行更 新工作，因此即使在不進行改寫的情況下也消耗電力。 相對於此，上述實施方式所說明的半導體裝置的記憶 單元面積爲1 OF2左右，並且不需要頻繁的更新工作。從 而，能夠縮小記憶單元面積，還能夠降低耗電量。 另外’圖11是移動設備的方塊圖。圖11所示的移動 設備具有：RF電路901 ;模擬基帶電路9 02;數位基帶電 路903 :電池904 ;電源電路905 ;應用處理器906 ;快閃 -34- 201236160 記億體910;顯示器控制器911;儲存電路912; 913;觸控感應器919;聲頻電路917;以及鍵盤9: 顯示器913具有：顯示部914;源極驅動器915; 極驅動器 916。應用處理器 906具有：CPU ( Processing Unit:中央處理器）907; DSP (Digital Processor :數位信號處理器）908 ;以及介面 909 )。儲存電路912 —般由SRAM或DRAM構成，藉 述實施方式所說明的半導體裝置用於該部分，能夠 進行資訊的寫入和讀出，能夠長期保持儲存內容， 充分降低耗電量。 另外，圖12是將上述實施方式所說明的半導 用於顯示器的儲存電路950的例子。圖12所示的 路950具有：記憶體952;記憶體953;開關954 95 5 ;以及記憶體控制器951。另外，儲存電路950 :用來讀出及控制從信號線輸入的影像資料（輸入 料）、儲存在記憶體9 52及記憶體953中的資料（ 像資料）的顯示器控制器956;以及根據來自顯示 器956的信號來進行顯示的顯示器957。 首先，藉由應用處理器（未圖示）形成一個影 (輸入影像資料A)。該輸入影像資料A藉由開關 儲存在記億體952中。然後’將儲存在記憶體952 像資料（儲存影像資料A )藉由開關95 5及顯示器 956發送到顯示器957而進行顯示。 在輸入影像資料A沒有變化時，儲存影像資料 顯示器 18等。 以及閘 Central Signal (IF909 由將上 以高速 還能夠 體裝置 儲存電 ;開關 連接於 影像資 儲存影 器控制 像資料 954被 中的影 控制器 A —般 -35- 201236160 以30至6 OHz左右的週期從記憶體952藉由開關955由顯 示器控制器9 5 6讀出。 另外，例如在使用者進行了改寫畫面的操作時（即在輸 入影像資料A有變化時），應用處理器形成新的影像資料（輸 入影像資料B)。該輸入影像資料B藉由開關954被儲存 在記憶體953中。在該期間儲存影像資料A也繼續定期性 地藉由開關95 5從記憶體952被讀出。當在記憶體953中 儲存完新的影像（儲存影像資料B)時，由顯示器95 7的 下一個圖幀開始讀出儲存影像資料B，並且將該儲存影像 資料B藉由開關95 5及顯示器控制器956發送到顯示器 95 7而進行顯示。該讀出一直持續直到下一個新的影像資 料儲存到記憶體952中。 如上所述，藉由由記億體952及記憶體95 3交替進行 影像資料的寫入和影像資料的讀出，來進行顯示器95 7的 顯示。另外，記億體952、記億體953不侷限於兩個不同的 記憶體，也可以將一個記憶體分割而使用。藉由將上述實 施方式所說明的半導體裝置用於記憶體95 2及記憶體953 ，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存 內容，還能夠充分降低耗電量。 另外，圖13是電子書閱讀器的方塊圖。圖13所示的 電子書閱讀器具有：電池1001 ;電源電路1 002 ;微處理 器1 003 ;快閃記億體1 004 ;聲頻電路1 005 ;鍵盤1 006 ; 儲存電路1 007;觸控面板1 008;顯示器1 009;以及顯示 器控制器1 0 1 0。 -36- 201236160 在此，可以將上述實施方式所說明的半導體裝置用於 圖13的儲存電路1007»儲存電路1 00 7具有暫時保持書籍 內容的功能。作爲該功能的例子，例如有使用者使用強調 功能的情況。使用者在看電子書閱讀器時，有時需要對某 個部分做標記》該標記功能被稱爲強調功能，即藉由改變 顯示顏色；劃下劃線；將文字改爲粗體字；改變文字的字 體等，來使該部分與周圍不一樣而突出表示。強調功能就 是將使用者所指定的部分的資訊儲存而保持的功能。當將 該資訊長期保持時，也可以將該資訊複製到快閃記憶體 1 0 04。即使在此情況下，也藉由採用上述實施方式所說明 的半導體裝置，而能夠以高速進行資訊的寫入和讀出，能 夠長期保持儲存內容，還能夠充分降低耗電量。 如上所述，本實施方式所示的移動設備安裝有根據上 述實施方式的半導體裝置。因此，能夠實現以高速進行資 訊的讀出、長期保持儲存內容且充分降低耗電量的移動設 備。 本實施方式所示的結構及方法等可以與其他實施方式 所記載的結構及方法等適當地組合而實施。 實施例1 本實施例中，爲了確認實施方式1所示的溝槽結構的 電晶體是否呈現短通道效應而進行計算。 另外，在計算中使用syn〇psys公司製造的裝置模擬 軟體 Sentaurus Device。 -37- 201236160 圖7A示出用來計算的結構及各個尺寸。閘極絕緣層 的厚度爲5ηηι，氧化物半導體層的厚度爲5nm，並且閘極 電極用的溝槽的深度爲〇·4μηι。圖7A示出溝槽的底部的 長度（通道長度方向的長度）爲90nm，且源極電極和汲 極電極之間的間隔（通道長度方向的長度）爲ll〇nm的溝 槽結構的電晶體。氧化物半導體層的材料使用In-Ga-Zn-0 類氧化物半導體（能隙爲3.15eV，電子親和力爲4.6eV， 電子遷移率爲l〇cm2/Vs)，接觸於氧化物半導體層的電極 (源極電極及汲極電極）的功函數爲4.6eV，並且閘極電 極的功函數爲5.5eV。圖7B示出對該溝槽結構的電晶體 的Vg-Id特性（Vds=l V，溫度爲27°C )進行計算的結果 另外，圖8A示出溝槽的底部的長度（通道長度方向 的長度）爲60nm，源極電極和汲極電極之間的間隔（通 道長度方向的長度）爲80nm的溝槽結構的電晶體。圖8B 示出除了溝槽的底部的長度及源極電極和汲極電極之間的 間隔以外與圖7B爲同樣條件的計算結果。 另外，圖9A示出溝槽的底部的長度（通道長度方向 的長度）爲3 0 n m，源極電極和汲極電極之間的間隔（通 道長度方向的長度）爲50nm的溝槽結構的電晶體。圖9B 示出除了溝槽的底部的長度及源極電極和汲極電極之間的 間隔以外與圖7B爲同樣條件的計算結果。 從計算結果可知：圖7 A、圖8 A以及圖9 A的結構的 所有電晶體的特性大致相等。各個電晶體的閾値（Vth ) -38- 201236160 爲0.8V ’ S値爲60mV/dec，都是理想的數値。 從這些計算結果可知：即使將源極電極和汲極電極之 間的間隔（通道長度方向的長度）縮短到5 0 n m，也可以 得到良好的電晶體特性，而沒有呈現閾値的負漂移或S値 的增大等短通道效應。 爲了比較，不使用溝槽結構的電晶體而使用平面型的 電晶體結構來進行了同樣的計算。當將源極電極和汲極電 極之間的間隔（通道長度方向的長度）縮短時，通道長度 也變短，而呈現閾値的負漂移或S値的增大等短通道效應 ，再者，還確認到對閘極施加負的偏壓時的洩漏電流（截 止電流）的增大。 與該用來比較的計算結果相比’圖7B、圖8B以及圖 9B的計算結果是理想的。藉由採用實施方式1所示的電 晶體結構，即使縮短源極電極和汲極電極之間的間隔（通 道長度方向的長度），由於有效的通道長度的變化小’所 以不會呈現短通道效應，從而可以抑制截止電流。其結果 ，能夠製造保持特性良好的記億單元。 【圖式簡單說明】 在圖式中： 圖1A至圖1C是示出本發明的一個方式的剖面圖及俯 視圖； 圖2A至圖2C是示出本發明的一個方式的剖面模式圖 -39- 201236160 圖3A和圖3B是示出本發明的一個方式的剖面圖及電 路圖； 圖4是示出本發明的一個方式的剖面圖； 圖5A和圖5B是示出本發明的一個方式的電路圖及示 意圖， 圖6是示出本發明的一個方式的剖面圖； 圖7A和圖7B是用於計算的結構剖面圖及計算結果； 圖8A和圖8B是用於計算的結構剖面圖及計算結果； 圖9A和圖9B是用於計算的結構剖面圖及計算結果； 圖10A和10B是示出本發明的一個方式的電路圖； 圖11是示出本發明的一個方式的可攜式設備的方塊 圖， 圖12是示出本發明的一個方式的半導體裝置的方塊 圖， 圖13是示出本發明的一個方式的電子書閱讀器的方 塊圖。 【主要元件符號說明】 100 :基板 108 :閘極絕緣層 1 1 〇 :閘極電極 1 1 6 :通道形成區 120 :雜質區 124 :金屬化合物區 -40- 201236160 1 26 :電極 1 3 0 :絕緣層 142a、 142b:電極 143a、 143b:絕緣層 144 :氧化物半導體層 1 4 6 :閘極絕緣層 148a、148b:閘極電極 1 4 9 :絕緣層 1 5 0 :絕緣層 1 5 1 :絕緣層 1 5 2 :絕緣層 1 53 :電極 154 :電極 1 5 6 :佈線 1 6 0 :電晶體 1 6 1 :元件隔離區 1 6 2 :電晶體 163 :電晶體 164 :電容器 1 6 5 :元件隔離區 25 0 :記憶單元 251 :記憶單元陣列 2 5 3 :週邊電路 2 54 :電容器 201236160 3 10： 3 12： 3 14： 3 16： 3 18： 320 ： 3 22 ： 324 ： 325 ： 3 26 : 3 2 8 ： 3 29 ： 3 3 0 ： 33 1: 3 3 2 ： 3 3 4 ： 3 3 6 ： 3 3 8 ： 3 5 0 ： 400 ： 402 ： 403 ： 404 ： 半導體基板 STI區 閘極絕緣層 半導體層 導電層 保護絕緣層 側壁絕緣層 雜質區 連接電極 絕緣層 電極 絕緣層 連接電極 連接電極 電極 連接電極 電極 連接電極 電晶體 週邊電路 基板 元件隔離絕緣層 通道形成區 406 :雜質區 201236160 408 :高濃度雜質區 410:金屬化合物區 4 1 1 :閘極絕緣層 4 1 2 :閘極電極 4 1 4 :側壁絕緣層 418a:源極電極或汲極電極 418b:源極電極或汲極電極 4 2 0 :層間絕緣層 4 2 2 :層間絕緣層 424a :連接電極層 424b :連接電極層 424c :連接電極層 4 2 5 :絕緣層 426 :連接電極 428 :電極 43 0 :連接電極 4 5 0 :電晶體 45 2 :記憶單元 8 0 1 :電晶體 803 :電晶體 8 0 4 :電晶體 8 0 5 :電晶體 8 〇 6 :電晶體 807 : X解碼器 -43 201236160 8 08 : Y解碼器 8 1 1 :電晶體 8 1 2 :儲存電容器 8 1 3 : X解碼器 814 : Υ解碼器 901 ： RF電路 902 :模擬基帶電路 903 :數位基帶電路 9 0 4 :電池 9 0 5 :電源電路 906:應用處理器
907 ： CPU
908 ： DSP 909 :介面 9 1 0 :快閃記憶體 9 1 1 :顯示器控制器 912 :儲存電路 9 1 3 :顯示器 914 :顯示部 9 1 5 :源極驅動器 9 1 6 :閘極驅動器 91 7 :聲頻電路 91 8 :鍵盤 919 :觸控感應器 -44- 201236160 95 0 :儲存電路 951 :記憶體控制器 952 :記憶體 95 3 :記憶體 954 :開關 9 5 5 :開關 956 :顯示器控制器 957 :顯示器 1 0 0 1 :電池 1 0 0 2 :電源電路 1 003 :微處理器 1 004 :快閃記憶體 1 005 :聲頻電路 1 006 :鍵盤 1 007 :儲存電路 1 008 :觸控面板 1 009 :顯示器 1 〇 1 〇 :顯示器控制器 -45

Claims (1)

  1. 201236160 七、申請專利範圍： 1. 一種半導體裝置，包括： 第一絕緣層； 在該第一絕緣層中的溝槽； 與該溝槽的內壁面接觸的氧化物半導體層； 與該氧化物半導體層相鄰的閘極絕緣層； 在該溝槽中且與該氧化物半導體層相鄰的閘極電極， 在兩者之間夾有該閘極絕緣層。 2. 根據申請專利範圍第1項之半導體裝置，還包括 與該氧化物半導體層接觸的源極電極或汲極電極。 3 .根據申請專利範圍第1項之半導體裝置，以及 其中，該氧化物半導體層具有U字形狀的剖面形狀， 其中，該氧化物半導體層包含結晶，該結晶具有大致 垂直於該氧化物半導體層的表面的c軸。 4. 根據申請專利範圍第2項之半導體裝置，還包括 在該閘極絕緣層和該源極電極或汲極電極之間的第二絕緣 層。 5. 根據申請專利範圍第1項之半導體裝置， 其中，該內壁面至少包括該溝槽的底面。 6·—種半導體裝置，包括： 第一絕緣層； 在該第一絕緣層中的第一溝槽； 與該第一絕緣層接觸的氧化物半導體層，其中該氧化 物半導體層包括： -46 - 201236160 與該第一溝槽的第一側壁相鄰的第一區； 與該第一溝槽的底面相鄰的第二區；以及 與該第一溝槽的第二側壁相鄰的第三區，其中該 第一溝槽的第一側壁與該第一溝槽的第二側壁彼此相對， 在該第一絕緣層的第一區上的源極電極，該源極電極 電連接到該氧化物半導體層； 在該第一絕緣層的第二區上的汲極電極，該汲極電極 電連接到該氧化物半導體層，其中該第一溝槽位於該第一 絕緣層的第一區與該第一絕緣層的第二區之間； 與該氧化物半導體層相鄰的閘極絕緣層；以及 在該第一溝槽中且與該氧化物半導體層相鄰的閘極電 極，在兩者之間夾有該閘極絕緣層。 7. 根據申請專利範圍第6項之半導體裝置，還包括 在該第一絕緣層中的第二溝槽；以及 塡充該第二溝槽的第二絕緣層。 8. 根據申請專利範圍第6項之半導體裝置， 其中，該閘極絕緣層接觸於該氧化物半導體層的側面 〇 9. 根據申請專利範圍第6項之半導體裝置， 其中，該氧化物半導體層具有U字形狀的剖面形狀， 以及 其中，該氧化物半導體層包含結晶，該結晶具有大致 垂直於該氧化物半導體層的表面的c軸。 -47- 201236160 10. —種半導體裝置，包括： 第一絕緣層； 在該第一絕緣層中的第一溝槽； 在該第一絕緣層中的第二溝槽： 與該第一溝槽的內壁面接觸的氧化物半導體層； 與該氧化物半導體層相鄰的第二絕緣層，其中該第二 絕緣層與該第二溝槽的內壁面相鄰； 在該第一溝槽中且與該氧化物半導體層相鄰的閘極電 極，在兩者之間夾有該第二絕緣層；以及 塡充該第二溝槽的第三絕緣層。 11. 根據申請專利範圍第10項之半導體裝置，還包 括與該氧化物半導體層接觸的源極電極或汲極電極。 12. 根據申請專利範圍第10項之半導體裝置， 其中，該第二絕緣層接觸於該氧化物半導體層的側面 〇 13. 根據申請專利範圍第10項之半導體裝置， 其中，該氧化物半導體層具有U字形狀的剖面形狀， 以及 其中，該氧化物半導體層包含結晶，該結晶具有大致 垂直於該氧化物半導體層的表面的c軸。 14. 根據申請專利範圍第10項之半導體裝置，還包 括在該第二溝槽中的第四絕緣層， 其中，該第四絕緣層設置在該第二絕緣層和該第三絕 緣層之間。 -48 - 201236160 15. 根據申請專利範圍第11項之半導體裝置，還包 括在該第二絕緣層和該源極電極或汲極電極之間的第四絕 緣層 16. 根據申請專利範圍第10項之半導體裝置， 其中，該第一溝槽的內壁面至少包括該第一溝槽的底 面，以及 其中，該第二溝槽的內壁面至少包括該第二溝槽的底 面。 17. 根據申請專利範圍第10項之半導體裝置， 其中，該第二溝槽的底部的水平位置深於該第一溝槽 的底部的水平位置。 18. —種半導體裝置，包括： 半導體基板； 在該半導體基板中的第一溝槽； 在該半導體基板中的雜質區； 與該第一溝槽的內壁面接觸的第一閘極絕緣層； 在該第一溝槽中且在該第一閘極絕緣層上的第一閘極 電極； 在該第一閘極電極和該半導體基板上的第一絕緣層； 在該第一絕緣層上的第二絕緣層： 在該第二絕緣層中的第二溝槽； 與該第二溝槽的內壁面接觸的氧化物半導體層； 與該氧化物半導體層相鄰的第三絕緣層；以及 在該第二溝槽中且與該氧化物半導體層相鄰的第二閘 -49 - 201236160 極電極，在兩者之間夾有該第三絕緣層。 19. 根據申請專利範圍第18項之半導體裝置’還包 括： 在該第二絕緣層中的第三溝槽，其中該第三絕緣層與 該第三溝槽的內壁面相鄰；以及 塡充該第三溝槽的第四絕緣層。 20. 根據申請專利範圍第18項之半導體裝置，還包 括與該氧化物半導體層接觸的源極電極或汲極電極， 其中，該源極電極或汲極電極電連接到該第一閘極電 極。 21·根據申請專利範圍第18項之半導體裝置， 其中，該第一閘極電極包括半導體層和在該半導體層 上的導電層。 2 2.根據申請專利範圍第18項之半導體裝置，還包 括： 在該第一閘極電極上的保護絕緣層；以及 與該第一閘極電極和該保護絕緣層的側面接觸的側壁 絕緣層。 2 3 ·根據申請專利範圍第1 8項之半導體裝置， 其中，該氧化物半導體層具有U字形狀的剖面形狀， 以及 其中，該氧化物半導體層包含結晶，該結晶具有大致 垂直於該氧化物半導體層的表面的c軸》 24.根據申請專利範圍第19項之半導體裝置， -50- 201236160 其中，該第一溝槽的內壁面至少包括該第一溝槽的底 面，以及 其中，該第二溝槽的內壁面至少包括該第二溝槽的底 面。 2 5 .根據申請專利範圍第I 9項之半導體裝置， 其中，該第三溝槽的底部的水平位置深於該第二溝槽 的底部的水平位置。 26. —種半導體裝置，包括： 包含具有半導體材料的電晶體的電路；以及 在該電路上且與該電路接觸的記憶體，該記憶體包括 第一絕緣層； 在該第一絕緣層中的第一溝槽； 與該第一溝槽的內壁面接觸的氧化物半導體層； 與該氧化物半導體層相鄰的第二絕緣層；以及 在該第一溝槽中且與該氧化物半導體層相鄰的閘極電 極，在兩者之間夾有該第二絕緣層， 其中，該半導體材料與該氧化物半導體層的材料不同 〇 27. 根據申請專利範圍第26項之半導體裝置，還包 括 在該第一絕緣層中的第二溝槽，其中該第二絕緣層與 該第二溝槽的內壁面相鄰；以及 塡充該第二溝槽的第三絕緣層。 -51 - 201236160 28. 根據申請專利範圍第26項之半導體裝置，還包 括與該氧化物半導體層接觸的源極電極或汲極電極。 29. 根據申請專利範圍第26項之半導體裝置，其中 該第二絕緣層接觸於該氧化物半導體層的側表面。 3 0.根據申請專利範圍第26項之半導體裝置，以及 其中，該氧化物半導體層具有U字形狀的剖面形狀， 其中，該氧化物半導體層包含結晶，該結晶具有大致 垂直於該氧化物半導體層的表面的c軸。 3 1 ·根據申請專利範圍第26項之半導體裝置， 其中，該內壁面至少包括該第一溝槽的底面。 32.根據申請專利範圍第27項之半導體裝置， 其中，該第一溝槽的內壁面至少包括該第一溝槽的底 面，以及 其中，該第二溝槽的內壁面至少包括該第二溝槽的底 面。 3 3 .根據申請專利範圍第27項之半導體裝置， 其中，該第二溝槽的底部的水平位置深於該第—溝槽 的底部的水平位置》 -52-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI899849B (zh) * 2023-12-28 2025-10-01 台灣積體電路製造股份有限公司 包括垂直通道的半導體元件及其製造方法

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI552345B (zh) 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012102182A1 (en) * 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9691772B2 (en) 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
US9099437B2 (en) 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8772849B2 (en) 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5933300B2 (ja) * 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
JP6045176B2 (ja) * 2011-04-15 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9006803B2 (en) 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8785923B2 (en) 2011-04-29 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
US9490241B2 (en) 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US9276125B2 (en) 2013-03-01 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9647125B2 (en) 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2015043361A (ja) * 2013-08-26 2015-03-05 マイクロン テクノロジー， インク． 半導体装置
US9859439B2 (en) * 2013-09-18 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI677989B (zh) 2013-09-19 2019-11-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN104516576B (zh) 2013-09-29 2016-04-13 宸鸿科技(厦门)有限公司 触控面板的制作方法
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2015112958A1 (en) 2014-01-27 2015-07-30 Corning Incorporated Articles and methods for controlled bonding of thin sheets with carriers
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
CN111048509B (zh) 2014-03-28 2023-12-01 株式会社半导体能源研究所 半导体装置
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9406793B2 (en) * 2014-07-03 2016-08-02 Broadcom Corporation Semiconductor device with a vertical channel formed through a plurality of semiconductor layers
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US10115819B2 (en) * 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US10985278B2 (en) 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9749567B2 (en) 2015-11-29 2017-08-29 United Microelectronics Corp. Operating method of image sensor
KR102579920B1 (ko) 2015-12-17 2023-09-18 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
JP6523197B2 (ja) * 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法
US9991266B2 (en) 2016-06-13 2018-06-05 United Microelectronics Corp. Semiconductor memory device and semiconductor memory array comprising the same
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN108807177B (zh) * 2017-05-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102597945B1 (ko) 2017-09-15 2023-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN107845636B (zh) * 2017-10-23 2020-05-15 上海华力微电子有限公司 一种闪存晶圆的制作方法
CN108155246B (zh) * 2017-12-28 2020-07-24 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法、阵列基板
JP2019165124A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
CN110890428B (zh) 2018-09-07 2023-03-24 联华电子股份有限公司 氧化物半导体场效晶体管及其形成方法
US10658380B2 (en) * 2018-10-15 2020-05-19 Micron Technology, Inc. Formation of termination structures in stacked memory arrays
JP7474712B2 (ja) * 2019-01-29 2024-04-25 株式会社半導体エネルギー研究所 半導体装置
US12376373B2 (en) 2019-11-01 2025-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2021090115A1 (ja) 2019-11-08 2021-05-14 株式会社半導体エネルギー研究所 半導体装置
JPWO2021090106A1 (zh) 2019-11-08 2021-05-14
KR102758297B1 (ko) 2020-07-02 2025-01-23 삼성디스플레이 주식회사 표시 장치
CN112490246B (zh) * 2020-11-06 2024-04-05 长江存储科技有限责任公司 半导体器件及其制备方法
CN116133436A (zh) * 2021-11-12 2023-05-16 联华电子股份有限公司 半导体元件及其制作方法
US20230164989A1 (en) * 2021-11-19 2023-05-25 Taiwan Semiconductor Manufacturing Company Limited U-shaped channel access transistors and methods for forming the same
KR20230115389A (ko) 2022-01-26 2023-08-03 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20230124296A (ko) 2022-02-18 2023-08-25 삼성전자주식회사 트랜지스터 구조물 및 이를 포함하는 반도체 장치
KR20230133494A (ko) * 2022-03-11 2023-09-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN115360194B (zh) * 2022-07-22 2025-09-26 福建省晋华集成电路有限公司 存储器件以及其制造方法
KR20240027472A (ko) * 2022-08-23 2024-03-04 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5317432A (en) 1991-09-04 1994-05-31 Sony Corporation Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel
JP3287038B2 (ja) * 1991-12-19 2002-05-27 ソニー株式会社 液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06208796A (ja) * 1993-11-01 1994-07-26 Hitachi Ltd 半導体メモリ
JPH08107211A (ja) * 1994-10-06 1996-04-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6635526B1 (en) * 2002-06-07 2003-10-21 Infineon Technologies Ag Structure and method for dual work function logic devices in vertical DRAM process
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4122880B2 (ja) 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US20040232408A1 (en) 2003-05-21 2004-11-25 Heeger Alan J. Bilayer high dielectric constant gate insulator
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006049413A (ja) * 2004-08-02 2006-02-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4143589B2 (ja) 2004-10-15 2008-09-03 エルピーダメモリ株式会社 半導体装置の製造方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
GB0427563D0 (en) * 2004-12-16 2005-01-19 Plastic Logic Ltd A method of semiconductor patterning
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008004738A (ja) * 2006-06-22 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
JP5145666B2 (ja) * 2006-07-31 2013-02-20 株式会社リコー 電子素子、電流制御ユニット、電流制御装置、演算装置及び表示装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7795096B2 (en) * 2006-12-29 2010-09-14 Qimonda Ag Method of forming an integrated circuit with two types of transistors
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009016368A (ja) 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP2009253249A (ja) 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US7893494B2 (en) * 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010071034A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
KR20100106017A (ko) * 2009-03-23 2010-10-01 삼성전자주식회사 리세스 채널 트랜지스터 및 이의 제조 방법
US8487370B2 (en) * 2010-07-30 2013-07-16 Infineon Technologies Austria Ag Trench semiconductor device and method of manufacturing
TWI552345B (zh) 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012102182A1 (en) * 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5933300B2 (ja) * 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI899849B (zh) * 2023-12-28 2025-10-01 台灣積體電路製造股份有限公司 包括垂直通道的半導體元件及其製造方法

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Publication number Publication date
JP2012169611A (ja) 2012-09-06
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