TW201203259A - Mitigating channel coupling effects during sensing of non-volatile storage elements - Google Patents

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201203259 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性儲存。 【先前技術】 半導體記憶體裝置愈來愈普遍地用於各種電子裝置中。 舉例而言，非揮發性半導體記憶體用於個人導航裝置、蜂 巢式電話'數位相機、個人數位助理、行動計算裝置、非 行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶 體（EEPROM)及快閃記憶體屬於最受歡迎之非揮發性半導 體記憶體之列。 在EEPROM及快閃記憶體兩者中，—記憶體單元包含具 有一浮動閘極之一電晶體，該浮動閘極定位於一半導體基 板中之通道區上面且與該通道區絕緣。該浮動閘極及通 道區定位於源極區與汲極區之間。一控制閘極提供於該浮 動閘極上方且與該浮動閘極絕緣。該電晶體之臨限電壓由 該浮動閘極上所保持之電荷量控制。即，在接通該電晶體 以准許在其源極與汲極之間傳導電流之前必須施加至該控 制閘極之最小電壓量由該浮動閘極上之電荷位準控制。該 §己憶體單兀可連接至一位元線以允許感測該傳導電流。 虽程式化一 EEPROM或快閃記憶體裝置（諸如，一 ΝΑΝβ 快閃圮憶體裝置）中之一記憶體單元時，通常將一程式化 電壓施加至該控制閘極且將該位元線接地。將來自該通道 之電子注入至該浮動閑極中。當電子在該浮動閉極中累積 時’該洋動閘極變為帶負電且提升該記憶體單元之臨限電 155835.doc 201203259 壓，以使得該記憶體單元處於一經程式化狀態中。可在以 下專利中找到關於程式化之更多資訊：標題為「Source

Side Self Boosting Technique for Non-Volatile Memory」之 美國專利 6,859,397，標題為「Detecting Over Programmed Memory」之美國專利6,917,542 ;及標題為「programming

Non-Volatile Memory」之美國專利6,888,758，所提及之所 有三個專利皆以其全文引用方式併入本文中。 在諸多情形下，該程式化電壓係作為一連串脈衝（稱為 程式化脈衝）施加至該控制閘極，其中該等脈衝之量值在 母一脈衝處增加。在程式化脈衝之間， 驗證操作以判定正被程式化之記憶體單元是否，已達= 標位準。若-記憶體單元已達到其目標位準，則停止對彼 記憶體單元之程式化。若一記愔髅 。己隐體早兀尚未達到其目標位 準，則將繼續對彼記憶體單元之程式化。 某些EEPR〇M及快閃記憶體裝置中之記憶體裝置具有用 於儲存兩個電荷範圍之一浮動閘極， 卜經抹除狀態及-經程式化狀^ 可在兩個狀態 體單元。 '化狀態)之間程式化/抹除該記憶 —多狀態記憶體裝置II由識別多個 (vt)分佈（或資料狀態）而每記憶 5之有效臨限電壓 元。每一不同之Vt分佈對應於該記憶：：存多個資料位 組資料位元之一預定值。枭 又置中所編碼之該 1U而言，儲左&/ —記憶體單元使用四個有效Vt八佈：仔兩個資料位元之 —記憶體單元使用八個有效Vt八佈储存三個資料位元之 155835.d〇i 201203259 影響對記憶體單元之vt之讀取之一個因素係其相鄰（一 或多個）記憶體單元之通道電位。舉例而言，一記憶體單 元之表觀vt在相鄰者之汲極側通道電位係〇 4伏之情況下 與在相鄰者之汲極側通道電位係0伏之情況下係不同的。 -旦已程式化-非揮發性儲存元件，可以一高可靠度回 讀其經程式化狀態即較為重要。然而，相㈣之通道電位 在驗證該記憶體單元時與捕後讀取該記憶體單元時之間 的差可影響該記憶體單元之表觀vt。藉此，可不正確地讀 取該記憶體單元。 用於減小程式化驗證條件與讀取條件之間的差（諸如， 通道電位之差)之一個技術係在程式化驗證及讀取期間僅 感測每隔-位元線。此在程式化驗證及讀取兩者期間保持 相鄰者之通道電位處於〇 V。然而’藉由一次僅讀取每隔 一位元線，用於驗證及讀取之時間可加倍。由於可需要諸 多程式化循環’因此使每—程式化循環之驗證操作之數目 加倍可不利於效能。 【實施方式】 本文中揭示用於在操作非揮發性儲存裝置上得到改良之 技術。可使-特定記憶體單元在讀取期間與一或多個相鄰 記憶體單元之通道搞合之量與在驗證 者發生之通道耗合之量匹配。因此，減小或消除程式 )= s 登與讀取之間的通道耦合之差。 注意，戶斤感敎目標記憶體單元之臨限電壓可相依 鄰記憶體單元之位元線偏壓。舉例而言，目標記憶體之臨 155835.doc 201203259 限電塵在將相鄰者之位元線接地之情況下可比在將相鄰者 之位元線施偏壓為Vbl(其中Vbl可係（舉例而言）〇 4 v)之情 況下高。另一方面，目標記憶體單元之臨限電壓在將相鄰 者之位元線施偏壓為Vbl之情況下可比在將相鄰者之位元 線接地之情況下較低。實施例包含可使在目標記憶體單元 之讀取期間的相鄰位元線之位元線偏壓條件與在目標記憶 體單元之驗證期間所使用之相鄰位元線偏壓條件匹配之方 法及裝置。此可有助於減輕通道耦合效應。 減小通道耦合之此等差可改良判定記憶體單元之臨限電 壓之準確度4外，可在驗證及讀取兩者期間—起讀取所 有位7L線。因此，驗證及讀取係高效。注意，在程式化期 間’可針對每一程式化脈衝執行—或多個驗證操作。因 此，、藉由在驗證期間一起感測所有位元線來減小跟隨每一 程式化脈衝之驗證操作之數目可係相當有益的。此外，可 在至少某些驗證及讀取操作㈣將該等位元線中之至少某 些位元線接地，此可節省電力。此外，可減小所消耗之峰 值電流量。 在某些實施例中，該等非揮發柹蚀六- 早If生儲存兀件位於一快閃記 憶體陣列内。一快閃記憶體系統 1固貫例使用NAND結 構，其包含夾在兩個選擇閘極之間 J J平聯配置之多個電晶 體。所述争聯電晶體及所述選煜門枚 ^選擇閘極稱為—稱作nand 串。該NAND結構將闡述為一個眚 勹個貫例性架構；然而，本文 中所闡述之技術並不限於該NAND架構。 圖！係展示一個NAND串之—俯 m 圆2係其一等效電 155835.doc 201203259 路。圖1及2中所繪示之NAND串包含四個電晶體loo、 102、104及106，其係串聯的且夾在一第一（或汲極側）選擇 閘極120與一第二（或源極側）選擇閘極122之間。選擇閘極 120經由位元線觸點126將該NAND串連接至一位元線。選 擇閘極122將該NAND串連接至源極線128。藉由將適當電 壓施加至選擇線SGD來控制選擇閘極12〇。藉由適當電壓 施加至選擇線SGS來控制選擇閘極122。電晶體1〇〇、 102、104及106中之每一者具有一控制閘極及一浮動閘 極。例如，電晶體100具有控制閘極100CG及浮動閘極 100FG。電晶體102包含控制閘極1〇2CG及一浮動閘極 102FG。電晶體1〇4包括控制閘極1〇4CG及浮動閘極 104FG。電晶體1〇6包含一控制閘極1〇6CG及一浮動閘極 106FG。控制閘極i〇〇CG連接至字線Wl3，控制閘極 102CG連接至字線WL2，控制閘極1〇4CG連接至字線 WL1，控制閘極i〇6CG連接至字線WL〇。 /主思，雖然圖1及2展示該NAND串中之四個記憶體單 元，但使用四個電晶體僅係作為一實例而提供。一 NAND 串可具有少於四個記憶體單元或多於四個記憶體單元。舉 例而δ，某些NAND串將包含8個記憶體單元、丨6個記憶體 單元、32個記憶體單元、64個記憶體單元、128個記憶體 單兀等等。本文中之論述並不限於一 NAND串中之記憶體 單元之任一特定數目。 使用一 NAND結構之一快閃記憶體系統之一典型架構將 包含諸多NAND串》每一 NAND串藉由其由選擇線SGS控制 155835.doc 201203259 之源極選擇閛極連接至源極線，且藉由其由選擇線Sgd控 制之沒極選擇閘極連接至其相關聯位元線。每一位元線及 經由一位元線觸點連接至彼位元線之各別NAND串構成記 憶體單元陣列之行。位元線由多個NAND串共用。通常， 位凡線沿垂直於字線之一方向在該等NAND串之頂部上延 伸且連接至一或多個感測放大器。 每一記憶體單元皆可儲存資料（類比或數位）。當儲存一 個數位資料位元時，將記憶體單元之可能的臨限電壓範圍 劃分成指派有邏輯資料及「〇」之兩個範圍。在一 NAND型快閃記憶體之—個實例中，在抹除記憶體單元之 後臨限電壓係負且定義為邏輯…。在程式化之後臨限 電壓係正且定義為邏輯「〇」。當臨限電壓係、負且藉由將〇 伏施加至該控極來嘗試-讀取時，該記憶體單元將接 通以指示健存邏輯卜當臨限電壓係正且藉由將0伏施加至 ^控制閘極來嘗試-讀取操作時，該記憶體單元將不接 通’此指不儲存邏輯0。 在·儲存多個資料位準陪 劃八 Θ形下，將可能的臨限電壓範圍 J刀成資料位準之數目。舉例 NAND型記憶趙」之例：四:::電*範圍。在- 壓係負且U Α「η 在抹除操作之後臨限電 「10」、「Λ1 ^限電壓可用於資料狀態 態）（例如，钻# 右儲存八個資訊位準（或狀 針對三個資料位元），則將存在指派至資料值 155835.doc 201203259 「000」、「nm 「 「1〇1、「】」〇1°」、「〇11」、「_」、 程 1〇」及「Ul」之八個臨限電壓範圍。 之間二^記憶體單元料與該單元之臨限電壓位孕 在一頊眘谂V,工 吓迺用之資枓編碼方案。 指派至IS B雷Η碼指派方案將資料值 麗錯—吳地移㈣’以使得在—浮動間極之臨限電 _、&至其相鄰物理狀態之情況下，僅影響一個位 ^ \某些實施例十’該資料編碼方案可係針對不同字線 =變：該資料編碼方案可隨時間而改變，或隨機字線之 r:位兀可破反轉以減少資料型樣靈敏度及甚至對該等圮 憶體單元之抹寫。 ° 在以下美國專利/專利申請案中提供NAND型快閃記憶體 及其操作之相關㈣’所有該等美國專利/專利申請案皆 以引用方式併入本文_ :美國專利第5,57〇,315號；美國專 利第5,774,397號，美國專利第6,〇46,935號；美國專利第 6’456,528號；及美國專利公開案第US2〇〇3/〇〇〇2348號。除 NAND以外，本文中之論述亦可適用於其他類型之快閃記 憶體以及其他類型之非揮發性記憶體。 除NAND快閃記憶體以外，亦可使用其他類型之非揮發 性儲存裝置。舉例而言，一所謂的TAN〇s結構（由矽基板 上之一 TaN-Al2〇3_SiN-Si〇2堆疊層組成）亦可與各實施例一 起使用’該TANOS結構基本上係使用在氮化物層（代替一 浮動閘極）中陷獲電荷之一記憶體單元。可用於快閃 EEPROM系統中之另一類型之記憶體單元利用取代一導電 155835.doc •10· 201203259 浮動閘極之一非導電電介質材料來以一非揮發性方式儲存 電荷。此一單元闡述於Chan等人之一論文「a心此

Single-Transistor Oxide-Nitride-Oxide EEPROM Device (IEEE Electron Device Letters，卷EDL-8，第 3期，1987年 3月，PP. 93-95)中。由氧化矽、氮化矽及氧化矽 (「ΟΝΟ」）形成之三層式電介質失在一導電控制閘極與— 半導電基板之一表面之間記憶體單元通道上面。藉由將電 子自單元通道注入至氮化物中來程式化該單元，其中電子 被陷獲並儲存於一有限區域令。然後，此所儲存電荷以一 "Τ Υ貞測方式改變β亥卓元之通道之一部分之臨限電壓^夢由 將熱電洞注入至該氮化物中來抹除記憶體單元。亦參見

Nozaki 等人之「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」（IEEE J0urnai of Solid-State Circuits，卷 26，第 4期，1991 年 4 月，pp. 497_ 501)，其闡述呈一分裂閘極組態之一類似記憶體單元，其 中一經摻雜多晶矽閘極延伸越過記憶體單元通道之一部分 以形成一單獨選擇電晶體。以上兩篇論文皆以全文引用之 方式併入本文中。在William D. Brown及Joe E. Brewer所 編輯之「Nonvolatile Semiconductor Memory Technology」 (IEEE Press，1998)之第1.2章節中所提及之程式化技術在彼 章節中亦被闡述為適用於電介質電荷陷獲裝置，該論文以 引用方式併入本文中。亦可使用其他類型之記憶體裝置。 圖3圖解說明可包含一或多個記憶體晶粒或晶片212之一 非揮發性儲存裝置21 〇。記憶體晶粒212包含一記憶體單元 155835.doc 201203259 陣列（二維或三維）200、控制電路220以及讀取/寫入電路 230A及230B。在一項實施例中，各個週邊電路對記憶陣 列200之存取係以一對稱形式在該陣列之對置側上實施， 以便將每側上之存取線及電路之密度減半。讀取/寫入電 路230A及230B包含多個感測區塊3〇〇，其允許並行地讀取 或程式化一記憶體單元頁。記憶體陣列1〇〇可經由列解碼 器240A及240B由字線來定址且可經由行解碼器242A及 242B由位元線來定址。在一典型實施例中，一控制器244 與一或多個記憶體晶粒212包含於同一記憶體裝置21 〇(例 如’一可抽換儲存卡或封裝）中。命令及資料經由線232在 主機與控制器244之間傳送且經由線234在該控制器與一或 多個5己憶體晶粒212之間傳送。一個實施方案可包含多個 晶片212。 控制電路220與讀取/寫入電路23〇a及230B協作以對記憶 體陣列200執行記憶體操作。控制電路22〇包含一狀態機 222、一晶片上位址解碼器224及一電力控制模組226。狀 態機222提供對記憶體操作之晶片級控制。晶片上位址解 碼器224提供一位址介面以在主機或一記憶體控制器所使 用之位址與解碼器240A、240B、242A及242B所使用之硬 體位址之間進行轉換。電力控制模組226控制在記憶體操 作期間供應至字線及位元線之功率及電壓。在一項實施例 中，電力控制模組226包含一或多個電荷幫浦，其可形成 大於電源電壓之電壓。 在一項實施例中，可將控制電路220、電力控制電路 155835.doc 12 201203259 6解碼器電路224、狀態機電路222、解碼器電路 242A、解碼器電路242B'冑碼器電路謂八、帛碼器電路 M0B、讀取/寫入電路23〇八、讀取/寫入電路^^^及/或控 制器244之-個組合或任—組合稱為—或多個管理電路。 圖4繪示記憶體單元陣列2〇〇之一例示性結構。在一項實 施例中’該記憶體單元陣列被劃分成關記憶體單元區 塊。通常對於快閃EEPR〇M系統而言，該區塊係抹除單 :::亦即，每一區塊含有可一起抹除之最小數目之記憶體 早兀。每-區塊通常被劃分成若干頁。一頁係一程式化單 位。通常在一個記憶體單元列中儲存一或多個資料頁❶一 頁可儲存-或多個磁區…磁區包含使用者資料及附加項 資料。附加項資料通常包含已依據該磁區之使用者資料計 算之一錯誤校正碼（ECC)。控制器（下文所闡述）之一部分 在正將資料程式化至陣列十時計算ECC，且亦在正自陣列 讀取資料時檢查ECO另—選擇係，將ECC及/或其他附加 項資料儲存於與其所從屬之使用者資料不同之頁或甚至不 同之區塊中。一使用者資料磁區通常係512個位元組，其 對應於磁碟驅動甲之一磁區之大小。大量頁形成一區塊， 舉例而言，自8個頁至多達32個、64個、128個或更多個頁 不等。亦可使用不同大小之區塊及配置。 在另貫施例中，將位元線劃分成奇數位元線及偶數位 元線。在一奇數/偶數位元線架構中，在一個時間處程式 化沿一共同字線且連接至奇數位元線之記憶體單元，而在 另一時間處程式化沿一共同字線且連接至偶數位元線之記 155835.doc -13- 201203259 憶體單元。 圖4展示記憶體陣列200之區塊i之更多細節。區塊i包含 X+1個位元線及X+1個NAND串。區塊i亦包含64個資料字 線（WL0至WL63)、2個虛擬字線（WL_dO及WL_dl)、一汲 極側選擇線（SGD)及一源極側選擇線（SGS)。每一NAND串 之一個端子經由一汲極選擇閘極（連接至選擇線SGD)連接 至一對應位元線，且另一端子經由一源極選擇閘極（連接 至選擇線SGS)連接至源極線。由於存在64個資料字線及2 個虛擬字線，因此每一 NAND串包含64個資料記憶體單元 及2個虛擬記憶體單元。在其他實施例中，NAND串可具有 多於或少於64個資料記憶體單元及2個虛擬記憶體單元。 資料記憶體單元可儲存使用者資料或系統資料。虛擬記憶 體單元通常不用於儲存使用者資料或系統資料。某些實施 例不包含虛擬記憶體單元。 圖5係分割成一核心部分（稱為一感測模組480)及一共同 部分490之一個別感測區塊300之一方塊圖。在一項實施例 中，將存在用於每一位元線之一單獨感測模組480及用於 一組多個感測模組480之一個共同部分490。在一個實例 中，一感測區塊將包含一個共同部分490及八個感測模組 480。一群組中之感測模組中之每一者將經由一資料匯流 排472與相關聯之共同部分通信。對於進一步之細節，參 考美國專利申請公開案2006/0140007，該案以全文引用之 方式併入本文中。 感測模組480包括一感測電路470，其判定一所連接位元 155835.doc 201203259 線令之-傳導電流是高於一預定臨限位準還是低於一預定 δ»限位準。在某些實施例中，《測模組彻包含通常稱為 感測放大器之一電路。感測模組48〇亦包含一位元線鎖 存器482 ’其用於設定所連接位元線上之—錢狀態。舉 例而言，鎖存於位元線鎖存器482中之一預定狀態將導致 將所連接位元線拉至指定程式化抑制之一狀態（例如， Vcid)。，某些實施例中，使在—特^經程式化狀態之驗證 期門的每位元線上之電壓條件與在彼特定經程式化狀態 之讀取期間的每·位元線上之電壓條件匹配。 八同邛刀490包括一處理器492、一組資料鎖存器494及 耦合在該組資料鎖存器494與資料匯流排42〇之間的一 "〇 介面496。處理器492執行計算。舉例而言，其功能中之一 者係判疋儲存於所感測記憶體單元中之資料並將所判定之 資料儲存於該組資料鎖存器中。在某些實施例中，處理器 492判定在驗證及讀取期間應將何種電壓施加至該位元 線。在，證期間’處理器492可基於將（已將）該位元線上之 隐體單元轾式化至之狀態而做出此判定。在讀取期間， 處理器492可基於粗略讀取該記憶體單元以粗略判定已程 式化至何狀態而做出此判定。在一讀取操作期間，該組資 料鎖存益494用於儲存由處理器492判定之資料位元。在一 $式化操作期間，其亦用於儲存自資料匯流排420導入的 -貝料 '元 呈導入資料位元表示欲程式化至記憶體中之寫 入貝料。I/O介面496在資料鎖存器494與資料匯流排42〇之 間提供一介面。 155835.doc -15· 201203259 在讀取或感測期間，該系統在狀態機222之控制下操 作，狀態機222控制向經定址之單元供應不同之控制閘極 電壓。在感測模組480步進穿過對應於記憶體所支援之各 種記憶體狀態之各種預界定控制閘極電壓時，其可在此等 電壓中之一者處跳脫且經由匯流排472將一輸出自感測模 組480提供至處理器492。彼時，處理器492藉由考量該感 測模組之跳脫事件及關於經由輸入線493自狀態機施加之 控制閘極電壓之資訊來判定所得記憶體狀態。然後處理器 492計算用於該記憶體狀態之二進制編碼且將所得資料位 元儲存至資料鎖存器494中。在核心部分之另一實施例 中，位元線鎖存器482有兩個用途：既作為用於鎖存感測 模、’且48G之輸出之—鎖存器亦作為如上文所闡述之一位元 線鎖存器。 預期某二實知*方案將包含多個處理器492。在 母-處理器492將包含一輸出線(圆5中未繪示)以 得該等輸出線^之每一者係 「 — Τ〈母者係線「或」連接在-起。在草』 貫施例中，該等輪出線在連接至經線「或 ^ 被反轉。此組態使犋处 妾之線之* 程式化過程何" I夠在程式化驗料WWW速判； 態機可判定二:=:Γ經線「或」連接之線u 例而…每式化之所有位元何時達到所需位準。聋 " 位7C達到其所需位準時 輯〇(或經反轉，仫 ^ 將彼位7〇之一邏 得係一資料1)發送至經線「哎^ 當所有位元皆於ψ ^ 次」連接之線。 態機知曉要终止 ’、資料】）時，則狀 、此程式化過程。在苴中 U母—處理器皆與八個 I55835.doc -16- 201203259 感測模組通信之實施例中，狀態機可（在一些實施例中）需 要请取經線「或」連接之線八次’或者向處理器492添加 邏輯以累積相關聯位元線之結果以使得該狀態機僅需讀取 該經線「或」連接之線一次。 在程式化或驗證期間，自資料匯流排42〇將欲程式化之 資料儲存於該組資料鎖存器494中。受該狀態機控制之程 式化操作包括將一連串程式化電壓脈衝（具有增加之量值） 施加至經定址記憶體單元之控制間極。每一程式化脈衝後 跟一驗證過程以判定該記憶體單元是否已程式化至所需狀 態。處理器492相對於所需記憶體狀態監視經驗證之記憶 體狀態。t二者一致日寺，處s器492設定位元線鎖存器 二82，以便致使該位元線被拉至指定程式化抑制之一狀 態。一此抑制輕合至該位元線之單元進一步程式化，即使在 其經歷程式化脈衝施加於其控制閘極上時亦如此。在其他 實％例中’该處理器首先載入位元線鎖存器術且感測電 路在驗證過程期間將該位元線鎖存器設定至一抑制值。在 某些實施例中’即使抑制記憶體單元進一步程式化，通常 亦可在驗證操作期間將位元線充電。換言之，即使不再需 ^對位7〇線上之單元進行驗證’亦以將允許執行一驗證之 單方切該位元線充電。此可允許正驗證之一目標記憶體 相鄰者之通道電位匹配在該目標記憶體單元之讀 取期間的相鄰者之通道電位。 " 。。祕；貞存器堆疊494含有對應於感測模組之一資料鎖存 項實施例中，每感測模組480存在3至5(或另 155835.doc 201203259 =數？個資料鎖存器。在-項實施例卜該等鎖存器每 ，者」:位兀。在某些實施案中(但不要求)，將該等資料 貞存盗實施為—移位暫存11以使得儲存於其中之並行資料 轉、成用於資料匯流排42〇之串列資料，且反之亦然。在 一項實施例中’可將對應於-個記憶體單元之讀取/寫入區 ，之所有資料鎖存器鏈接在—起以形成—區塊移位暫存 f ：使得可藉由串列傳送來輸入或輸出一資料區塊。特 定而對項取/寫入模組庫進行調適以使得其資料鎖存 器組中之每一者欲依序將資料移入或移出資料匯流排，仿 佛其係用於整個靖/官λ & iiu肩取/寫入區塊之一移位暫存器之部分一 樣。 可在以下專利中找到關於讀取操作及感測放大器之額外 資訊：（1)美國專利 7，196,931「Ν〇η_ν〇1— Mem〇ry AM Method With Reduced s_e * Εγ·」；⑺美國 #^ 7,023,736 r Non-Volatile Memory And Method with Improved Sensing」；（3)美國專利申請公開案第2〇〇5/〇169〇82 號；（4)美國專利 7，i96,928「Compensating for Coupling

During Read 〇perations of N〇n_v〇latile Mem〇ry」；及⑺ 2006年7月20日公開之美國專利申請公開案第2〇〇6/〇158947 號「Reference Sense Amplifier For Non-Volatile Memory」。 剛剛上文所列舉之所有五個專利文件皆以其全文引用方式 併入本文中。 在一成功程式化過程（具有驗證）結束時，視情況，記憶 體單元之臨限電壓應在經程式化記憶體單元之一或多個臨 155835.doc . ιχ. 201203259 限電壓分佈内，或在經抹除記憶體單元之一臨限電壓分佈 内。圖6A圖解說明當每一記憶體單元儲存四個資料位元 時’對應於記憶體單元陣列之資料狀態之實例性臨限電壓 分佈。然而，其他實施例可使用每記憶體單元多於或少於 四個資料位元。圖6A展示對應於資料狀態0至15之16個臨 限電壓分佈。在一項實施例中，狀態〇中之臨限電壓係負 且狀態1至15中之臨限電壓係正。然而，在狀態1至15中之 一或多者下之臨限電壓可係負。 在資料狀態0至15中之每一者之間係用於自記憶體單元 讀取資料之讀取參考電壓。舉例而言，圖6A展示資料狀態 0與資料狀態1之間的讀取參考電壓Vrl及資料狀態1與資料 狀態2之間的Vr2。藉由測試一給定記憶體單元之臨限電壓 是高於還是低於各別讀取參考電壓，該系統可判定該記憶 體單元處於何種狀態中。 驗證參考電壓係在每一資料狀態〇至15之下限處或其附 近。舉例而言，圖6A展示狀態1之Vvl及狀態2iVv2。當 將纪憶體單元程式化至一給定狀態時，該系統將測試彼等 6己憶體單元是否具有大於或等於該驗證參考電壓之一臨限 電壓。在某些實施例中，一個資料狀態（例如，最低資料 狀態）稱為一經抹除狀態且所有其他資料狀態稱為「經程 式化狀態」。 圖6Β圖解說明對應於資料狀態〇至15之臨限電壓分佈之 另-實施例可部分地重疊’乃因校正演算法可處置某—百 分比之錯誤之單元。 I55835.doc -19· 201203259 亦注意，當使用透過源極之體效應或體偏麼來將負臨限 電壓移位至可量測之正範圍中時，臨限電虔抽可自施加至 控制閉極之實際電壓偏移。要注意的另-點係，與所繪示 之16個狀態之相等間隔/寬度相反，各種狀態可具有不同 :寬度/間隔以適應對資料保持丟失之各不相同的敏感度 量。在某些實施例令，狀態0及/或狀態15寬於其他狀態。 在圖6A及6B之實例性實施方案中，非揮發性错存元件 儲存每儲存元件四個資料位元，使用四個資料狀態。 圖6C繪示其中每—儲存元件儲存兩個資料位元之四狀態記 憶體裝置之-組實例性臨限電壓分佈。為經抹除(經抹除 狀態）之儲存元件提供一第一臨限電壓分佈4〇1。三個臨限 電壓分佈402、403及404分別表示經程式化狀態a、6及 C。在一項實施例中，經抹除狀態中之臨限電壓係負的， 且A、B及C狀態中之臨限電壓係正的。 亦提供讀取參考電壓Vra、Vrb及Vrc以用於自儲存元件 讀取資料。藉由測試一給定儲存元件之臨限電壓是高於還 是低於Vra、Vrb及Vrc，該系統可判定儲存元件所處之狀 態（例如，程式化條件）。 此外’提供驗證參考電壓Vva、Vvb及Vvc。當將儲存元 件程式化至A狀態、B狀態或C狀態時’該系統將分別測試 彼等儲存元件是否具有大於或等於Vva、Vvb或Vvc之一臨 限電壓。在一項實施例中，提供「驗證低」參考電壓 Vval、Vvbl及Vvcl。類似「驗證低」參考電壓亦可用於具 有不同數目個狀態之實施例中。可在下文將闡述之一「粗 155835.doc •20- 201203259 驗證」期間使用驗證低位準。 在全序歹j程式化中’可將儲存元件自經抹除狀態直接程 式化至經程式化狀態A、㈣中之任一者。舉例而言，可 首先抹除欲程式化之_錯存元件群體使得該群體令之所有 儲存元件皆處於經抹除狀態中。諸如圖仍中所繪示之一連 串程式化脈衝可用於將健存元件直接程式化至A、Bg狀 態中°雖然某些儲存元件係自經抹除狀態程式化至錄 態’但其他儲存元件係自經抹除狀態程式化至8狀態及/或 自經抹除狀態程式化至。狀態。注意，不需要使 列程式化。 一慢程式化模式之-個實例針對—或多個㈣式化狀態 使用慢（偏移）及高（目標）驗證位準。舉例而言，針對A狀 態’ VvaL及Vva分別係偏移驗證位準及目標驗證位準，且 針對錄態，VvbL及Vvb分別係偏移驗證 位準。在程式化期間，者正M 4彳μ β 铋驗也

Η…一… 作為一目標狀態之A 二VvaLB# (例如’一 A狀態儲存元件)之臨限電壓 …a、’使其程式化速度變慢，諸如藉由使位元線電 壓提升至介於-標稱程式化或非抑制位 完全抑制位準（例如，2至 V)與 08 V、" 2至3 V)之間的-位準(例如，0.6至 確藉由避免臨限電壓之大步幅増加而提供更大準 程二：壓達到W時，將儲存元件鎖定在進-步 過vVbL時，使m 狀態儲存元件之臨限電壓超 將储“件鎖定在進一步程式化之外。在一個方法 155835.doc •21 - 201203259 中’並不針對最高狀態使用一慢程式化模式，乃因某些過 沖通承係可接又的。替代地，可針對低於最高狀態之經程 式化狀態使用慢程式化模式。 此外，在所論述之實例性程式化技術一儲存元件之 臨限電壓隨著該健存元件程式化至一目標經程式化狀態而 和1升·'、:而可使用其中一儲存元件之臨限電壓隨著該儲 存元件程式化至-目標經程式化狀態而降低之程式化技 術。亦可使用量測儲存元件電流之程式化技術。本文中之 概念可適合於不同程式化技術。 圖6D繪示在一程式化操作期間施加至一選定字線之一連 串程式化及驗證脈衝。一程式化操作可包含多個程式化反 覆，其中母一反覆將一或多個程式化脈衝（電壓）（後跟一或 多個驗證電壓）施加至一選定字線。在一個可能之方法 中’使程式化電麗在連續反覆中步進。此外，程式化電壓 可包含具有一通過電壓（Vpass)位準（例如，6至8 V)之一第 一部分，後跟一程式化位準（例如，12至25 V)下之一第二 部分。舉例而言，第一、第二、第三及第四程式化脈衝 410、412、414及416分別具有程式化電壓vpgml、

Vpgm2、Vpgm3及Vpgm4，等等。可在每一程式化脈衝之 後提供一組一或多個驗證電壓。 在圖6D中’繒示在每一程式化脈衝之間有三個驗證脈 衝。舉例而言，驗證脈衝VvA可用於驗證目標定為A狀態 之記憶體單元是否已達到Vva，VvB可用於驗證目標定為B 狀態之記憶體單元是否已達到VvB，且VvC可用於驗證目 155835.doc •22- 201203259 才示疋為C狀態之記憶體單元是否已達到VvC。在某些情形 下’ 一或多個初始程式化脈衝不後跟驗證脈衝，乃因不預 期任何儲存元件已達到最低程式化狀態（例如，A狀態）。 隨後’例如’程式化反覆可針對A狀態使用驗證脈衝，後 跟針對A狀態及b狀態使用驗證脈衝之程式化反覆，後跟 針對B狀態及c狀態使用驗證脈衝之程式化反覆。圖6D中 所繪示之電壓脈衝係針對最後驗證位準。亦可存在針對低 驗證位準VvaL、VvbL及VvcL之脈衝。 圖7 A係闡述包含一或多個驗證步驟之一程式化過程7 〇 〇 之一項實施例之一流程圖。在步驟7〇2中，選擇欲程式化 之記憶體之部分。在一項實施例中，此可係適合於記憶體 結構之-或多個寫人單位。—寫人單位之—個實例稱為一 頁。在其他實施例中，亦可使用其他單位及/或結構。在 步驟，中，使用其中經定址記憶體單元係用以平均 儲存元件抹寫且為隨後抹除提供—更均句起點之給定非資 料相依程式化之-預程式化過程。在步驟寫中，視 況，針對正使用之類型之儲存元件執行_抹除㈣q = 專利第5,〇95,344中闡述_適合智慧型抹除過程之—個 例，該專利以其全文引用方式併人本文中。步驟7〇8 經設計以使經抹除記憶體單元之臨限電壓處於實際寫入階 段之-更均句開始範圍中之_軟程式化過程。 例中’若該等記憶體單元中之紅 & 平π宁之任—者未能在抹除 在軟程式化期間)驗證’則可將其映射至邏輯位址空上 外。此時’該記憶體為資料條件程式化階段做準傷。 155835.doc .23· 201203259 在步驟710中，將程式化電壓（Vpgm)設定至一初始值。 此外，在步驟710令，將一程式化計數器（pc)初始化至 零。在步驟720處’施加一程式化脈衝。 在步驟722中，執行一驗證過程。在一項實施例中，該 驗證係一同時粗/精細驗證。在其中記憶體單元之臨限值 恰好低於最後位準（Vva)之初始程式化步驟期間，施加粗 程式化。然而，在記憶體單元之臨限值達到VvaL之後使 用精細程式化。因此，雖然某些記憶體單元經驗證以用於 粗程式化，但其他記憶體單元經驗證以用於精細程式化。 ^ m特疋3己憶體單元已隨著程式化至其給定狀態而 被驗α時，可將其鎖定在進一步程式化之外。下文闡述步 驟722之更多細節。 在步驟724中’判定是否所有記憶體單元皆已驗證其臨 限電壓處於彼記憶體單元之最後目標電壓處。若如此，則 在步驟726中成功地完成程式化過程（狀態=通過）。若所有 記憶體單元並非全部被驗證，則判定程式化計數器（pc)是 否小於一最大值（諸如，20) ^若程式化計數器（pc)不小於 最大值（步驟728)，則該程式化過程已失敗（步驟73〇)。若 程式化計數器（PC)小於20，則在步驟732中使程式化計數 器（PC)遞增1且將程式化電壓步進至下一脈衝。在步驟η〗 之後，該過程循環回至步驟720且將下一程式化脈衝施加 至該等記憶體單元。 在某些實施例中，程式化具有一粗模式及一精細模式。 一般而言，一粗程式化模式可嘗試在一記憶體單元較遠離 155835.doc -24· 201203259 於其目標臨限電壓時較快地程式化該記憶體單元，且在該 記憶體單it較接近於其目標臨限電壓時較慢地程式化該記 憶體單元°然而，不需要使用一粗程式化模式及-精細程 式化模式兩者4可在如中之—㈣式化序列中執行 粗程式化及精細程式化。可進行722中之驗證過程以執行 粗驗證及精細驗證兩者。亦可在區別針對粗程式化之快程 式化與針對精細程式化之慢程式化之情況下執行程式化脈 衝步驟720。首先，將針對其中不使用粗/精細程式化之情 形論述-驗證過程。圖7B提供闡述執行不具有粗/精細程 式化(參見圖7A之步驟722)之驗證之一過程之一項實施例 之一流程圖。該過程闡述對一單個記憶體單元之驗證。可 同時對諸多記憶體單元執行該過程。 在步驟740中施加驗證條件且執行感測。舉例而言，觀 看圖6A，若驗證錄態，則可比較該記憶體單元之臨限電 塵與A狀態VvA之最後目標臨限電M。下文論述步驟74〇之 進—步之細節。若記憶體單元之臨限電壓大於目標電壓 A(步驟742) ’則驗證測試已通過且將在步驟μ中抑制 該記憶體單元程式化。用㈣__記憶體單元進—步程式 化之-項實施例係將位元線提升至福，此致使自位元線 偏壓切斷NAND鏈通道。當字線電壓由於施加程式化脈衝 時之輕合而升尚至局電壓時，可在經隔離通道中形成一高 電壓°亦可使用用於抑制—記憶體單元進__步程式化之兑 他方法。若在步驟742中，判定驗證測試未通過（例如，: 於5己憶體早兀之臨限電壓小於目標電壓VvA)，則將不抑制 155835.doc -25. 201203259 記憶體單元進一步程式化（步驟746)。 一圖7C提供闡述其中使用粗/精細程式化之一驗證過程之 一項貫施例之一流程圖。該過程執行粗驗證及精細驗證。 该過程闡述對-單個記憶體單元之驗證。可同時對 憶體單元執行該過程。在步驟752中，該系統將檢查_暫 存器（或其他儲存裝置）以判定特定記憶體單元是處於一粗 程式化模式中還是處於一精細程式化模式中。若 元處於粗程式化模式中（步驟754)，則在步驟756 M行: 粗驗證。舉例而言，參考_，若正驗證A狀態，則記憶 體單元可使其臨限電壓與電aVvaL相比較。下文論述步驟 756之進一步之細節。若記憶體單元之臨限電壓高於

VvaL(步驟758) ’則記憶體單元已通過粗驗證測試。若圮 憶體單it之臨限電壓小MvaL，則記憶體單元未通過驗證 測试。若記憶體單元未通過粗驗證測試，則記憶體單元保 持於粗程式化模式中（步驟76〇)。若記憶體單元通過粗驗證 測試’則記憶體單元欲將程式化模式改變為精細程式化模 式（步驟762)。注意，程式化模式可在—不同程式化遍令改 £或在同一程式化遍中改變。在圖7八中自步驟至步驟 726或730闡述一個程式化遍❶施加粗驗證及精細驗證可一 起進行，而不管位元通過粗vt目標VvaL還是精細％目標 VvA。 若在步驟754中，判定記憶體單元處於精細程式化模式 中，則在步驟770中施加精細驗證條件且將執行感測。舉 例而§，觀看圖6C，可比較記憶體單元之臨限電壓與最後 155835.doc -26- 201203259 目標臨限電壓VvA。下文論述步驟754之進一步之細節。 若記憶體單元之臨限電壓大於目標電壓VvA(步驟772)，則 精細驗證測試已通過且將在步驟774中抑制該記憶體單元 程式化。用於抑制一記憶體單元進一步程式化之一項實施 例係至少在施加程式化脈衝時將位元線提升至vdd。亦可 使用用於抑制一記憶體單元進一步程式化之其他方法。若 在步驟772中，判疋驗證測5式未通過（例如，由於記憶體單 元之P艮電塵小於目標電壓VvA)，則將不抑制記憶體單元 進一步程式化（步驟776)。在某些實施例中，甚至在抑制記 憶體單元進一步程式化之後，亦可在步驟770之驗證期間 將其位元線充電。下文論述在驗證期間施偏壓於位元線之 進一步之細節。 圖7D提供用以指示如何執行一粗/精細程式化過程之一 個實例之在一程式化脈衝下臨限電壓（Vt)對時間及位元線 電壓（VBL)對時間之曲線圖。繪示用於驗證a狀態之臨限電 壓位準（VvaL及VvA)。可使用其他位準來驗證其他狀態。 亦可使用粗/精細程式化方法之各種替代方案及實施例。 該等曲線圖中之信號以程式化過程之粗階段開始。因此， §己憶體單元之臨限電壓Vt係相對低。當記憶體單元之臨限 電壓達到電壓VvaL時，則記憶體單元藉由將該單元之位元 線電壓提升至一值'以使程式化減慢而進入一精細程式化 階段。在精細程式化階段期間，與粗程式化階段相比，使 程式化變慢。因此，在精細程式化階段期間，每程式化步 驟之臨限電壓改變可能較小。記憶體單元將保持於精細程 155835.doc -27- 201203259 式化階段中，直至印.陪Μ π〇 _ 且王》己隐體早兀之臨限電壓已達到目標臨限 電壓位準VvA °當記憶體單元之臨限電壓達到VvA時，可 將記憶體單元之位元線電壓提升至Vdd以抑㈣彼單元之 記憶體程式化。在—項實施例中，VvaL係比VvA低一個 vPgm#階大小。在其他實施例中，VvaL與VvA之間的差係 更小或更大。注意，圖7D繪示當施加程式化脈衝時之位元 線電壓（與驗證期間的位元線電壓不同）。了文進一步論述 驗證期間的位元線電壓。 圖8 A係用於在一程式化過程期間驗證記憶體單元之一過 程800之一項實施例之流程圖。當驗證記憶體單元時，將 某些偏壓條件施加至該等位元線。舉例而言，將某些位元 線預充電且將其他位元線接地。在一項實施例中，位元線 之偏壓相依於每一記憶體單元程式化至（或已程式化至）之 狀態。圖8B繪示用於讀取記憶體單元之一過程82〇之一項 實施例之一流程圖。當讀取一特定狀態時，以大致匹配在 對彼狀態之驗證期間所使用之位元線偏壓之方式施偏壓於 該等位元線。因此’在對彼狀態之驗證期間，相鄰於正讀 取之記憶體單元之記憶體單元中之大部分記憶體單元之通 道電位匹配該等相鄰記憶體單元之通道電位。此減小或消 除通道耦合效應。 可在圖7B之驗證步驟740、圖7C之粗驗證步驟756或圖 7C之精細驗證步驟770期間使用圖8A之過程800。注意， 對於某些實施例’過程800用於圖7C之精細驗證步驟77〇， 但不用於圖7C之粗驗證步驟756。此外，注意，不需要針 155835.doc •28- 201203259 對程式化過程之每一反覆執行過程800 〇因此，不需要針 對每一驗證操作執行過程800 ^舉例而言，不需要將過程 800用於圖7B之步驟740之每一反覆。因此，圖7a之程式 化過程700之每一反覆之驗證期間的相鄰者之通道電位匹 配讀取期間的相鄰者之通道電位並非係一絕對要求。在— 項實施例中’至少正驗證一給定記憶體單元之最後一次使 用過程800。 注意’過程800針對正驗證之每一狀態重複一次。因 此，對於每一反覆，可驗證一不同狀態。舉例而言，在某 一反覆期間，正程式化至A狀態之彼等記憶體單元使其臨 限電壓與VvA相比較。在步驟804中，在位元線上建立用 於驗證一給定狀態之第一偏壓條件。術語「第一偏壓條 件」在本文中用於指代在驗證期間所使用之位元線偏壓條 件。術語「第二偏壓條件」在本文中將用於指代在讀取期 間所使用之位元線偏壓條件。可在驗證每一經程式化狀態 時建立一組單獨的第一偏壓條件。施偏壓於一位元線可係 基於該位元線上之非揮發性儲存元件正程式化至之狀態。 在一項實施例中，將一第一電壓施加至一第一位元線群 、、且，其含有具有程式化至正驗證之狀態之一記憶體單元之 至少彼等位元線。該第—群組可包含具有未程式化至正驗 證之狀態之記憶體單元之位元線。在一項實施例中，第一 群組之非揮發性儲存元件在驗證操作期間具有一第一通道 電位在-項實施例中’未處於該第—群組中之記憶體單 凡之所有位70線係在—第二群組中。該第二位元線群組可 155835.doc -29- 201203259 包3具有欲程式化至一經程式化狀態而非正驗證之狀態之 非揮發性儲存元件之至少某些位元線。可將該第二群組 之。己隐體單疋接地。可藉由接地節省位元線電力。此外， 可減小峰值電流。 在步驟806中，測試具有正驗證之一記憶體單元之每一 一、'在之條件以驗證是否將每一記憶體單元程式化至給 定f程式化狀態。舉例而言，一感測放大器可量測位元線 電流以在建立第一偏壓條件之後量測彼位元線上之選定記 隐體單7G之傳導電流。注意，僅需測試具有正驗證之一記 隐體單7L之彼等位元線。第一偏壓條件可影響係正驗證之 記憶體單元之相鄰者之記憶體單元之通道電位。舉例而 言，可將相鄰者之位元線充電至某一電壓或將其接地。在 項實^例中，可將相鄰者之位元線充電至〇 4伏或將其 接地。然而’亦可使用其他電壓。如已注意，位元線偏壓 可相依於彼位元線上之記憶體單元正（或已經）程式化至之 狀態。作為一個實例，若相鄰記憶體單元正程式化至（或 已經程式化至）當前正驗證之狀態或低於當前正驗證狀態 之狀態，則可將相鄰者之位元線預充電。否則，可將相鄰 者之位元線接地。因此，係程式化至該給定狀態之非揮發 性儲存元件之相鄰者之非揮發性儲存元件可在驗證該給定 狀態期間具有相依於相鄰非揮發性儲存元件程式化至或正 私式化至之狀態的一通道電位。諸多其他位元線偏壓方案 可能包含，但不限於下文所論述之彼等方案。 若存在更多狀態要驗證（步驟808)，則可再次執行步驟 I55835.doc •30· 201203259 804以建立另一組第一偏壓條件β然而，此次，第一偏壓 條件係用於驗證下一狀態。注意，此等位元線偏壓條件可 不同於先前之偏壓條件。因此，第一偏壓條件可相依於正 驗證之狀態。一旦已驗證所有狀態，過程8〇0即結束。在 執行過程800之後，可針對每一位元線執行用以基於個別 記憶體單元判定驗證是否通過之一步驟。舉例而言，可執 行圖7Β之步驟742、圖7C之步驟758或770中之一者。在完 成圖7Β或7C之過程之後，可執行用以判定是否所有記憶 體單元皆已通告驗證之圖7Α之步驟724。若沒有，則可在 圖7Α之步驟720中施加一或多個額外程式化脈衝。最終， 程式化在驗證記憶體單元之情況下完成。 在某一稍後時間點處，可讀取經程式化記憶體單元以存 取所儲存之㈣。可執行議之過程82()以讀取記憶體單 凡。如所提及，術語「第二偏壓條件」將用於指代讀取期 間的位元線偏壓條件。過程82〇可大致使第二位元線偏壓 條件與第—線偏壓條件匹配。因此，使相鄰記憶體單元中 之大部分記‘隨單元在—目標記憶體單元之讀取期間且有 之通道電位與相鄰者在驗證期間具有之通道電位匹配。此 減小或肖紐證與讀取之間的合效應差。注意，所 有相鄰記憶體單元在驗證及讀取 ‘ 非係—要求。 取期間具有同-通道電位並 在步驟822中，在一讀 聯之非揮發性儲存元件之 行粗略讀取時，不必使位 $過&期間執行與選定字線相關 至少-個粗略讀取。注意，當執 兀線條件與在驗證期間所使用之 155835.doc 201203259 第一位70線條件匹配。舉例而言，在某些實施例中，當執 行粗略讀取時將所有位元料充電至某-㈣。亦注意， =為了方便闡釋起見將步驟822繪示為發生在其他步驟 之則’但-或多個粗略讀取可發生在過程㈣中之其他點 處。下文論述執行粗略讀取之進一步之細節。 步驟824至828形成針對讀取過程期間正讀取之每一狀能 重複一次之-循環。舉例而言，參考圖6C，針對每一心 電壓vmVrC執行—個反覆。注意，術語「讀取一狀 態」在本文t用於指代判定—記憶體單元是否具有與該狀 態（諸如VrA)相關聯之至少—電壓位準之-臨限電壓。為 最後判疋一記憶體單元是否實際上處於A狀態令，亦應將 s亥記憶體單元之臨限電壓與VrB相比較。 在步驟824中，針對在讀取過程期間所讀取之當前狀態 建立第二偏壓條件。可在讀取過程期間針對正讀取之每一 狀態建立一組單獨的第二偏壓條件。針對一給定狀態之第 二偏壓條件可大致匹配在該給定狀態之驗證期間所使用之 第位凡線偏壓條件。舉例而言，若正讀取A狀態，則第 一位元線偏壓條件可大致匹配當驗證A狀態時所使用之第 一位το線偏壓條件。在某些實施例中，該第二組偏壓條件 係基於步驟822之一或多個粗略讀取。如已提及，可針對 一給定記憶體單元執行驗證多次。在某些實施例中，第二 位元線偏壓條件大致匹配用於至少最後一次驗證一記憶體 單元之第一位元線偏壓條件。注意，在讀取一給定狀態時 建立第二偏壓條件可致使係程式化至該給定狀態之非揮發 155835.doc •32· 201203259 性儲存元件之相鄰者之大致所有非揮發性儲存元件具有匹 配該相鄰者在驗證該給定狀態時之通道電位的一通道電 位。 在某些實施例中’使用來自粗略讀取之資料來判定應將 何種電壓施加至每一位元線。舉例而言，第二偏壓條件可 • 係、基於粗略讀取指示—位元線上之選定記憶體單元程式化 至何種狀態。在某些實施例中，粗略讀取本身可有助於建 立第二位元線偏壓。舉例而言，粗略讀取 電以建立-所期望位準之位元線電位。在某些實=放 建立第二偏壓條件包含將一第一位元線群組預充電至某一 電壓且將一第二位元線接群組接地。 在步驟826中’在讀取過程期間建立第二偏壓條件之後 感測位元線。注意，不需感測所有位元線。在一項實施例 中，感測預充電之位元線而不感測接地之彼等位元線。感 測位元線判定位元線上之記憶體單元是具有高於針對正讀 取之狀態之電壓位準還是低於該電壓位準之一臨限電麗。 舉例：言’當讀取A狀態時，該感測判定該記憶體單元是 具有南於VrA還是低於VrA之一 Vt。 • 注意’在當前狀態之驗證期間施加電壓之位元線盘當前 • ㈣之讀取期間施加電壓之彼等位元線之間可不存在—確 切對應。亦注意，在驗證期間接地之位元線與讀取期間接 地之彼等位元線之間可不存在一確切對應。然而，不應將 具有驗證或讀取之一記憶體單元之位元線接地。即使在驗 證及讀取期間的位元線電塵之間不存在一碟切對應，對於 155835.doc -33- 201203259 大。p刀。己隐體單元而言，相鄰位元線在讀取及驗證期間亦 應處於同-電位下。因&，正讀取之目標記憶體單元中之 大部分記憶體單元之相鄰者之通道電位在驗證及讀取期間 應係相同。因此，減輕驗證與讀取之間的通道耦合效應 差。 ‘ 術語「第一群組之記憶體單元」將用於指代在驗證之一 項實施例期間使其位元線充電之彼等記憶體單元。在一項 實施例中，驗證期間的第一群組之記憶體單元係程式化至 正驗證之狀態之彼等記憶體單元及程式化至剛好低於正驗 證狀態之狀態之彼等記憶體單元。圖9Α繪示在程式化期間 的臨限電壓分佈之一實例。在圖9Α _存在八個不同之臨限 值分佈曲線。每一曲線對應於資料狀態中之一者（例如， 抹除狀態及經程式化狀態Α至G)。驗證電壓VvA至VvG繪 示於Vt軸上。注意，對於較低狀態中之某些狀態，程式化 係完成的。舉例而言，程式化至A狀態之所有記憶體單元 高於VvA且程式化至B狀態之所有記憶體單元高於VvB。 然而，對於其他狀態，該等記憶體單元中之至少某些記憶 體單元仍低於對應之驗證位準。 圖9A展示一虛線框以表示程式化至D狀態或e狀態之記 憶體單元在E狀態之驗證期間使其位元線充電。然而，在 此實施例中，當驗證E狀態時將程式化至任一其他狀態之 記憶體單元之位元線接地《注意，程式化至C狀態或f狀態 之記憶體單元在E狀態之驗證期間不使其位元線充電。 圖9B繪示在程式化完成之後的臨限電壓分佈之一實例。 155835.doc -34- 201203259 讀取參考電壓Vra至VrG繪示於Vt軸上。當讀取E狀態時， 首先執行一粗略讀取以粗略判定哪些記憶體單元具有介於 VrD與VrF之間的一 Vt。該讀取粗略判定哪些記憶體單元 處於D狀態或E狀態中。然後，執行一精細讀取，其中將 曾被粗略判定為處於D狀態或E狀態中之彼等記憶體單元 之位元線充電。然而，將其他記憶體單元之位元線接地。 因此，正讀取之記憶體單元之相鄰者之通道電位應匹配在 驗證期間的相鄰者之通道電位。 圖10 A係用於在驗證期間建立第一偏壓條件之一過程 1000之一項實施例之一流程圖。過程1000係驗證過程800 之步驟804之一項實施例。在過程1000中，將正驗證之記 憶體單元及處於剛好低於正驗證狀態之狀態中之彼等記憶 體單元之位元線充電且不將其他位元線充電。因此，過程 1000可使用圖9A中所繪示之方案。在步驟1002中，將正驗 證之記憶體單元及處於剛好低於正驗證狀態之狀態中之彼 等記憶體單元之位元線充電。舉例而言，將程式化至A狀 態之記憶體單元及保持經抹除之彼等記憶體單元之位元線 充電。可將該等位元線充電至一適合位準以允許將記憶體 單元之臨限電壓與VvA相比較。在步驟1004中，將其他位 元線接地。 在建立位元線偏壓條件之後，感測程式化至正驗證狀態 之記憶體單元以判定其Vt是否處於驗證位準處，如在過程 800之步驟806中所闡述。舉例而言，感測程式化至A狀態 之記憶體單元。可將達到驗證位準之記憶體單元鎖定在進 155835.doc •35· 201203259 一步程式化之外。然後，可重複過程1 〇〇〇以驗證另一狀 態。舉例而言，當正驗證B狀態時，將程式化至B狀態之 記憶體單元及程式化至A狀態之彼等記憶體單元之位元線 充電。在步驟1004中將其他位元線接地。 圖10B係用於執行粗略讀取之一過程1 〇2〇之一項實施例 之一流程圖。在此實施例中，使用粗略讀取以粗略判定每 一記憶體單元處於何種狀態。此可稱為一粗略讀取，乃因 稍後將基於自粗略讀取獲得之資訊而改進該讀取。舉例而 言’當在每一狀態下讀取時，使用該資訊來判定將哪些位 元線充電。過程1020闡述來自過程820之步驟822之一項實 施例。圖10C係用於基於粗略讀取建立第二位元線偏壓條 件之一過程1040之一項實施例之一流程圖。過程1〇4〇闡述 來自過程820之步驟824之一項實施例。過程1〇2〇及1〇40在 讀取s己憶體單元時通常係一起被使用且可在程式化期間使 用圖10A之過程1000來驗證該等記憶體單元之情況下使 用》 在圖10B之步驟1022中，將所有位元線預充電至適於感 測該等記憶體單元之一電壓。舉例而言，可將〇4伏施加 至所有位元線。在圖10B之步驟1〇24中，在給定位準了執 行該專s己憶體單元之一讀取。舉例而言，執行一讀取以判 定哪些記憶體單元具有高於VrA之一 Vt。為執行該讀取， 可將電壓VrA施加至選定字線。然後，可感測每一位元線 之一傳導電流《可將感測操作之結果儲存於一鎖存器或其 他儲存器件中。在一項實施例中，該讀取係「所有位元 155835.doc -36- 201203259 線j (「ABL」）讀取。在abl讀取中，一起感測偶數位元 線及奇數位元線兩者。然而，ABL感測並非係一要求。舉 例而言’可單獨地讀取偶數位元線及奇數位元線。下文論 述讀取記憶體單元之一項實施例之進一步之細節。 若存在更多狀態要讀取，則過程1 〇2〇返回至步驟丨〇22以 讀取下一狀態。在一項實施例中，該讀取自A狀態向上進 行。在某些實施例中’讀取致使具有帶低於正讀取比較位 準之一 Vt之記憶體單元之位元線放電。舉例而言，在vra 下讀取可致使經抹除記憶體單元之位元線放電。然而，其 他記憶體單元之位元線可不因讀取而放電。因此，在讀取 自A狀態向上進行之情況下，可不需再次將該等位元線再 充電。然而，不需以任一特定次序執行讀取。此外’不需 以防止某些位元線放電之一方式執行讀取。在已讀取所有 狀態之後，過程1020結束。 在過程1020完成之後’可執行圖10C之過程1〇4〇。如所 提及，過程1040在位元線上建立用於讀取某一狀態之第二 偏壓條件。記得可針對正讀取之每一狀態建立不同的一組 第二偏壓條件。在圖10C之步驟102#中，將針對正讀取之 一狀態及剛好低於正讀取狀態之狀態之位元線充電。舉例 而言，基於來自過程1020之粗略讀取之資訊，將粗略判定 為處於A狀態及經抹除狀態中之記憶體單元之位元線充 電。可在步驟1046中將所有其他位元線接地。上文假定當 前正讀取A狀態。因此，該等位元線偏壓條件可密切匹配 在驗證A狀態時所施加之位元線偏壓條件。 155835.doc •37- 201203259 在建立該等位元線偏壓條件之後，可針對正讀取之當前 狀態執行圖8B之步驟826。舉例而言，可將一適當讀取電 壓施加至選定字線以測試記憶體單元是否具有一高於/低 於VrA之一 Vt。然後，可重複過程1 〇4〇以針對另一狀態建 立第二位元線條件。舉例而言’若B狀態係欲讀取之下一 狀態’則可將曾被粗略判定為程式化至B狀態之記憶體單 元及曾被粗略判定為程式化至A狀態之彼等記憶體單元之 位元線充電。注意，不需再次執行粗略讀取所有狀態之過 程1020。替代地’可使用先前讀取之資料。 圖11A係用於在驗證期間建立第一偏壓條件之一過程 1100之一項實施例之一流程圖。過程11〇〇係驗證過程8〇〇 之步驟804之一項實施例。在過程11〇〇中，將正驗證之記 憶體單元之位元線充電且不將其他位元線充電。在步驟 H02中，將正驗證之記憶體單元之位元線充電。舉例而 言，將程式化至A狀態之記憶體單元之位元線充電。可將 該等位元線充電至一適合位準以允許將記憶體單元之臨限 電壓與VvA相比較。在步驟1104中，可將所有其他位元線 接地。 在於過程1100中建立位元線偏壓條件之後’感測程式化 至正驗證之狀態之記憶體單元以判定其v t是否處於驗證位 準處，如過程800之步驟806中所闡述。舉例而言，感測程 式化至A狀態之記憶體單元。可將達到驗證位準之記憶體 單元鎖定在進-步程式化之外。因此，#正驗證B狀態 時，可將私式化至B狀態之記憶體單元充電且可將所有其 155835.doc •38- 201203259 他位元線接地。可針對所驗證之每一狀態重複過程11 〇〇。 圖11B係用於讀取記憶體單元之一過程1120之一項實施 例之一流程圖。過程1120闡述來自圖8B之過程820之步驟 822至828之一項實施例。可在驗證記憶體單元時在使用過 程1100時使用過程1120以減輕通道耦合效應。過程1120闡 述具有以下四個狀態之一實施例：抹除、A、B及C。然 而，過程1120可擴展至更多或更少之狀態。一般而言，過 程1120涉及以自最高狀態至最低狀態之一次序讀取狀態。 舉例而言，讀取C狀態，然後讀取B狀態，然後讀取A狀 態。 在步驟1122中’將所有位元線預充電。注意，不需要將 所有位元線充電。然而’將所有位元線充電允許一起讀取 所有位元線（奇數及偶數），此節省時間。 在步驟1124中’執行C狀態下之一粗略讀取。執行c狀 態下之粗略讀取可將處於低於C狀態之任一狀態中之記憶 體單元之位元線放電。舉例而言，具有小於針對C狀態之 讀取位準（例如，VrC)之一臨限位準之記憶體單元可傳導 一大電流，而具有大於VrC之一臨限位準之記憶體單元將 僅傳導一極小電流或不傳導電流。一大傳導電流可將該位 元線放電。另一選擇係，具有大傳導電流之位元線可係藉 由（舉例而言）將彼等位元線接地而被偵測及關閉。然而， 不應將處於C狀態中之記憶體單元之位元線放電。因此， 在粗略讀取之後，僅程式化至C狀態之記憶體單元之位元 線保持有電。因此，C狀態下之粗略讀取建立第二位元線 155835.doc •39- 201203259 條件》注意，該等第二位元線條件匹配在使用圖丨丨A之過 程1100時在C狀態之驗證期間所建立之第一位元線條件。 因此，步驟1122及1124係建立第二位元線條件之步驟824 之一項實施例。 注意’不需要C狀態下之粗略讀取保存讀取之結果。因 此’不需要判定哪些記憶體單元具有高於VrC之一 vt。在 一項實施例中’粗略讀取係一雙選通讀取之一第一選通。 下文論述一雙選通讀取之一項實施例之進一步之細節。在 一項實施例中，粗略讀取包含除一多選通讀取之最後一選 通之外的所有選通。 在步驟1124中，在C狀態下執行另一讀取。舉例而言， 在VrC下執行一讀取《舉例而言，在建立第二位元線條件 之後將電壓VrC施加至選定字線。步驟1124判定哪些記憶 體單元具有至少VrC之一臨限電壓。由於在此實例中c狀 態係最高狀態’因此判定處於C狀態中之記憶體單元。在 一項實施例申，步驟1124之讀取係步驟1122中所使用之雙 選通讀取之第二選通。在一項實施例中，步驟1124之讀取 係步驟1122中所使用之多選通讀取之最後一選通。 在步驟1128中，可再次將所有位元線充電^在步驟1130 中’執行B狀態下之一粗略讀取。執行b狀態下之粗略讀 取可將處於低於B狀態之任一狀態中之記憶體單元之位元 線放電。舉例而言，具有小於針對B狀態之讀取位準（例 如’ VrB)之一臨限位準之記憶體單元將傳導一大電流，而 具有大於VrB之一臨限位準之記憶體單元將不傳導一大電 155835.doc •40· 201203259 流。因此，在B狀態下之粗略讀取之後，僅程式化至bsc 狀態之s己憶體單元之位元線保持有電。 在v驟1132中’將曾被判定為處於c狀態中之記憶體單 兀之位兀線放電。因此，藉由執行B狀態下之粗略讀取及 C狀態位元線之放電來建立第二位元線條件。此外，注 意，該等第二位元線條件匹配在使用圖UA之過程ιι〇〇時 在B狀態之驗證期間所建立之第一位元線條件。因此，步 驟1128、1130及1132係建立第二位元線條件之步驟824之 項實把例。在一項實施例中’顛倒步驟丨丨3 〇及步驟丨丨3 2 以使得在執行B狀態下之粗略讀取之前將c狀態記憶體單 元之位元線放電。在一項實施例中，與其在步驟丨〗28中將 所有位元線預充電，不如不將具有C狀態記憶體單元之位 元線放電以使得步驟113 2係不需要。 在步驟1134中，在B狀態下執行另一讀取。舉例而言， 在VrB下執行一讀取。舉例而言，在建立第二位元線條件 之後將電壓VrB施加至選定字線。步驟11 34判定哪些記憶 體單元具有至少VrB之一臨限電壓。由於已經判定c狀態 記憶體單元’因此步驟1134判定哪些記憶體單元處於B狀 態中。在一項實施例中，B狀態下之粗略讀取及第二讀取 對應於一雙選通讀取之一第一選通及第二選通。然而，粗 略讀取及第二讀取不需要係同一雙選通讀取操作之部分。 此外’一雙選通讀取並非係對任一讀取之一要求。 在步驟1136中，可再次將所有位元線充電。在步驟1138 中’執行A狀態下之一粗略讀取。執行a狀態下之粗略讀 155835.doc 41 201203259 取可將處於低於A狀態之任_月大態中《記憶冑單元之位元 線放電。舉例而言，具有小於針對八狀態之讀取位準（例 如，VrA)之一臨限位準之記憶體單元將傳導一大電流，而 具有大於VrA之一臨限位準之記憶體單元將不傳導一大電 流。因此，在A狀態下之粗略讀取之後，僅程式化至A、B 或C狀態之記憶體單元之位元線保持有電。 在步驟1140中，將曾被判定為處於B或c狀態中之記憶 體單元之位元線放電。因此，藉由執行A狀態下之粗略讀 取以及B及C狀態位元線之放電來建立第二位元線條件。 此外’注意’該等第二位元線條件匹配在使用圖丨丨A之過 程1100時在A狀態之驗證期間所建立之第一位元線條件。 因此，步驟1136、1138及1140係建立第二位元線條件之步 驟824之一項實施例，在一項實施例中，顛倒步驟丨丨38及 步驟1140以使得在執行a狀態下之粗略讀取之前將b及c狀 態δ己憶體單元之位元線放電。在一項實施例中，與其在步 驟1128中將所有位元線預充電’不如不將具有Β及c狀態 記憶體單元之位元線放電以使得步驟丨丨4〇係不需要。 在步驟1142中，在a狀態下執行另一讀取。舉例而言， 在VrA下執行一讀取。舉例而言，在建立第二位元線條件 之後將電壓VrA施加至選定字線。步驟1142判定哪些記憶 體單元具有至少VrA之一臨限電壓。由於已經判定B及C狀 態記憶體單元’因此步驟1142判定哪些記憶體單元處於A 狀態中。因此’判定剩餘之記憶體單元處於經抹除狀態 中。在一項實施例中，A狀態下之粗略讀取及A狀態下之 155835.doc -42- 201203259

求〇 在某些實施例中，並非回讀儲存於多位元記憶體單元中 若每記憶體單元儲存兩個位元， 位元或僅回讀第二位元。此可稱 之所有位元。舉例而言， 則一個選項係僅回讀第一 為僅讀取下部頁或僅讀取上部頁。在使用圖11Α及11Β之 方案之一項實施例中’可藉由讀取Β狀態來達成僅讀取下 邻頁。注意，當讀取Β狀態時，應僅將處於Β狀態中之記 憶體單元之位元線充電以匹配在圖丨1Α之驗證期間所使用 之第一位元線條件。因此，首先可執行Β狀態下之一粗略 讀取以將處於抹除狀態或Α狀態中之記憶體單元之位元線 放電且判定哪些位元線具有低於B狀態之記憶體單元。然 後，可執行C狀態下之一粗略讀取以判定哪個位元線具有 處於c狀態中之記憶體單元。然後，僅將曾被粗略判定為 處於B狀態中之記憶體單元之位元線充電且執行B狀態之 一精細讀取。在一項實施例中，B狀態之精細讀取判定哪 些記憶體單元處於B狀態或C狀態中、哪個記憶體單元係 下部資料頁。 圖12Λ係用於在驗證期間建立第一偏壓條件之一過程 1200之一項實施例之一流程圖。過程12〇〇係驗證過程8〇〇 之步驟804之一項實施例。在過程12〇〇中，將程式化至正 驗證之狀態及所有較高狀態之記憶體單元之位元線充電。 155S35.doc -43- 201203259 不將所有其他位元線充電。在步驟1202中，將正驗證及所 有較高狀態之記憶體單元之位元線充電。舉例而兮，若正 驗證A狀態，則將程式化至A、B及C狀態之記憶體單元之 位元線充電。此假定存在四個狀態：抹除、A、c。過 程1200可經修改而用於更多或更少之狀態。在步驟i2〇4 中’可將所有其他位元線接地。舉例而言，將欲保持經抹 除之記憶體單元之位元線接地。 可針對欲驗證之每一狀態重複過程1200。舉例而言，當 驗證B狀態時，在步驟1202中將程式化至B及C狀態之記情 體單元之位元線充電。可在步驟1204中將欲保持經抹除及 欲程式化至A狀態之記憶體單元之位元線接地。 圖1 2 B係用於執行粗略讀取且在讀取期間建立第二位元 線條件之一過程1220之一項實施例之一流程圖。過程丨22〇 闡述來自過程820之步驟822及824之一項實施例。可在驗 證記憶體單元時在使用過程1200時使用過程1220。過程 1220闡述具有以下四個狀態之一實施例：抹除、a、8及 C。然而，過程1220可擴展至更多或更少之狀態。—般而 言，過程1120涉及以自最低狀態至最高狀態之一次序讀取 狀態。舉例而言，讀取A狀態，然後讀取B狀態，然後讀 取C狀態。 在步驟1222中，將所有位元線預充電。在步驟1224中， 執行A狀態下之一粗略讀取。執行A狀態下之粗略讀取可 將處於低於A狀態之任一狀態中之記憶體單元之位元線放 電。舉例而言，具有小於針對A狀態之讀取位準（例如， 155835.doc •44· 201203259

VrA)之一臨限位準之記憶體單元將傳導一大電流，而具有 大於VrA之一臨限位準之記憶體單元將不傳導一大電流。 因此’在A狀態下之粗略讀取之後，僅經抹除之記憶體單 元之位元線將放電。注意’在某些實施例中，傳導一大電 流之位元線係藉由（舉例而言）將彼等位元線接地而被識別 及關閉。此外’注意，此等位元線條件匹配在使用圖12A 之過程1200時在A狀態之驗證期間所建立之第一位元線條 件。即’將處於A、B及C狀態中之記憶體單元之位元線充 電’而將所有其他位元線放電。因此，A狀態下之粗略讀 取建立第二位元線條件。因此’步驟1222及1224係建立第 二位元線條件之步驟824之一項實施例。在一項實施例 中，A狀態下之粗略讀取係一雙選通讀取之第一選通。 在步驟1226中，在A狀態下執行另一讀取。舉例而言， 在VrA下執行一讀取。舉例而言’在建立第二位元線條件 之後將電壓VrA施加至選定字線《步驟1226判定哪些記憶 體單元具有至少VrA之一臨限電壓。注意，具有至少vrA 之一臨限電壓之記憶體單元中之某些記憶體單元可處於B 或C狀態中。因此，尚未判定處於A狀態中之記憶體單 元。在一項實施例中，步驟丨226之讀取係步驟1224之雙選 通讀取之第二選通。 在步驟1128中，執行b狀態下之一粗略讀取。執行3狀 態下之粗略讀取可將處於低於B狀態之任一狀態中之記憶 體早元之位元線放電。舉例而言，具有小於針對B狀態之 讀取位準（例如，VrB)之一臨限位準之記憶體單元將傳導 155835.doc -45- 201203259 一大電流，而具有大於VrB之一臨限位準之記憶體單元將 不傳導一大電流。因此，在B狀態下之粗略讀取之後，僅 程式化至B或C狀態之記憶體單元之位元線保持有電。在 一項實施例中，B狀態下之粗略讀取係一雙選通讀取之第 一選通。 注意’此等位元線條件匹配在使用圖12A之過程120〇時 在B狀態之驗證期間所建立之第一位元線條件。即，將處 於B及C狀態中之記憶體單元之位元線充電，而將所有其 他位元線放電。因此，B狀態下之粗略讀取建立第二位元 線條件。因此，步驟1222及1228係建立第二位元線條件 (針對B狀態）之步驟824之一項實施例。 在步驟1230中，在B狀態下執行另一讀取。舉例而言， 在VrB下執行一讀取。舉例而言，在建立第二位元線條件 之後將電壓VrB施加至選定字線。步驟123〇判定哪些記惋 體單元具有至少VrB之一臨限電壓。注意，具有至少VrB 之一臨限電壓之記憶體單元可處於狀態中。因此， 尚未判定處於B狀態中之記憶體單元。然而，此時可判定 處於A狀態中之記憶體單元。在一項實施例中，步驟123〇 之讀取係步驟1228之雙選通讀取之第二選通。 在步驟1232中，執行C狀態下之—粗略讀取。執行c狀 態下之粗略讀取可將處於低於（：狀態之任一狀態中之記憶 體單兀之位元線放電。舉例而言，具有小於針對c狀態之 讀取位準（例如，VrC)之一臨限位準之記憶體單元將傳導 一大電流，而具有大於VrC之一臨限位準之記憶體單元將 155835.doc • 46· 201203259 不傳導一大電流。因此，在c狀態下之粗略讀取之後，僅 程式化至c狀態之記憶體單元之位元線保持有電。在一項 實施例中，C狀態下之粗略讀取係一雙選通讀取之第一選 通〇 注意’此等位元線條件匹配在使用圖12A之過程1200時 在C狀態之驗證期間所建立之第一位元線條件。即，將處 於C狀態中之記憶體單元之位元線充電，而將所有其他位 元線放電。因此，C狀態下之粗略讀取建立第二位元線條 件（伴隨步驟1222中之預充電）。因此，步驟1222及1232係 建立第二位元線條件（針對C狀態）之步驟824之一項實施 例。 在步驟1234中，在C狀態下執行另一讀取。舉例而言， 在VrC下執行一讀取。舉例而言，在建立第二位元線條件 之後將電壓VrC施加至選定字線。步驟丨234判定哪些記憶 體單元具有至少VrC之一臨限電壓。基於各種位準下之讀 取’現可判定所有記憶體單元之當前狀態。在一項實施例 中，步驟1234之讀取係步驟1232之雙選通讀取之第二選 通0 在一項實施例中，存在驗證期間用於每一位元線之至少 四個鎖存器。舉例而言，資料鎖存器（圖5 , 494)可包含兩 個資料鎖存器，其用於將欲程式化至該位元線上之記憶體 單疋中之兩個資料位元。此假定存在四個資料狀態。可存 在多於或少於四個資料狀態，在此情形下’可使用多於或 /於兩個資料鎖存ϋ。—個鎖存器記錄是否抑制該記憶體 155835.doc -47- 201203259 單元進-步程式化。舉例而言’位元線鎖存器（圖5，482) 可儲存將導致將所連接位元線拉至指定程式化抑制(例 如’ Vdd)之一狀態之一冑。一子夬速遍寫入（QPW)鎖存器可 記錄記憶體單元是否處於Qpw模式中。注意，+需要使某 些鎖存器位於共同部分49〇中且使其他鎖存器位於一感測 模组480 t (如圖5中所繪示）。 在某些實施财，^;存在用以儲存是否應抑制程式化之 指示之-位元線鎖存器482。而是，在已將一記憶體單元 程式化至其目標臨限電壓之後，覆寫資料鎖存器494中之 程j化資料以指示程式化完成。舉例而言，在已將一記憶 體單元程式化至其目標臨限電壓之後，將資料鎖存器中之 程式化資料設定至針對抹除狀態之值。由於在抹除狀態下 T需針對記憶體單元執行程式化’因此此可解釋為記憶體 單元不應接收任何進一步程式化之意義。 然而，對於某些實施例，期望知曉將記憶體單元程式化 至何種狀態以在驗證期間適當地施偏壓於位元線以使得可 在讀取期間減輕通道搞合效應。即’即使在將記憶體單元 鎖定在進一步耘式化之外之後不需驗證該記憶體單元亦 應仍在以下情況下之驗證期間適當地施偏壓於其位元線： 仍需驗證其相鄰記憶體單元t之一者。某些實施例能夠判 疋如何基於將-記憶體單元程式化至之I態而施偏壓於位 元線，即使已覆寫資料鎖存器494中之程式化資料亦係如 此。在一項實施例中’組合來自一 QPW鎖存器之資訊與資 料鎖存器494中之备則資訊以判定如何在驗證期間施偏壓 155835.doc -48· 201203259 於位元線。注意，對於欲保持經抹除之一記憶體單元，資 料鎖存器494應含有貫穿程式化過程之抹除狀態資料。然 而’對於欲程式化至一未經抹除狀態之一記憶體單元，資 料鎖存器494中之當前資訊可相依於該記憶體單元是否已 達到其給定程式化狀態。舉例而言，在記憶體單元達到給 定程式化狀態之前’資料鎖存器494應含有原始程式化資 料。然而’在達到給定程式化之後，資料鎖存器494應含 有用以指示程式化完成之抹除狀態資料。因此，具有抹除 狀態資料之一資料鎖存器可係用於欲保持經抹除之一記憶 體單元或用於已完成至一經程式化狀態之程式化之記憶體 gg - 旱。 圖13係驗證記憶體單元之一過程13〇〇之一項實施例之一 流程圖。在過程13〇〇中’組合來自一 qpw鎖存器之資料與 資料鎖存器494中之當前資料以將原始程式化資料解碼然 後判定如何在驗證期間施偏壓於位元線。過程丨3〇〇係用於 具有四個狀態之一實施例；然而，將瞭解，過程13〇〇可經 修改而用於更多或更少之狀態。過程13〇〇使用一粗驗證及 一精細驗證兩者。因此’過程1300可與粗及精細程式化一 起使用。過程1300闡述處理一個記憶體單元。然而，將瞭 解’可同時驗證諸多記憶體單元。舉例而言，過程13〇〇可 同時適用於正程式化之所有記憶體單元。 在步驟1302中，執行A狀態下之一粗讀取。在該粗驗證 期間’可將所有位元線充電。注意，不需要在該粗驗證期 間使用之位元線偏壓匹配在彼狀態之讀取期間使用之位元 155835.doc -49- 201203259 線偏壓。步驟13G2可包含感測用於傳導電流之位元線及基 於位兀線是㈣導—㈣電流而將—值儲存於 器中。舉例而士，从』 °右5己憶體單元之臨限電壓大於VvaL，則 QPW鎖存器可設定 疋主 1」。步驟1302係圖7C之步驟756至 762之一項實施例。 庄意在步驟13〇2之後，用於記憶體單元之資料鎖存器 可含有原始程式化資料’或該程式化資料可已設定至抹除 狀態以指示應抑制針對彼位元線上之記憶體單元之進一步 程式化目此，若該資料鎖存器指示除抹除以外之一資料 狀態’則忒資料鎖存器指示欲將該記憶體單元程式化至之 狀態。然而’若資料鎖存器指示抹除狀態，則記憶體單元 是否係欲保持經抹除或已程式化至另一狀態且現被抑制進 一步程式化之一記憶體單元係不確定。 在步驟1304中，組合來自Qpw鎖存器之資料與來自資料 鎖存器494之當前資料以判定資料鎖存器494是否含有實際 抹除資料或抑制資料。圖14A中之表剛概述用以圖解說 月可如何組合QPW鎖存器與來自資料鎖存器494之當前資 料之一項貫施例之條件。圖丨4A中之表14〇〇中之每一行係 關於-給定記憶體單元之—不同條件。行㈣關於欲保持 於經抹除狀態中之一記憶體單元(藉此，其vt處於經抹除 狀態中）。行A、B' C係指分別程式化至A、B&c狀態之 記憶體單元《「未經程式化」，清形。纟經程式化之一記憶 體單元可具有小於針對彼狀態之目標Vt之任一 Vt。行Aq、

Bq、Cq係指分別程式化至A、B&c狀態之記憶體單元之 155835.doc -50- 201203259 快速遍寫人」情形。處於快速遍寫人階段中之—記憶體 單元可具有介於粗驗證位準與精細㈣位準《間的任一 I舉例而言’對於A狀態’該記憶體單元可係介 與VvA之間。行Ain、Bin、Cin係指分別程式化至a、Μ。 狀態之記憶體單元之「經抑制」情形。經抑制之一記憶體 單元已達到其目標vt且已被鎖定在進—步程式化之外。注 意’當-⑦憶體單it被鎖定在程式化之外時，該資料鎖存 器可設定至抹除狀態以指示其應被鎖定在外面。 對於其中資料鎖存器將指示抹除狀態之情形，表14〇〇中 之第列含有「1」。如所提及，此可係歸因於該記憶體 單元係欲保持經抹除之一記憶體單元或已達到其目標位準 且已被抑制進一步程式化之一記憶體單元。因此，在第一 J中在行Er(5己憶體單元欲保持經抹除）及行Ain(記憶體單 凡因此其已達到其目標A狀態而被抑制進一步程式化）以及 仃Bln及Cln行中展示Γι」。表+之第三列展示當執行粗 驗迅時之可能值，舉例而言，若該記憶體單元係尚未程式 化則其可具有高於或低於VvaL之一 Vt »注意，對於程式 化至任一狀態之記憶體單元而言，此係真實的。因此，對 於未經程式化之情形，該表指示不確定值「0/1」。表 1400具有針對 Aq、Ain、Bq、Bin、Cq 及 Cin之「1」，乃 因對於彼等情形’ Vt將高於VvaL電壓位準。 對於其中應在執行精細A狀態驗證時施偏壓於位元線之 情形’該表中之第三列具有「1」。在此實例中’此適用 於除欲保持經抹除之記憶體單元以外之每一情形。第三列 155835.doc • 51 201203259 由Qpw鎖存器及資料鎖存器_之—組合形成。在此㈣ 中第一列由QPW或非&形成。換言之若將鎖存器 "又疋至lj或若資料鎖存器494含有除抹除資料以外之任 何資料，則第=而丨铉Μ「， —! 4於1」。舉例而言，對於a、Aq、 B Bq、C、Cq之情形，資料鎖存器494不含有抹除資料。 因此’對於彼等值’將第三列設定至「1」。此外，若將 QPW設定至r 1 ^丨松 」 則第二列係設定的。舉例而言，對於 q Aln Bq、Bln、Cq及Cin，QPW係設定的。因此，第 一歹j中之對應框係設定的。注意，對於A、B及[，呀〜之 值係不確定°《而’第三列係由於資料鎖存器494不含有 抹除資料而設定至Γ1」。注意，可以其他方式執行QPW 鎖存器與資料鎖存器之組合。 在步驟1306中’將不保持經抹除之記憶體單元之位元線 充電而不將欲保持經抹除之記憶體單元之位元線充電。 在步驟UG4巾判定正確位元線，如先前所論述。 在步驟1308中，在於步驟13〇6中建立之位元線條件下執 行Α狀心之精細驗證。舉例而言，可將一電壓VvA施加 至選定子線且然後可感測位元線。步驟丨3〇8係圖7c之步驟 770之一項實施例。因此，在感測該等位元線之後，可做 出驗證是否通過之一判定（步驟772，圖7C)。若驗證通過 且忒位7L線欲被抑制，則可將資料鎖存器494設定至經抹 除狀態以提供抑制指示符（步驟774，圖7C)。 在步驟1310中，執行b狀態之一粗驗證。在該粗驗證期 1 了將所有位元線充電。注意，不需要在該粗驗證期間 155835.doc -52- 201203259 使用之位元線偏壓匹配在彼狀態之讀取期間使用之位元線 偏壓。步驟1310可包含感測用於傳導電流之位元線及基於 位元線是否傳導一顯著電流而將一值儲存於一 Q p w鎖存器 中。舉例而言，若記憶體單元之臨限電壓大於VvaL，則 QPW鎖存器設定至「丨」。步驟131〇係圖7c之步驟乃6至 762之一項實施例。 注意，在步驟1310之後，用於記憶體單元之資料鎖存器 可含有原始程式化資料，或該程式化資料可已設定至抹除 狀態以指示應抑制進一步程式化。因此，若該資料鎖存器 指示除抹除以外之-資料狀態，則該資料鎖存器指示欲將 該記憶體單S程式化至之狀態。然而，若資料鎖存器指示 抹除狀態，則記憶體單元是否係欲保持經抹除或已程式化 至另一狀態且現被抑制進一步程式化之一記憶體單元係不 確定。 在步驟1312中，組合來自QPW鎖存器之資料與來自資料 鎖存器494之當前資料以判定資料鎖存器494是否含有實際 抹除資料或抑制資料。對於驗證B情形，期望判定哪些位 元線具有欲保持經抹除之記憶體單元或欲程式化至A狀態 之彼專a己憶體單元。當論述步驟13丨2時將參考圖14B之表 1420。對於其中資料鎖存器494將指示抹除狀態或a狀態之 情形，表1420中之第一列含有「丨」。因此，在第一列中 在行Er(記憶體單元欲保持經抹除）、行Ain、Bin、匚匕以及 行A ' Aq(其表示資料鎖存器494因記憶體單元尚未程式化 至A狀態而仍含有a狀態資料）中展示「1」。 I55835.doc 53· 201203259 表1420中之第二列展示當執行b狀態之粗驗證時之Qpw 鎖存器中之可能值。舉例而言，若該記憶體單元係尚未程 式化’則其可具有高於或低於VvbL之一 Vt。注意，對於 程式化至B或C狀態之記憶體單元而言，此係真實的。因 此，對於未經程式化之3及〇狀態情形，表丨420指示不確 定值「0/1」。表H20具有針對Bq、Βίη、Cq及cin之 「1」’乃因對於彼等情形，Vt將高於VvbL電壓位準。 對於其中應在執行精細B狀態驗證時施偏壓於位元線之 情形，表1420中之第三列具有「丨」。在此實例中，此適 用於除欲保持經抹除之記憶體單元及已程式化至或欲程式 化至A狀態之彼等記憶體單元以外之每一情形。換言之， 施偏壓於已程式化至或欲程式化至8及c狀態之記憶體單 元之位元線》第二列由前兩個列之一組合形成。特定而 =，第二列由QPW或非（Er或A)形成。換言之，將QpW設 定至「1」或若資料鎖存器494含有除抹除資料或A狀態資 料以外之任何資料，則第三列應係「丨」。舉例而言，對 於B、Bq、C、Cq之情形，資料鎖存器494不含有抹除資 料。因此，對於彼等值，將第三列設定至Γι」。此外， 若QPW係設定的，則第三列係設定的。舉例而言，對於 Bq、Bin、Cq及Cin’ QPW係設定的。因此，第三列中之 對應框係設定的。注意，可以其他方式執行Qpw鎖存器與 資料鎖存器494之組合。 在步驟1314巾冑欲程式化至B或c狀態之記憶體單元 之位το線充電，而不將所有其他位元線充電❶在步驟丨312 155835.doc •54· 201203259 中判定正確位元線’如先前所論述。 在步驟1316中，在於步驟1314中建立之位元線條件下執 行B狀態之-精細驗證。舉例而f，可將—電壓VvB施加 至選定字線且然後可感測位元線。步驟1316係圖7c之步驟 770之一項實施例。因此，在感測該等位元線之後，可做 出驗證是否通過之一判定（步驟772 ’圖7C)。若驗證通過 且该位元線欲被抑制，則可將資料鎖存器494設定至經抹 除狀態以提供抑制指示符（步驟774，圖7C)。 在步驟1318中，執行C狀態之一粗驗證。在該粗驗證期 間，可將所有位元線充電。注意，不需要在該粗驗證期間 使用之位元線偏壓匹配在彼狀態之讀取期間使用之位元線 偏壓。步驟1318可包含感測用於傳導電流之位元線及基於 位元線是否傳導一顯著電流而將一值儲存於一 qPW鎖存器 中。舉例而言，若記憶體單元之臨限電壓大於VvcL，則 QPW鎖存器設定至「1」。步驟1318係圖7C之步驟？56至 762之一項實施例。 注思，在步驟13 18之後’用於記憶體單元之資料鎖存器 可含有原始程式化資料’或該程式化資料可已設定至棟除 狀態以指示應抑制進一步程式化。因此，若資料鎖存器 494指示除抹除以外之一資料狀態，則資料鎖存器494指示 欲將該記憶體單元程式化至之狀態。然而，若資料鎖存器 494指示抹除狀態’則記憶體單元是否係欲保持經抹除咬 已程式化至另一狀態且現被抑制進一步程式化之一記情體 單元係不痛定。 155835.doc -55- 201203259 在步驟1320中，組合來自QPW鎖存器之資料與來自資料 鎖存器494之當前資料以判定該等資料鎖存器是否含有實 際抹除資料或抑制資料。對於驗證C情形，期望判定哪些 位元線具有欲保持經抹除之記憶體單元或程式化至/欲程 式化至A狀態或B狀態之彼等記憶體單元。當論述步驟 資料鎖存器494將 1320時將參考圖14C之表1440。對於其中 指示抹除狀態、A狀態或B狀態之情形，表144〇中之第 列含有「1」。因此’在第一列中在行以(記憶體單元欲保 持經抹除）、行Ain、Bin、Cin以及行a、Aq、B、叫中展 示1」'主思，A ' Aq、B、Bq表示其中資料鎖存器494 因記憶體單元尚未程式化至狀態而仍含有錄態資料 或B狀態資料之情形。 表1440中之第二列展示當執行c狀態之粗驗證時之Qpw 鎖存器中之可能值。舉例而言，若該記憶體單元係尚未程 式化，則其可具有高於或低於VvcL之一 vt。因此，對於未 經程式化之C狀態情形，表1440指示不確定值「〇^」。表 浦具有針對⑽❿之「1」，乃因對於彼等情形，⑽ 间於VveL電位準。對於其令應在執行精細c狀態驗證時 施偏壓於位元線之情形，表144〇中之第三列具有「丨」。 在此實例t jtb僅適用於已程式化至或欲程式化至。狀態 之記憶體單元之位元線。

第三列由前兩個列之-組合形成。特定而言，第三列由 QPW或非（Er或A或B)形成。換言之，將Qpw鎖存器設定至 1」或貝料鎖存器494含有除抹除資料、八狀態資料或B 155835.doc -56- 201203259 狀態資料以外之任何資料。舉例而言，對於C、Cq之情 形，資料鎖存器494不含有抹除資料。因此，對於彼等 值，第三列係設定的。此外，若QPW係設定的，則第三列 係設定的。舉例而言，對於Cq及Cin，QPW鎖存器係設定 的（對於C，其可或可不係設定的）。注意，可以其他方式 執行QPW鎖存器與資料鎖存器494之組合。 在步驟1322中，將欲程式化至C狀態之記憶體單元之位 元線充電，而不將所有其他位元線充電。在步驟1320中判 定正確位元線，如先前所論述。 在步驟1324中，在於步驟1322中建立之位元線條件下執 行C狀態之一精細驗證。舉例而言，可將一電壓VvC施加 至選定字線且然後可感測位元線。步驟1324係圖7C之步驟 7 7 0之一項實施例。因此，在感測該等位元線之後，可做 出驗證是否通過之一判定（步驟772，圖7C)。若驗證通過 且該位元線欲被抑制，則可將資料鎖存器494設定至經抹 除狀態以提供抑制指示符（步驟774，圖7C)。在C狀態之精 細驗證之後，可執行圖7A之步驟724以判定是否所有記憶 體單元皆已通過驗證。然後，圖7A之過程可繼續以程式化 記憶體單元直至程式化所有記憶體單元（步驟726)或程式化 失敗（步驟730)。 圖15圖解說明感測模組480之一實例；然而，亦可使用 其他實施方案。在驗證過程及讀取過程兩者期間，感測模 組480可用於各種實施例中。圖16繪示在一讀取或驗證期 間使用圖15之感測放大器進行感測之一項實施例之一時序 155835.doc •57- 201203259 圖。在圖16之時序圖中，執行一「多選通」感測操作。因 此，圖15之感測放大器可用於採用一多選通讀取之實施例 中。注意，不需要感測放大器執行一多選通感測操作。舉 例而言’可執行一單個選通感測操作。 感測模組480包括位元線隔離電晶體512、位元線下拉電 路（電晶體522及550)、位元線電壓箝位電晶體612、讀出匯 流排傳送閘極530、感測放大器470及位元線鎖存器482。 位元線隔離電晶體512之一個側連接至位元線BL及電容器 5 10。位元線隔離電晶體5丨2之另一側連接至位元線電壓箝 位電晶體612及位元線下拉電晶體522。位元線隔離電晶體 512之閘極接收標為BLS之一信號。位元線電壓箝位電晶 體512之閘極接收標為BLC之一信號。位元線電壓箝位電 晶體512在節點SEN2處連接至讀出匯流排傳送閘極53〇。 讀出匯流排傳送閘極5 3 0連接至讀出匯流排5 3 2。位元線電 壓箝位電晶體512在節點SEN2處連接至感測放大器470 » 在圖9之實施例中’感測放大器470包含電晶體613、634、 641、642、643、654、656及658以及電容器Csa。位元線 鎖存器482包含電晶體661、662、663、664、666及668。 一般而言’並行操作沿一字線之記憶體單元。因此，對 應數目個感測模組可係處於並行操作中。在一項實施例 中，一控制器將控制及計時信號提供至並行操作之感測模 組。在某些實施例中，將沿一字線之資料劃分成多個頁， 且一次一頁地或一次多頁地讀取或程式化該資料。 當It由信號B L S來啟用位元線隔離電晶體512時，感測 155835.doc •58· 201203259 模組480可連接至一記憶體單元之位元線（例如，位元線 BL)。感測模組480藉助感測放大器470來感測該記憶體單 元之傳導電流’且將讀取結果鎖存為一感測節點SEN2處 之一數位電壓位準並經由閘極53〇將其輸出至讀出匯流排 532。 感測放大器470包括一第二電壓箝位電路（電晶體612及 634)、一預充電電路（電晶體541、642及643)及一鑑別器或 比較電路（電晶體654、656及658 ;以及電容器Csa)。在一 項實施例中’將一參考電壓施加至正讀取之一記憶體單元 之控制閘極。若該參考電壓大於該記憶體單元之臨限電 壓，則3亥S己憶體單元將接通且在其源極與没極之間傳導電 流。若該參考電壓不大於該記憶體單元之臨限電壓，則該 記憶體單元將不接通且將不在其源極與汲極之間傳導電 流。在諸多實施方案中，接通/關斷可係一連續轉變，以 使得該記憶體單元將回應於不同控制閘極電壓而傳導不同 電流。若該記憶體單元係接通且傳導電流，則所傳導之電 流將致使節點SEN上之電壓降低，從而跨越電容器⑸（其 另-端子處於Vdd下)有效地充電或增加電壓。若節點⑽ 至一預定位準，則感 上之電壓在一預定感測週期期間放電 電壓而接通記憶體單 測放大器470報告回應於控制間極 元0 埶測模組480之 町一徂疋電壓供 應併入至位元線》較佳地，此係蕤士 _ 係碏由位几線電壓箝位電晶 體612來實施’位元線電壓籍位雷a 冤日日體612之操作類似於具 155835.doc •59- 201203259 有與位元線BL串聯之電晶體612之二極體箝位電路。其閘 極被施偏壓至等於在其臨限電壓ντ以上之所需位元線電 壓VBL之-Μ電壓BLC。以此方式，其隔離位元線與節 點SEN且設定該位元線之一恆定電壓位準，諸如在程式化 驗證或讀取期間，所需VBL=0.5至0.7伏^ —般而言，將位 元線電壓位準設定至以下一位準：其係足夠低以：免一長 預充電時間’而又足夠高以避免接地雜訊及其他因素。 感測放大器470感測穿過感測節點SEN之傳導電流並判 定傳導電流係高於還是低於一預定值。該感測放大器以一 數位形式將所感濟m果作為信號SEN2輸出至冑出匯流排 532 ° 亦輸出數位控制信號INV(其實質上可係SEN24之信號 之一經反轉狀態）以控制下拉電路。在所感測傳導電流高 於預定值時，INV將係高（HIGH)，&SEN2b係低（L〇w)。 此結果由下拉電路來加強。該下拉電路包含由控制信號 INV控制之一 n電晶體522及由控制信號GRs控制之另一 n電 晶體550。GRS信號在係低時允許使位元線BL浮動，而不 官INV信號之狀態如何。在程式化期間，GRS信號變為高 以允許位元線BL被拉至接地且由INV控制。當需要使位元 線BL浮動時，GRS信號變為低。注意，亦可使用感測模 組、感測放大器及鎖存器之其他設計形式。 在某些實施例中，使用多遍感測（例如，雙選通感測）。 每一遍皆有助於識別且關閉傳導電流高於一給定分界電流 值之圮憶體單兀。此可用於選擇在記憶體單元之最後感測 155835.doc -60· 201203259 時施偏壓於哪些位元線 因此，可建立適當之位元線偏壓 條件。舉例而言，多遍感測可實施為兩遍（j=o至1)。在第 一遍之後，識別傳導電流高於斷點之彼等記憶體單元並藉 由關斷其傳導電流來將其移除。一種關斷其傳導電流之方 式係將其位元線上之汲極電壓設定至接地《本發明亦涵蓋 多於兩遍。在某些實施例中，可使用一遍（一單個選通）之 感測。 圖16繪示在使用圖15之感測放大器之一讀取或驗證期間 感測之一項實施例之一時序圖。圖i6(A)至16(K)繪示闡釋 在讀取/驗證操作期間的感測模組480之一項實施例之時序 圖。 階段（0):設立 經由一啟用信號BLS(圖16(A))將感測模組480(參見圖15) 連接至對應位元線。藉助BLC(圖16(B))來啟用電壓箝位電 路。藉助一控制信號FLT來啟用預充電電晶體642作為一有 限電流源（圖16(C))。 階段（1):受控預充電 藉由將經由電晶體658把信號INV(圖16(H))拉至接地之 一重設信號RST(圖16(D))來初始化感測放大器470。因 此，在重設時’將INV設定至低。同時，ρ電晶體663將一 互補信號LAT拉至Vdd或高（圖16(H))。即，LAT係INV之補 充。隔離電晶體634由信號LAT控制。因此，在重設之 後，啟用隔離電晶體634以將感測節點SEN2連接至感測放 大器之内部感測節點SEN。 155835.doc •61 - 201203259 預充電電晶體642透過内部感測節點SEN及感測節點 SEN2將位元線BL預充電達一預定時間週期。此將把位元 線帶至用於感測纟中之冑導之一最佳電M。預％電電晶體 642由控制信號FLT(「浮動（FL〇AT)」）控制。將把該位元 線朝所期望位元線電壓（如由位元線電壓箝位電路6丨2所設 疋）上拉。上拉速率將相依於該位元線中之傳導電流。傳 導電流越小，上拉越快。 藉由提供一預充電電路來達成D.C.感測，該預充電電路 之作用類似於用於將一預定電流供應至位元線之一電流 源。控制p電晶體642之信號FLT係如此以致其將一預定電 /’II·「程式化J為流動。作為一實例，可自具有設定為5 〇 〇 nA之一參考電流之一電流鏡產生FLT信號。當p電晶體642 形成電流鏡之鏡像支腿時，p電晶體642亦將具有流入其中 之相同500 nA。 圖16(11)至16(14)圖解說明分別連接至具有7〇〇 nA、400 nA、220 nA及40 nA之傳導電流之記憶體單元之4個實例性 位元線上之電壓。舉例而言，當一預充電電路（其包含電 曰曰體642)係具有500 nA之一極限值之一電流源時，具有超 出500 nA之一傳導電流之一記憶體單元將使位元線上之電 荷洩漏得比其可累積之速度快。因此，對於傳導電流為 700 nA之位元線，其在内部感測節點SEN處之電壓或信號 將保持接近於0 V(諸如0.1伏；參見圖16(11))。另一方面， 若記憶體單元之傳導電流低於500 nA，則預充電電路（其 包含電晶體642)將開始對位元線充電，且其電壓將開始朝 155835.doc -62- 201203259 經箝位位元線電壓（例如，由電壓箝位電路612設定之0.5 伏）升高（圖16(12)至16(14))。對應地，内部感測節點SEN將 保持接近於0 V或被上拉至Vdd(圖16(G))。通常，傳導電 流越小，位元線電壓將越快地充電至經箝位位元線電壓。 因此，藉由在受控預充電階段之後檢驗位元線上之電壓， 可識別所連接記憶體單元具有高於還是低於一預定位準之 一傳導電流。 階段（2) : D.C.鎖存&自隨後選通移除高電流單元 在受控預充電階段之後，一初始D.C.高電流感測階段開 始，其中由鑑別器電路感測節點SEN。該感測識別傳導電 流高於預定位準之彼等記憶體單元。鑑別器電路包含兩個 串聯p電晶體654及656，此兩個串聯p電晶體654及656充當 上拉暫存信號INV之一節點。p電晶體654係藉由一讀取選 通信號STB變為低來啟用，而p電晶體656係藉由内部感測 節點SEN處之信號變為低來啟用。高電流記憶體單元將具 有接近於〇 V或至少不能將其位元線預充電高到足以關斷p 電晶體656之信號SEN。舉例而言，若弱上拉限於500 nA 之一電流，則其將不能上拉具有700 nA之傳導電流之一單 元（圖16(G1))。當STB選通低以鎖存時，INV將被上拉至 Vdd。此將把鎖存器電路660設定為INV係高而LAT係低（圖 16(H1))。 當INV係高且LAT係低時，隔離閘極630被停用且感測節 點SEN2與内部感測節點SEN被阻斷。同時，藉由下拉電晶 體522將位元線拉至接地（圖16 & 16(11))。此將有效地關斷 155835.doc -63· 201203259 位元線中之任何傳導電流，從而消除其對源極線偏壓之影 響。 因此，在感測模組480之一個實施方案中，採用一有限 電流源預充電電路。此提供用以識別運送高電流之位元線 且將其關斷之一額外或替代方式（D C感測）。 在另一實施例中，預充電電路並非經特定組態以幫助識 別高電流位元線，而是經最佳化以可用於記憶體系統之最 大允許電流内盡可能快地對位元線進行上拉及預充電。 階段（3):恢復/預充電 在感測先前尚未下拉之一位元線中之傳導電流之前，藉 由信號似變為⑯來啟動預充電電路以將内部感測節點 SEN2預充電至Vdd(圖16(c)及圖叫⑺至i6(i4))且可已部分 地耦合之位元線因毗鄰位元線上之電壓降低而下拉。 階段（4):第一 Αχ,感測 在項實把例中’藉由判定經浮動内部感測節點sen處 之電壓降來執订-A.C.(交流電或瞬變）感測。此係藉由鑑 別器電路來達成，該鑑別器電路採用耗合至内部感測節點 SEN之電容器Csa且考量正對電容器W充電之傳導電流之 速率«小節點SEN上之電壓）。在一積體電路環境中，電 容器〜通常與一電晶體實施在-起；然而，其他實施方 案係適合的。電容器Csa具有可針對最佳電流判定而選擇 之一職電容，例如3GfF。分界電流值（通常在⑽至謂 Μ之範圍内)可係藉由適當調整充電週期來設定。 鑑別益電路感測内部感測節點卿中之信號删。在每 155835.doc 201203259

一感測之别’藉由預充電電晶體642將内部感測節點SEN 處之彳§號上拉至Vdd。此將首先把跨越電容器^以之電壓設 定至零。 在感測放大器470準備好感測時，該預充電電路因flt 變為高而被停用（圖16(C)) ^第一感測週期T1係藉由選通信 號STB之斷定而結束。在該感測週期期間，由一傳導記憶 體單元感應之一傳導電流將對該電容器充電。SEN處之電 壓將在對電谷器Csa充電時透過位元線中之傳導電流之洩 漏動作而自Vdd降低。圖16(G)(參見曲線G2至G4)圖解說明 對應於三個剩餘實例性位元線之SEN節點，該三個剩餘實 例性位元線分別連接至傳導電流為4〇〇 nA、220 nA及40 nA之記憶體單元，對於具有一較高傳導電流之彼等記憶體 單元’該降低速度係較快。 階段（5) ·第一 A.C.鎖存且自隨後感測移除較高電流單元 在第一預定感測週期結束時，SEN節點將已相依於位元 線中之傳導電流而降低至某一電壓（參見圖16G之曲線〇2至 G4)。作為一實例，將此第一階段中之分界電流設定為3〇〇 nA。電容器Csa、感測週期T1&p電晶體656之臨限電壓係 如此以致對應於高於分界電流（例如，3〇〇 ηΑ)之一傳導電 流之SEN處之信號將下降低到足以接通電晶體656。當鎖 存信號STB選通低時，輸出信號INV將被拉至高，且將由 鎖存器482鎖存（圖16(E)及圖（ι6(Η)(曲線Η2))β另一方面， 對應於低於分界電流之一傳導電流之信號SEN將產生不能 夠接通電晶體656之一信號SEN。在此情形下，鎖存器482 155835.doc -65· 201203259 將保持不變，在此情形下，LAT保持高（圖i6(間及 16(H4))。因此’可看出’鑑別器電路有效地判定位元線 中之傳導電流相對於由該感測週期設定之一參考電流之量 值。 感測放大器470亦包含第二電壓籍位電晶體612，其目的 係使電晶體612之汲極電壓維持足夠高以使位元線電壓箝 位電路610適當地運行。如先前所述，位元線電壓箝位電 路610將位元線電壓箝位至一預定值，例如，〇 $ v。 此將需要將電晶體612之閘極電壓Blc設定為Vbl+Vt(其中 V τ係電晶體6 i 2之臨限電壓），且使連接至感測節點5 〇丨之 汲極大於源極，亦即，信號SEN2>Vbl。特定而言，在給 出電壓箝位電路之組態之情形下，卯]^2應不高於χχ〇ντ 或BLX-VT中之較小者，且SEN應不低於此較小者。在感測 期間，隔離閘極630處於一貫通模式中。然而，在感測期 間，内部感測節點SEN處之信號具有自Vdd降低之一電壓。 第二電壓箝位電路防止SEN降至xx〇_Vt或blx_Vt中之較 低者。此係藉由受一信號BLX控制之電晶體612來達 成，其中BLXS>vbl+Vt。因此，透過電壓箝位電路之動 作’位元線電壓VBL在感測期間保持恆定，例如，〜〇 $ V。 ' 電流判定之輸出由鎖存電路482鎖存。該鎖存電路係由 電晶體661、662、663及664連同電晶體666及668形成為— 設定/重設鎖存器》p電晶體666由信號rST(重設）控制且 電晶體668由信號STB控制。 I55835.doc -66· 201203259 一般而言’可存在由對應數目個多遍感測模組48〇操作 之一記憶體單元頁。對於具有高於第一分界電流位準之傳 導電流之彼等記憶體單元，其LAT信號將被鎖存為低（INv 鎖存為咼）。此又啟動位元線下拉電路52〇以將對應位元線 拉至接地，藉此關斷其電流。在某些實施例中，此有助於 建立用於驗證之位元線條件。舉例而言，在圖丨2B之步驟 1224中，可藉由高達此點之感測來達成a狀態之粗略讀 取。注意，在整個感測過程期間，選通信號可被斷定多於 兩次。舉例而言，在圖16中，選通信號被斷定三次，其中 最後選通係最後讀取。在此實例中，週期丨及5期間的選通 可達成粗略讀取。在某些實施例中，週期丨及5期間的選通 中之至少一者被認為係一雙選通讀取之第一選通。 階段（6):恢復/預充電 在接下來感測先前尚未下拉之一位元線中之傳導電流之 前，藉由信號FLT啟動預充電電路以將内部感測節點63 j預 充電至 Vdd(圖 16(C)及圖 16(13)至 16(14))。 階段（7):第二感測 當感測放大器470準備好感測時，藉由FLT變為高來停 用預充電電路（圖16(C))。藉由斷定選通信號STB來設定第 二感測週期T2。在該感測週期期間，一傳導電流（若存在） 將對電容器充電。節點SEN處之信號將在對電容器Csa充 電時透過位元線36中之傳導電流之洩漏動作而自Vdd降 低。 根據前述實例，已在先前階段中識別並關閉了傳導電流 155835.doc -67- 201203259 高於300 nA之記憶體單元。圖16(G)(曲線(33及(34)分別圖 解說明對應於分別連接至傳導電流為220 nA及40 nA之記 憶體單元之兩個實例性位元線之sen信號。 在一項實施例中，關閉傳導電流與低於當前正讀取狀態 之狀態相關聯之記憶體單元。 階段（8):第二鎖存以用於讀出 在第二預定感測週期T2結束時，SEN將已相依於位元線 中之傳導電流而降低至某一電壓（圖16(G)(曲線G3及G4))。 作為一貫例’將此第二階段中之分界電流設定為丨〇〇 ηA。 在此情形下’傳導電流為22〇 nA之記憶體單元將使其iNV 鎖存為高（圖16(H))且隨後使其位元線被拉至接地（圖 16(13))。另一方面，傳導電流為4〇 ηΑ之記憶體單元將對 預設為LAT係HIGH之鎖存器之狀態沒有影響。 階段（9):讀出至匯流排 最後，在讀出階段中，傳送閘極53〇處之控制信號NC〇 允許將經鎖存信號SEN2讀出至讀出匯流排532(圖16⑺及 16(K))。 上文所闡述之感測模組48〇係其中以三遍執行感測之一 項實施例，前兩遍經實施以識別並關閉較高電流記憶體單 元此可充虽用以幫助建立用於一驗證之適當位元線偏壓 條件之一粗略讀取，其可發生於最後一遍（例如，τ乃期 間。 在其他實施例中’以D.C.與A·之不同組合來實施感 測操作，某些感測操作僅使用兩個或更多個八^•遍，或僅 155835.doc • 68 · 201203259 使用一遍。對於不同遍而言，所使用之分界電流值可每次 係相同的，或朝向最後一遍中所使用之分界電流逐漸收 斂。另外，上文所闡述之感測實施例僅係一適合感測模組 之一個實例。亦可使用其他設計及技術來實施本文中所闡 述之實施例。並未針對本文中所闡述實施例要求或建議一 個特定感測模組。 一項實施例包含一種用於操作包含與一字線相關聯之複 數個位元線之一非揮發性儲存系統之方法。複數個非揮發 性儲存單元與該字線相關聯。該方法可包含以下各項。將 -或多個程式化電壓施加至該字線。在驗證複數個經程式 化狀態中之每一者時，在該複數個位元線上建立第一偏壓 條件。可在驗證每一經程式化狀態時建立一組單獨的第一 偏壓條件:施偏璧於一位元線可係基於該位元線上之非揮 發J·生儲存兀件正程式化至之狀態。感測該等非揮發性健存 元件之位元線條件從而建立第一偏壓條件。在一讀取過程 期間在《數個位元線上建立第二偏壓條件。針對正讀取 之每-狀態建立-組單獨的第二偏壓條件。針對一 偏壓條件大致匹配針料給定㈣之第—㈣ 件。在讀：過程期間感測非揮發性儲存元件之位元線。 在一項貫施例中，*洙14 认定㈣〗日# 在先仏以以巾，係程式化至- -疋狀態之目標_發財轉元紅 存元件在驗證該㈣之非揮發性儲 性儲存元件之、“占』間具有相依於該等目標非揮發 性储存7G件之通道電位的一 在先前段落之方法中在―項實施例中， 在項取該給疋狀態時在該複數個位 155835.doc •69- 201203259 元線上建立第二偏壓條件致使係程式化至該給定狀態之非 揮發性儲存元件之相鄰者之大致所有非揮發性儲存元件具 有匹配該相鄰者在驗證該給定狀態時之通道電位的一通道 電位。 一項實施例係一種用於操作包含與一字線相關聯之複數 個位元線之一非揮發性儲存系統之方法。複數個非揮發性 儲存單元與該字線相關聯。該方法可包含以下各項。在該 複數個位元線中之-第-位元線群組上建立一第一電壓: 準。作為-程式化驗證操作之部分執行建立該第一電壓位 準以驗證該等非揮發性儲存元件之臨限電麗是否處於盘複 數個經程式化狀態中之-第一經程式化狀態相關聯之一目 標位準處。該第一位元線群組包含具有該複數個非揮發性 儲存元件中欲程式化至第一狀態之_非揮發性儲存元件之 至少彼等位元線1為該程式化驗證操作之部分，在該複 數個位兀線之-第二群組上建立一接地電壓。該第二位元 線群組包含該複數個位元線中除該第一位元線群組以外的 所有位元線。該第二位元線群組包含具有欲程式化至除第 Γ經程式化狀態以外之一經程式化狀態之-非揮發性儲存 兀件之至少某些位元線。執行與該字線相關聯之非揮發性 儲存疋件之至/-個讀取以在驗證操作期間粗略判定該等 位元線中之哪些位元線曾處於第一群組中及該等位元線中 2哪些位兀線曾處於第二群組中。在曾被粗略判定為處於 =群組中之位元線上建立一接地電壓。執行與該字線相 關聯之複數㈣揮發性儲存元件之—精㈣取 155835.doc 201203259 ^ =儲存元件中之哪些非揮發性財元件具有至少該 〜二 限㈣°執行該精細讀取包含將曾被粗略判 疋為處於第一群組中之位元線施偏壓為一第二電墨位準， :時將曾被粗略判定為處於第二群組中之位元線固持為接 地。 一項實施例包含-系統，該系統包含：複數個非揮發性 儲存元件；複數個位元線，其與該複數個非揮發性儲存元 件相關聯；複數個字線，其與該複數個非揮發性儲存元件 相關聯，該複數個字線包含一第一字線；及一或多個管理 電路’其與該複數個非揮發性儲存元件、該複數個位元線 及該複數個字線通信。該一或多個管理電路將一或多個程 式化電壓施加至該字線。該__或多個管理電路在驗證複數 個經程式化狀態中之每一者時在該複數個&元線上建立第 一偏壓條件。在驗證每一經程式化狀態時建立一組單獨的 第一偏壓條件《施偏壓於一位元線係基於該位元線上之非 揮發性儲存元件正程式化至之狀態。該一或多個管理電路 在建立第一偏壓條件之後感測該等非揮發性儲存元件之位 元線條件。該一或多個管理電路在一讀取過程期間在該複 數個位元線上建立第二偏壓條件。針對正讀取之每一狀態 建立一組單獨的第二偏壓條件。針對一給定狀態之第二偏 壓條件大致匹配針對該給定狀態之第一偏壓條件。該一或 多個管理電路在該讀取過程期間感測非揮發性儲存元件之 位元線。 一項實施例包含一系統’該系統包含：複數個非揮發性 155835.doc -71 _ 201203259 儲存元件；複數個位元線，其與該複數個非揮發性儲存元 件相關聯，複數個字線，其與該複數個非揮發性儲存元件 相關聯，該複數個字線包含一第一字線；及一或多個管理 電路，其與該複數個非揮發性儲存元件、該複數個位元線 及該複數個字線通信。該一或多個管理電路將一或多個程 式化電壓施加至該字線。該一或多個管理電路在該等位元 線第-群組上建立一第一電壓位準，作為一程式化驗 也操作之部分建立該第—㈣位準以驗證臨限電壓是否處 於與複數個經程式化狀態中之一第一經程式化狀態相關聯 之一目標位準處。該第-位元線群組包含具有該複數個非 揮發性儲存元件中欲程式化至第一狀態之一非揮發性健存 兀件之至少彼等位元線。作為該程式化驗證操作之部分， 該-或多個管理電路在該複數個位元線之一第二群組上建 立接地電壓。該第二位元線群組包含該複數個位元線中 除該第-位元線群組以外的所有位元線，該第二位元線群 組包含具有與第-字線相關聯之欲程式化至除第一經程式 化狀態以外之-經程式化狀態之—非揮發性儲存元件之至 少某些位元線。該-或多個管理電路執行與該第一字線相 關聯之非揮發性儲存元件之至少一個讀取以在驗證操作期 間粗略判定該等位元線+之哪些位元線曾處於第一群組中 及該等位元線中之哪些位元線曾處於第二群組中。該一或 多個管理電路在曾被粗略判定為處於第二群組中之位元線 上建立-接地電壓。該一或多個管理電路執行與該第一字 線相關聯之複數個非揮發性儲存元件之一精細讀取以判定 155835.doc -72· 201203259 該等非揮發性儲存元件中之哪些非揮發性儲存元件具有至 少該目標位準之臨限電壓。執行該精細讀取包含該一或多 個管理電路將曾被粗略散為處於第-群財之位元線施 偏遷為-第二電愿位準’同時將曾被粗略判定為處於第二 群組中之位元線施偏壓為接地。 出於圖解說明及闡述之目的，上文已對本發明進行了詳 、、田闡述》本文並非意欲為窮舉性或將各實施例限制於所揭 示之精確形式。根據上文之教示可做出諸多修改及改變。 挑選所闡述之貫施例旨在對本發明之原理及實際應用進行 最佳闡釋，藉此使熟習此項技術者能夠最佳地利用各種實 施例及適用於所涵蓋之特定應用之各種修改形式。本發明 之範疇意欲由本文所附申請專利範圍來界定。 【圖式簡單說明】 圖1係一NAND串之一俯視圖。 圖2係NAND串之一等效電路圖。 圖3係一非揮發性記憶體系統之一方塊圖。 圖4係繪示一記憶體陣列之一項實施例之一方塊圖。 圖5係繪示一感測區塊之一項實施例之一方塊圖。 圖6A繪示一組實例性vt分佈。 圖6B繪示一組實例性vt分佈。 圖6C繪示其中每一儲存元件儲存兩個資料位元之四狀態 記憶體裝置之一組實例性臨限電壓分佈。 圖6D繪示在一程式化操作期間施加至一選定字線之一連 串程式化及驗證脈衝。 155835.doc •73- 201203259 圖7A係闡述包含一 項之一流程圖。 或多個驗證步驟之一程式化過程之_ 細程式化之驗證之一過 程式化之一驗證過程之 圖7B提供闡述執行不具有粗/精 程之一項實施例之一流程圖。 圖7C提供闡述其中使用粗/精細 一項實施例之一流程圖。 圖7D提供用以指示如何鈾^ Π執仃一粗/精細程式化過程之一 個實例之臨限電壓（VT) a主n , 1 對時間及位元線電壓（VBL)對時間之 曲線圖。 圖8A係用於在-程式化過程期間驗證記憶體單元之一過 程之一項實施例之流程圖。 圖8B繪示用於讀取記情體置 U體早兀之—過程之一項實施例之 一流程圖。 圖9A繪示在程式化期間的臨限電壓分佈之—實例。 圖崎示在程式化完成之後的臨限電壓分佈之一實例。 圖H)A係用於在驗證期間建立第_偏壓條件之—過程之 一項實施例之一流程圖。 圖10B係用於執行粗略讀取 買取之一過程之一項實施例之一 流程圖。 二位元線偏壓條件之 圖10C係用於基於粗略讀取建立第 一過程之一項貫施例之一流程圖。 圖11A係用於在驗證期間 一項實施例之一流程圖。 圖11B係用於讀取記憶體 建立第一偏壓條件之一過程之 單元之一過程之一項實施例之 155835.doc -74· 201203259 一流程圖。 圖1 2A係用於在驗證期間建立第一偏壓條件之一過程之 一項實施例之一流程圖。 圖12B係用於執行粗略讀取且在讀取期間建立第二位元 線條件之一過程之一項實施例之一流程圖。 圖13係驗證記憶體單元之一過程之一項實施例之一流程 圖。 圖14A、圖14B及圖14C繪示概述用以圖解說明可如何使 用來自鎖存器之資料來判定用於驗證之位元線偏壓條件之 表。 圖15圖解說明感測模組之一實例。 圖16繪示在一讀取或驗證期間使用圖15之感測放大器進 行感測之一項實施例之一時序圖。 【主要元件符號說明】 36 位元線 100 電晶體 100FG 浮動閘極 100CG 控制閘極 102 電晶體 102FG 浮動閘極 102CG 控制閘極 104 電晶體 104FG 浮動閘極 104CG 控制閘極 155835.doc -75- 201203259 106 電晶體 106FG 浮動閘極 106CG 控制閘極 120 第一（或汲極側）選擇閘極 122 第二（或源極側）選擇閘極 126 位元線觸點 128 源極線 200 記憶體單元陣列 210 非揮發性儲存裝置 212 έ己憶體晶粒或晶片 220 控制電路 222 狀態機 224 晶片上位址解碼器 226 電力控制模組 230A 讀取/寫入電路 230B 讀取/寫入電路 232 線 234 線 240A 列解碼器 240B 列解碼器 242A 行解碼器 242B 行解碼器 244 控制器 300 感測區塊 155835.doc -76- 資料匯流排 感測電路 資料匯流排 感測模組 位元線鎖存器 共同部分 處理器 輸入線 資料鎖存器 輸入/輸出（I/O)介面 電容器 位元線隔離電晶體 位元線下拉電路（電晶體） 讀出匯流排傳送閘極 讀出匯流排 位元線下拉電路（電晶體） 位元線電壓箝位電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 -77· !； 201203259 661 電晶體 662 電晶體 663 電晶體 664 電晶體 666 電晶體 668 電晶體 BL 位元線 Csa 電容器 SEN 節點 SEN2 節點 SGD 汲極側選擇線 SGS 源極側選擇線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 WL63 字線 WL_dO 虛擬字線 WL dl 虛擬字線 155835.doc ·78·

Claims (1)

1. 201203259 七、申請專利範園·· •種用於操作包含與一字線相關聯之複數個位元線之一 非揮發性神系統之方法，複數個非揮發性儲存元件係 與該字線相關聯，該方法包括： . 將一或多個程式化電壓施加至該字線； . 在驗證複數個經程式化狀態中之每一者時在該複數個 位元線上建立第一偏壓條件，在驗證每一經程式化狀態 時建立一組單獨的第一偏壓條件，施偏壓於一位元線係 基於該位元線上之一非揮發性儲存元件正程式化至之狀 態； 在建立該等第一偏壓條件之後感測該複數個位元線之 位元線條件； 在°貝取過程期間在該複數個位元線上建立第二偏壓 條件，針對正讀取之每一經程式化狀態建立一組單獨的 第二偏壓條件，針對一給定經程式化狀態之該等第二偏 壓條件大致匹配針對該給定經程式化狀態之該等第一偏 壓條件；及 在該讀取過程期間感測非揮發性儲存元件之位元線。 ,2.如請求項丨之方法，其中係正程式化至一給定經程式化 狀態之非揮發性儲存元件之相鄰者之非揮發性儲存元件 在驗證該給定經程式化狀態期間具有相依於目標非揮發 性儲存元件之通道電位的一通道電位。 3.如請求項2之方法，其中在讀取該給定狀態時在該複數 個位το線上建立該等第二偏壓條件致使係曾程式化至該 155835.doc 201203259 給定狀態之非揮發性儲存元件之相冑者之大致所有非揮 發性儲存7L件具有匹配該相鄰者在驗證該給定狀態時之 通道電位的一通道電位。 4·如清求項i之方法，其中該建立第一偏壓條件包含： 將該複數個位元線中具有欲程式化至該當前正驗證之 狀也之非揮發性儲存元件之彼等位元線及具有欲程式 化至剛好低於該當前正驗證之狀態之該經程式化狀態之 一非揮發性赌存元件之彼等位元線預充電；及 將該複數個位元線中之所有其他位元線接地。 5.如請求項1之方法，其進一步包括： 在複數個參考電壓位準下執行讀取以粗略判定該等非 揮發I·生儲存兀件中之每一者處於何種狀態中，該等第二 偏壓條件係基於該等讀取。 6.如睛求項5之方法，其中該建立第二偏壓條件包含： 將"亥複數個位元線令具有曾被粗略判定為處於該當前 正4取之狀態中之-非揮發性儲存元件之彼等位元線及 具有曾被粗略判定為處於剛好低於該當前正讀取之狀態 之該經程式化狀態十之_非揮發性儲存元件之彼等位^ 線預充電；及 將該複數個位元線中之所有其他位元線接地。 如請求項1之方法，其中該建立第一偏壓條件包含·· 將具有欲程式化至該當前正驗證之狀態之一非揮發性 儲存元件之彼等位元線預充電；及 將該複數個位元線令之所有其他位元線接地。 155835.doc 201203259 其中該建立該等第二偏壓條件包 8.如請求項7之方法 含： 將該複數個位元線中之所有位元線預充電； 在與該複數個經程式化狀態中之最高經程式化狀態相 關聯之-電壓位準下執行一粗略讀取以建立用於在該最 高經程式化狀態下讀取之—第—組該等第二偏壓條件； 在與該複數個經程式化狀態中之下一最高經程式化狀 態相關聯之一電壓位準下執行一粗略讀取； 在與該下一最高經程式化狀態相關聯之一電壓位準下 之忒粗略讀取之後，將具有其一臨限電壓高於與該下一 最咼經程式化狀態相關聯之該電壓之一非揮發性儲存元 件之所有位元線放電以建立用力在該下一最高經程式化 狀態下s賣取之一第二組該等第二偏壓條件； 在與該複數個經程式化狀態中之最低經程式化狀態相 關聯之一電壓位準下執行一粗略讀取； 在與e玄最低經程式化狀態相關聯之一電壓位準下之該 粗略I»取之後，將具有其一臨限電壓高於與在該最低經 程式化狀悲以上之狀態相關聯之該電壓之一非揮發性儲 存元件之所有位元線放電以建立用於在該最低經程式化 狀態下讀取之一第三組該等第二偏壓條件。 9.如請求項1之方法，其中該建立第一偏壓條件包含·· 將具有欲程式化至該當前正驗證之經程式化狀態之一 非揮發性儲存元件之彼等位元線及具有欲程式化至高於 該當前正驗證之經程式化狀態之任一經程式化狀態之一 155S35.doc 201203259 非揮發性儲存元件之位元線預充電；及 將該複數個位元線中之所有其他位元線接地。 10.如請求項9之方法，其中該建立該等第二偏壓條件包 含： 將該複數個位元線中之所有位元線預充電； 在與該複數個經程式化狀態中之該最低經程式化狀態 相關聯之一電壓位準下執行一粗略讀取，以建立用於在 該最低經程式化狀態下讀取之—第一組該等第二偏壓條 件； 在與該複數個經程式化狀態中之該下一最高經程式化 狀態相關聯之—電壓位準τ執行__粗略讀取，以建立用 於在該下-最高經程式化狀態下讀取之一第二組該等第 二偏壓條件；及 在與該複數個經程式化狀態中 > 〜τ之3亥取咼經程式化狀態 相關聯之一電壓位準下執行一 丁粗略璜取’以建立用於在 該最鬲經程式化狀態下讀取之— 第二組該等第二偏壓條 仵0 11 ·如清求項1之方法，其進一步包括 不该各別記憶體單元在驗 者時已達到一粗驗證位 針對各別記憶體單元儲存指 證複數個經程式化狀態中之每 準的第一值； ’、甘琢各別記憶體單元在愚 證複數個經程式化狀態中之每媸早兀在辱 •住* I等達到—精細驗證七 準時欲程式化至各別記憶體單元 <狀態之值；及 155835.doc •4· 201203259 ::給定記憶體單元之該第-值與該資料鎖存 針記憶體草元之已存在值，以判定如何 12 一錄憶體早70之該位元線建立第-偏壓條件。 .用於操作包含與—字線相關聯之複數個位元線之一 非揮發性儲㈣統之方法，複數個非揮發性健存元件係 與該字線相關聯，該方法包括： 在該複數個位元線中之一第一位元線群組上建立一第 電壓位準，作為一程式化驗證操作之部分執行建立該 第-電壓位準以驗證該等非揮發性儲存元件之臨限電壓 是否處於與複數個經程式化狀態中之—第_經程式化狀 態_聯之-目標位準處’該第叫认線群組包含且有 該複數個非揮發性儲存元件中欲程式化至該第一狀態之 一非揮發性儲存元件之至少彼等位元線； 作為該程式化驗證操作之部分在該複數個位元線之一 第二群組上建立-接地電壓’該第二位元線群組包含該 複數個位元線中除該第一位元線群組以外的所有位= 線，该第二位元線群組包含具有欲程式化至除該第一經 程式化狀態以外之一經程式化狀態之一非揮發性儲存元 件之至少某些位元線； 執行與該字線相關聯之該等非揮發性儲存元件之至少 一個讀取以在該驗證操作期間粗略判定該等位元線中之 哪些位元線曾處於該第一群組中及該等位元線中之哪些 位元線曾處於該第二群組中； 在曾被粗略判定為處於該第二群組中之該等位元線上 155835.doc 201203259 建立一接地電壓；及 執行與該字線相關聯之該複 1數個非揮發性儲存元件之 精細讀取，以判定該等非揮 之 揮發性锉在开杜目士 ^生儲存兀件中之哪些非 者存兀件八有至少該目標 _ w m平ISs限電壓，勃；^ 2細讀取包含將曾被粗略判定為處於該第—群組中之 4位兀線偏壓為-第二電壓位準，同時將 定為處於該第-雜如由 、略判 苐一群組中之該等位元線保持為接地。 13. —種系統，其包括： 複數個非揮發性儲存元件； 非揮發性儲存元件相 複數個位元線，其等與該複數個 關聯； 複數個子線，其等與該複數個非揮發性儲存元件相關 聯’該複數個字線包含一第一字線；及 -或多個管理電路，其與該複數個非揮發性儲存元 : '該複數個位元線及該複數個字線通信，該一或多個 管理，路將-或多個程式化電壓施加至該字線，該_或 多個管理電路在驗證複數個經程式化狀態中之每一者時 在該複數餘元線上建立第—偏壓條件，在驗證每一經 程式化狀態時建立-組單獨的第—偏壓條件施偏壓於 一位元線係基於該位元線上之一非揮發性儲存元件正程 式化至之狀態，該一或多個管理電路在建立該等第一偏 壓條件之後感測該等非揮發性儲存元件之位元線條件， 該一或多個管理電路在讀取過程期間在該複數個位元線 上建立第二偏壓條件，針對正讀取之每一經程式化狀態 155835.doc • 6 · 201203259 建立組單獨的第二偏壓條件，針對一給定狀態之該等 第二偏壓條件大致匹配針對該給定經程式化狀態之該等 第偏壓條件’該一或多個管理電路在該讀取過程期間 感測非揮發性儲存元件之位元線。 14·如請求項13之系統，其中係正程式化至一給定經程式化 狀態之目標非揮發性儲存元件之相鄰者之非揮發性儲存 疋件在驗證該給定狀態期間具有相依於該目標非揮發性 儲存元件之通道電位的一通道電位。 15. 如吻求項14之系統，其中在讀取該給定狀態時在該複數 個位元線上建立該等第二偏壓條件致使係曾程式化至該 給定狀態之非揮發性儲存元件之相鄰者之大致所有非揮 發性儲存元件具有匹配該相鄰者在驗證該給定狀態時之 通道電位的一通道電位。 16. 如請求項13之系統，其中為建立第一偏壓條件，該一或 夕個管理電路將該複數個位元線中具有欲程式化至該當 前正驗證之狀態之一非揮發性儲存元件之彼等位元線及 具有欲程式化至剛好低於該當前正驗證之狀態之該經程 式化狀態之一非揮發性儲存元件之彼等位元線預充電， 該一或多個管理電路將該複數個位元線中之所有其他位 元線接地以建立第一偏壓條件。 17·如明求項13之系統，其中該一或多個管理電路在複數個 參考電壓位準下讀取以粗略判定該等非揮發性儲存元件 中之每一者處於何種經程式化狀態中，該等第二偏壓條 件係基於該等讀取。 155835.doc 201203259 18 ·如請求項17之系統，其中為建立第二偏壓條件，該一或 多個管理電路將該複數個位元線中具有曾被粗略判定為 處於該當前正讀取之經程式化狀態中之一非揮發性儲存 元件之彼等位元線及具有曾被粗略判定為處於剛好低於 該當前正讀取之狀態之該經程式化狀態中之一非揮發性 健存元件之彼等位元線預充電，該一或多個管理電路將 該複數個位元線中之所有其他位元線接地以建立第二偏 壓條件。 19.如請求項13之系統，其中為建立第一偏壓條件，該一或 多個管理電路將具有欲程式化至該當前正驗證之狀態之 一非揮發性儲存元件之彼等位元線預充電，該一或多個 管理電路將該複數個位元線中之所有其他位元線接地以 建立第一偏壓條件。 2〇·如請求項19之系統，其中為建立該等第二偏壓條件，該 一或多個管理電路將該複數個位元線中之所有位元線預 充電，該一或多個管理電路在與該複數個經程式化狀態 中之最高經程式化狀態相關聯之一電壓位準下執行一粗 略讀取以建立用於在該最高經程式化狀態下讀取之一第 一組該等第二偏壓條件，該一或多個管理電路在與該複 數個經程式化狀態中之下一最高經程式化狀態相關聯之 一電壓位準下執行一粗略讀取，該一或多個管理電路在 與該下一最高經程式化狀態相關聯之一電壓位準下之該 粗略讀取之後將具有其一臨限電壓高於與該下一最高經 程式化狀態相關聯之該電壓之一非揮發性儲存元件之所 155835.doc 201203259 有位元線放電以建立用於在該下一最高經程式化狀態下 讀取之一第二組該等第二偏壓條件，該一或多個管理電 路在與該複數個經程式化狀態中之最低經程式化狀態相 關聯之一電壓位準下執行一粗略讀取，該一或多個管理 電路在與該最低經程式化狀態相關聯之一電壓位準下之 該粗略讀取之後將具有其一臨限電壓高於與在該最低經 程式化狀態以上之狀態相關聯之該電壓之一非揮發性儲 存元件之所有位元線放電以建立用於在該最低經程式化 狀態下讀取之一第三組該等第二偏壓條件。 21. 如請求項13之系、，統，其令為建立第一偏壓條件，該一或 多個管理電路將具有欲程式化至該當前正驗證之狀態之 一非揮發性儲存元件之彼等位元線及具有欲程式化至高 於該當前正驗證之狀態的任何經程式化狀態之一非揮發 性儲存元件之位元線預充電，該一或多個管理電路將該 複數個位元線中之所有其他位元線接地以建立第一偏壓 條件。 22. 如請求項21之系統，其中為建立該等第二偏壓條件，該 一或多個管理電路將該複數個位元線中之所有位元線預 充電，該一或多個管理電路在與該複數個經程式化狀態 中之忒最低經程式化狀態相關聯之一電壓位準下執行一 粗略讀取以建立用於在該最低經程式化狀態下讀取之一 第-組該等第二偏壓條件，該—或多個管理電路在與該 複數個絰程式化狀態中之該下一最高經程式化狀態相關 聯之一電壓位準下執行-粗略讀取以建立用於在該下一 155835.doc 201203259 最高經程式化狀態下讀取之一第二組該等第二偏壓條 件亥或夕個管理電路在與該複數個經程式化狀態中 之忒最咼經程式化狀態相關聯之一電壓位準下執行一粗 略讀取以建立用於在該最高經程式化狀態下讀取之一第 三組該等第二偏壓條件。 士》月长，13之系統’其中該一或多個管理電路針對各別 。己隐體單元儲存指不該各別記憶體單元在驗證複數個經 程式化狀態令之每一者時已達到一粗驗證位準之第一 值’該-或多個管理電路在—資料鎖存器中覆寫指示在 «亥各別δ己憶體單元在驗證複數個經程式化狀態中之每一 者時達到—精細驗證位準時欲程式化至各別記憶體單元 中之狀態之值，該一或多個管理電路組合針對一給定記 憶體單元之該第一值與該資料鎖存器中之針對該 憶體單元之已存在值以判定如何針對該給定記憶體單^ 之該位元線建立第一偏壓條件。 24. —種系統，其包括： 複數個非揮發性儲存元件； 複數個位το線，其等與該複數個非揮發性儲存元件相 1個子線’其等與該複數個非揮發性錯存元件相 聯，該複數個字線包含一第一字線；及 -或多個管理電路，其等與該複數個非揮發性儲存元 件、该複數個位元線及該複數個字線通信，該 管理電路在該等位元線 莖 ^ . 寸1立兀踝之第一群組上建立—第— 155835.doc 201203259 位準，作為一程式化驗證操作之部分執行建立該第一電 壓位準以驗證臨限電壓是否處於與複數個經程式化狀態 中之一第一經程式化狀態相關聯之一目標位準處，該第 一位70線群組包含具有該複數個非揮發性儲存元件令欲 程式化至該第一狀態之一非揮發性儲存元件之至少彼等 位7G線，作為該程式化驗證操作之部分，該一或多個管 理電路在該複數個位元線之一第二群組上建立一接地電 壓，該第二位元線群組包含該複數個位元線中除該第一 位元線群組以外的所有位元線，該第二位it線群組包含 具有與該第—字線相關聯之欲程式化至除該第—經程式 化狀態以外之—經程式化狀態之一非揮發性儲存元件之 至；某些位疋線，該一或多個管理電路執行與該第一字 線相關聯之該等非揮發性儲存元件之至少-個讀取以在 該驗證操作期間粗略判定該等位元線t之哪些位元線曾 處，忒第一群組中及該等位元線中之哪些位元線曾處於 該第二群組中，該-或多個管理電路在f被粗略判定為 處於該第：群组中之該等位元線上建立-接地電壓，該 一或多個管理電路執行與該第—字線相關聯之該複數個 非揮發性儲存元件之—精細讀取以判定該等非揮發性儲 存凡件中之哪些非揮發性儲存元件具有至少該目標位準 之L限電壓’執行該精細讀取包含該-或多個管理電路 將曾被粗略判定哲 如官理電路 ;疋為處於該第-群組中之該等位元線偏壓 ’：-電壓位準，同時將曾被粗略判定為處於該第二 群組中之該等位元線偏壓為接地。 155835.doc