TW201036111A - Method for fabricating nonvolatile memory device - Google Patents

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201036111 六、發明說明： 【發明所屬之技術領域】 本發明主張 2009年 3月 30日所申請之第 1 0-2009-0026860號韓國專利申請案之優先權，在此藉由參 照的方式將其揭示全文倂於此。 本發明係關於一種半導體積體電路之製造技術，以及 更特別地，係關於一種製造一種具有堆疊閘極結構之非揮 發性記憶體元件之方法，其中該堆疊閘極結構係依序堆疊 浮動閘極、電荷阻擋層、及控制閘極。 〇 【先前技術】 眾所周知的是，諸如快閃記憶體之非揮發性記憶體元 件的胞元電晶體具有一堆疊閘極結構，其中隧道絕緣層、 浮動閘極、電荷阻擋層以及控制閘極係依序堆疊於半導體 基板上。 當胞元於半導體元件之積體化尺寸變得較小時，胞元 電晶體之閘極圖案之臨界尺寸（CD)也減小，且該圖案之縱 橫比（aspect ratio)增加。

Q 第1A到1C圖係說明於快閃記憶體中形成胞元電晶體 之閘極圖案的蝕刻製程之立體視圖。參照第1A圖，浮動閘 極導電層104係形成於一基板102上b第一隧道絕緣層103 係形成於該第一浮動閘極導電層1 04與該基板1 02之間。 該第一浮動閘極導電層104之頂部及側面係以第一氧化物-氮化物-氧化物（0N0)層105來覆蓋，其中該第一 0N0層係 作用成一電荷阻擋層。該第一 0Ν0層105包括氧化物層 1051、氮化物層1 052、以及氧化物層1053。第一控制閘極 201036111 導電層106係形成於該第一浮動閘極導電層104上。一般 來說，該第一浮動閘極導電層104與該第一控制閘極導電 層106係由多晶砂形成。 在此一狀態下，執行用於閘極圖案化之蝕刻製程。第 1 A圖例示該第一控制閘極導電層1 06，其被蝕刻直到露出 該第一 ΟΝΟ層105,在此狀態下，形成第一蝕刻遮罩107。 —般來說，該第一蝕刻遮罩107包含一四乙氧基矽烷（TE0S) 薄膜。 第1Β圖例示該第一控制閘極導電層106在鈾刻該第一 0Ν0層105後所剩餘部分也被蝕刻之狀態。透過此一蝕刻 製程，該第一 0Ν0層成爲包含第一蝕刻氧化物圖案 1051Α、第一蝕刻氮化物圖案1 052Α以及第一蝕刻氧化物圖 案1053Α之第二0Ν0層105Α。該第一控制閘極導電層106 成爲側壁有所損耗之第二控制閘極導電層1 06Α。該第一蝕 刻遮罩107也被部分蝕刻爲第二蝕刻遮罩107A。此外，該 第一浮動閘極導電層104A成爲上部被蝕刻之第二浮動閘 極導電層104B。第1C圓係說明藉由蝕刻被該第二0N0層 105Α所包圍之該第二浮動閘極導電層104Α而形成之最終 浮動閘極圖案104Β。透過此一蝕刻製程，該第二0Ν0層 105Α成爲包含第二鈾刻氧化物圖案1051Β、第二蝕刻氮化 物圖案1052Β、以及第二蝕刻氧化物圖案105 3Β之第三0Ν0 層105Β。該第二控制閘極導電層106Α成爲下部被蝕刻之 第三控制閘極導電層106Β。該第二蝕刻遮罩107Α也被部 分蝕刻爲第三蝕刻遮罩107Β。 然而，該第一控制閘極導電層106之側壁會在隨後之 蝕刻製程中損耗，其中該蝕刻製程係用以蝕刻該第一控制 201036111 閘極導電層106直到露出該第一όνο層1〇5。因此，形成 具有正向傾斜外形之閘極圖案’以及該控制閘極之頂部CD 變小，造成片電阻値（Rs)的降低。 第2A到2C圖爲顯示傳統快閃記憶體之胞元電晶體之 閘極的影像’尤其爲顯示閘極圖案依照設計規則之外形。 更明確地是’第2A圖係顯示閘極圖案依照4111111設計規則 之外形。TEOS蝕刻遮罩（硬遮罩）之CD爲41nm，但是該控 制閘極（CG)P2之頂部CD爲34nm。亦即，可看出該控制閘 極（CG)P2之頂部的CD損耗約爲7nm。第2B圖顯示閘極圖 〇 _ 案依照32nm設計規則之外形。可看出該控制閘極（CG)P2 之頂部的CD損耗約爲10nm。第2C圖顯示閘極圖案依照 24nm設計規則之外形。可看出該控制閘極（CG)P2之頂部的 CD損耗約爲llnm。 當該元件變得愈來愈小時，該控制閘極之頂部的CD 損耗會愈糟。當該元件變得高度積體化時，會增加對於該 控制閘極之電阻値的顧慮。 該第一蝕刻遮罩一般係以TEOS來形成。在蝕刻該具 ^ 有同樣蝕刻率之ΟΝΟ層期間，該TEOS鈾刻遮罩之厚度損 耗變大。因此，該第一 TEOS蝕刻遮罩107形成較厚之厚度 以獲得高蝕刻遮罩能力。當該第一 TEOS蝕刻遮罩107形成 較厚時，該圖案變得較高而造成圖案嚴重擺動。 【發明内容】 本發明之實施例係提供一種在非揮發性記憶體內之胞 元電晶體於閘極圖案化期間用以防止閘極圖案之CD損耗 的方法。 201036111 本發明之實施例也提供一種用以製造非揮發性記憶體 元件之方法，縱使在非揮發性記憶體內之胞元電晶體於閘 極圖案化期間，蝕刻遮罩（硬遮罩）以一相當小的厚度來形 成，其藉由確保遮罩邊限（margin)仍可防止圖案的變形。 依照本發明之態樣，提供一種製造非揮發性記憶體元 件之方法，該方法包含：於基板上形成作爲浮動閘極之第 一導電層；於包含該第一導電層之合成結構上形成電荷阻 擋層及作爲控制閘極之第二導電層；於該第二導電層上方 形成蝕刻遮罩圖案；對該第二導電層執行第一蝕刻製程， 〇 ~^直到露出該電荷阻擋層；在藉由該第一蝕刻製程而露出之 該第二導電層之側壁上形成保護層（passivation layer);以 及對該電荷阻擋層與該第一導電層上執行第二蝕刻製程。 依照本發明之另一態樣，提供一種製造非揮發性記憶 體元件之方法，該方法包含：形成作爲浮動閘極之，其中 該第一多晶矽層係被圖案化而於基板上以縱向方向延伸； 於包含該第一多晶矽層之合成結構上形成電荷阻擋層及作 爲控制閘極之第二多晶矽層；於該第二多晶矽層上形成以 0 橫向方向延伸之蝕刻遮罩圖案；對該第二多晶矽層執行第 一蝕刻製程，直到露出該電荷阻擋層；於藉由該第一蝕刻 製程而露出之該第二多晶矽層之側壁上形成保護層；以及 對該電荷阻擋層、剩餘之第二多晶矽層及該第一多晶矽層 執行第二鈾刻製程。 依照本發明之另一態樣，提供一種製造非揮發性記憶 體元件之方法，該方法包含：於浮動閘極上形成電荷阻擋 層；於該電荷阻擋層上形成作爲控制閘極之第二導電層； 對該第二導電層執行第一蝕刻製程，直到露出該電荷阻擋 201036111 層；於藉由該第一蝕刻製程而露出之該第二導電層上形成 保護層；以及對該電荷阻擋層、該第二導電層及該第一導 電層執行第二蝕刻製程，其中於該電荷阻擋層上延伸之該 第二多晶矽層之側壁的損耗係藉由該第二蝕刻製程期間之 該保護層來預防。 依照本發明之另一態樣，該保護層防止頂部CD因在 該第二蝕刻製程中該控制閘極的損耗而減少。該保護層可 藉由取代氧化製程之該沈積製程來形成，以防止該CD損 耗。該第一蝕刻製程、形成該保護層之製程以及該第二蝕 ^ 刻製程可在不用將該晶圓露出於大氣中之相同設備內作原 位執行。該保護層可包含由沈積製程所形成之聚合物薄 膜，或者可包含由沈積製程所形成之氧化物層（例如，SiCh 薄膜）。該保護層可被沈積在該第二導電層（或該第二多晶 矽層）之側壁上以及該蝕刻遮罩圖案上方。 【實施方式】 本發明之其它目的及優點可藉由下列說明來瞭解，並 且參照本發明之實施例變得顯而易知。 〇 ^ 參照圖式，所圖示之層與區域之厚度係作爲例示用， 以及其可能不是很準確。當第一層稱作在第二層之”上（on)” 或在基板”上（on)”時，其可能意指該第一層係直接形成於該 第二層或該基板上，或者其也可能意指第三層可存在於該 第一層與該基板之間。此外，相同或類似之元件符號代表 相同或相似之構件元件，雖然其可能出現在本發明之不同 實施例或圖式中。 第3A到3C圖爲說明依照本發明之實施例形成胞元電 201036111 晶體之閘極之方法的立體視圖。參照第3A圖，作爲浮動閘 極之第一多晶矽層303係被圖案化而以縱向方向來延伸。 基板爲矽基板301且隧道層302係形成於該第一多晶矽層 303與該基板301之間。第一 ΟΝΟ電荷阻擋層3 04與第二 多晶矽層305係形成於含有作爲浮動閘極之該第一多晶矽 層3 03之合成結構上。該第一0Ν0電荷阻擋層304包括氧 化物層304卜氮化物層3042及氧化物層3043。該第一 0Ν0 電荷阻擋層3.04係於該第一多晶矽層303之側壁與頂部上 形成一特定厚度，用以圖案化浮動閘極，並且形成第二多 f) 晶矽層305以覆蓋合成結構。該第二多晶矽層305爲一經 第一蝕刻直到露出該第一 0N0電荷阻擋層304之層。以橫 向方向延伸之TE0S蝕刻遮罩圖案306係形成於該第二多晶 砂層3 0 5上。 參照第3Β圖，保護層307係形成於該第二多晶矽層 305上藉由第一蝕刻製程而露出之該第二多晶矽層/導電層 305之側壁上。該保護層307係藉由沈積製程來形成而對首 先蝕刻之該第二多晶矽層305之頂部不會有CD損耗。亦 ^ 即，在該保護層307藉由氧化或氮化製程來形成之情況下， 該第二多晶矽層305可能會損耗。因此，該第二多晶矽層 305係藉由代替該氧化或氮化製程之沈積製程來形成。 藉由該沈積製程所形成之該保護層307可包括聚合物 或氧化物，以及可在相同於在該第一蝕刻製程所執行之設 備中在原位（in-situ)形成。 該保護層307可以聚合物來形成，其中該聚合物係藉 由使用自包含SiCU、SiF*' COS及S〇2之群組所選出.之一 種氣體來處理。 201036111 在該第一蝕刻製程後，該保護層307可藉由使用SiCh 及〇2之混合氣體而以氧化物來形成，或者可藉由使用

SiCh、〇2及CH<之混合氣體來形成。此氧化物的形成係藉 由沈積製程而非氧化製程來達成。 藉由該沈積製程所形成之該保護層3 07也沈積在該 TEOS蝕刻遮罩圖案306上。 參照第3C圖，最終浮動閘極圖案303A係藉由蝕刻第 二電荷阻擋層304A、剩餘的第二多晶矽層305及該第一多 晶矽層303而形成。該第二電荷阻擋層304A包含氧化物圖 f) 案3041A、氮化物圖案3042A及氧化物圖案3043A，其中該 等圖案係在蝕刻該保護層307之狀態下藉由蝕刻製程而形 成。在此第二蝕刻製程期間，該保護層307防止該第二多 晶矽層305之側壁損耗且作用成增強該TEOS蝕刻遮罩圖案 306之遮罩能力。因此，可抑制對該控制閘極之頂部的CD 損耗，以及可維持蝕刻遮罩能力’即便該TEOS薄膜很薄。 同時，該保護層3 07 —同藉由該第二蝕刻製程來蝕刻及移 除，或者可藉由隨後之清洗製程來移除。該第一蝕刻製程' 〇 形成該保護層之製程以及該第二蝕刻製程均可在原位執 行。 第4A及4B圖爲藉由依照先前技術之方法以及依照本 發明實施例之方法在相同設計規則下形成閘極圖案時，顯 示確保控制閘極（poly2)之較大頂部CD之影像。相較於第 4A圖（先前技術）與第4B圖（本發明之實施例）可看出，本發 明之實施例中該控制閘極（P〇ly2)之頂部CD遠大於先習技 術。同樣地，在該第二蝕刻製程後所殘餘之該TEOS層（蝕 刻遮罩）也殘餘較厚，藉以確保遮罩邊限（mask margin)。第 -10- 201036111 4B圖爲顯示一樣本之影像’其中該保護層係在該第一蝕刻 製程後，藉由SiCN、〇2、及CH4之混合氣體而形成。 在上述實施例中’當作爲控制閘極之該第二多晶矽層 被圖案化而以橫向方向延伸（在作爲浮動閘極之該第一多 晶矽層被圖案化而以縱向方向延伸之狀態下）時，最後圖案 化該第一多晶矽層。然而，可被熟悉該項技術者所輕易瞭 解的是，除了上述結構外，本發明之技術精神可應用至任 何製程，其中該等三層薄膜均被蝕刻及圖案化爲依序堆疊 之該浮動閘極、該電荷阻擋層及該控制閘極之狀態。 ^ 此外，雖然已於上述實施例中敘明該控制閘極及該浮 動閘極係由多晶矽所形成，但其也可被以多晶矽以外之導 電材料來形成。該電荷阻擋層也可被以除了 ΟΝΟ層以外之 薄膜來形成，以及該蝕刻遮罩也可被以除了該TE0S薄膜 以外之薄膜來形成。 此外，除了該第一導電層、該電荷阻擋層以及該第二 導電層之堆疊結構外，本發明也可被應用在其它包括該等 三層薄膜以及諸如在該等薄膜之間的障壁層之其它薄膜的 〇 堆疊結構上。 依據本發明之實施例，當形成該胞元電晶體之閘極圖 案於其中堆疊該浮動閘極、該電荷阻擋層以及該控制閘極 之非揮發性記憶體中時，可抑制該浮動閘極之頂部CD損 耗並可防止該浮動閘極之片電阻値（Rs)的降低。因此，可 實現該胞元電晶體於高度積體化裝置（其胞元尺寸變得較 小）內之高速操作與穩定操作。 此外，由於該蝕刻遮罩圖案之高度，亦即，該TE0S 薄膜之高度可被相對降低，故可防止諸如圖案擺動 -11- 201036111 (wiggling of pattern)之製程缺陷。 雖然本發明已說明特定實施例，但對於那些所屬技術 領域中熟悉該項技術者來說將爲顯而易知的是，各種改變 及修飾可在不脫離如下述界定之申請專利範圍之發明的精 神及範圍下作成。 【圖式簡單說明】 第1 A到1 C圓係說明於快閃記憶體中形成胞元電晶體 之閘極圖案的蝕刻製程之立體視圖。 _ 第2A到2C圖爲顯示由傳統方法所製造之快閃記憶體 〇 之胞元電晶體之影像。 第3A到3C圖爲說明依照本發明之實施例形成胞元電 晶體之閘極之方法的立體視圖。 第4A及4B圖爲藉由依照先前技術之方法以及依照本 發明實施例之方法在相同設計規則下形成閘極圖案時，顯 示確保控制閘極之較大頂部CD的影像。 【主要元件符號說明】 102 基板 103 第一隧道絕緣層 104 浮動閘極導電層 104A 第一浮動閘極導電層 104B 第二浮動閘極導電層 105 第一氧化物-氮化物·氧化物 (0N0)層 105A 第二0Ν0層 105B 第三0Ν0層 -12- 201036111 氧化 第二 第二 第二 氮化 氧化 第一 第一 第一 第一 第 第 第二 第三 片電 控制 矽基 隧道 第 第一 第一 氧化 氮化

1051 1051B 1 05 2B 1 05 3B 1052 1053 105 ΙΑ 1 05 2Α Ο 1〇53Α 106 106Α 106Β 107 107Α 107Β Rs Ο Ρ2 301 302 303 303Α 304 304Α 304 1Α、3 043 A 3042Α 物層 鈾刻氧化物圖案 触刻氮化物圖案 鈾刻氧化物圖案 物層 物層 鈾刻氧化物圖案 触刻氮化物圖案 触刻氧化物圖案 控制閘極導電層 控制閘極導電層 控制閘極導電層 蝕刻遮罩 蝕刻遮罩 蝕刻遮罩 阻値 閘極 板 絕緣層 多晶矽層 浮動閘極圖案 0N0電荷阻擋層 電荷阻擋層 物圖案 物圖案 201036111 3041 、 3043 3042 305 306 307 氧化物層 氮化物層 第二多晶砂層 TEOS蝕刻遮罩圖案 保護層

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Claims (1)

1. 201036111 七、申請專利範圍： 1. 一種製造非揮發性記憶體元件之方法，該方法包含： 於基板上形成第一導電層作爲浮動閘極； 於包含該第一導電層之合成結構上形成電荷阻擋層及 作爲控制閘極之第二導電層； 形成蝕刻遮罩圖案於該第二導電層上； 對該第二導電層執行第一蝕刻製程，直到露出該電荷 阻擋層； 在藉由該第一蝕刻製程而露出之該第二導電層之側壁 〇 上形成保護層（passivation layer);以及 對該電荷阻擋層與該第一導電層執行第二蝕刻製程。 2. 如申請專利範圍第1項之方法，其中該保護層係藉由沈 積製程來形成。 3. 如申請專利範圍第1項之方法，其中該第一蝕刻製程與 該第二蝕刻製程係在原位（in-situ)執行。 4. 如申請專利範圍第3項之方法，其中該保護層係在執行 Q 該第一蝕刻製程後在原位形成。 5. 如申請專利範圍第1項之方法，其中該保護層包含藉由 沈積製程所形成之聚合物薄膜。 6. 如申請專利範圍第1項之方法，其中該保護層包含藉由 沈積製程所形成之氧化物薄膜。 7_如申請專利範圍第1項之方法，其中該電荷阻擋層包含 氧化物-氮化物-氧化物（0N0)層。 8.如申請專利範圍第1項之方法，其中該保護層係沈積在 該第二導電層之側壁上以及該蝕刻遮罩圖案上。 -15- 201036111 9.如申請專利範圍第1項之方法，其中該電荷阻擋層包含 ΟΝΟ層，該第一導電層及該第二導電層包含多晶矽層， 該蝕刻遮罩圖案包含四乙氧基矽烷（TE0S)層，以及該保 護層包含藉由沈積製程所形成之Si02層。 10.如申請專利範圍第1項之方法，其中該電荷阻擋層包含 0N0層，該第一導電層及該第二導電層包含多晶矽層， 該蝕刻遮罩圖案包含TE0S層，以及該保護層包含聚合 物層。 q 11. —種製程非揮發性記憶體元件之方法，該方法包含： 形成作爲浮動閘極之第一多晶矽層，其中該第一多晶 矽層係被圖案化而於基板上以縱向方向延伸； 於包含該第一多晶矽層之‘合成結構上形成電荷阻擋層 及作爲控制閘極之第二多晶矽層； 於該第二多晶矽層上形成以橫向方向延伸之蝕刻遮罩 圖案； 對該第二多晶矽層執行第一蝕刻製程，直到露出該電 Q 荷阻擋層； 於藉由該第一蝕刻製程而露出之該第二多晶矽層之側 壁上形成保護層；以及 對該電荷阻擋層、剩餘之第二多晶矽層及該第一多晶 矽層執行第二蝕刻製程。 12. 如申請專利範圍第u項之方法，其中該保護層係藉由沈 積製程來形成。 13. 如申請專利範圍第u項之方法’其中該保護層包含聚合 物薄膜。 -16- 201036111 14. 如申請專利範圍第13項之方法’其中該保護層係在該第 一蝕刻製程後，藉由使用包含SiC14、SiF4，'COS及S02 之群組中所選出之氣體而形成。 15. 如申請專利範圍第11項之方法’其中該保護層包含氧化 物。 16. 如申請專利範圍第15項之方法’其中該保護層係在該第 一蝕刻製程後，藉由使用SiC14及02之混合氣體而形成。 17. 如申請專利範圍第15項之方法，其中該保護層係在該第 ^ 一蝕刻製程後，藉由使用SiC14、02及CH4之混合氣體 而形成。 18. 如申請專利範圍第11項之方法，其中該保護層係在執行 該第一蝕刻製程後在原位形成。 19. 如申請專利範圍第11項之方法，其中該保護層係沈積在 該第二多晶矽層之側壁上方以及該蝕刻遮罩圖案上方。 20. 如申請專利範圍第11項之方法，其中該電荷阻擋層包含 0N0層，該蝕刻遮罩圖案包含TE0S層以及該保護層包 Q 含藉由沈積製程所形成之Si02層。 21. 如申請專利範圍第11項之方法，其中該電荷阻擋層包含 0N0層，該蝕刻遮罩圖案包含TE0S層以及該保護層包 含聚合物層。 22. —種製造非揮發記憶體元件之方法，該方法包含： 於浮動閘極上形成電荷阻擋層； 於該電荷阻擋層上形成作爲控制閘極之第二導電層； 對該第二導電層執行第一蝕刻製程，直到露出該電荷 阻擋層； -17- 201036111 於藉由該第一蝕刻製程而露出之該 保護層；以及 對該電荷阻擋層、該第二導電層及 第二蝕刻製程，其中於該電荷阻擋層 晶矽層之側壁的損耗係藉由該第二蝕 護層來預防。 23·如申請專利範圍第22項之方法，其中 積製程來形成。 第二導電層上形成 該第一導電層執行 上延伸之該第二多 刻製程期間之該保 該保護層係藉由沈

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